DE102017204385A1 - Halbleitervorrichtung und Verfahren für eine Fertigung derselben - Google Patents

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Kenji Suzuki
Tetsuo Takahashi
Mitsuru Kaneda
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Abstract

Ein Bipolartransistor mit isoliertem Gate (IGBT) weist auf: eine p-Basisschicht (2), die nah an einer vorderen Oberfläche eines n-Typ-Siliziumsubstrats (1) angeordnet ist; und eine tiefe n+-Pufferschicht (8) und eine flache n+-Pufferschicht (9), die nah an einer rückseitigen Oberfläche des n-Typ-Siliziumsubstrats (1) angeordnet sind. Die p-Basisschicht (2) weist eine höhere Störstellenkonzentration auf als das n-Typ-Siliziumsubstrat (1). Die tiefe n+-Pufferschicht (8) und die flache n+-Pufferschicht (9) weisen höhere Störstellenkonzentrationen auf als das n-Typ-Siliziumsubstrat (1). Die tiefe n+-Pufferschicht (8) ist durchgehend in einem Bereich nah an der rückseitigen Oberfläche in dem n-Typ-Siliziumsubstrat (1) angeordnet. Die flache n+-Pufferschicht (9) ist selektiv nah an der rückseitigen Oberfläche in dem n-Typ-Siliziumsubstrat (1) angeordnet. Die flache n+-Pufferschicht (9) weist eine höhere Störstellenkonzentration auf als die tiefe n+-Pufferschicht (8) und ist von der rückseitigen Oberfläche flacher als die tiefe n+-Pufferschicht (8).

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen wie Bipolartransistoren mit isoliertem Gate (IGBTs).
  • Beschreibung des Stands der Technik
  • Angesichts Energieeinsparungen werden IGBTs und Dioden in Leistungsmodulen für eine Steuerung einer veränderlichen Geschwindigkeit von Drei-Phasen-Motoren auf Gebieten wie Universal-Invertern und Wechselstromantrieben verwendet. Ein Reduzieren von Inverter-Verlusten erfordert weniger Schaltverluste und geringere Einschaltspannungen der IGBTs und Dioden.
  • Einschaltspannungen der IGBTs sind hauptsächlich Widerstände von dicken Basisschichten (Drift-Schichten) eines n-Typs, die notwendig sind, um eine Durchbruchspannung der IGBTs aufrechtzuerhalten. Dünne Wafer (Halbleitersubstrate), auf denen die IGBTs angeordnet sind, sind wirksam, um die Widerstände zu reduzieren. Die dünnen Wafer verursachen jedoch, dass Verarmungsschichten rückseitige Oberflächen (Oberflächen nah an Kollektoren) der Wafer zu erreichen, wenn Spannungen an Kollektor-Elektroden angelegt werden, womit eine Abnahme einer Durchbruchspannung oder eine Zunahme eines Leckstroms verursacht werden. Entsprechend weist ein typischer IGBT eine Oberfläche nah an einem Kollektor auf, auf welcher eine n+-Pufferschicht, die eine höhere Störstellenkonzentration aufweist als ein Substrat, in einer flachen Vertiefung angeordnet ist (nachfolgend wird diese Pufferschicht als eine ”flache n+-Pufferschicht” bezeichnet).
  • Eine Weiterentwicklung bei einer Wafer-Bearbeitungstechnik hat ermöglicht, dass Wafer der IGBTs fast so dünn sind, dass ein Limit erreicht wird, dass die IGBTs eine gewünschte Durchbruchspannung aufweisen. Für einen dünnen Wafer eines IGBTs kann eine flache n+-Pufferschicht an einer Stelle nah an einer rückseitigen Oberfläche des Wafers angeordnet werden. Hierbei verursacht ein Anlegen einer Leistungsspannung und einer Stoßspannung (= L × di/dt) zwischen dem Kollektor und Emitter des IGBTs, nachdem der IGBT als ein Schalter arbeitet, dass eine Verarmungsschicht die Stelle nah an der rückseitigen Oberfläche erreicht. Wenn die Verarmungsschicht die Stelle nah an der rückseitigen Oberfläche erreicht, werden Ladungsträger ausgestoßen, womit unglücklicherweise bewirkt wird, dass eine Spannung und ein Strom oszillieren.
  • Eine beispielhafte Technik für ein Adressieren eines solchen Problems ist, eine n+-Pufferschicht, die eine geringere Störstellenkonzentration als eine Störstellenkonzentration der flachen n+-Pufferschicht aufweist und die von der rückseitigen Oberfläche des Wafers tiefer liegt (10 μm oder tiefer) als die flache n+-Pufferschicht (nachfolgend wird diese Pufferschicht als eine ”tiefe n+-Pufferschicht” bezeichnet), an der Stelle nah an der rückseitigen Oberfläche des Wafers zu platzieren. Das Vorsehen der tiefen n+-Pufferschicht würde die Ausbreitung der Verarmungsschicht langsam stoppen, wenn eine hohe Spannung an eine Kollektor-Elektrode angelegt wird, während der IGBT ein Schalten ausführt. Als eine Folge werden die Ladungsträger nah an der rückseitigen Oberfläche an ihrem Ausströmen gehindert und verbleiben somit. Dies verhindert einen plötzlichen Anstieg einer Spannung.
  • In der Technik, welche die tiefe n+-Pufferschicht verwendet, muss jedoch die Verarmungsschicht aufhören, sich jenseits der tiefen n+-Pufferschicht auszubreiten, während der IGBT ausgeschaltet ist, sodass die Ladungsträger an der Stelle nah an der rückseitigen Oberfläche verbleiben. Somit ist es sehr schwierig, eine Störstellenkonzentration der tiefen n+-Pufferschicht zu optimieren. Wenn die Störstellenkonzentration abhängig von Änderungen einer Implantierungsmenge von Störstellen oder von Änderungen einer Bedingung einer Erwärmung nach einer Ionen-Implantierung variiert, kann eine Spannung während des Abschaltens stark oszillieren, oder die Verarmungsschicht kann die Stelle nah an der rückseitigen Oberfläche beim Anlegen einer hohen Spannung an die Kollektor-Elektrode erreichen, um somit zu einem Ansteigen eines Leckstroms zu führen.
  • Um diese Probleme zu lösen, wird eine ”Zweistufen-Pufferanordnung” vorgeschlagen, die eine flache n+-Pufferschicht und eine tiefe n+-Pufferschicht aufweist (z. B. japanisches Patent Nr. 3325752 und offengelegte, japanische Patentanmeldung Nr. 2013-138172 ).
  • Ein herkömmlicher IGBT mit der Zweistufen-Pufferanordnung reduziert einen Leckstrom und verhindert, dass eine Spannung oszilliert, während der IGBT abgeschaltet wird. Solch ein IGBT sieht jedoch eine geringe Versorgung mit Löchern von der rückseitigen Oberfläche eines Wafers des IGBTs vor. Dies führt unglücklicherweise zu einer Reduzierung einer Durchbruchfestigkeit (Kurzschlussfestigkeit) während der IGBT kurzgeschlossen wird.
  • Zusammenfassung der Erfindung
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zur Verfügung zu stellen, die in der Lage ist, einen Leckstrom zu reduzieren, zu verhindern, dass eine Spannung oszilliert, während die Halbleitervorrichtung abgeschaltet wird, und eine Kurzschlussfestigkeit zu verbessern.
  • Eine Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung weist auf: ein Halbleitersubstrat, das eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; eine erste Halbleiterschicht, die eine n-Typ-Leitfähigkeit aufweist und in dem Halbleitersubstrat angeordnet ist; eine zweite Halbleiterschicht, die eine p-Typ-Leitfähigkeit aufweist und nah an der ersten Hauptoberfläche in der ersten Halbleiterschicht angeordnet ist; und eine dritte Halbleiterschicht und eine vierte Halbleiterschicht, die jede eine n-Typ-Leitfähigkeit aufweisen und nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht angeordnet sind. Die Zweite Halbleiterschicht weist eine höhere Störstellenkonzentration auf als die erste Halbleiterschicht. Die dritte Halbleiterschicht und die vierte Halbleiterschicht weisen höhere Störstellenkonzentrationen auf als die erste Halbleiterschicht. Die dritte Halbleiterschicht ist durchgehend in einem Bereich nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht angeordnet. Die vierte Halbleiterschicht ist selektiv nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht angeordnet. Die vierte Halbleiterschicht weist eine höhere Störstellenkonzentration auf als die dritte Halbleiterschicht und ist flacher von der zweiten Hauptoberfläche als die dritte Halbleiterschicht.
  • Die Halbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung weist eine Zweistufen-Pufferanordnung auf. Eine solche Anordnung reduziert oder eliminiert ein Ansteigen des Leckstroms und verhindert, dass die Spannung während des Abschaltens oszilliert. Eine solche Anordnung ermöglicht außerdem eine adäquate Versorgung mit Löchern von der zweiten Hauptoberfläche (rückseitige Oberfläche) des Halbleitersubstrats, um somit eine Durchbruchfestigkeit zu verbessern.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung der vorliegenden Erfindung ersichtlicher, wenn sie im Zusammenhang mit den begleitenden Zeichnungen betrachtet wird.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein Graph, der ein Ergebnis einer Simulation einer Verteilung eines elektrischen Felds zeigt, während ein Bipolartransistor mit isoliertem Gate (IGBT) kurzgeschlossen ist;
  • 2 ist eine Schnittansicht eines IGBTs gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 3 ist eine schematische Darstellung von leitenden Pfaden von Löchern, während der IGBT gemäß der ersten bevorzugten Ausführungsform eingeschaltet wird;
  • 4 bis 12 sind schematische Darstellungen, die Prozessschritte eines Verfahrens für eine Fertigung des IGBTs gemäß der ersten bevorzugten Ausführungsform darstellen;
  • 13 ist ein Graph eines beispielhaften Störstellenkonzentrationsprofils auf einer rückseitigen Oberfläche des IGBTs gemäß der ersten bevorzugten Ausführungsform; und
  • 14 ist ein Graph, der ein Ergebnis einer Simulation eines Verhältnisses zwischen der Größe der Bereiche ohne eine n+-Pufferschicht und einem Leckstrom in dem IGBT gemäß der ersten bevorzugten Ausführungsform zeigt.
  • Beschreibung der bevorzugten Ausführungsformen
  • <Erste bevorzugte Ausführungsform>
  • Die Erfinder haben eine Simulation einer Verteilung eines elektrischen Felds durchgeführt, während ein Bipolartransistor mit isoliertem Gate (IGBT) kurzgeschlossen ist. 1 ist ein Graph, der ein Ergebnis der Simulation zeigt, und 1 zeigt die Verteilung des elektrischen Felds innerhalb des IGBTs, wenn Spannungen von Vce = 800 V und Vge = 15 V an eine kurzgeschlossene Schaltung des IGBTs angelegt werden, dessen Durchbruchspannung in der Größenordnung von 1200 V liegt. 1 macht deutlich, dass ein elektrisches Feld in der Nähe einer rückseitigen Oberfläche (Oberfläche nah an einem Kollektor) des IGBTs größer ist als in der Nähe einer vorderen Oberfläche (Oberfläche nah an einem Emitter) des IGBTs, weil sich eine Verarmungsschicht von nah der rückseitigen Oberfläche bei einer geringen Versorgung mit Löchern ausbreitet. Eine solche Verteilung des elektrischen Felds verursacht leicht, dass die IGBT-Vorrichtung ausfällt. Andererseits hat 1 geklärt, dass ein Höchstwert des elektrischen Felds in der Nähe der vorderen Oberfläche bei einer hohen Versorgung mit Löchern auftritt, sodass eine Kurzschlussfestigkeit verbessert wird. Die Erfinder haben eine Anordnung einer Pufferschicht untersucht, die in der Lage ist, einen Anstieg eines Leckstroms zu reduzieren oder zu eliminieren, und die in der Lage ist, zu verhindern, dass eine Spannung oszilliert, während der IGBT abgeschaltet wird, wobei eine adäquate Versorgung mit Löchern aufrechterhalten wird. Die Untersuchung hat die Erfinder zu der vorliegenden Erfindung geführt.
  • 2 ist eine Schnittansicht des IGBTs, welcher eine Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung ist. Wie in 2 dargestellt, ist der IGBT unter Verwendung eines Halbleitersubstrats 1 hergestellt. Das Halbleitersubstrat 1 ist ein Silizium-Wafer, in welchem eine n-Typ-Halbleiterschicht (erste Halbleiterschicht) angeordnet ist (nachfolgend wird das Halbleitersubstrat 1 als ein ”n-Typ-Siliziumsubstrat” bezeichnet). Das n-Typ-Siliziumsubstrat 1 weist eine p-Typ-Basisschicht 2 (zweite Halbleiterschicht, nachfolgend als eine ”p-Basisschicht” bezeichnet) auf einer Oberflächenschicht einer vorderen Oberfläche (erste Hauptoberfläche) des n-Typ-Siliziumsubstrats 1 angeordnet auf. Die p-Basisschicht 2 weist eine höhere Störstellenkonzentration auf als das n-Typ-Siliziumsubstrat 1. Die p-Basisschicht 2 weist eine n+-Typ-Emitterschicht 3 (nachfolgend als eine ”n+-Emitterschicht” bezeichnet) und eine p+-Typ-Kontaktschicht 4 (nachfolgend als eine ”p+-Kontaktschicht” bezeichnet) auf, die jede auf einer Oberflächenschicht der p-Basisschicht 2 angeordnet sind.
  • Das n-Typ-Siliziumsubstrat 1 ist mit Gräben versehen, die durch die n+-Emitterschicht und die p-Basisschicht 2 verlaufen. Der Graben ist mit einem eingebetteten Trench-Gate 5 versehen. Das Trench-Gate 5 weist eine Gate-Isolierungsschicht 5a und eine Gate-Elektrode 5b auf. Die Gate-Isolierungsschicht 5a ist auf seitlichen und unteren Oberflächen der Gate-Elektrode 5b angeordnet. Das Trench-Gate 5 weist eine seitliche Oberfläche in Kontakt mit der n+-Emitterschicht 3 und der p-Basisschicht 2 unter der n+-Emitterschicht 3 auf. Das Trench-Gate 5 weist eine untere Oberfläche auf, die einen n-Typ-Bereich unter der p-Basisschicht 2 erreicht. Als solches ist die Gate-Isolierungsschicht 5a zwischen der Gate-Elektrode 5b und dem n-Typ-Siliziumsubstrat 1, zwischen der Gate-Elektrode 5b und der p-Basisschicht 2 sowie zwischen der Gate-Elektrode 5b und der n+-Emitterschicht 3 eingebettet.
  • Ein Zwischenlagendielektrikum 6 ist auf einer oberen Oberfläche des n-Typ-Siliziumsubstrats 1 angeordnet, sodass es das Trench-Gate 5 bedeckt. Kontaktlöcher, welche die n+-Emitterschicht 3 und die p+-Kontaktschicht 4 erreichen, sind in dem Zwischenlagendielektrikum 6 ausgebildet. Eine Emitter-Elektrode 7 ist auf dem Zwischenlagendielektrikum 6 angeordnet. Die Emitter-Elektrode 7 ist durch die Kontaktlöcher mit der n+-Emitterschicht 3 und der p+-Kontaktschicht 4 verbunden.
  • Weiter weist das n-Typ-Siliziumsubstrat 1 eine n+-Typ-Pufferschicht 8 (dritte Halbleiterschicht) auf einer Oberflächenschicht einer rückseitigen Oberfläche (zweite Hauptoberfläche) des n-Typ-Siliziumsubstrats 1 angeordnet auf. Die n+-Typ-Pufferschicht 8 ist in einer relativ großen Tiefe von der rückseitigen Oberfläche des Wafers angeordnet (nachfolgend als eine ”tiefe n+-Pufferschicht” bezeichnet). Weiter weist die tiefe n+-Pufferschicht 8 eine n+-Typ-Pufferschicht 9 (vierte Halbleiterschicht) auf einer Oberflächenschicht einer rückseitigen Oberfläche der tiefen n+-Pufferschicht 8 angeordnet auf. Die n+-Typ-Pufferschicht 9 ist in einer relativ flachen Tiefe von der rückseitigen Oberfläche des Wafers angeordnet (nachfolgend als eine ”flache n+-Pufferschicht” bezeichnet). Die tiefe n+-Pufferschicht 8 und die flache n+-Pufferschicht 9 weisen höhere Störstellenkonzentrationen auf als das n-Typ-Siliziumsubstrat 1.
  • Die flache n+-Typ-Pufferschicht 9 weist eine höhere Störstellenkonzentration auf als die tiefe n+-Pufferschicht 8; das heißt, die flache n+-Pufferschicht 9 ist so ausgelegt, dass sie eine höhere Höchststörstellenkonzentration als die tiefe n+-Pufferschicht 8 aufweist. Weiter ist die tiefe n+-Pufferschicht 8 durchgehend in einem Bereich nah an der rückseitigen Oberfläche des n-Typ-Siliziumsubstrats 1 angeordnet, wogegen die flache n+-Pufferschicht 9 dies nicht ist. Die flache n+-Pufferschicht 9 ist selektiv nah an der rückseitigen Oberfläche des n-Typ-Siliziumsubstrats 1 angeordnet; das heißt, die tiefe n+-Pufferschicht 8 ist mit Bereichen versehen, die auf der Oberflächenschicht der rückseitigen Oberfläche der tiefen n+-Pufferschicht 8 keine flache n+-Pufferschicht 9 aufweisen (Bereiche, die keine flache n+-Pufferschicht 9 aufweisen).
  • Obwohl für die tiefe n+-Pufferschicht 8 Phosphor oder ein Proton als eine Verunreinigung (Dotierstoff) verwendet werden können, werden Protonen in der ersten bevorzugten Ausführungsform verwendet. Für die flache n+-Pufferschicht 9 können Phosphor oder Arsen als eine Verunreinigung verwendet werden.
  • Weiter weist der Wafer eine p-Kollektorschicht 10 auf einer äußersten Oberflächenschicht der rückseitigen Oberfläche des Wafers auf. Eine Kollektor-Elektrode 11 ist auf der rückseitigen Oberfläche des Wafers angeordnet, sodass sie Kontakt mit der p-Kollektorschicht 10 hat.
  • 3 ist eine schematische Darstellung, die leitende Pfade von Löchern darstellt, während der IGBT in 2 eingeschaltet ist. In 3 bezeichnen alle Pfeile die leitenden Pfade der Löcher von der rückseitigen Oberfläche des IGBTs. Der Bereich, in welchem die flache n+-Pufferschicht 9 vorhanden ist, weist eine geringe Konzentration von Löchern auf, weil die Löcher sich wiedervereinigen, sodass sie in diesem Bereich verschwinden. Im Gegensatz dazu weisen die Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, eine hohe Konzentration von Löchern auf. Dies ermöglicht, dass der IGBT eine hohe Konzentration von Löchern auf der rückseitigen Oberfläche des IGBTs aufweist, wenn der IGBT kurzgeschlossen wird, und reduziert außerdem einen Anstieg eines elektrischen Felds nah an der rückseitigen Oberfläche des IGBTs. Mit anderen Worten weist die Verteilung des elektrischen Felds innerhalb des IGBTs ihren Höchstwert an einer Stelle nah an der vorderen Oberfläche auf, wie durch eine gestrichelte Kurve in 1 angezeigt, um somit eine Kurzschlussfestigkeit zu verbessern.
  • Weiter bilden die tiefe n+-Pufferschicht 8 und die flache n+-Pufferschicht 9 eine Zweistufen-Pufferanordnung. Diese Zweistufen-Pufferanordnung reduziert den Leckstrom in dem IGBT und verhindert, dass eine Spannung oszilliert, während der IGBT abgeschaltet wird. Daher stellt die erste bevorzugte Ausführungsform einen IGBT zur Verfügung, der weniger Leckstrom aufweist, die Spannung am Oszillieren hindert und eine hohe Kurzschlussfestigkeit aufweist.
  • Insbesondere verhindert ein Auslegen der tiefen n+-Pufferschicht 8, sodass sie eine Tiefe von gleich oder mehr als 10 μm aufweist, einen Ausstoß von Ladungsträgern auf der rückseitigen Oberfläche während des Abschaltens, und verhindert außerdem wirksam, dass die Spannung oszilliert. Weiter stoppt ein Vorsehen der flachen n+-Pufferschicht 9, sodass sie eine Tiefe von gleich oder weniger als 3 μm aufweist, wirksam, dass die Verarmungsschicht sich ausbreitet, wenn eine Spannung an die Kollektor-Elektrode 11 angelegt wird. Dies verhindert einen Anstieg des Leckstroms.
  • Das Nachfolgende beschreibt ein Verfahren für eine Fertigung des in 2 dargestellten IGBTs. 4 bis 12 stellen Prozessschritte des Verfahrens dar.
  • Eine Anordnung nah an der vorderen Oberfläche (erste Hauptoberfläche) des IGBTs in 2 ist ähnlich derjenigen eines herkömmlichen IGBTs und ist ähnlich dem herkömmlichen IGBT hergestellt. Somit wird hier eine kurze Beschreibung vorgelegt. Zuerst wird das n-Typ-Siliziumsubstrat 1 vorbereitet, und verschiedene Störstellen werden selektiv durch Ionen-Implantierung in eine Oberflächenschicht der vorderen Oberfläche des n-Typ-Siliziumsubstrats 1 implantiert, um somit die p-Basisschicht 2, die n+-Emitterschicht 3 und die p+-Kontaktschicht 4 herzustellen. Anschließend wird die vordere Oberfläche des n-Typ-Siliziumsubstrats 1 selektiv einem Ätzen unterzogen, um somit die Gräben herzustellen, welche die n+-Emitterschicht 3 und die p-Basisschicht 2 durchqueren. Dann werden eine isolierende Schicht und ein Elektrodenmaterial auf der vorderen Oberfläche des n-Typ-Siliziumsubstrats 1 inklusive der Innenseiten der Gräben ausgebildet. Dann werden die isolierende Schicht und das Elektrodenmaterial einem Gestaltungsprozess oder einem Rückätzprozess unterzogen, um somit das Trench-Gate 5 herzustellen, welches die Gate-Isolierungsschicht 5a und die Gate-Elektrode 5b innerhalb der Gräben aufweist. Weiter wird das Zwischenlagendielektrikum 6 auf der gesamten vorderen Oberfläche des n-Typ-Siliziumsubstrats 1 ausgebildet, und die Kontaktlöcher werden in dem Zwischenlagendielektrikum 6 ausgebildet, sodass sie eine obere Oberfläche der n+-Emitterschicht 3 und eine obere Oberfläche der p+-Kontaktschicht 4 erreicht, und dann wird die Emitter-Elektrode 7 auf dem Zwischenlagendielektrikum 6 ausgebildet. Eine in 4 dargestellte Anordnung wird durch diese Schritte fertiggestellt. In diesem Zustand ist der Wafer fast so dick wie der bloße Wafer (etwa 700 μm dick).
  • Anschließend wird eine Struktur nah an der rückseitigen Oberfläche (zweite Hauptoberfläche) des IGBTs bereitgestellt. Zuerst wird die rückseitige Oberfläche des n-Typ-Siliziumsubstrats 1 einem Polierprozess unter Verwendung eines Schleif- oder Nassätzvorgangs unterzogen, um somit zu bewirken, dass der Wafer so dünn ist wie gewünscht, wie in 5 dargestellt.
  • Als Nächstes wird eine untere Oberfläche des n-Typ-Siliziumsubstrats 1 einer Mehrzahl von Protonen-Ionen-Implantierungsprozessen bei einer Beschleunigungsspannung von 500 keV bis 1500 keV unterzogen, wie in 6 dargestellt. Durch diese Prozesse wird die tiefe n+-Pufferschicht 8 auf der Oberflächenschicht der unteren Oberfläche des n-Typ-Siliziumsubstrats 1 ausgebildet, wie in 7 dargestellt. Protonen weisen eine Reichweite von etwa 6 μm bei einer Beschleunigungsspannung von 500 keV und eine Reichweite von etwa 30 μm bei einer Beschleunigungsspannung von 1500 keV auf. Somit stellt ein Verwenden einer typischen Ionen-Implantierungsvorrichtung für eine Fertigung von Halbleitern ohne Verwenden eines Beschleunigers wie eines Zyklotrons oder eines Van-de-Graaff-Beschleunigers die tiefe n+-Pufferschicht 8 mit einer Tiefe von gleich oder mehr als 10 μm bereit, wobei die Tiefe wirksam ist, um zu verhindern, dass die Spannung während des Abschaltens oszilliert.
  • Weiter wird die tiefe n+-Pufferschicht 8 durch eine Mehrzahl von Ionen-Implantierungsprozessen ausgebildet, die jeder eine unterschiedliche Beschleunigungsspannung einsetzten, um somit die tiefe n+-Pufferschicht 8 mit einem breiten Störstellenprofil herzustellen, als ob sie durch thermische Diffusion hergestellt wurde. 13 ist ein Graph eines beispielhaften Störstellenkonzentrationsprofils in einer Tiefenrichtung der rückseitigen Oberfläche des IGBTs bei einem Ausführen einer Mehrzahl von Ionen-Implantierungsprozessen (viermal Ionen-Implantierung). Der Graph macht deutlich, dass mehrere Konzentrationshöchstwerte der tiefen n+-Pufferschicht 8 als ein Ergebnis der Mehrzahl von Ionen-Implantierungsprozessen, die jeder eine unterschiedliche Beschleunigungsspannung einsetzen, auftreten. Nachdem die tiefe n+-Pufferschicht 8 ausgebildet ist, wird die rückseitige Oberfläche des IGBTs einem Ausglühen in einem Ofen bei etwa 350 bis 450°C unterzogen, um somit die Protonen zu aktivieren, welche in die tiefe n+-Pufferschicht 8 implantiert worden sind.
  • Als Nächstes wird, wie in 8 dargestellt, eine Abdeckschicht 13 unter Verwendung einer Photolithographietechnik ausgebildet, wobei der Bereich, in welchem die flache n+-Pufferschicht 9 vorhanden ist, freigelegt ist (umgekehrt dient die Abdeckschicht 13 als ein Muster, das die Bereiche bedeckt, die keine flache n+-Pufferschicht 9 aufweisen). Anschließend wird, wie in 9 dargestellt, Phosphor oder Arsen in einen flachen Bereich implantiert, der eine Tiefe von gleich oder weniger als 3 μm von der rückseitigen Oberfläche des Wafers aufweist, und dann wird die Abdeckschicht 13 entfernt. Als eine Folge ist die flache n+-Pufferschicht 9 selektiv auf der Oberflächenschicht der tiefen n+-Pufferschicht 8 ausgebildet, wie in 10 dargestellt. Anschließend wird die rückseitige Oberfläche des IGBTs einem Erhitzungsprozess durch Laser-Ausglühen ausgesetzt, um das Phosphor oder Arsen zu aktivieren, das in die flache n+-Pufferschicht 9 implantiert worden ist.
  • Dann wird, wie in 11 dargestellt, Bor in die rückseitige Oberfläche des Wafers implantiert. Als eine Folge wird die p-Kollektorschicht 10 in Oberflächenschichten der tiefen n+-Pufferschicht 8 und der flachen n+-Pufferschicht 9 ausgebildet, wie in 12 dargestellt. Dann wird die rückseitige Oberfläche des IGBTs einem Erhitzungsprozess durch Laser-Ausglühen unterzogen, um das Bor zu aktivieren, das in die p-Kollektorschicht 10 implantiert worden ist.
  • Anschließend wird eine Schicht wie eine gestapelte Schicht aus Al/Ti/Ni/Au oder eine gestapelte Schicht aus AlSi/Ti/Ni/Au durch Spritzen auf der rückseitigen Oberfläche des Wafers ausgebildet, um somit die Kollektor-Elektrode 11 herzustellen. Dann wird die rückseitige Oberfläche des IGBTs einem Erhitzungsprozess unterzogen, um die Kollektor-Elektrode 11 und das Silizium (die tiefe n+-Pufferschicht 8 und die flache n+-Pufferschicht 9) in ohmschen Kontakt miteinander zu bringen. Dies reduziert einen Kontaktwiderstand zwischen der Kollektor-Elektrode 11 und dem Silizium. Diese Schritte vervollständigen den IGBT mit der Anordnung, wie in 2 dargestellt.
  • <Zweite bevorzugte Ausführungsform>
  • Die erste bevorzugte Ausführungsform verwendet Protonen als Störstellen (Dotierstoff) für die tiefe n+-Pufferschicht 8. Wie vorhergehend erwähnt kann jedoch Phosphor verwendet werden. Phosphor wird, wenn es verwendet wird, durch Ionen-Implantierung in die rückseitige Oberfläche des Wafers implantiert, gefolgt von einem Diffundieren des Phosphors durch einen Erhitzungsprozess bei einer hohen Temperatur von gleich oder höher als 1100°C, um somit die tiefe n+-Pufferschicht 8 herzustellen. In diesem Fall werden einzelne Schritte gewünscht nacheinander ausgeführt, sodass eine Metalloxidhalbleiter-(MOS-)Struktur und eine Elektrode, die sich nah an der vorderen Oberfläche des IGBTs befinden, nicht unter dem Einfluss des vorstehend genannten Erhitzungsprozesses stehen. Mit anderen Worten wird vor dem Ausbilden der MOS-Struktur nah an der vorderen Oberfläche des IGBTs die rückseitige Oberfläche des Wafers gewünscht einem Polierprozess oder einem Nassätzprozess unterzogen, um den Wafer dünn zu formen, gefolgt von dem Ausbilden der tiefen n+-Pufferschicht 8. Zum Beispiel beginnt die Folge der Schritte gewünscht mit dem Ausbilden der tiefen n+-Pufferschicht 8 nah an der rückseitigen Oberfläche, gefolgt von dem Ausbilden der MOS-Struktur nah an der vorderen Oberfläche, gefolgt von dem Ausbilden der flachen n+-Pufferschicht 9 nah an der rückseitigen Oberfläche.
  • <Dritte bevorzugte Ausführungsform>
  • In der flachen n+-Pufferschicht 9, die selektiv ausgebildet wird, wie in der ersten bevorzugten Ausführungsform beschrieben, werden die Löcher von den Bereichen bereitgestellt, die keine flache n+-Pufferschicht 9 aufweisen, wenn die Durchbruchspannung aufrechterhalten wird. Daher kann, wenn die Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, außerordentlich groß sind, der Leckstrom ansteigen. Entsprechend haben die Erfinder eine optimale Größe der Bereiche untersucht, die keine flache n+-Pufferschicht 9 aufweisen.
  • 14 ist ein Graph, der ein Ergebnis einer Simulation eines Verhältnisses zwischen der Größe der Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, und dem Leckstrom in dem IGBT gemäß der ersten bevorzugten Ausführungsform (2) zeigt. Vorgelegt ist hier eine Simulation darüber, wie der Leckstrom abhängig von Änderungen einer Größe (Durchmesser) der Bereiche variiert, die keine flache n+-Pufferschicht 9 aufweisen, wenn eine Spannung Vce = 1200 V an den IGBT angelegt wird, welcher die Durchbruchspannung in der Größenordnung von 1200 V aufweist. Die Simulation macht deutlich, dass der Leckstrom plötzlich ansteigt, wenn die Größe der Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, 6 μm überschreitet, wie in 14 gezeigt. Entsprechend wird die flache n+-Pufferschicht 9 bevorzugt so ausgelegt, dass sie eine Größe gleich oder kleiner als 6 μm aufweist.
  • Es wird Bezug genommen auf die Größe einer Einheitszelle, welche den Bereich, in welchem die flache n+-Pufferschicht 9 vorhanden ist, und die Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, einschließt. Eine kleine Einheitszelle mit den Bereichen, die keine flache n+-Pufferschicht 9 aufweisen, die eine feste Größe aufweist, erzeugt wirksam mehr Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, in einer Oberfläche eines Chips. Daher neigt der Leckstrom zum Ansteigen, wogegen die Kurzschlussfestigkeit dazu neigt, verbessert zu werden. Ein zulässiger Wert des Leckstroms wird mit einem Wert festgelegt, der keinen unkontrollierten Temperaturanstieg verursacht, wenn eine Spannung innerhalb einer garantierten Temperatur an eine Vorrichtung angelegt wird. Somit wird die Größe der Einheitszelle, die den Bereich, in welchem die flache n+-Pufferschicht 9 vorhanden ist, und die Bereiche, die keine flache n+-Pufferschicht 9 aufweisen, einschließt, gewünscht angesichts des Leckstroms festgelegt.
  • <Vierte bevorzugte Ausführungsform>
  • Die erste bevorzugte Ausführungsform beschreibt ein Ausführen des Erhitzungsprozesses durch Ausglühen in einem Ofen, um die tiefe n+-Pufferschicht 8 zu aktivieren, und ein Ausführen des Erhitzungsprozesses durch Laser-Ausglühen, um die flache n+-Pufferschicht 9 zu aktivieren. Ein Ausglühen in einem Ofen liefert etwa 1% an Aktivierung der Protonen in der tiefen n+-Pufferschicht 8, wogegen ein Laser-Ausglühen etwa 70% an Aktivierung von Phosphor oder Arsen in der flachen n+-Pufferschicht 9 liefert. Somit weist, selbst wenn die Menge des zu implantierenden Dotierstoffs (Phosphor oder Arsen) für die flache n+-Pufferschicht 9 geringer ist als die Menge der zu implantierenden Protonen für die tiefe n+-Pufferschicht 8, die flache n+-Pufferschicht 9 einen Höchstwert einer Störstellenkonzentration auf, der ausreichend höher ist als ein Höchstwert einer Störstellenkonzentration der tiefen n+-Pufferschicht 8.
  • Ein Reduzieren der Menge des zu implantierenden Dotierstoffs für die flache n+-Pufferschicht 9 minimiert eine Beschädigung nah an der rückseitigen Oberfläche des Wafers, die durch die Ionen-Implantierung verursacht wird. Insbesondere wenn der Dotierstoff für die tiefe n+-Pufferschicht 8 Protonen sind, beeinflusst eine Aktivierungsrate der Protonen die Menge an Defekten in Flüssigkristallen. Daher minimiert ein Minimieren der Beschädigung nah an der rückseitigen Oberfläche Variationen der Aktivierungsrate der Protonen und trägt außerdem zu einer verbesserten Zuverlässigkeit der Vorrichtung bei.
  • <Fünfte bevorzugte Ausführungsform>
  • Die erste bevorzugte Ausführungsform beschreibt, dass der Erhitzungsprozess zum Aktivieren der tiefen n+-Pufferschicht 8, welche unter Verwendung der Protonen ausgebildet worden ist, und der Erhitzungsprozess zum Reduzieren des Kontaktwiderstands des Kollektor-Widerstands 11 getrennt sind. Beide Erhitzungsprozesse, welche bei der Temperatur von 350 bis 450°C ausgeführt werden, können jedoch in dem gleichen Schritt ausgeführt werden. Mit anderen Worten können der Erhitzungsprozess für die tiefe n+-Pufferschicht 8 und der Erhitzungsprozess für die Kollektor-Elektrode 11 zu der gleichen Zeit, nachdem die Kollektor-Elektrode 11 ausgebildet worden ist, ausgeführt werden. Eine Reduzierung einer Anzahl von Erhitzungsprozessen sorgt für geringere Fertigungskosten.
  • Obwohl die bevorzugten Ausführungsformen das Halbleitersubstrat 1 als ein Siliziumsubstrat verwenden, kann das Halbleitersubstrat 1 aus Siliziumkarbid (SiC) bestehen. Ein Siliziumkarbidsubstrat stellt, wenn es verwendet wird, um die Halbleitervorrichtung gemäß der vorliegenden Erfindung herzustellen, eine Halbleitervorrichtung bereit, die bei einer hohen Spannung, einem hohen Strom und einer hohen Temperatur gut arbeitet, wenn sie mit einer Halbleitervorrichtung verglichen wird, welche ein Siliziumsubstrat verwendet.
  • Es ist zu beachten, dass in der vorliegenden Erfindung jeweilige bevorzugte Ausführungsformen innerhalb des Gültigkeitsumfangs frei kombiniert werden können oder geeignet modifiziert und weggelassen werden können.
  • Obwohl die Erfindung detailliert gezeigt und beschrieben worden ist, ist die vorstehende Beschreibung in allen Aspekten darstellend und nicht einschränkend. Es ist daher zu verstehen, dass zahlreiche Modifikationen und Variationen entworfen werden können, ohne den Gültigkeitsumfang der Erfindung zu verlassen.
  • Zusammengefasst weist ein Bipolartransistor mit isoliertem Gate (IGBT) auf: eine p-Basisschicht 2, die nah an einer vorderen Oberfläche eines n-Typ-Siliziumsubstrats 1 angeordnet ist; und eine tiefe n+-Pufferschicht 8 und eine flache n+-Pufferschicht 9, die nah an einer rückseitigen Oberfläche des n-Typ-Siliziumsubstrats 1 angeordnet sind. Die p-Basisschicht 2 weist eine höhere Störstellenkonzentration auf als das n-Typ-Siliziumsubstrat 1. Die tiefe n+-Pufferschicht 8 und die flache n+-Pufferschicht 9 weisen höhere Störstellenkonzentrationen auf als das n-Typ-Siliziumsubstrat 1. Die tiefe n+-Pufferschicht 8 ist durchgehend in einem Bereich nah an der rückseitigen Oberfläche in dem n-Typ-Siliziumsubstrat 1 angeordnet. Die flache n+-Pufferschicht 9 ist selektiv nah an der rückseitigen Oberfläche in dem n-Typ-Siliziumsubstrat 1 angeordnet. Die flache n+-Pufferschicht 9 weist eine höhere Störstellenkonzentration auf als die tiefe n+-Pufferschicht 8 und ist von der rückseitigen Oberfläche flacher als die tiefe n+-Pufferschicht 8.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat, n-Typ-Siliziumsubstrat
    2
    p-Basisschicht
    3
    n+-Emitterschicht
    4
    p+-Kontaktschicht
    5
    Trench-Gate
    5a
    Gate-Isolierungsschicht
    5b
    Gate-Elektrode
    6
    Zwischenlagendielektrikum
    7
    Emitter-Elektrode
    8
    n+-Pufferschicht
    9
    n+-Pufferschicht
    10
    p-Kollektorschicht
    11
    Kollektor-Elektrode
    13
    Abdeckschicht
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 3325752 [0007]
    • JP 2013-138172 [0007]

Claims (17)

  1. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (1), das eine erste Hauptoberfläche und einer zweite Hauptoberfläche aufweist; eine erste Halbleiterschicht (1), die eine n-Typ-Leitfähigkeit aufweist und in dem Halbleitersubstrat (1) angeordnet ist; eine zweite Halbleiterschicht (2), die eine p-Typ-Leitfähigkeit aufweist und nah an der ersten Hauptoberfläche in der ersten Halbleiterschicht (1) angeordnet ist, wobei die zweite Halbleiterschicht (2) eine höhere Störstellenkonzentration aufweist als die erste Halbleiterschicht (1); und eine dritte Halbleiterschicht (8) und eine vierte Halbleiterschicht (9), die jede eine n-Typ-Leitfähigkeit aufweisen und nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht (1) angeordnet sind, wobei die dritte Halbleiterschicht (8) und die vierte Halbleiterschicht (9) höhere Störstellenkonzentrationen aufweisen als die erste Halbleiterschicht (1); wobei die dritte Halbleiterschicht (8) durchgehend in einem Bereich nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht (1) angeordnet ist, wobei die vierte Halbleiterschicht (9) selektiv nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht (1) angeordnet ist, und wobei die vierte Halbleiterschicht (9) eine höhere Störstellenkonzentration als die dritte Halbleiterschicht (8) aufweist und von der zweiten Hauptoberfläche flacher ist als die dritte Halbleiterschicht (8).
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei Bereiche, die keine vierte Halbleiterschicht (9) aufweisen, jeder eine Größe von gleich oder kleiner als 6 μm aufweisen.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei die dritte Halbleiterschicht (8) eine Tiefe von gleich oder mehr als 10 μm von der zweiten Hauptoberfläche aufweist.
  4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, wobei die vierte Halbleiterschicht (9) eine Tiefe von gleich oder weniger als 3 μm von der zweiten Hauptoberfläche aufweist.
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei die dritte Halbleiterschicht (8) ein Proton oder Phosphor als einen Dotierstoff aufweist, und wobei die vierte Halbleiterschicht (9) Phosphor oder Arsen als einen Dotierstoff aufweist.
  6. Halbleiterschicht gemäß einem der Ansprüche 1 bis 5, wobei ein Störstellenkonzentrationsprofil in einer Tiefenrichtung der dritten Halbleiterschicht (8) eine Mehrzahl von Konzentrationshöchstwerten aufweist.
  7. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6, wobei die Halbleitervorrichtung einen Bipolartransistor mit isoliertem Gate (IGBT) aufweist, und wobei die zweite Halbleiterschicht (2) eine Basisschicht des IGBTs aufweist.
  8. Verfahren für eine Fertigung eines Halbleitersubstrats (1), wobei das Verfahren aufweist: Vorbereiten eines Halbleitersubstrats (1), das eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist, wobei das Halbleitersubstrat (1) mit einer ersten Halbleiterschicht (1) versehen ist, die eine n-Typ-Leitfähigkeit aufweist; Ausbilden einer zweiten Halbleiterschicht, die eine p-Typ-Leitfähigkeit aufweist, an einer Stelle nah an der ersten Hauptoberfläche in der ersten Halbleiterschicht (1), wobei die zweite Halbleiterschicht (2) eine höhere Störstellenkonzentration aufweist als die erste Halbleiterschicht (1); und Ausbilden einer dritten Halbleiterschicht (8) und einer vierten Halbleiterschicht (9), die jede eine n-Typ-Leitfähigkeit aufweisen, an einer Stelle nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht (1), wobei die dritte Halbleiterschicht (8) und die vierte Halbleiterschicht (9) höhere Störstellenkonzentrationen aufweisen als die erste Halbleiterschicht (1), wobei die dritte Halbleiterschicht (8) durchgehend in einem Bereich nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht (1) angeordnet ist, wobei die vierte Halbleiterschicht (9) selektiv nah an der zweiten Hauptoberfläche in der ersten Halbleiterschicht (1) angeordnet ist, und wobei die vierte Halbleiterschicht (9) so ausgebildet ist, dass sie eine höhere Störstellenkonzentration als die dritte Halbleiterschicht (8) aufweist, und dass sie von der zweiten Hauptoberfläche flacher ist als die dritte Halbleiterschicht (8).
  9. Verfahren gemäß Anspruch 8, wobei Bereiche, die keine vierte Halbleiterschicht (9) aufweisen, jeder eine Größe von gleich oder kleiner als 6 μm aufweisen.
  10. Verfahren gemäß Anspruch 8 oder 9, wobei die dritte Halbleiterschicht (8) eine Tiefe von gleich oder mehr als 10 μm von der zweiten Hauptoberfläche aufweist.
  11. Verfahren gemäß einem der Ansprüche 8 bis 10, wobei die vierte Halbleiterschicht (9) eine Tiefe von gleich oder weniger als 3 μm von der zweiten Hauptoberfläche aufweist.
  12. Verfahren gemäß einem der Ansprüche 8 bis 11, wobei die dritte Halbleiterschicht (8) ein Proton oder Phosphor als einen Dotierstoff aufweist, und wobei die vierte Halbleiterschicht (9) Phosphor oder Arsen als einen Dotierstoff aufweist.
  13. Verfahren gemäß einem der Ansprüche 8 bis 12, wobei ein Ausbilden der dritten Halbleiterschicht (8) durch eine Mehrzahl von Ionen-Implantierungsprozessen ausgeführt wird, die jeder eine unterschiedliche Beschleunigungsspannung einsetzen.
  14. Verfahren gemäß einem der Ansprüche 8 bis 13, weiter aufweisend ein Ausführen eines Erhitzungsprozesses durch Laser-Ausglühen, um den vierten Halbleiter zu aktivieren.
  15. Verfahren gemäß einem der Ansprüche 8 bis 14, weiter aufweisend ein Ausführen eines Erhitzungsprozesses durch ein Ausglühen in einem Ofen bei gleich oder höher als 350°C und gleich oder niedriger als 450°C, um die dritte Halbleiterschicht (8) zu aktivieren.
  16. Verfahren gemäß einem der Ansprüche 8 bis 15, weiter aufweisend ein Ausbilden einer Elektrode (11) auf die zweite Hauptoberfläche, wobei der Erhitzungsprozess für ein Aktivieren der dritten Halbleiterschicht (8) zu der gleichen Zeit ausgeführt wird wie ein Erhitzungsprozess zum Herstellen eines ohmschen Kontakts zwischen der Elektrode (11) und der zweiten Hauptoberfläche.
  17. Verfahren gemäß einem der Ansprüche 8 bis 16, wobei die Halbleitervorrichtung einen Bipolartransistor mit isoliertem Gate (IGBT) aufweist, und wobei die zweite Halbleiterschicht (2) eine Basisschicht des IGBTs aufweist.
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