JP2013138172A - 半導体装置 - Google Patents

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Abstract

【課題】製品コストの悪化を防止でき、耐圧を確保できると共にスイッチングサージを抑えるようにする。
【解決手段】ＦＳ層２をリンＦＳ層２ａとプロトンＦＳ層２ｂにより構成する。これにより、ＦＳ層２をプロトンのみによって構成する場合と比較してプロトンＦＳ層２ｂの不純物濃度を低下させることが可能となる。このため、プロトンを単に注入することでＦＳ層２を構成する場合と比較して、生産性を向上させることが可能となり、製品コストの悪化を防止することが可能となる。また、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置において、プロトンＦＳ層２ｂのｎ型不純物濃度が連続的に徐々に低下した濃度分布となるようにする。これにより、プロトンＦＳ層２ｂとｎ-型ドリフト層１との境界位置でのｎ型不純物濃度の差が緩やかとなる。よって、電界集中を緩和でき、より耐圧を確保できると共にスイッチングサージを抑えることが可能となる。
【選択図】図１

Description

本発明は、縦型半導体素子を有する半導体装置に関するものである。
従来より、ＥＨＶのインバータ、ＤＣ−ＤＣコンバータなどの電源回路に用いられる縦型半導体素子を有する半導体装置がある。この半導体装置では、縦型半導体素子としてＩＧＢＴが利用されている。ＩＧＢＴが利用される半導体装置を低損失化するのに、フィールドストップ（以下、ＦＳという）層と呼ばれる素子構造が提案され、実用化されている。具体的には、素子を作り込んだ基板の裏面を薄く削り、その裏面にリン（Ｐ）やセレン（Ｓｅ）といった不純物をイオン注入したのちアニールすることで、基板の原石濃度よりも高い不純物層からなるＦＳ層を構成している。このようなＦＳ層を備えることで、電界の伸びを抑え、薄膜化しても耐圧が低下しないようにできると共に、低損失化を図ることが可能となる。
しかし、リンをイオン注入することで構成するものは注入深さが浅いため、浅い層となり、裏面のキズに弱く、ＦＳ層よりも深いキズが入るとコレクタリークを招くことから、製品歩留まりが悪くなるという問題がある。一方、セレンをイオン注入することで構成したものは、注入深さが深くなるが、セレンが通常のＩＣ製造工程では使われない元素であるため、製品歩留まりは改善するものの、セレンを取り扱うための専用設備が必要になるという問題がある。
このような状況から、特許文献１において、プロトンを用い、加速器でプロトンをドープしたのち、アニールすることで深いＦＳ層を作る技術が提案されている。また、特許文献２において、プロトンに加えてリンをイオン注入することでＦＳ層を作る技術も提案されている。また、特許文献３、４において、プロトンを複数回注入して多段のＦＳ層を作る技術も提案されている。
特許第３６８４９６２号公報 特開２００９−１７６８９２号公報 米国特許第７５１４７５０号明細書 特許第４１２８７７７号公報
しかしながら、特許文献１〜４に記載されているようにプロトンを用いる場合、プロトンはドーズ量を上げると活性化率が大幅に低下し、実用的な濃度にするには照射時間が延びて生産性が落ちるという問題がある。図１５は、プロトンを加速電圧４．３ＭｅＶでドープしたときのドーズ量に対するピーク濃度と活性化率の関係を示した図である。この図に示すように、プロトンはドーズ量を上げると活性化率が大幅に低下していることが分かる。特に、ＦＳ層形成に必要なのは１×１０15ｃｍ-3程度の高い不純物濃度であるが、活性化率が低く、プロトンの照射時間が長くなる。このため、単にプロトンを用いてＦＳ層を形成するのでは、生産性が悪く、製品コストを悪化させる。
また、特許文献２に記載されている方法では、プロトンに加えてリンを用いてＦＳ層を形成しているものの、プロトンのドーズ量についてはリンの注入の有無に拘わらず一定にしており、かつ、深い位置においてプロトンの濃度ピークが来るようにドープしている。このため、プロトンの照射時間が長くなるという問題は解決していないし、ＦＳ層とドリフト層との境界位置において電界集中が生じ、耐圧が低下してしまうし、スイッチング時にサージが発生し易いという問題がある。したがって、製品コストの悪化を防止でき、かつ、スイッチングサージを低減できるようにすることが望まれる。
なお、ここでは縦型半導体素子としてＩＧＢＴを例に挙げて説明したが、フリーホイールダイオード（ＦＷＤ）やＤＭＯＳのようなものであって、ＦＳ層を形成できるものであれば、上記と同様の問題が発生し得る。
本発明は上記点に鑑みて、製品コストの悪化を防止でき、かつ、耐圧を確保できると共にスイッチングサージを抑えることができる構造の縦型半導体素子を有する半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、上部電極（１０）と下部電極（１１）との間において電流を流すように構成された縦型半導体素子（１００、２００）が備えられた半導体装置であって、ＦＳ層（２）は、リンまたはヒ素がドープされたリン／ヒ素層（２ａ）と、プロトンがドープされたプロトン層（２ｂ）とを有して構成され、リン／ヒ素層（２ａ）が半導体基板の裏面から所定深さの位置まで形成されていると共に、プロトン層（２ｂ）がリン／ヒ素層（２ａ）内において濃度ピークを有していて、リン／ヒ素層（２ａ）よりも深くまで形成され、かつ、リン／ヒ素層（２ａ）から深い位置において徐々に不純物濃度が低下した濃度分布で形成されていることを特徴としている。
このように、ＦＳ層（２）をリン／ヒ素層（２ａ）およびプロトン層（２ｂ）によって構成し、かつ、プロトン層（２ｂ）の不純物濃度を徐々に低下させていることから、ＦＳ層（２）をプロトンのみによって構成する場合と比較してプロトン層（２ｂ）の不純物濃度を低下させることが可能となる。このため、プロトンを単に注入することでＦＳ層（２）を構成する場合と比較して、生産性を向上させることが可能となり、製品コストの悪化を防止することが可能となる。
また、リン／ヒ素層（２ａ）よりもドリフト層（１）の裏面から深い位置において、プロトン層（２ｂ）のｎ型不純物濃度が連続的に徐々に低下した濃度分布となるようにしている。このため、プロトン層（２ｂ）とドリフト層（１）との境界位置でのｎ型不純物濃度の差が緩やかとなる。したがって、電界集中を緩和でき、耐圧を確保できると共にスイッチングサージを抑えることが可能となる。
請求項２に記載の発明では、プロトン層（２ｂ）の深さと原石濃度に対するプロトン層（２ｂ）の濃度比との関係が、プロトン層（２ｂ）の深さをｘ、濃度比をｙとして、
（数１） ｙ≧１９．０６１×１０-0.00965x
を満たしていることを特徴としている。
このような関係を満たすように、プロトン層（２ｂ）の深さと原石濃度に対するプロトン層（２ｂ）の濃度比を設定することで、耐圧の低下量を抑制でき、耐圧歩留改善を行うことが可能となる。
例えば、請求項３に記載したように、プロトン層（２ｂ）の深さが２０μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が３倍以上とされていれば、耐圧の低下量を抑制できる。より好ましくは、請求項４に記載したように、プロトン層（２ｂ）の深さが２０μｍ以下のときに、原石濃度に対するプロトン層（２ｂ）の濃度比が４倍以上とされていると、より耐圧の低下量を抑制できる。
また、請求項５に記載したように、プロトン層（２ｂ）の深さが１５μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が４倍以上とされていれば、耐圧の低下量を抑制できる。より好ましくは、請求項６に記載したように、プロトン層（２ｂ）の深さが１５μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が７倍以上とされていると、より耐圧の低下量を抑制できる。
また、請求項７に記載したように、プロトン層（２ｂ）の深さが１０μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が７倍以上とされていれば、耐圧の低下量を抑制できる。より好ましくは、請求項８に記載したように、プロトン層（２ｂ）の深さが１０μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が１０倍以上とされていると、より耐圧の低下量を抑制できる。
また、請求項９に記載したように、プロトン層（２ｂ）の深さが７μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が１０倍以上とされていれば、耐圧の低下量を抑制できる。より好ましくは、請求項１０に記載したように、プロトン層（２ｂ）の深さが７μｍ以下のときには、原石濃度に対するプロトン層（２ｂ）の濃度比が１４倍以上とされていると、より耐圧の低下量を抑制できる。
このような縦型半導体素子が備えられる半導体装置としては、請求項１１に記載したようなＩＧＢＴ（１００）を備えたもの、請求項１２に記載したようなＩＧＢＴ（１００）およびフリーホイールダイオード（２００）の両方を備えたもの、もしくは、請求項１３に記載したようなダイオード（２００）を備えたものを挙げることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかる縦型半導体素子としてＩＧＢＴが備えられた半導体装置を示した図である。 図１（ｂ）中のＢ−Ｂ’断面での不純物濃度を示したグラフである。 （ａ）は、プロトン加速度電圧（ＭｅＶ）に対する半値幅ΔＲ（μｍ）および飛程Ｒｐとの関係を示した図であり、（ｂ）は、深さ（飛程）Ｒｐとプロトン濃度Ｎとの関係を示した図である。 リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。 リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。 リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。 Ｓｉｍの耐圧計算結果をまとめたグラフである。 図７の結果を近似曲線で表したときのグラフである。 プロトンのドーズ量を変化させてコンタクトリーク不良を調べた結果を示した図である。 プロトンＦＳ層２ｂの有無に基づくＨｅ線照射の様子を示した断面図である。 本発明の第２実施形態にかかる縦型半導体素子としてＩＧＢＴおよびダイオードが備えられた半導体装置を示した図である。 図１１（ｂ）、（ｃ）中のＥ−Ｅ’断面およびＦ−Ｆ’断面での不純物濃度の濃度プロファイルを示したグラフである。 本発明の第２実施形態にかかる縦型半導体素子としてダイオードが備えられた半導体装置を示した図である。 図１３（ｂ）中のＨ−Ｈ’断面での不純物濃度の濃度プロファイルを示したグラフである。 プロトンを加速電圧４．３ＭｅＶでドープしたときのドーズ量に対するピーク濃度と活性化率の関係を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、縦型半導体素子としてＩＧＢＴが備えられた半導体装置を示した図であり、図１（ａ）は上面レイアウト図、図１（ｂ）は図１（ａ）中のＡ−Ａ’断面図である。また、図２は、図１（ｂ）中のＢ−Ｂ’断面での不純物濃度を示したグラフであり、図２（ａ）は、各部の設計上の濃度プロファイル、図２（ｂ）は出来上がりの濃度プロファイルを示してある。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
図１（ａ）に示したように、図１（ｂ）に示されるＩＧＢＴ１００が備えられるＩＧＢＴ形成領域がセル領域とされ、セル領域の外周部に外周耐圧領域が備えられている。すなわち、半導体装置を構成するチップの中央部にセル領域が構成され、そのセル領域の外周、つまりチップの外縁部に外周耐圧領域が配置されている。
図１（ｂ）に示すように、本実施形態の半導体装置は、ｎ-型ドリフト層１を構成する半導体基板に対してＩＧＢＴ１００を備えることにより構成されている。ｎ-型ドリフト層１は原石濃度で構成され、図２に示すようにｎ型不純物濃度が１×１０14ｃｍ-3以下、例えば０．７５×１０14ｃｍ-3とされている。
セル領域におけるＩＧＢＴ形成領域において、ｎ-型ドリフト層１の裏面側における当該ｎ-型ドリフト層１の表層部には、ｎ型層によって構成されるＦＳ層２が形成されている。ＦＳ層２は、ｎ-型ドリフト層１の裏面から比較的浅い所定深さの位置まで形成されたリン（Ｐ）を不純物とするリンＦＳ層２ａと、ｎ-型ドリフト層１の裏面からリンＦＳ層２ａよりも深い位置まで形成されたプロトンを不純物とするプロトンＦＳ層２ｂとを有した構成とされている。図２に示すように、リンＦＳ層２ａは、例えば拡散深さ１．５μｍ以下、ｎ型不純物濃度が１×１０16ｃｍ-3以下とされており、プロトンＦＳ層２ｂは、例えば拡散深さ１５μｍ以下、ｎ型不純物濃度が５×１０14ｃｍ-3以下とされている。このプロトンＦＳ層２ｂの不純物濃度については、より高い方が好ましいため、５×１０14ｃｍ-3以上であると望ましいが、ここでは例えば３×１０14ｃｍ-3以上かつ５×１０14ｃｍ-3以下の範囲としている。また、プロトンＦＳ層２ｂは、不純物濃度のピークがリンＦＳ層２ａ内に位置しており、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置ではｎ型不純物濃度が連続的に徐々に低下した濃度分布になっている。
また、上記のように構成されたＦＳ層２の表層部に、コレクタ領域に相当するｐ+型不純物領域３が形成されている。ｐ+型不純物領域３は、ボロン等のｐ型不純物が注入されて形成され、図２に示すように、例えば拡散深さ０．５μｍ以下、ｐ型不純物濃度が１×１０18以下にて構成されている。
さらに、ｎ-型ドリフト層１の表層部に、例えば厚さ３μｍ程度とされたｐ型領域４が形成されている。このｐ型領域４を貫通してｎ-型ドリフト層１まで達するように複数個のトレンチ６が形成されており、このトレンチ６によってｐ型領域４が複数個に分離されている。具体的には、トレンチ６は複数個所定のピッチ（間隔）で形成されており、図１（ａ）の紙面上下方向、つまり図１（ｂ）の奥行き方向（紙面垂直方向）において各トレンチ６が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。環状構造とされる場合、例えば各トレンチ６が構成する環状構造は複数本ずつを１組として多重リング構造が構成される。
隣接するトレンチ６によってｐ型領域４が複数に分割された状態となるが、その一部は、チャネル領域を構成するチャネルｐ型領域４ａとなり、このチャネルｐ型領域４ａの表層部に、エミッタ領域に相当するｎ+型不純物領域５が形成されている。そして、トレンチ６によって仕切られるｐ型領域４のうち、ｎ+型不純物領域５が形成されたチャネルｐ型領域４ａはチャネルが形成されることでＩＧＢＴ動作がさせられるＩＧＢＴ動作部となる。また、ｐ型領域４のうちのｎ+型不純物領域５が形成されない残りのｐ型領域４ｂは間引き部となり、ＩＧＢＴ動作は行われない。
ｐ型領域４のうち、チャネルｐ型領域４ａの表層部、具体的にはチャネルｐ型領域４ａ内の両側に配置されたｎ+型不純物領域５の間に、高濃度なボディｐ型層４ｃが形成されている。このため、ＩＧＢＴ動作部ではｐ型領域４のｐ型不純物濃度の表面濃度が高濃度とされ、間引き部とされるｐ型領域４ｂではｐ型不純物濃度の表面濃度が低濃度とされる。具体的には、ボディｐ型領域４ｃのｐ型不純物濃度の表面濃度が４×１０19ｃｍ-3とされることで、ＩＧＢＴ動作部においてｐ型領域４のｐ型不純物濃度の表面濃度が高濃度とされている。
ｎ+型不純物領域５は、ｎ-型ドリフト層１よりも高不純物濃度で構成され、ｐ型領域４内において終端しており、かつ、トレンチ６の側面に接するように配置されている。より詳しくは、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。
トレンチ６は、ｐ型領域４よりも深く、深さ３．０〜６．０μｍとされており、上述したように所定のピッチで配置されている。また、各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。ゲート電極８は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加されるようになっている。
さらに、ｎ+型不純物領域５およびチャネルｐ型領域４ａは、層間絶縁膜９に形成されたコンタクトホール９ａを通じてエミッタ電極に相当する上部電極１０と電気的に接続されており、図示しないが、上部電極１０や配線などを保護するようにパッシベーション膜が形成されている。そして、ｐ+型不純物領域３の裏面側に下部電極１１が形成されることにより、ＩＧＢＴ１００が構成されている。
なお、間引き部のｐ型領域４ｂ内におけるｐ型領域４ｂの深さ方向の中間位置において、隣り合うトレンチ６間を繋ぐようにｎ型領域（ホールストッパ（ＨＳ）層）２０を備えてある。このように、ｎ型領域１２を備えることにより、ＩＧＢＴ動作部がＩＧＢＴ動作を行う際には、ｐ型領域４ｂのうちｎ型領域１２の下方位置においてキャリアを蓄積することができる。つまり、ｎ型領域１２が無い場合には、ホールがｐ型領域４ｂを通じて上部電極１０側に抜けてしまい、オン電圧が高くなることから、オン電圧低下のために、ＩＧＢＴ動作時にできるだけキャリアを蓄積させておき、導電率変調が起こるようにすることが望ましい。このため、ｎ型領域１２を備え、ｐ型領域４ｂのうちｎ型領域１２の下方位置においてキャリアを蓄積することで、導電率変調を起こさせることが可能となり、オン電圧低下を実現できる。
一方、外周耐圧領域においては、断面を図示しないが、ｎ-型ドリフト層１の表層部において、セル領域の外周を囲むようにｐ型領域４よりも深くされたｐ型拡散層が形成され、更にｐ型拡散層の外周を囲むようにｐ型ガードリング層が多重リング構造として形成されるなど、外周耐圧構造が構成されている。この外周耐圧構造により、電界が偏り無く広げら得ることで、半導体装置の耐圧向上が図られている。
以上のような構造により、本実施形態にかかるＩＧＢＴ１００を備えた半導体装置が構成されている。続いて、このように構成される半導体装置の製造方法について説明する。ただし、本実施形態のような構造の半導体装置については、従来構造の半導体装置とほぼ同様の製造方法によって製造可能であるため、従来と異なる部分について主に説明する。
まず、ｎ-型ドリフト層１を構成する原石となる半導体基板を用意し、原石加工工程として表面の平坦化のための研磨などの表面加工を行う。次に、ｐ型領域４形成のためのイオン注入および熱拡散工程、トレンチ６の形成工程、トレンチ６内へのゲート絶縁膜７およびゲート電極８の形成工程、ボディｐ型領域４ｃおよびｎ+型不純物領域５形成のためのイオン注入および熱拡散工程を行う。その後、層間絶縁膜９を形成した後、コンタクトホール９ａの形成工程を行い、さらにＡｌなどの電極材料をパターニングして上部電極１０を形成する。そして、図示しないがポリイミド等のパッシベーション膜を成膜する。これにより、基板表面側の製造工程が終了する。
続いて、ｎ-型ドリフト層１を構成する半導体基板の裏面側を所望厚さとなるまで研削してから必要に応じてエッチングして表面平坦化を行する。その後、リンＦＳ層２ａ形成のためのリンのイオン注入およびｐ+型不純物領域３形成のためのボロン（Ｂ）のイオン注入を行う。そして、レーザアニールによって表面側に影響を与えない局所的な熱処理を行い、注入されたイオンの拡散工程を行う。更に、Ａｌなどの電極材料を成膜するなどの下部電極１１の形成工程を行った後、プロトン照射工程および低温アニール工程などのプロトンＦＳ層２ｂの形成工程を行う。
プロトンＦＳ層２ｂの形成工程として、プロトン照射工程では加速器を用いてプロトンを例えば加速電圧４ＭｅＶ、ドーズ量を１×１０13ｃｍ-2以上としてドーズする。このような加速電圧でプロトンＦＳ層２ｂを形成すると、プロトンＦＳ層２ｂは、不純物濃度のピークがリンＦＳ層２ａ内に位置し、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置ではｎ型不純物濃度が連続的に徐々に低下した濃度分布になる。
例えば、図３（ａ）のようにプロトン加速度電圧（ＭｅＶ）に対する半値幅ΔＲ（μｍ）および飛程Ｒｐとの関係が示され、図３（ｂ）に示すように深さ（飛程）Ｒｐとプロトン濃度Ｎとの関係が示される。このため、これらの関係に基づき、加速電圧によりプロトンＦＳ層２ｂの幅を帰ることができる。また、アブソーバ（吸収剤）の厚みによってピーク深さＲｐを適宜調整することもできる。
以上説明した本実施形態の半導体装置によれば、ＦＳ層２をリンＦＳ層２ａおよびプロトンＦＳ層２ｂによって構成し、かつ、プロトン層（２ｂ）の不純物濃度を徐々に低下させていることから、ＦＳ層２をプロトンのみによって構成する場合と比較してプロトンＦＳ層２ｂの不純物濃度を低下させることが可能となる。このため、プロトンを単に注入することでＦＳ層２を構成する場合と比較して、生産性を向上させることが可能となり、製品コストの悪化を防止することが可能となる。
また、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置において、プロトンＦＳ層２ｂのｎ型不純物濃度が連続的に徐々に低下した濃度分布となるようにしている。このため、プロトンＦＳ層２ｂとｎ-型ドリフト層１との境界位置でのｎ型不純物濃度の差が緩やかとなる。したがって、電界集中を緩和でき、耐圧を確保できると共にスイッチングサージを低減することが可能となる。
さらに、本実施形態の半導体装置では、ＦＳ層２について、プロトンＦＳ層２ｂが例えば拡散深さ１５μｍ以下、ｎ型不純物濃度が３×１０14ｃｍ-3以上となるようにしている。これらの数値は、リンＦＳ層２ａに欠損が生じたことを想定したときの耐圧の実験結果に基づいて設定されている。
図４〜図６は、原石濃度を０．７５×１０14ｃｍ-3とした場合において、様々なプロトンＦＳ層２ｂの深さＸｊとプロトンＦＳ層２ｂのピーク深さＲｐについて、リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。
図４〜図６に示すように、半導体装置の耐圧は基本的にはプロトンＦＳ層２ｂのｎ型不純物濃度、具体的には原石濃度に対するプロトンＦＳ層２ｂの濃度比に応じて決まり、濃度比が高い程耐圧が高くなる。そして、欠損が無いとき（欠損幅＝０μｍ）のときには、プロトンＦＳ層２ｂの深さＸｊとプロトンＦＳ層２ｂのピーク深さＲｐ（つまり半導体基板の裏面側の最表面からの距離）にかかわらず１４００〜１５００Ｖの耐圧を得ることができる。
しかしながら、欠損が発生すると、その欠損幅に応じて耐圧が低下する。そして、その低下量は、プロトンＦＳ層２ｂの深さＸｊに応じて変わり、深さＸｊが深くなるほど、より原石濃度に対するプロトンＦＳ層２ｂの濃度比が小さくてもその低下量が小さくて済む。
具体的には、図４に示すように、プロトンＦＳ層２ｂの深さＸｊ＝１５μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときには、プロトンＦＳ層２ｂの不純物濃度が３×１０14ｃｍ-3以上であれば、半導体装置の耐圧の低下量を最大低下量の半分程度に抑制できる。すなわち、耐圧として期待している値が１５００Ｖであるとすると、最大低下時の耐圧が約９００Ｖとなり、低下量が６００Ｖとなるため、その低下量が半分（３００Ｖ）程度となる耐圧１２００Ｖ以上を得ることができる。この場合、原石濃度を０．７５×１０14ｃｍ-3としていることから、原石濃度に対するプロトンＦＳ層２ｂの濃度比が４倍以上であれば、耐圧の低下量を最大低下量の半分程度に抑制できることになる。さらに、より好ましくはプロトンＦＳ層２ｂの不純物濃度が５×１０14ｃｍ-3以上、つまり原石濃度に対するプロトンＦＳ層２ｂの濃度比が７倍以上だと、１３００Ｖ以上の耐圧を得ることができる。
また、図５に示すように、プロトンＦＳ層２ｂの深さＸｊ＝１０μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときには、プロトンＦＳ層２ｂの不純物濃度が５×１０14ｃｍ-3以上であれば、半導体装置の耐圧の低下量を最大低下量の半分程度に抑制できる。この場合、原石濃度を０．７５×１０14ｃｍ-3としていることから、原石濃度に対するプロトンＦＳ層２ｂの濃度比が７倍以上であれば、耐圧の低下量を最大低下量の半分程度に抑制できることになる。さらに、より好ましくはプロトンＦＳ層２ｂの不純物濃度が７×１０14ｃｍ-3以上、つまり原石濃度に対するプロトンＦＳ層２ｂの濃度比が１０倍以上だと、１３００Ｖ以上の耐圧を得ることができる。
同様に、図６に示すように、プロトンＦＳ層２ｂの深さＸｊ＝７μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときには、プロトンＦＳ層２ｂの不純物濃度が７×１０14ｃｍ-3以上であれば、半導体装置の耐圧の低下量を最大低下量の半分程度に抑制できる。この場合、原石濃度を０．７５×１０14ｃｍ-3としていることから、原石濃度に対するプロトンＦＳ層２ｂの濃度比が１０倍以上であれば、耐圧の低下量を最大低下量の半分程度に抑制できることになる。さらに、Ｓｉｍ計算結果によると、より好ましくはプロトンＦＳ層２ｂの不純物濃度が１×１０15ｃｍ-3以上、つまり原石濃度に対するプロトンＦＳ層２ｂの濃度比が１４倍以上だと、１３００Ｖ以上の耐圧を得ることができる。
図７は、Ｓｉｍの耐圧計算結果をまとめたグラフである。なお、この図では、プロトンＦＳ層２ｂの深さＸｊ＝１０μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときの結果も含めてある。なお、上記各結果では、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍとしたが、少なくともリンＦＳ層２ａ内にピーク位置があれば、上記各結果と同様の結果が得られている。
したがって、図７に示されるように、プロトンＦＳ層２ｂの深さＸｊ＝２０μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が３倍以上で耐圧低下量を半減でき、４倍以上だとより耐圧低下量を低減できる。また、プロトンＦＳ層２ｂの深さＸｊ＝１５μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が４倍以上で耐圧低下量を半減でき、７倍以上だとより耐圧低下量を低減できる。また、プロトンＦＳ層２ｂの深さＸｊ＝１０μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が７倍以上で耐圧低下量を半減でき、１０倍以上だとより耐圧低下量を低減できる。さらに、プロトンＦＳ層２ｂの深さＸｊ＝７μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が１０倍以上で耐圧低下量を半減でき、１４倍以上だとより耐圧低下量を低減できる。
これら耐圧低下量を半減できる範囲が耐圧歩留改善の有効範囲、更に耐圧低下量を低減できる範囲が耐圧歩留改善のより好ましい範囲となる。そして、耐圧歩留改善の有効範囲およびより好ましい範囲について近似化すると、図８に示される曲線として表される。これの近似曲線を数式化すると、その関数式は、例えば数式１、２のように表される。数式１、２中、ｘがプロトンＦＳ層２ｂの深さＸｊ、ｙが耐圧歩留改善の有効範囲やより好ましい範囲の境界線上の値を示している。
（数１） ｙ＝１９．０６１×１０-0.00965x
（数２） ｙ＝２５．９３９×１０-0.0892x
したがって、プロトンＦＳ層２ｂの深さＸｊと原石濃度に対するプロトンＦＳ層２ｂの濃度比について、上記数式１で示されるｙ以上の値となるように設定されるようにすることで耐圧歩留改善を有効に行うことができる。そして、その濃度比について、上記数式２で示されるｙ以上の値となるように設定されるようにすれば、更に耐圧歩留改善を有効に行うことができる。
また、図７に示した耐圧歩留改善の有効範囲等について検証すべく、プロトンのドーズ量を変化させてコンタクトリーク不良、つまりリンＦＳ層２ａの欠損に起因するリーク不良の回復率について調べた。実験では、原石濃度を７×１０13ｃｍ-3とし、プロトンＦＳ層２ｂの深さＸｊを１０〜１３μｍ程度とした。その結果、図９に示したように、プロトンのドーズ量を４×１０13ｃｍ-2以上にすると、コンタクトリーク不良をほぼ１００％回復することができた。なお、図９中に示したプロトンＦＳ層２ｂのピーク濃度は、プロトンのドーズ量を所定値としたときのプロトンＦＳ層２ｂ中における不純物濃度のピーク濃度を示している。
また、図９中に示すように、プロトンのドーズ量のスケールについて、原石濃度を７×１０13ｃｍ-3としたときのプロトンＦＳ層２ｂのピーク濃度のスケールに置き換えられることから、このピーク濃度に対するコンタクトリーク不良回復率の関係が判る。これをプロトンＦＳ層２ｂの深さＸｊに合わせて図７中にプロットすると、次の結果となった。すなわち、耐圧歩留改善の有効範囲外では回復率が０％もしくは２０％と非常に低く、その有効範囲に近いが若干範囲から外れているところでは回復率が４０％と有る程度高くなった。そして、有効範囲内では回復率が高くなっており、図中に示されるように、より好ましい範囲での回復率は１００％となった。
このように、耐圧歩留改善の有効範囲内においてはコンタクトリーク不良も回復していることが確認された。このことからも、耐圧歩留改善の有効範囲内となるようにプロトンＦＳ層２ｂの深さＸｊや濃度を設計することで、耐圧低下量を低減することができることが判る。
なお、上記では原石濃度に対するプロトンＦＳ層２ｂの濃度比を基準として耐圧を定義したが、基本的に、耐圧設計は原石濃度によって決まるためであり、原石濃度に対するプロトンＦＳ層２ｂの濃度比によって耐圧が決まる。したがって、上記のような原石濃度に対するプロトンＦＳ層２ｂの濃度比を選択することで、原石濃度が変ったとしても、上記と同様に耐圧低下量を低減することが可能となる。
さらに、本実施形態のようにプロトンＦＳ層２ｂを形成する場合には、ＦＳ層近辺に行われるＨｅ線照射を無くすことも可能となる。これについて、図１０を用いて説明する。
通常、素子完成後に基板裏面側からのＨｅ線照射によりライフタイム制御を行っている。基板裏面側からＨｅ線照射を行うのは、Ｈｅ線照射によって基板表面側にあるゲート絶縁膜７などがダメージを受けないようにするためである。そして、プロトン以外の不純物でＦＳ層２を構成した場合には、図１０（ａ）に示すようにｎ-型ドリフト層１のうちのｐ型領域４の近傍へのＨｅ線照射（Ｈｅ線照射域１）やＦＳ層２内へのＨｅ線照射（Ｈｅ線照射域２）を行うことになる。しかしながら、プロトンのドナー化によりＦＳ層２の形成にも利用できるが、それに加えて、ライフタイムキラーとしての作用もあり、プロトンにてライフタイム制御を行うこともできる。このため、図１０（ｂ）に示すように、ＦＳ層２内に行うＨｅ線照射について無くすことが可能となり、ライフタイム制御の簡略化を図ることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して同じ半導体基板上にＩＧＢＴだけでなくダイオード（フリーホイールダイオード）を形成するようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１１は、縦型半導体素子としてＩＧＢＴおよびダイオードが備えられた半導体装置を示した図であり、図１１（ａ）は上面レイアウト図、図１１（ｂ）、（ｃ）は図１１（ａ）中のＣ−Ｃ’断面図およびＤ−Ｄ’断面図である。また、図１２は、図１１（ｂ）、（ｃ）中のＥ−Ｅ’断面およびＦ−Ｆ’断面での不純物濃度の濃度プロファイルを示したグラフである。
図１１に示すように、本実施形態の半導体装置は、ｎ-型ドリフト層１を構成する半導体基板に対してＩＧＢＴ１００やダイオード２００を備えることにより構成されている。図１１（ａ）に示すように、セル領域は、ＩＧＢＴ１００が備えられるＩＧＢＴ形成領域とダイオード２００が備えられるダイオード形成領域によって構成され、セル領域の外周部に外周耐圧領域が備えられている。そして、半導体装置を構成するチップの中央部がＩＧＢＴ形成領域やダイオード形成領域とされると共に、ＩＧＢＴ形成領域に沿ってダイオード形成領域が備えられ、これらＩＧＢＴ形成領域やダイオード形成領域が交互に配置されることでセル領域が構成されている。
セル領域では、ＩＧＢＴ形成領域に加えてダイオード形成領域にも、ｎ-型ドリフト層１の裏面側における当該ｎ-型ドリフト層１の表層部に、ｎ型層によって構成されるＦＳ層２が形成されている。このＦＳ層２も、リンＦＳ層２ａおよびプロトンＦＳ層２ｂを有した構成とされ、例えば図１２の濃度プロファイルに示されるように第１実施形態と同様の構成とされている。そして、このＦＳ層２の表層部に、ＩＧＢＴ形成領域ではコレクタ領域に相当するｐ+型不純物領域３が形成され、ダイオード形成領域ではカソード領域に相当するｎ+型不純物領域２０が形成されている。
ｎ+型不純物領域２０は、リン等のｎ型不純物が注入されて形成され、例えば拡散深さが０．５μｍ、ｎ型不純物濃度が１×１０20ｃｍ-3で構成されている。ｎ-型ドリフト層１の裏面側は主にｐ+型不純物領域３とされているが、部分的にｎ+型不純物領域２０が形成された構造とされている。そして、ｐ+型不純物領域３が形成された領域をＩＧＢＴ形成領域、ｎ+型不純物領域２０が形成された領域をダイオード形成領域としている。これらＩＧＢＴ形成領域とダイオード形成領域とが所定幅で交互に繰り返し形成されることでストライプ状とされている。なお、図１１（ａ）では、ＩＧＢＴ形成領域とダイオード形成領域を模式的に示してあるが、実際には図示されている以上の数で繰り返し配置されている。
ＩＧＢＴ形成領域における他の構造は、基本的には第１実施形態と同様となるが、ｐ型領域４については一部ダイオード動作させられるようになる。すなわち、トレンチ６によって仕切られるｐ型領域４のうち、チャネルｐ型領域４ａはＩＧＢＴ動作部となるが、間引き部のｐ型領域４ｂはアノードｐ型領域として、ＩＧＢＴ動作ではなくダイオード動作させられることになる。
一方、ダイオード形成領域でも、ＩＧＢＴ形成領域と同様に、ｎ-型ドリフト層１の表層部に所定厚さのｐ型領域４が形成されている。このｐ型領域４もアノードｐ型領域４ｄとなるものであり、ＩＧＢＴ形成領域のｐ型領域４と独立した不純物濃度とされても良いが、本実施形態ではＩＧＢＴ形成領域のアノードｐ型領域４ｂと同じ不純物濃度で構成されている。
ダイオード形成領域では、アノードｐ型領域４ｄをアノードとし、ｎ-型ドリフト層１およびｎ+型不純物領域３をカソードとしてＰＮ接合されたダイオード２００が構成されている。このダイオード２００は、アノードｐ型領域４ｄに対して上部電極１０がアノード電極として電気的に接続され、ｎ+型不純物領域３に対して下部電極１２がカソード電極として電気的に接続された構造とされている。
このため、ＩＧＢＴ１００とダイオード２００とは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。
以上のような構造により、本実施形態にかかるＩＧＢＴ１００およびダイオード２００を備えた半導体装置が構成されている。このように、ＩＧＢＴ１００およびダイオード２００を備えた半導体装置においても、ＦＳ層２をリンＦＳ層２ａおよびプロトンＦＳ層２ｂによって構成し、これらを第１実施形態と同様の構成とすることにより、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、縦型半導体素子としてダイオードを形成するようにしたものであり、基本的には第２実施形態のダイオード形成領域の構成と同様であるため、第２実施形態と異なる部分についてのみ説明する。
図１３は、縦型半導体素子としてダイオードが備えられた半導体装置を示した図であり、図１３（ａ）は上面レイアウト図、図１３（ｂ）は図１３（ａ）中のＧ−Ｇ’断面図である。また、図１４は、図１３（ｂ）中のＨ−Ｈ’断面での不純物濃度の濃度プロファイルを示したグラフである。
図１３に示すように、本実施形態の半導体装置は、ｎ-型ドリフト層１を構成する半導体基板に対してダイオード２００を備えることにより構成されている。図１３（ａ）に示すように、セル領域は、ダイオード２００が備えられるダイオード形成領域によって構成され、セル領域の外周部に外周耐圧領域が備えられている。そして、半導体装置を構成するチップの中央部がダイオード形成領域とされることでセル領域が構成されている。
セル領域を構成するダイオード形成領域には、ｎ-型ドリフト層１の裏面側における当該ｎ-型ドリフト層１の表層部に、ｎ型層によって構成されるＦＳ層２が形成されている。このＦＳ層２も、リンＦＳ層２ａおよびプロトンＦＳ層２ｂを有した構成とされ、例えば図１４の濃度プロファイルに示されるように第２実施形態と同様の構成とされている。そして、このＦＳ層２の表層部に、カソード領域に相当するｎ+型不純物領域２０が形成されている。このｎ+型不純物領域２０も、第２実施形態と同様の構成とされている。また、ｎ-型ドリフト層１の表面上にアノードｐ型領域として機能するｐ型領域４が形成されていると共に、この表面に上面電極１０が形成されている。そして、ｎ+型不純物領域２０の表面上に下部電極１１が形成されることで、ダイオード２００が構成されている。
以上のような構造により、本実施形態にかかるダイオード２００を備えた半導体装置が構成されている。このように、ダイオード２００のみを備えた半導体装置においても、ＦＳ層２をリンＦＳ層２ａおよびプロトンＦＳ層２ｂによって構成し、これらを第２実施形態と同様の構成とすることにより、第２実施形態と同様の効果を得ることができる。
（他の実施形態）
上記実施形態では、縦型半導体素子が形成される半導体装置として、ＩＧＢＴ１００やダイオード２００が形成されるものを例に挙げて説明したが、他の縦型半導体素子、例えばＬＤＭＯＳなどが形成される半導体装置についても本発明を適用することができる。
また、上記実施形態では、リンＦＳ層２ａとしたが、リン（Ｐ）の代わりにヒ素（Ａｓ）を用いたヒ素ＦＳ層としても良い。
１ ｎ-型ドリフト層
２ ｐ+型不純物領域
２ａ リンＦＳ層
２ｂ プロトンＦＳ層
３ ｎ+型不純物領域
４ ｐ型領域
４ａ チャネルｐ型領域
４ｃ ボディｐ型領域
４ｄ アノードｐ型領域
５ ｎ+型不純物領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ 上部電極
１１ 下部電極
２０ ｎ+型不純物領域
１００ ＩＧＢＴ
２００ ダイオード

Claims (13)

  1. 半導体基板にて構成される原石濃度とされたｎ型のドリフト層（１）と、
    前記ドリフト層（１）の裏面側に形成されたｎ型もしくはｐ型の半導体領域（３、２０）と、
    前記半導体領域（３、２０）よりも前記半導体基板の裏面から深い位置まで形成され、前記ドリフト層（１）よりも高不純物濃度とされたｎ型のフィールドストップ層（２）と、
    前記ドリフト層（１）の表面側に形成されたｐ型領域（４）と、
    前記ドリフト層（２）の表面側に形成され、前記ｐ型領域（４）に接触させられた上部電極（１０）と、
    前記ドリフト層（２）の裏面側に形成され、前記半導体領域（３、２０）と接触させられた下部電極（１１）とを有し、
    前記上部電極（１０）と前記下部電極（１１）との間において電流を流すように構成された縦型半導体素子（１００、２００）が備えられた半導体装置であって、
    前記フィールドストップ層（２）は、リンまたはヒ素がドープされたリン／ヒ素層（２ａ）と、プロトンがドープされたプロトン層（２ｂ）とを有して構成され、前記リン／ヒ素層（２ａ）が前記半導体基板の裏面から所定深さの位置まで形成されていると共に、前記プロトン層（２ｂ）が前記リン／ヒ素層（２ａ）内において濃度ピークを有していて、前記リン／ヒ素層（２ａ）よりも深くまで形成され、かつ、前記リン／ヒ素層（２ａ）から深い位置において徐々に不純物濃度が低下した濃度分布で形成されていることを特徴とする半導体装置。
  2. 前記プロトン層（２ｂ）の深さと原石濃度に対する前記プロトン層（２ｂ）の濃度比との関係が、前記プロトン層（２ｂ）の深さをｘ、前記濃度比をｙとして、
    （数１） ｙ≧１９．０６１×１０-0.00965x
    を満たしていることを特徴とする請求項１に記載の半導体装置。
  3. 前記プロトン層（２ｂ）の深さが２０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が３倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  4. 前記プロトン層（２ｂ）の深さが２０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が４倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  5. 前記プロトン層（２ｂ）の深さが１５μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が４倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  6. 前記プロトン層（２ｂ）の深さが１５μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が７倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  7. 前記プロトン層（２ｂ）の深さが１０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が７倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  8. 前記プロトン層（２ｂ）の深さが１０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が１０倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  9. 前記プロトン層（２ｂ）の深さが７μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が１０倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  10. 前記プロトン層（２ｂ）の深さが７μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が１４倍以上とされていることを特徴とする請求項２に記載の半導体装置。
  11. 前記縦型半導体素子はＩＧＢＴ（１００）であり、
    前記半導体領域をｐ型のコレクタ領域（３）とし、
    前記セル領域において、所定ピッチで複数本並べられ、前記ｐ型領域（４）よりも深く形成されることで前記ｐ型領域（４）を複数に分け、前記ｐ型領域（４）の少なくとも一部によってチャネルｐ型領域（４ａ）を構成するトレンチ（６）と、
    前記チャネルｐ型領域（４ａ）の表層部に前記トレンチ（６）の側面に沿って形成されたｎ型のエミッタ領域（５）と、
    前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
    前記ゲート絶縁膜（７）の表面に形成されたゲート電極（８）とを有し、
    前記上部電極（１０）が前記チャネルｐ型領域（４ａ）および前記エミッタ領域（５）に接触させられていると共に、前記下部電極（１１）が前記コレクタ領域（３）に接触させられていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 前記縦型半導体素子はＩＧＢＴ（１００）およびフリーホイールダイオード（２００）であり、
    前記ｐ型領域（４）は、前記セル領域のうち前記ＩＧＢＴ（１００）が形成されたＩＧＢＴ形成領域と前記フリーホイールダイオード（２００）が形成されたダイオード形成領域の双方に形成され、
    前記ＩＧＢＴ形成領域には、前記半導体領域として少なくともｐ型のコレクタ領域（３）が形成されていると共に、所定ピッチで複数本並べられ、前記ｐ型領域（４）よりも深く形成されることで前記ｐ型領域（４）を複数に分け、前記ｐ型領域（４）の少なくとも一部によってチャネルｐ型領域（４ａ）を構成するトレンチ（６）と、前記チャネルｐ型領域（４ａ）の表層部に前記トレンチ（６）の側面に沿って形成されたｎ型のエミッタ領域（５）と、前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜（７）の表面に形成されたゲート電極（８）とが形成されており、
    前記ダイオード形成領域には、前記半導体領域としてｎ型のカソード領域（２０）が形成されていると共に、前記ｐ型領域（４）によってアノードｐ型領域（４ｄ）が構成されており、
    前記上部電極（１０）が前記チャネルｐ型領域（４ａ）および前記エミッタ領域（５）に接触させられていると共に前記アノードｐ型領域（４ｄ）に接触させられ、前記下部電極（１１）が前記コレクタ領域（３）に接触させられていると共に前記カソード領域（２０）に接触させられていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
  13. 前記縦型半導体素子はダイオード（２００）であり、
    前記半導体領域をｎ型のカソード領域（２０）とし、
    前記ｐ型領域（４）をアノードｐ型領域とし、
    前記上部電極（１０）が前記アノードｐ型領域となる前記ｐ型領域（４）に接触させられ、前記下部電極（１１）が前記カソード領域（２０）に接触させられていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
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