JP2015144220A - 高性能半導体装置とその動作方法 - Google Patents

Abstract

【課題】逆導通ＩＧＢＴのターンオン時のスナップバック現象を抑制するとともに、スナップバック現象による劣化も抑制し、信頼性が高い半導体装置とその動作方法を提供する。【解決手段】逆導通ＩＧＢＴをワイドギャップ半導体で形成し、コレクタ短絡部３間の距離Ｗｐを、Ｓｉ半導体で形成した同耐圧・同一構成の逆導通ＩＧＢＴの短絡部間距離Ｗｐ(Ｓｉ)を上限とし、ＡＸＷｐ(Ｓｉ)を下限とする範囲に設定する。係数Ａは、ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ(ＷＢ)とワイドギャップ半導体ＭＯＳＦＥＴの特性オン抵抗ＲｏｎＳ(ＷＢ)との積を、Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ(Ｓｉ)とＳｉ−ＭＯＳＦＥＴの特性オン抵抗ＲｏｎＳ(Ｓｉ)との積で割算した値とする。【選択図】図１

Description

本発明は、半導体装置に係わり、特に高性能の逆導通ＩＧＢＴとその動作方法に関する。

現在、高耐圧の大電力および中電力用途ではもっぱらシリコン（Ｓｉ）を材料としたＳｉ−ＩＧＢＴが主要半導体装置として種々の応用分野で多用されており、６ｋＶ級まで製品が供給されている。近年これらのＳｉ−ＩＧＢＴのターンオフ速度を短くし損失を低減するために様々な工夫がこらされている。その代表的な例として、図９に示す従来例１や図１０に示す従来例２のＳｉ逆導通ＩＧＢＴが開発され、各々非特許文献１や２に開示されている。

従来例１の短絡コレクタＳｉ−ＩＧＢＴではｎ⁻ドリフト層がｐコレクタ層に設けたｎ^＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ⁻ドリフト層内に残存するキャリアをこのｎ^＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。
従来例２のＳｉ逆導通ＩＧＢＴは、逆導通Ｓｉ−ＩＧＢＴ領域とパイロットＩＧＢＴ領域とから構成されている。Ｓｉ逆導通ＩＧＢＴ領域には従来例１と同様にｎドリフト層がｐコレクタ層に設けたｎ^＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎドリフト層内に残存するキャリアをこのｎ^＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットＩＧＢＴ領域のコレクタの幅は逆導通ＩＧＢＴ領域のコレクタの幅よりも大幅に大きくし、パイロットＩＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしている。
なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ^＋短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通ＩＧＢＴと総称されている。それ故、以下ではいづれも逆導通ＩＧＢＴと呼ぶ。

ハジメ・アキヤマ （Ｈａｊｉｍｅ ＡＫＩＹＡＭＡ）、他５名、イヘクト オブ ショーテドコレクタ オン キャラクタリスティックス オブ ＩＧＢＴＳ （ＥＦＥＣＴＳ ＯＦ ＳＨＯＲＴＥＤ ＣＯＬＬＥＣＴＯＲ ＯＮ ＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳ ＯＦ ＩＧＢＴＳ）、プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），１９９０年４月、ｐ．１３１−１３６ リウタウラス ストラスタ （Ｌｉｔａｕｒａｓ Ｓｔｏｒａｓｔａ），他２名、ア コンパリソン オブ チャージ ダイナミックス イン ザ レヴァースーコンダクテング ＲＣＩＧＢＴ アンド バイモード インシュレイテド ゲイト トランジスタ ＢｉＧＴ）（Ａ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ｃｈａｒｇｅ ｄｙｎａｍｉｃｓ ｉｎ ｔｈｅ Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ ＲＣＩＧＢＴ ａｎｄ Ｂｉ−ｍｏｄｅ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ＢｉＧＴ）、プロシーディングス オブ ザ トエンテイセカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ＩＣｓ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ ２２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ），２０１０年６月、ｐ．３９１−３９４

ところで、開示されている従来例１および２のＳｉ逆導通ＩＧＢＴの出力特性、すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間電流（以下、Ｉｃｅと記す）の間のＩｃｅ−Ｖｃｅ特性には、オン直前のコレクターエミッタ間電圧がオン直後のコレクターエミッタ間電圧（以下、Ｖｏｎ０と記す）よりも大きいというスナップバック現象が発生する。オン直前のコレクターエミッタ間電圧を、従来例１ではｋｎｅｅ ｐｏｉｎｔ ｖｏｌｔａｇｅと呼び、従来例２ではスナップバック前ピーク電圧と呼んでいるが、以下ではスナップバック電圧と呼び、Ｖｓｂと記述する。また、このＶｓｂにおけるコレクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。

ところで、これらの逆導通ＩＧＢＴはオン直前から直後に推移するまでの時間すなわちターンオン時間が短いので、スナップバック現象が存在するとターンオン時に 急峻な電圧変化（以下ｄＶ／ｄｔと表記）や急峻な電流変化（以下ｄI／ｄｔと表記）を生じる。この結果、回路内に存在する寄生容量により急峻な跳ね上がり電流（Ｃ・ｄｖ／ｄｔ）が、また寄生リアクトルにより急峻な跳ね上がり電圧（Ｌ・ｄＩ／ｄｔ）が生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通ＩＧＢＴを用いた回路に大きな擾乱を招いてしまい誤動作を起したり、場合によっては素子や回路の破壊に至る。これは極めて深刻な第１の課題である。

また、従来例２のＳｉ逆導通ＩＧＢＴでは、多数の逆導通ＩＧＢＴセルから構成される逆導通ＩＧＢＴ領域に隣接してパイロットＩＧＢＴ領域を設けている。パイロットＩＧＢＴ領域のｐコレクタ幅は逆導通ＩＧＢＴ領域のＩＧＢＴセルのｐコレクタ幅よりも大幅に大きくすることによりｐコレクタ上のバッファー層の横方向抵抗を大きくしており、従ってまず小さいＩｃｅでパイロットＩＧＢＴ領域をオンさせるようにしている。これにより、パイロットＩＧＢＴ領域のスナップバック現象を抑制している。この結果、まずスナップバック現象が抑制されたパイロットＩＧＢＴ領域が小さなＩｃｅでオンしてより大きなオン電流が流れ、このオン電流が拡がって最隣接の逆導通ＩＧＢＴセルに流れ込む。最隣接の逆導通ＩＧＢＴセルのｐコレクタは幅が小さいためｐコレクタ上のバッファー層の横方向抵抗が小さいが、パイロットＩＧＢＴのオン電流の一部が大きな拡がり電流となって流れ込むために、最隣接の逆導通ＩＧＢＴセルのｐコレクタ接合が容易にビルトイン電圧に達してオンする。この結果、オン電流が更に増大し、この最近接の逆導通ＩＧＢＴセルに隣接する逆導通ＩＧＢＴセルが同様にオンする。このような動作を繰り返して、パイロットＩＧＢＴ領域に近接する逆導通ＩＧＢＴセルから順次オンしてゆき、逆導通Ｓｉ−ＩＧＢＴ全体がオンするに至る。

しかし、この引例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば、引例２の場合、データから読み取ると、逆導通ＩＧＢＴセルのｐコレクタ幅が１８０μｍであるのに対し、パイロットＩＧＢＴのｐコレクタ幅を約４倍以上の７２０μｍ以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ程度にしている。この結果、スナップバック現象は解消されるが、ＩＧＢＴチップ全体に占める逆導通ＩＧＢＴ領域の面積が少なくなるので、ターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能が大幅に損ねられてしまう。これは歩留まりなどの経済性の点から素子のチップサイズが通常１２ｍｍｘ１２ｍｍ以下程度に設定されている現状では重要問題であり、解決すべき第２の課題である。

高耐圧の逆導通ＩＧＢＴの場合は、耐圧が高くなるほどチップ表面の電界を緩和するのにより大きな占有面積が必要となるためＩｃｅが流れる活性面積がより少なくなるので、この第２の課題はより深刻になる。

またスナップバック現象に基づく回路動作の擾乱を介して逆導通ＩＧＢＴが誤動作や部分破壊を起こすといった間接的な半導体装置の問題は、[０００６]に記載のように明らかにされている。しかし、スナップバック現象により直接的に半導体本体に及ぼされる損傷に関連する信頼性の問題は明らかにされておらず、引例でも言及されていない。これは重要な第３の課題である。

本発明は、前記の従来技術の課題を解消し、Ｖｓｂをより小さくできスナップバック現象を抑制できる高性能逆導通ＩＧＢＴを提供することを目的にする。また、この発明は、パイロットＩＧＢＴ領域を設けた逆導通ＩＧＢＴにおいて、パイロットＩＧＢＴ領域の専有面積を小さくでき、且つターンオフ時の残存キャリアの排除機能をあまり損ねない高性能逆導通ＩＧＢＴを提供することを目的にする。更に、この発明はスナップバック現象が直接的な原因となって生じる半導体本体の劣化に起因して信頼性が損ねられるのを抑制し、高い信頼性を達成できる高性能逆導通ＩＧＢＴとその動作方法を提供することを目的にする。

以下では、理解を容易にするために、ｎチャネルＩＧＢＴを対象にし、各半導体層や半導体領域が機能的にどの層に相当するかを括弧内に付記して説明する。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は、
第１導電型の第１半導体層（ドリフト層）と、
前記半導体層（ドリフト層）の裏面に設けられた第２導電型の第１半導体層（コレクタ層）と、前記第２導電型の第１半導体層（コレクタ層）を貫通する複数の第１導電型の第１半導体領域（短絡部）とを備え、
前記第１導電型の第１半導体層（ドリフト層）のおもて面には、選択的に設けられた複数の第２導電型の第１半導体領域（ｐボディ層）と、
前記第２導電型の第１半導体領域（ｐボディ層）の各々のおもて面に選択的に設けられた第１導電型の第２半導体領域（エミッタ層）と、
前記各々の第２導電型の第１半導体領域（ｐボディ層）と前記第１導電型の第２半導体領域（エミッタ層）とに接する第１の主電極（エミッタ電極）と、
前記各々の第２導電型の第１半導体領域（ｐボディ層）の、前記各々の第１導電型の第２半導体領域（エミッタ層）と前記第１導電型の第１半導体層（ドリフト層）とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第２導電型の第１半導体層（コレクタ層）と前記複数の第１導電型の第１半導体領域（短絡部）との裏面に接する第２の主電極（コレクタ電極）とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第１導電型の第１半導体領域（短絡部）間の距離Ｗｐ(ＷＢ)を、
Ｓｉ半導体で構成した同耐圧で同じ構成の前記半導体装置の前記短絡部間の距離Ｗｐ(Ｓｉ)を上限とし、前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖbi(ＷＢ)とワイドギャップ半導体装置の特性オン抵抗ＲonＳ(ＷＢ)との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖbi(Ｓｉ)とＳｉ半導体装置の特性オン抵抗ＲonＳ(Ｓｉ)との積で割算した値に前記短絡部間距離Ｗｐ(Ｓｉ)を乗じた値を下限とする範囲より選択したことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
前記第１導電型の第１半導体層（ドリフト層）と、前記第２導電型の第１半導体層（コレクタ層）および前記複数の第１導電型の第１半導体領域（短絡部）との間に第１導電型の第２半導体層（バッファー層）を設けたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
前記Ｗｐ(ＷＢ)の距離を有する第１導電型の第１半導体領域（短絡部）間に存在する各々の第２導電型の第１半導体層（コレクタ層）に対向して、其々複数の前記第２導電型の第１半導体領域（ｐボディ層）と第１導電型の第２半導体領域（エミッタ層）が設けられており、前記Ｗｐ(ＷＢ)の上限を、前記ワイドギャップ半導体の第１導電型の第１半導体層（ドリフト層 ）の少数キャリアの拡散係数を前記Ｓｉ半導体の少数キャリアの拡散係数で割った値の平方根に前記Ｓｉ半導体装置の短絡部間距離Ｗｐ(Ｓｉ)を乗じた値とし、この上限と前記下限との範囲より前記Ｗｐ(ＷＢ)を選択したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記複数の第１導電型の第１半導体領域（短絡部）間の距離Ｗｐ(ＷＢ)のうち、少なくとも一つの距離Ｗｐ(ＷＢ) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のＷｐ(ＷＢ)を前記範囲内のより小さい値としたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
第１導電型の第２半導体層（バッファー層）が２層構成であり、前記第２導電型の第１半半導体層（コレクタ層）および前記複数の第１導電型の第１半導体領域（短絡部）に接する第１バッファー層は薄く高不純物濃度であり、前記第２導電型の第１半導体層（コレクタ層）と第１導電型の第２半導体層（バッファー層）とで構成するｐｎ接合のビイルトイン電圧で完全に空乏化する厚さと不純物濃度であり、前記第１導電型の第１半導体層（ドリフト層 ）に接する第２バッファー層は厚く低不純物濃度であるが、前記ｐｎ接合のビイルトイン電圧で一部のみが空乏化する厚さと不純物濃度であることを特徴とする。
更にまた、この発明にかかる半導体装置は、上述した発明において、
半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第１導電型の第１半導体領域（短絡部）の幅Ｗｎ(ＷＢ)と前記第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)との和として定義したとき、 これらの比率Ｗｎ(ＷＢ)／Ｗｐ(ＷＢ)を、０．０２〜５．０にしたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
前記セルの両端のみに前記第１導電型の第１半導体領域（短絡部）を有し且つそれらの間に前記第２導電型の第１半導体層（ｐコレクタ）を有し、更に前記複数の第２導電型の第１半導体領域（ｐボディ）の数が奇数個であり、奇数個の第２導電型の第１半導体領域（ｐボディ）群のセンターが、前記第２導電型の第１半導体層（ｐコレクタ）のセンターとほぼ対向するように配置されたことを特徴とする。

また、この発明にかかる半導体装置の動作方法は、上述した発明において
前記第１の主電極（エミッタ電極）と前記第２の主電極（コレクタ電極）間に順方向電圧を印加し且つ前記制御電極にも電圧を印加して順方向バイアス状態にし、前記複数の第１導電型の第１半導体領域（短絡部）を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を４０℃以上に昇温させた後に前記第２導電型の第１半導体層（コレクタ層）から前記第１導電型の第１半導体層（ドリフト層）に少数キャリアが注入され半導体装置をオンさせるように、前記第１の主電極（エミッタ電極）と前記第２の主電極（コレクタ電極）間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする。

この発明によれば、各半導体層と各半導体領域をワイドギャップ半導体で構成し、前記短絡部間の距離Ｗｐ(ＷＢ)を（１）式に示すように、その上限をＳｉ半導体で構成した同耐圧で同構成の半導体装置の短絡部間距離Ｗｐ(Ｓｉ)とし、その下限を新しく発見した下限、すなわちＡｘＷｐ(Ｓｉ)とするようにし、これらの上限と下限の間の値になるように設定する。

ここで新しく発見した係数Ａは（２）式に示すが、前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ（ＷＢ）とワイドギャップユニポーラ半導体装置の特性オン抵抗ＲonＳ(ＷＢ)との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ（Ｓｉ）とＳｉユニポーラ半導体装置の特性オン抵抗ＲonＳ(Ｓｉ)との積で割算したものである。

この係数Ａは１よりも大幅に小さい値である。

なお、ここで「Ｓｉ半導体で構成した同耐圧で同構成の半導体装置」とは、「ワイドギャップ半導体逆導通ＩＧＢＴと断面形状は同じであり且つｎ^＋短絡部の不純物濃度と幅も同じであるが、同耐圧を実現するためにＳｉ材料特有の物性を考慮して、必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているＳｉ逆導通ＩＧＢＴ構造の半導体装置」を意味する。

このように逆導通ワイドギャップ半導体ＩＧＢＴの短絡部間の距離Ｗｐ（ＷＢ）を設定することにより、引例と同耐圧で同構成のＳｉ逆導通ＩＧＢＴに比べてＷｐを小さくしているにもかかわらずスナップバック現象を抑制でき、且つ高速化とスイッチング損失の大幅低減による高性能化も達成でき、第１の課題を解決できるものである。

以下に、その理由を新しく発見した係数Ａの導出とあわせて、図１を参照しながら説明する。
図１はｎ型逆導通ＩＧＢＴの断面図の一部を示す。以下のように構成されている。
逆導通ＩＧＢＴのコレクタ電極１に接する裏面には、ｐコレクタ領域２とｎ＋短絡部３とが交互に設けられ、これらの領域２と３のおもて面には、ｎバッファー層４が設けられている。ｎバッファー層４の表面には、ｎ⁻ドリフト層５が、またその表面には、ｎ型半導体層（電荷蓄積層）６を設けている。ｎ電荷蓄積層６の表面層には、ｐボディ領域（第１半導体領域）７が選択的に複数設けられ、その表面層には、ｎ^＋エミッタ領域（第２半導体領域）８およびｐ⁻低濃度チャネル領域９やｐ＋コンタク領域１０が選択的に設けられている。ｐ⁻低濃度チャネル領域９の表面には、ゲート絶縁膜１１を介してゲート電極（制御電極）１２が設けられている。エミッタ電極（入力電極）１３は、ｎ^＋エミッタ領域８に接するとともにｐ^＋コンタクト層１０を介してｐボディ領域７にも接する。また、エミッタ電極１３はゲート電極１２から絶縁されている。

まず、この逆導通ＩＧＢＴを用いてスナップバック現象の発生メカニズムを説明する。
逆導通Ｓｉ−ＩＧＢＴのＭＯＳゲート電極１２にしきい値以上のゲート電圧を印加しコレクタ電極１とエミッタ電極１３の間にも順方向電圧Ｖｃｅを印加し上昇してゆくと、まずＭＯＳＦＥＴ部が動作し、エミッタ電極１３からｎ^＋エミッタ領域８、ｐ⁻低濃度チャネル領域９、ｎ電荷蓄積層６、ｎ⁻ドリフト層５、ｎバッファー層４、ｎ^＋短絡部３を順次介してコレクタ電極１に電子電流が流れる。図中にはこの電子電流の流路の例を図式的にａ、ｂ、ｃの点線で示してある。この電流の一部ｃはコレクタ接合上のバッファー層４を横方向に流れｎ^＋短絡部３を介してコレクタ電極１に流れるが、この横方向の電子電流によりｐコレクタ接合中央部１４とコレクタ電極１の間に電位差を生じ、この電位差がコレクタ接合のビルトイン電圧Ｖｂｉ（Ｓiの場合は約０．７Ｖ）を超えるとｐコレクタ２からｎバッファー層４ついでｎドリフト層５に正孔の注入が生じ実線の矢印で示した正孔電流ｄが流れ、ＩＧＢＴ部がオンする。この際、ｐコレクタ層２の幅が小さい場合は横方向抵抗が小さいので、横方向電流による電位差をビルトイン電圧Ｖbi以上にするためには大きな電流が必要となり、この結果ｎ⁻ドリフト層での電圧降下とＭＯＳＦＥＴ部での電圧降下が大きくなりＶsbが大きくなってしまう。しかし、一旦ＩＧＢＴ部がオンするとｐコレクタ２から注入された正孔によりｎ⁻ドリフト層５に伝導度変調が生じｎ⁻ドリフト層の内部抵抗が激減するので、オン後のＶｃｅは大幅に低くなる。このためスナップバック現象が生じてしまうのである。

次に新しく発見した係数Ａをどのようにして導き出したのか説明する。
まず、上記のスナップバック現象の発生のメカニズムの考察から、Ｓｉ逆導通ＩＧＢＴのコレクタから正孔の注入が生じる時のＶbi(Ｓｉ)は下式２項目のように表せ、３項目のように変換できる。

ここで、Ｒｂ（Ｓｉ）とρｂ（Ｓｉ）は各々Ｓｉ逆導通ＩＧＢＴのバッファー層の抵抗と抵抗率を、Ｊｓｂ（Ｓｉ）はスナップバック電流密度を示す。
これよりＷｐ（Ｓｉ）は近似的に（３）式で示すことができる。

同様に、同じ構成のワイドギャップ半導体逆導通ＩＧＢＴにおいてコレクタからの正孔の注入が生じる条件は

ここで、ρｂ（ＷＢ）はワイドギャップ半導体逆導通ＩＧＢＴのバッファー層の抵抗率を、Ｊｓｂ（ＷＢ）はスナップバック電流密度を示す。

ところで、高耐圧ＩＧＢＴで定状オン損失とターンオフ損失をバランスよく低減し適正化するには、コレクタからの正孔の適正な注入を行う必要がある。この適正な正孔注入を行うためのｎバッファー層４のρｂは半導体材料にあまり依存しないでほぼ一義的に定めることができるので、ほぼ ρｂ（Ｓｉ）＝ρｂ（ＷＢ） となる。従って、（３）と（４）式から（５）式を導くことができる。

ところで、高耐圧ＩＧＢＴの場合はオンする直前はドレイン層が伝導度変調されていないので、ＭＯＳＦＥＴ部のチャネル抵抗での電圧ドロップＶchやコレクタのビイルトイン電圧Ｖbiに比べてドレイン層の電圧ドロップＶdriftがはるかに大きい。従って、

逆導通ＩＧＢＴのオン直前のＶｃｅがＶｓｂであり、ＩｃｅがＩｓｂであるので、

（５）式に（６）式より求めたJｓｂを代入すると、

従って、同耐圧のワイドギャップ半導体逆導通ＩＧＢＴとＳｉ逆導通ＩＧＢＴとで、前者のＶｓｂを後者のＶｓｂと同等以下にするための短絡部間距離Ｗｐ(ＷＢ)とＷｐ(Ｓｉ)との間の関係は、Ｖｓｂ(ＷＢ)≦Ｖｓｂ(Ｓｉ)とすることにより（７）式となる。

このようにして、（２）式の係数Ａを導くことができる。

次にＷｐ(ＷＢ)を（１）式に示すように設定することにより第１の課題を解決できる理由を説明する。
（７）式より、Ｓｉ逆導通ＩＧＢＴに比べてワイドギャップ半導体逆導通ＩＧＢＴは、Ｖｓｂ(ＷＢ)≦Ｖｓｂ(Ｓｉ)とするための短絡部間距離Ｗｐ(ＷＢ)を大幅に低減でき効果が甚大であることが判る。例えば、ワイドギャップ半導体の一種である炭化ケイ素（以下、ＳｉＣと記す）半導体で構成したＳｉＣ逆導通ＩＧＢＴの場合は、理論的にはＲｏｎＳ（ＳｉＣ）がＲｏｎＳ（Ｓｉ）の約１／１０００、Ｖｂｉ（ＳｉＣ）がＶｂｉ（Ｓｉ）の約４倍なので、（７）式よりＷｐ（ＳｉＣ）がＷｐ（Ｓｉ）の約１／２５０となる。従って、Ｗｐ（ＳｉＣ）をＷｐ（Ｓｉ）の約１／２５０まで大幅に低減しても、同程度のＶｓｂにでき効果が甚大である。典型的な高耐圧Ｓｉ逆導通ＩＧＢＴのケースとして、前記の非特許文献２に開示されている３．３ｋＶ級の高耐圧Ｓｉ逆導通ＩＧＢＴのケースについて試算してみると、Ｗｐ（Ｓｉ）は（３）式から１７５μｍと算出でき、従ってＳｉＣ逆導通ＩＧＢＴのＶｓｂを同耐圧のＳｉ逆導通ＩＧＢＴよりも抑制できる範囲は（１）式から、次のようになる。

１７５μｍ ＞ Ｗｐ（ＳｉＣ）＞０．７μｍ

従って、同耐圧で同じチップサイズの場合、Ｗｐ（ＳｉＣ）を０．７μｍを超えるが１７５μｍのＷｐ（Ｓｉ）以上にはならない範囲で選択すればスナップバック現象をＳｉ逆導通ＩＧＢＴよりも抑制することができる。この結果からＷｐ（ＳｉＣ）は下限値に対して大幅に増大できる余地があることが判る。そこでＷｐ（ＳｉＣ）を下限値に対して増大すると、上記のｐコレクタ上の横方向抵抗が増大できるので更に大幅にＩｓｂを小さくすることができ、Ｖｓｂを更に大幅に小さくできる。これはスナップバック現象を更に大幅に抑制できることを意味するものである。

また、同耐圧で同じチップサイズの場合、Ｗｐ（ＷＢ）を上記の範囲内でＷｐ（Ｓｉ）よりも小さく設定することにより上記のようにスナップバック現象を抑制する一方、その小さくした分の一部で短絡領域のみの面積を増やしたり、セル数を増やしたりすることができ、いづれの場合もｎ^＋短絡部のトータル面積を大幅に増加できる。この結果、逆導通ＩＧＢＴのターンオフ時の残存キャリアの排除機能を大幅に増大できるので、ターンオフ時間を低減させ逆導通ＩＧＢＴを高速化することができるとともにスイッチング損失も低減でき、ワイドギャップ半導体逆導通ＩＧＢＴをより高性能化できる。
更に、ｎ^＋短絡部のトータル面積を大幅に増加できるので、本逆導通ＩＧＢＴを用いてインバータを構成した場合、エミッタ電極１３、ｐボディ領域７、ｎ電荷蓄積層６、ｎ⁻ドリフト層５、ｎバッファー層４、ｎ^＋短絡部３、コレクタ電極１で形成されるフライホーリングダイオードのｎ^＋短絡部３における電流集中を大幅に抑制でき、フライホーリングダイオード通電時の損失を大幅に低減できワイドギャップ半導体逆導通ＩＧＢＴを更により高性能化できる。

また、微細化技術を駆使してＭＯＳＦＥＴ幅を大幅に縮小し、[００２７]において設定したＷｐ（ＷＢ）を有するセル内に複数のＭＯＳＦＥＴ部を有するセル構造にした場合、Ｗｐ（ＷＢ）を大きくしてＭＯＳＦＥＴ部の数を増加するほど逆導通ＩＧＢＴの定常オン損失を低減でき高性能化できる。しかし、この構造のセルの場合、Ｗｐ（ＷＢ）の中心付近に対向するＭＯＳＦＥＴ部はＷｐ（ＷＢ）の両端付近に対向するＭＯＳＦＥＴ部に比べて、逆導通ＩＧＢＴがターンオフする際に残存キャリアの排除機能が低下する現象が生じる。この結果、セル内のターンオフ動作が不均一となり、残存キャリアの排除機能が低下した部分に律速されてターンオフ時間が長くなり損失が大きくなったり、極端な場合はその部分に過度の電流集中が生じて素子の損傷を招いてしまう。Ｗｐ（ＷＢ）を大きくするとこの現象が顕著になる。そこで、本発明者はこの現象に注目してＷｐ（ＷＢ）の上限を検討した結果、（８）式の係数Ｂを用いてＢＷｐ（Ｓｉ）以下にすることによりこの現象を抑制できることを新しく見出した。

ここで、Ｄh（Ｓｉ）とＤh（ＷＢ）はＳｉおよびワイドギャップＩＧＢＴのｎドリフト層もしくはｎバッファー層の少数キャリアの拡散係数、すなわち正孔の拡散係数である。
従って、Ｗｐ（ＷＢ）は下式の範囲に設定するのがより好ましい。

ＢＷｐ（Ｓｉ）＞ Ｗｐ（ＷＢ） ＞ ＡＷｐ（Ｓｉ） （９）

例えば、前記の非特許文献２に開示されている３．３ｋＶ級の高耐圧Ｓｉ逆導通ＩＧＢＴを想定して試算してみると、Ｂは約０．５５となるのでＷｐ（ＳｉＣ）はより好ましくは次のようになる。
９６μｍ ＞ Ｗｐ（ＳｉＣ）＞０．７μｍ
以上のように、Ｗｐ（ＷＢ）をＷｐ（Ｓｉ）とＡＷｐ（Ｓｉ）の間の範囲内に設定することによりスナップバック現象を抑制でき且つ逆導通ＩＧＢＴをより高性能化できるので、第１の課題を解決できる。また、セル内のＭＯＳＦＥＴ部を複数にしＷｐを大きくする場合は、Ｗｐ（ＷＢ）をＢＷｐ（Ｓｉ）よりも小さい範囲内に設定することにより、スナップバック現象の抑制に加えてセル内のターンオフ動作の過度の不均一を抑制でき更により高性能化できるので、第１の課題を更に効果的に解決できる。
なお当然ながら、ワイドギャップ半導体で構成していることに起因して同耐圧のままで損失を低減できるという公知の効果も享受できるものである。

また、この発明によれば、第１導電型の第２半導体層（バッファー層）が２層構成であり、前記第２導電型の第１半導体層（コレクタ層）および前記複数の第１導電型の第１半導体領域（短絡部）に接する第１バッファー層は薄く高不純物濃度としているので、コレクタ層からバッファー層やドリフト層への過度の正孔の注入を抑制できるためターンオフ時間を短くして損失を低減でき高性能化できるとともに、第１導電型の第１半導体層（ドリフト層 ）に接する第２バッファー層は厚いが低不純物濃度としているためスナップバック電圧印加時の横抵抗を大きくできスナップバック現象を抑制できるので、更に一層効果的に第１の課題を達成できる。
但しこの場合、前記第２導電型の第１半導体層（コレクタ層）と第１導電型の第２半導体層（バッファー層）とで構成するｐｎ接合のビルトイン電圧Ｖｂｉで第１バッファー層は完全に空乏化し、第２バッファー層は一部のみが空乏化するような厚さと不純物濃度に設定することが肝要である。

またこの発明によれば、上記構成により、前記複数の第１導電型の第１半導体領域（短絡部）間の距離Ｗｐのうち、少なくとも一つの距離Ｗｐを（１）式の上限に近づけた値、例えば前記（１）式のの範囲の上限以下で下限の数倍以上のかなり大きな値とし、それ以外のＷｐを前記（１）式の範囲の下限に近づけたより小さい値としている。この短絡部間距離を上限に近づけた部分はパイロットＩＧＢＴ領域として十分機能させることができる。従って、Ｓｉ逆導通ＩＧＢＴに比べてワイドギャップ半導体逆導通ＩＧＢＴはパイロットＩＧＢＴ領域の専有面積をはるかに小さく抑えることできる。このため、同耐圧で同じチップサイズの場合、パイロットＩＧＢＴ領域以外の逆導通ＩＧＢＴ領域の面積を増やすことができ、その結果パイロットＩＧＢＴ領域を導入してスナップバック現象を抑制したにもかかわらず、ターンオフ時に残存するキャリアを排除するという逆導通ＩＧＢＴ本来の機能の低下を防止でき、逆に増大も可能であり第２の課題を解決できる。これは歩留まりなどの経済性の点からワイドギャップ半導体素子のチップサイズが１０ｍｍｘ１０ｍｍ以下、一般的には５ｍｍｘ５ｍｍ程度以下に制約されている現状では、逆導通ＩＧＢＴの本来の機能を発揮させる上で極めて効果が大きいものである。
当然ながら、同構造のＳｉ逆導通ＩＧＢＴのパイロットＩＧＢＴ領域のＷｐを超えない範囲内で、本発明になる逆導通ＩＧＢＴのパイロットＩＧＢＴ領域のＷｐを大きくした場合は更にスナップバック現象を抑制できる。
また当然ながら、（１）式を満足する範囲内で適度に小さいコレクタ幅ＷｐやパイロットＩＧＢＴ領域のコレクタ幅Ｗｐにすることにより、スナップバック現象を抑制しつつチップ面積を小さくすることができ低コスト化が図れる。

更にまた、この発明によれば、第１導電型の第１半導体領域（短絡部）の幅Ｗｎと前記第１導電型の第１半導体領域（短絡部）間の距離Ｗｐの比率を０．０２〜５．０の特定の範囲に規定することにより、以下に記述するようにスナップバック現象が直接的な原因となって生じる半導体本体の劣化を抑制し、高性能逆導通ＩＧＢＴの高い信頼性を実現でき、第３の課題を達成できる。

一般に、ワイドギャップ半導体材料にはＳｉよりも各種の欠陥が多量に発生する。それらの欠陥のうちの積層欠陥は、注入された少数キャリアが結晶の格子点に衝突すると衝突エネルギーで格子点の原子が動かされるので積層欠陥が拡大してしまうというワイドギャップ半導体特有の性質がある。この積層欠陥は少数キャリアをトラップして再結合させ通電にあまり寄与することなく消滅させてしまうので、積層欠陥の拡大はＩＧＢＴ半導体装置の内部抵抗の増大を招く。従って、ＩＧＢＴのようなバイポーラタイプのワイドギャップ半導体装置の場合は、装置を稼働し通電している間に注入される少数キャリアにより積層欠陥が拡大し内部抵抗が増大してゆくので、オン電圧増大すなわちオン電圧劣化をもたらし信頼性が大きく損ねられてしまう。しかし、このワイドギャップ半導体の積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまうという現象は、温度を約４０℃以上に上げると徐々に抑制され、２００℃以上ではほぼ完全に消失することが発明者らにより見出されており、Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ ２００７の論文集（Ｋ．Ｎａｋａｙａｍａ他７名、Ｂｅｈａｖｉｏｒ ｏｆ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔｓ ｉｎ ＴＥＤＲＥＣ Ｐｈｅｎｏｍｅｎａ ｆｏｒ４．５ｋＶ ＳｉＣＧＴ、Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ ２００７、２００７年１０月、ｐ．１１７５−１１７８）に開示されている。
以下では、この種のオン電圧増大を、オン電流増大に伴うオン電圧の増大と区別するためにオン電圧劣化と記述する。

ワイドギャップ半導体逆導通ＩＧＢＴにスナップバック現象が存在すると、オンする直前のＶｓｂではコレクタから少数キャリアの注入を生じるのに必要な電圧降下すなわちＶｂｉを実現するために比較的大きなＩｓｂを流す必要がある。オンする直前のＶｓｂまではもっぱら多数キャリアによるIｓｂが流れており積層欠陥を拡大しないが、一旦オンするとこのＩｓｂに対応する多量の少数キャリア電流がコレクタから一挙にバッファー層やドリフト層に流れ込む。これによりワイドギャップ半導体逆導通ＩＧＢＴに存在する積層欠陥が一挙に拡大してしまい、オン電圧劣化の急速な進展を招き、半導体本体が劣化し、ついには損傷や破壊に至ってしまう。このスナップバック現象が存在するワイドギャップ半導体逆導通ＩＧＢＴがオンする際のオン電圧の急速な劣化を、以後急速オン電圧劣化と記載する。

しかし、この発明によれば、上記のようにｎ^＋短絡部の幅Ｗｎを増大しｎ^＋短絡部のトータル面積を増大することができるので、スナップバック現象が直接的な原因となって生じる半導体本体が劣化するという急速オン電圧劣化を抑制でき高い信頼性を実現できる。
すなわち、スナップバック現象が存在する逆導通ＩＧＢＴがオンする前には、ｎ^＋短絡部を介してＩｓｂが流れるが、この電流は多数キャリア電流であり積層欠陥の拡大を招かない。そこで、ｎ^＋短絡部の幅Ｗｎを増大しｎ^＋短絡部の面積を増大することにより積極的に多数キャりアで構成されるＩｓｂの増大を図る。このＩｓｂの増大により逆導通ＩＧＢＴの素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで逆導通ＩＧＢＴがオンする前に上昇させてしまい、その後に逆導通ＩＧＢＴをオンさせる動作方法にすることにより、オン時点での急速オン電圧劣化を抑制することができる。

同耐圧で同じチップサイズで同じセル幅（（Ｗｎ＋Ｗｐ）で規定される値である）の場合、セルの第１導電型の第１半導体領域（ｎ^＋短絡部）の幅Ｗｎの増大によるｎ^＋短絡部のトータル面積の増大は、セルの前記第１導電型の第１半導体領域（ｎ^＋短絡部）間の距離Ｗｐの減小ひいてはコレクタ面積の減少を招く。従って、スナップバック現象の増大を招き且つオン後のオン電圧の増大即ち電力損失の増大を招く。
すなわち、セルの幅を一定にした場合、Ｗｎ／Ｗｐの比率が小さいとオン電圧劣化を抑制できるレベルまでの温度上昇が容易でなく、Ｗｎ／Ｗｐの比率が大きすぎるとスナップバック現象の増大やオン電圧増大による電力損失の増大を招く。従って、Ｗｎ／Ｗｐの比率を適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きく素子温度をより少ないＩｓｂで上昇できる。従って、Ｗｎ／Ｗｐの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、３ｋＶ以上の高耐圧ワイドギャップ半導体逆導通ＩＧＢＴにおいては、Ｗｎ／Ｗｐの適正範囲はＳｉＣ半導体の場合、０．０２〜５．０の範囲にするのが良く、より好ましくは０．０２５〜３．０の範囲にするのが良いことを見出した。
このように、上記の動作方法や上記の逆導通ＩＧＢＴのセル構造により第３の課題を解決し、高性能逆導通ＩＧＢＴの高い信頼性を実現できる。

また、この発明によれば、前記複数の第２導電型の第１半導体領域（ｐボディ）の数を奇数個とし、更に奇数個の第２導電型の第１半導体領域（ｐボディ）群のセンターが、前記セルの両端のみに設けた前記第１導電型の第１半導体領域（短絡部）の間の前記第２導電型の第１半導体層（ｐコレクタ）のセンターとほぼ対向するように配置する。ｐコレクタ数を奇数にしてこのように配置することにより、スナップバック電圧を低減する上で有効に機能するｐコレクタの幅を大きくすることができ、効果的にスナップバック現象を抑制できるので、第３の課題を解決し高性能逆導通ＩＧＢＴの高い信頼性を実現できる。

また、この発明の動作方法によれば、ワイドギャップ半導体逆導通ＩＧＢＴの急速オン電圧劣化に加えて、当然ながら初動時やその後の動作時の通常のオン電圧劣化の悪影響も抑制でき高い信頼性を実現できる。

逆導通ＩＧＢＴの積層欠陥の量や大きさに依存して適切な昇温温度が異なるが、少なくとも初動時には４０℃以上に昇温するのが好ましく、より好ましくは５０℃以上である。
また、動作開始時に４０℃を上まわる比較的低目の温度であっても、動作開始後には逆導通ＩＧＢＴの自己発熱により自動的にオン電圧劣化を抑制する効果の大きい十分高い温度に昇温することもできる。
以上のように、この動作方法により第３の課題をより効果的に解決し、高性能逆導通ＩＧＢＴの高い信頼性を実現できる。

以上のように、本発明により、逆導通ＩＧＢＴのコレクタ幅を大幅に低減してもスナップバック現象を抑制でき、ターンオフ時の残存キャリアの排除もより効果的にできる。この結果、スナップバック現象に起因する回路動作の擾乱や破壊を低減できるとともに、ターンオフ時間をより短くしてスイッチング損失をより低減でき、逆導通ＩＧＢＴを高性能化できる。また、より小さいチップ面積にしてもスナップバック現象を抑制できるので低コスト化が図れる。また、スナップバック現象に起因する急速オン電圧劣化やその悪影響を抑制し信頼性の向上が図れる。

発見した係数Ａの導出法説明図 実施の形態１にかかる半導体装置の模式的断面図 実施の形態２にかかる半導体装置の模式的断面図 実施の形態３にかかる半導体装置の模式的断面図 実施の形態４にかかる半導体装置の模式的断面図 実施の形態５にかかる半導体装置の模式的断面図 実施の形態６にかかる半導体装置の模式的断面図 実施の形態７にかかる半導体装置の模式的断面図 従来例１の高耐圧Ｓｉ逆導通ＩＧＢＴ装置の断面図。 従来例２の高耐圧Ｓｉ逆導通ＩＧＢＴ装置の断面図。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。図面中の層や領域を示す番号と矢印は同じ層や領域の場合、各々代表して１個のみに記し他は省略してある。

（実施の形態１）
図２は、実施の形態１にかかる半導体装置を模式的に示す断面図である。図２に示す実施の形態１にかかる半導体装置は、炭化珪素（ＳｉＣ）半導体を用いて作製された例えば設計耐圧１０ｋＶ級のプレーナゲート構造の逆導通ＩＧＢＴ１００である。
本ＳｉＣ逆導通ＩＧＢＴは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのＭＯＳＦＥＴ部の幅の制約と実用面からのチップ面積による制約とを協調させてｐコレクタ幅Ｗｐ（ＳｉＣ）を設定していることを特徴とする。

まず、本ＳｉＣ逆導通ＩＧＢＴ１００の構造を説明する。
図２には、逆導通ＩＧＢＴ１００の活性領域の一部のみを示す。ＳｉＣ逆導通ＩＧＢＴ１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するｐｎ接合付近の電界強度を緩和し、所望の耐圧を実現する構造部である。チップサイズは８ｍｍｘ８ｍｍであり、活性領域は６ｍｍｘ６ｍｍであり、活性領域を囲んでいる耐圧構造部の幅は１ｍｍである。活性領域中の逆導通ＩＧＢＴセルはストライブ状であり、セルの幅は２８ミクロンメートルである。なお前記のように、セルの幅はｎ＋短絡部の幅Ｗｎとｐコレクタ領域の幅Ｗｐの和として定義している。

図２に示すように、ＳｉＣ逆導通ＩＧＢＴ１００において、コレクタ電極１０１に接する裏面にはｐコレクタ層とこの層を貫通する複数のｎ^＋短絡部が設けられ、ｐコレクタ領域１０２とｎ^＋短絡部領域１０３とが交互に形成されている。これらの領域１０２と１０３のおもて面には、ｎバッファー層１０４が設けられている。ｎバッファー層１０４は、ＳｉＣエピタキシャル層もしくはイオン打込み層であってもよい。ｐコレクタ領域１０２の不純物濃度および厚さは、例えば、それぞれ３．５×１０^１７ｃｍ^−３および１．５μｍであってもよい。ｎ＋短絡部１０３の不純物濃度および厚さは、例えば、それぞれ１×１０^１９ｃｍ^−３および１．５μｍであってもよい。また、ｎバッファー層１０４の不純物濃度および厚さは、例えば、それぞれ１．１×１０^１５ｃｍ^−３および２．０μｍであってもよい。

ｎバッファ層１０４の表面には、ｎ⁻ドリフト層１０５が設けられている。ｎ⁻ドリフト層１０５の不純物濃度は、ｎバッファー層１０２の不純物濃度よりも低い。具体的には、ｎ⁻ドリフト層１０５の不純物濃度および厚さは、例えば、それぞれ４×１０^１４ｃｍ^−３および１００μｍであってもよい。概略的にこの程度の不純物濃度の場合、ｎ⁻ドリフト層１０５の厚さ１０μｍ当たり例えば耐圧１ｋＶは容易に実現することができる。このため、ｎ⁻ドリフト層１０５の厚さを１００μｍとすることで、１０ｋＶの耐圧が期待できる

ｎ⁻ドリフト層１０５の表面には、ｎ型半導体層１０６を設けている。この層１０６はｐコレクタ領域１０２から注入された正孔をｎ⁻ドリフト層１０５表面付近に蓄積させＩＧＢＴのオン電圧を低減させる効果を持つ層であり、以下ではｎ電荷蓄積層と記述する。このｎ電荷蓄積層は例えば窒素を不純物としてエピタキシャル成長させたＳｉＣエピタキシャル層であるが、窒素イオンをイオン注入することによって形成された半導体層であってもよい。また、ｎ電荷蓄積層１０６は、活性領域のみに設けられていてもよく、例えば活性領域のｎ⁻ドリフト層１０５にイオン注入によって形成した半導体層であってもよい。

ｎ電荷蓄積層の不純物濃度は、ｎ⁻ドリフト層１０５の不純物濃度よりも高く、後述するｐボディ領域１０７の不純物濃度よりも低い。但し、ｎ電荷蓄積層１０６は、逆導通ＩＧＢＴ１００の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有することが肝要である。具体的には、ｎ電荷蓄積層１０６の不純物濃度は、３×１０^１５ｃｍ^−３以上５×１０^１７ｃｍ^−３以下であってもよい。またｎ電荷蓄積層１０６のｎ⁻ドリフト層１０５とｐボディ領域間の厚さは、例えば０．３μｍ以上１．６μｍ以下であってもよい。

ｎ電荷蓄積層１０６の表面層には、ＭＯＳＦＥＴ部を構成するｐボディ領域１０７が選択的に複数設けられている。ｐボディ領域１０７の不純物濃度は、ｎ⁻ドリフト層１０５、ｎ電荷蓄積層１０６の不純物濃度よりも高い。具体的には、ｐボディ領域１０７の不純物濃度および厚さは、例えば、それぞれ１×１０^１８ｃｍ^−３および０．３μｍであってもよい。隣り合うｐボディ領域１０７に挟まれたｎ電荷蓄積層１０６の、ｐボディ領域１０７が並列する方向（以下、水平方向とする）の幅は、例えば８．５ μｍであってもよい。なお、この隣り合うｐボディ領域１０７とこれらに挟まれたｎ電荷蓄積層とは寄生接合ＦＥＴ部としても機能する。
ｐボディ領域１０７は、例えばアルミニュームのイオン注入によって形成された半導体層である。 本実施例ではｎ電荷蓄積層１０６の不純物濃度を５×１０^１６ｃｍ^−３、厚さを０．７μｍとした。

なお、ＳｉＣ半導体は深さ方向に直行する方向の不純物拡散がシリコン半導体に比べて少ないので、図２において半導体層を矩形状に図示する（以下、図３〜８に示す逆導通ＩＧＢＴにおいても同様に、半導体層を矩形状に図示する）。

ｐボディ領域１０７の表面層には、ＭＯＳＦＥＴ部のソースとして機能するｎ^＋エミッタ領域１０８およびｐ⁻低濃度チャネル領域１０９やｐ＋コンタクト領域１１０が選択的に設けられている。ｎ^＋エミッタ領域１０８およびｐ⁻低濃度チャネル領域１０９やｐ＋コンタクト領域１１０は、例えばイオン注入によって形成された半導体層である。ｐ⁻低濃度チャネル領域１０９は、ｐボディ領域１０８の一方の端部に設けられｎ電荷蓄積層１０６に接する。ｎ^＋エミッタ領域１０８は、ｐ⁻低濃度チャネル領域１０９のｎ電荷蓄積層１０６に接する端部に対して反対側の端部に接する。

ＭＯＳＦＥＴ部のｎ^＋エミッタ領域１０８の、ｐ⁻低濃度チャネル領域１０９に接していない側の端部は、ｐ＋コンタク領域１１０に接している。各ｐボディ領域１０７に設けられたｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８は、隣り合う他のｐボディ領域１０７のｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８と対称に配置されている。

ＭＯＳＦＥＴ部のｐ⁻低濃度チャネル領域１０９の不純物濃度は、ｐボディ領域１０７の不純物濃度よりも低い。具体的には、ｐ⁻低濃度チャネル領域１０９の不純物濃度および厚さは、例えば、それぞれ３×１０^１６ｃｍ^−３および０．３μｍであってもよい。
ｎ^＋エミッタ領域１０８の不純物濃度は、ｎ⁻ドリフト層１０５、ｎ電荷蓄積層１０６の不純物濃度よりも高い。具体的には、ｎ^＋エミッタ領域１０８の不純物濃度および厚さは、例えば、それぞれ５×１０^１９ｃｍ^−３および０．３μｍであってもよい。ｐ＋コンタク領域１１０の不純物濃度および厚さは、例えば１×１０^１９ｃｍ^−３および０．３μｍであってもよい。
ｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１１０は、ｐボディ領域１０８の表面層にそれぞれイオン注入によって形成される。ｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８はｐボディ領域１０７の表面層に例えば０．３μｍの深さで設けられるので、ｐボディ領域１０７の、ｎ電荷蓄積層１０６とｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８とに挟まれた部分の厚さは例えば０．３μｍとなる。

ｐ⁻低濃度チャネル領域１０９の水平方向の幅は、例えば０．７５μｍであってもよい。ｎ^＋エミッタ領域１０８の水平方向の幅は、例えば６μｍであってもよい。

ｐ⁻低濃度チャネル領域１０９の表面には、ゲート絶縁膜１１１を介してゲート電極（制御電極）１１２が設けられている。ゲート絶縁膜１１１の厚さは約６００オングストロームであってもよい。エミッタ電極（入力電極）１１３は、ｎ^＋エミッタ領域１０８に接するとともにｐ^＋コンタクト層１１０を介してｐボディ領域１０７にも電気的に接する。また、エミッタ電極１１３はゲート電極１１２から絶縁されている。

次に、本実施の形態になるＳｉＣ逆導通ＩＧＢＴの新規な特徴を説明する。
前記のように、セルの幅はｎ＋短絡部の幅Ｗｎとｐコレクタ領域の幅Ｗｐの和として定義する。
本ＳｉＣ逆導通ＩＧＢＴは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのＭＯＳＦＥＴ部の幅の制約と実用面からのチップ面積による制約とを協調させてｐコレクタ幅Ｗｐ（ＳｉＣ）を設定していることを特徴とする。
ＳｉＣ逆導通ＩＧＢＴの耐圧が高くなるほどｎドリフト層１０５の厚さは厚く不純物濃度は小さくする必要があるのでＲｏｎＳ（ＳｉＣ）は大きくなる。従って、スナップバック電圧Ｖｓｂが高くなる。このため、ｐコレクタ１０２の幅を（１）式を満たす範囲で極力大きくする方が好ましい。
しかしこの場合、ｐコレクタ１０２に対向するＭＯＳＦＥＴ部の幅を大きくする必要があり、ＳｉＣ逆導通ＩＧＢＴの定常オン損失が増大するなどのために性能上好ましくない。
現在は実用面の歩留まりなどからＳｉＣ半導体素子のチップ面積を大きくできず、現状では１０ｍｍｘ１０ｍｍ以下に制約されている。ＳｉＣ半導体素子を高性能化するには、この制約されたチップ面積内にＭＯＳＦＥＴ部を極力多く設けるのが定常オン損失を低減でき好ましい。このためには、ＭＯＳＦＥＴ部を耐圧を損ねることなく微細化するのがよく、上記のｐコレクタ１０２の幅を大きくすることと相反する。
この上記の制約の相反関係の協調がとれる範囲で、ｐコレクタ領域の幅Ｗｐは例えば２５μｍに設定してもよい。なお、ｎ＋短絡部１０３の幅Ｗｎは３μｍであってもよい。この場合セルの幅は２８μｍとなる。

次に、本ＳｉＣ逆導通ＩＧＢＴ１００の特性について説明する。
本ＩＧＢＴチップ１００はＴＯ型の高耐圧パッケージにダイボンデングし、更にエミッタ電極１１３上に結線用のＡｌワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。
ゲート電圧を印加しない状態でエミッタ電極１１３とコレクタ電極１０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１１．３ｋＶである。また、なだれ降伏前のリーク電流は室温で３．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも５×１０^−２Ａ／ｃｍ^２以下と良好である。

ゲート電極１１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ電極−エミッタ電極間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップ電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧（以下Ｖｃｅ）が５Ｖでのコレクタ−エミッタ間電流密度Ｊｃｅは９８Ａ／ｃｍ^２と良好である。また、スナップ電圧は７Ｖ程度である。
同耐圧・同構成でＷｎが３μｍ、Ｗｐが２５μｍのＳｉ逆導通ＩＧＢＴのスナップ電圧は９００Ｖ以上であると試算されるが、これに比べると本ＳｉＣ逆導通ＩＧＢＴのスナップ電圧は著しく低く、本発明の効果が明らかである。なお、ここで同構成とは、（００１９）に前記したように図２と同様の構造であるが、Ｓｉ材料の物性を考慮して同耐圧を実現するために必要な各半導体層や各半導体領域の不純物濃度や厚さ及び幅等を採用している逆導通ＩＧＢＴ構造を意味する。

本実施の形態になる１０ｋＶ級逆導通ＳｉＣ−ＩＧＢＴに、直流電源電圧５ｋＶを印加してオンさせ電流密度５０Ａ／ｃｍを通電している条件で測定した時のターンオフ時間は約１．４μｓである。Ｗｐが４００μｍの６ｋＶ級Ｓｉ逆導通ＩＧＢＴの場合は、１３Ｖ以上のスナップ電圧を有するにもかかわらずターンオフ時間の試算値は約４μｓ以上と長い。一般に耐圧を高くするとターンオフ時間は更に長くなる傾向にあるので、本実施の形態の効果が明らかである。
この効果は、本実施の形態のＳｉＣ逆導通ＩＧＢＴはｎ^＋短絡部の幅Ｗｎが同じであるが、ｐコレクタ領域の幅Ｗｐがはるかに小さいので、その分セル数を増やすことができトータルのｎ^＋短絡部１０３の占有面積を増加でき、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できたことによるものである。このようにターンオフ時間を著しく低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。

本実施の形態になるＳｉＣ逆導通ＩＧＢＴに通電試験とオン・オフ繰り返し試験を実施した。通電試験は室温でＳｉＣ逆導通ＩＧＢＴにＶｃｅ１００Ｖを印加してオンさせＪｃｅ１００Ａ／ｃｍ^２で５００時間通電する試験である。オン・オフ繰り返し試験はＳｉＣ逆導通ＩＧＢＴに室温でＶｃｅ１ｋＶを印加してオンさせるオン・オフを繰り返す試験である。いづれの試験実施後も劣化によるオン電圧の増大は極めて小さく、ほとんどの素子がＳｉ逆導通ＩＧＢＴと同等の０．１Ｖ以下にとどまり顕著な信頼性への悪影響は見られていない。

一方、Ｗｐを極端に小さくしてスナップバック電圧が１５０Ｖを超えるスナップバック現象を意図的に発生させたＳｉＣ逆導通ＩＧＢＴの場合は、同様の通電試験で２Ｖ以上のオン電圧劣化を示すＩＧＢＴが発生する。またオン・オフ繰り返し試験ではオン電圧の急速オン電圧劣化が観察され、７Ｖ以上のオン電圧劣化を示すＩＧＢＴも発生する。

本実施の形態になるＳｉＣ逆導通ＩＧＢＴと大きなスナップバック現象を意図的に発生させたＳｉＣ逆導通ＩＧＢＴとに前記の本発明になる動作方法を適用した。この方法は「ＳｉＣ逆導通ＩＧＢＴをオンさせる前に、まずコレクタ電極とエミッタ電極間に所定のＶｃｅ電圧を印加し且つゲート電極にＩＧＢＴ動作が始まらない程度の低いゲート電圧、例えば５Ｖ程度を印加し動作させる。これにより、エミッタ電極１１３とコレクタ電極１０１間にｎ^＋短絡部１０３を介して多数キャリアの電子からなるＭＯＳＦＥＴ電流を流し、この電流で素子の温度を上昇させる。素子の温度が例えば５０℃以上になった時点でゲート電圧を２０Ｖ程度に昇圧しＩＧＢＴ動作をさせる方法」である。この動作方法を試験開始時に適用し、その後に引き続いて上記の通電試験およびオン・オフ繰り返し試験を実施した場合は、いづれの試験でも、両方の種類のＩＧＢＴのオン電圧の増大はどれも０．２Ｖ以下に抑制でき、オン電圧劣化や急速オン電圧劣化を解消でき高い信頼性を実現できた。このような本発明になる試験開始時の動作方法の適用による効果は、前記のように、ＳｉＣ逆導通ＩＧＢＴに内在する積層欠陥により少数キャリアがトラップされ消滅させられてオン電圧の増大をもたらす現象が温度上昇により大幅に抑制されることによるものである。

以上に説明したように、実施の形態１にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ更なる高速・低損失化により高性能化できるとともに、オン電圧劣化も抑制でき信頼性も高い逆導通ＩＧＢＴ１００を実現できる。また、実施の形態１にかかる本発明になる動作方法によれば、オン電圧劣化を一層抑制でき、更に信頼性の高い逆導通ＩＧＢＴの動作方法を実現できる。

（実施の形態２）
図３は、実施の形態２にかかる半導体装置２００を模式的に示す断面図である。設計耐圧が３．３ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。上記の実施の形態１の半導体装置に比べて、ｎドリフト層を薄く高不純物濃度にした点、ｎバッファー層を設けていない点、ｎ電荷蓄積層を設けていない点、セルの幅が少し大きい点を除けば、その他はほぼ同じ構造である。

本実施の形態は小さいｐコレクタ２０２の幅Ｗｐ（ＳｉＣ）でスナップバック現象を大幅に抑制でき且つ高速・低損失化により高性能化できること、更に、ｎバッファー層とｎ電荷蓄積層を設けていないので、製作プロセスが大幅に簡略化でき、コスト低減や歩留まり向上に効果的であることを特徴とする。

本実施の形態のＳｉＣ逆導通ＩＧＢＴ２００は、３．３ｋＶ級のＳｉ逆導通ＩＧＢＴよりもスナップバック電圧を同等以下に抑制するために、Ｗｐは（１）式を満たすように実施の形態１と同様に２８μｍに設定する。またＷｎも実施の形態１と同様に３μｍと設定するので、セルの幅は３１μｍである。 また本実施の形態におけるｎ⁻ドリフト層２０５はｎバッファー層を設けていないので不純物濃度が１．５×１０^１５ｃｍ^−３であるが、厚さはパンチスルーを避けるために少し厚くし３６μｍにしてもよい。

次に、本実施の形態２にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極２１４とコレクタ電極２０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、大多数の半導体装置の室温での耐圧すなわちなだれ降伏を示す電圧は３．８ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で１．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも３×１０^−２Ａ／ｃｍ^２以下と良好である。
ゲート電極２１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、ある低いスナップバック電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは１４８Ａ／ｃｍ^２と良好である。
また、スナップ電圧は６．８Ｖ程度である。同耐圧・同一構成で同程度のスナップバック電圧をもつＳｉ逆導通ＩＧＢＴのＷｐの試算値が３００μｍ以上であるのに比べると、Ｗｐを大幅に低減できており、スナップバック現象が抑制されている。

本実施の形態になるＳｉＣ逆導通ＩＧＢＴの場合は、Ｗｐが２８μｍであり、上記の同耐圧・同構成で同程度のスナップバック電圧をもつＳｉ逆導通ＩＧＢＴに比べるとＷｐがはるかに小さい。従って、Ｗｐが小さい分セル数を増やすことができのでトータルのｎ^＋短絡部２０３の面積を増加できるため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できる。この結果、直流電源電圧１．７ｋＶ、電流密度７５Ａ／ｃｍ通電時のターンオフ時間を１．３μｓに短くできている。一方、同構成の３．３ｋＶ耐圧のＳｉ逆導通ＩＧＢＴは電流密度を５０Ａ／ｃｍと低くしているにも関わらずターンオフ時間は約３μｓであり長い。
このようにターンオフ時間を低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。

また、実施の形態１と同一条件の通電試験とオン・オフ繰り返し試験を実施したが、実施後のいづれのＳｉＣ逆導通ＩＧＢＴもオン電圧の増大は０．１Ｖ以下にとどまりＳｉ逆導通ＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。これはスナップバック電圧を抑制できたことに起因するものである。ｎ^＋短絡部間距離Ｗｐを極端に小さくしてスナップバック現象を意図的に増大させたＳｉＣ逆導通ＩＧＢＴの場合は、同様のオン・オフ繰り返し試験を実施すると４Ｖ以上のオン電圧劣化を示すＩＧＢＴが発生する。

以上に説明したように、実施の形態２にかかる半導体装置によれば、小さいＷｐでスナップバック現象を抑制でき且つ高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高いＳｉＣ逆導通ＩＧＢＴ２００を実現できる。更に製作プロセスも大幅に簡略化できる。

（実施の形態３）
図４は、実施の形態３にかかる半導体装置を模式的に示す断面図である。設計耐圧６．５ｋＶのＳｉＣ逆導通ＩＧＢＴであり、スナップバック現象を抑制するためにパイロットＩＧＢＴ領域を設けており、図４には、その１／２と逆導通ＩＧＢＴ１セル分とが示されている。

本実施の形態は、小さなパイロットＩＧＢＴ領域のｐコレクタ３０２の幅Ｗｐ（ＳｉＣ）でもスナップバック現象を大幅に抑制できること、高速・低損失化により高性能化できることおよび第２次スナップバック現象も抑制できることを特徴とする。

本ＳｉＣ逆導通ＩＧＢＴ３００は上記のパイロットＩＧＢＴ領域を設けた点と、ｎ⁻ドリフト層３０５とｎバッファー層３０４の濃度と厚さが耐圧が低いので異なる点、逆導通ＩＧＢＴセルの幅が少し小さい点を除けば、その他の構造は実施の形態１とほぼ同じである。

本実施の形態におけるｎ⁻ドリフト層３０５は不純物濃度が９×１０^１４ｃｍ^−３、厚さが６０μｍであってもよい。また、ｐコレクタ３０２の不純物濃度および厚さは、例えば、それぞれ６×１０^１７ｃｍ^−３および１．５μｍであってもよい。ｎバッファ層３０４の不純物濃度および厚さは、例えば、それぞれ３．０×１０^１５ｃｍ^−３および２．５μｍであってもよい。
ＳｉＣ逆導通ＩＧＢＴセルの中のｎ^＋短絡部３０３は、いずれかのｐボディ３０７に対向してその中心付近に設けられてもよく、その幅Ｗｎは３μｍであってもよい。またｐコレクタの幅Ｗｐは２０μｍであってもよい。一方、パイロットＩＧＢＴ領域のｐコレクタの幅は１３５μｍ、ｎ^＋短絡部の幅は３μｍであってもよい。パイロットＩＧＢＴ領域および逆導通ＩＧＢＴセルのｐコレクタの幅はいづれも（１）式を満足するように設定されている。逆導通ＩＧＢＴセルのｐコレクタの幅は必ずしも（１）式を満足しなくてもよいが、後記の効果を意図して（１）式を満足するように設定している。

本実施の形態３にかかるＳｉＣ逆導通ＩＧＢＴ３００の特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極３１３とコレクタ電極３０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は６．９ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で６．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも５×１０^−２Ａ／ｃｍ^２以下と良好である。

ゲート電極３１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップバック電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは１４０Ａ／ｃｍ^２と良好である。
また、スナップ電圧は４．５Ｖ程度である。パイロットＩＧＢＴ領域のｐコレクタの幅が１３５μｍである同耐圧・同構成のＳｉ逆導通ＩＧＢＴのスナップ電圧の試算値の約５０Ｖに比べると著しく低く、本発明の効果が明らかである。また逆導通ＩＧＢＴセル部のｐコレクタの幅も（１）式を満足するように設定した結果、第２次スナップバック現象が大幅に抑制され、高性能化できている。第２次スナップバック現象はまずパイロットＩＧＢＴ領域がオンし、次に最近接の逆導通ＩＧＢＴがオンし、ついで最遠方の逆導通ＩＧＢＴに向かって近い逆導通ＩＧＢＴから順次オンしてゆくというメカニズムに起因するものであり、これに起因して逆導通ＩＧＢＴのオン時に大きな過度現象を誘発し逆導通ＩＧＢＴを用いた回路や素子の誤動作を生じる場合が少なからずある。
パイロットＩＧＢＴ領域ではスナップ電圧は大幅に低減できるが、逆導通ＩＧＢＴセル部のＷｐが小さいとスナップ電圧が高いために、逆導通ＩＧＢＴセル部のオン時に再度スナップバック現象が２次的に発生してしまう。
本実施の形態においては、逆導通ＩＧＢＴセルのｐコレクタの幅も（１）式を満足させており、従ってスナップバック現象が大幅に抑制されるので、第２次スナップバック現象も大幅に抑制できるものである。

本実施の形態になるＳｉＣ逆導通ＩＧＢＴの場合は、同耐圧・同構成のスナップバック現象を解消したＳｉ逆導通ＩＧＢＴに比べて、ｎ^＋短絡部の幅を同じにしてあるが、パイロットＩＧＢＴ領域のＷｐははるかに小さいので、その分逆導通ＩＧＢＴセル部を増やすことができる。このためｎ^＋短絡部３０３の面積を増加できるため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できる。この結果、直流電源電圧３ｋＶ、通電電流密度５０Ａ／ｃｍの条件で測定したターンオフ時間を１．４μｓに低減できている。一方、同構成の６．５ｋＶ級のＳｉ逆導通ＩＧＢＴはターンオフ時間の試算値は約４．５μｓ以上である。このようにターンオフ時間を低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。

また、実施の形態１と同条件（Ｊｃｅ５０Ａ／ｃｍ^２、パルス幅５００μｓ）で２０時間のオン・オフ繰り返し試験を実施したが、実施後でも急速オン電圧劣化は観察されない。これは本実施の形態によりスナップバック現象が第２次スナップバック現象も含めて抑制できたことによる効果である。なお、実施の形態１と同条件（Ｊｃｅ５０Ａ／ｃｍ^２、５００時間）の通電試験を実施したが、実施後でもオン電圧の増大はほとんどの素子で０．１Ｖ以下にとどまり、オン電圧劣化は観察されない。

以上に説明したように、実施の形態３にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高い高耐圧ＳｉＣ逆導通ＩＧＢＴを実現できる。

（実施の形態４）
図５は、実施の形態４にかかる半導体装置を模式的に示す断面図であり、設計耐圧が３．３ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。本半導体装置はＳｉ逆導通ＩＧＢＴに比べて小さいコレクタ幅Ｗｐ（ＳｉＣ）でスナップバック現象を大幅に抑制すること、内蔵するダイオードをフライホーリングダイオードとして活用する場合に高信頼性と高性能化を達成すること、これと相反関係にあるがＩＧＢＴとして動作する場合にも高信頼性と高性能化を達成することを特徴とする。
これらの特徴を有する本実施の形態の半導体装置は、実施の形態２の半導体装置に比べて、ｎバッファー層４０４とｎ電荷蓄積層４０６を設けている点、ｎ⁻ドリフト層４０５を少し薄くしている点およびｎ^＋短絡部４０３の幅Ｗｎを７μｍ、ｐコレクタ４０２の幅Ｗｐを２１μｍとしている点を除けば、その他は同じ構造である。
なお本実施の形態におけるｎ⁻ドリフト層４０５は、不純物濃度が１．５×１０^１５ｃｍ^−３、厚さが３０μｍである。一方、ｎバッファー層４０６は不純物濃度は４．５×１０^１５ｃｍ^−３、厚さは１．５μｍであってもよい。

以下に順次詳細に説明する。本実施の形態のＷｐ（ＳｉＣ）は（１）式を満足するように設定される。
前記の非特許文献２には３．３ｋＶ級のＳｉ逆導通ＩＧＢＴが開示されており、その図４から３．３ｋＶ級のＳｉ逆導通ＩＧＢＴのＷｐを約２５０μｍとするとスナップバック電圧は７Ｖ程度にできることが判る。従って、３．３ｋＶ級のＳｉＣ逆導通ＩＧＢＴのスナップバック電圧を同等以下に抑制するには（１）式から理論計算的には次のようにすればよい。
２５０μｍ ＞ Ｗｐ（ＳｉＣ） ＞ １μｍ
そこで本実施の形態では、[００５５]に記載の方法でＷｐを２１μｍと設定する。これにより小さいＷｐでスナップバック現象を抑制できる。

本実施の形態のＳｉＣ逆導通ＩＧＢＴでは、セルの幅を実施の形態１や２と同じにするためにｎ^＋短絡部の幅Ｗｎを７μｍとする。この結果、短絡部のトータル面積を実施の形態１に比べて約２．３倍程度に増大している。従って、本逆導通ＩＧＢＴを用いてインバータを構成した場合、エミッタ電極４１３、ｐボディ領域４０７、ｎ電荷蓄積層４０６、ｎ⁻ドリフト層４０５、ｎバッファー層４０４、ｎ^＋短絡部４０３、コレクタ電極４０１で構成される内蔵ダイオードをフライホーリングダイオードとして活用できる。短絡部の幅Ｗｎが小さい場合は、ダイオード通電時にｎ^＋短絡部４０３における電流集中が大幅に増大し、損失の大幅な増大や場合によっては損傷を招くとともにダイオードのターンオフ速度も遅くなるのでフライホーリングダイオードとしての活用は不適切であり、外部に外付けのフライホーリングダイオードを必要とする。本実施の形態ではｐコレクタ幅を（１）式を満たす範囲であまり短くしないでｎ^＋短絡部の幅Ｗｎを２．３倍程度に大幅に増大した結果、ｎ^＋短絡部４０３における電流集中を抑制しダイオード通電時の損失を大幅に低減できる。

本実施の形態のＳｉＣ逆導通ＩＧＢＴではｎ^＋短絡部の幅Ｗｎを大きくし、Ｗｎとｐコレクタの幅Ｗｐとの比率Ｗｎ／Ｗｐを大きくし０．３３としＷｎの増大によりｎ^＋短絡部の面積を増大するとともに、Ｗｎの増大分だけＷｐを低減することによりｐコレクタ接合がビルトインする電流Ｉｓｂを増大している。このＳｉＣ逆導通ＩＧＢＴがオンする前に流れる電流Ｉｓｂは多数キャリア電流であり積層欠陥の拡大を招かないので、ＩＧＢＴ動作場合とフライホーリングダイオード動作の場合のいづれにおいても信頼性を高くする観点からも積極的にＷｎの増大により増大するＩｓｂの活用を図るものである。すなわち、Ｉｓｂの増大により特にドリフト層４０５での電力損失に伴う発熱が増大するので、ＳｉＣ逆導通ＩＧＢＴがオンする前に素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで効率的に上昇させ、オン時点でのオン電圧劣化の抑制を図っている。これにより更に高い信頼性を実現できる。

本実施の形態のＳｉＣ逆導通ＩＧＢＴをフライホーリングダイオードとしての動作させる場合について上記したが、ＩＧＢＴとして動作させる場合は性能のＷｐおよびＷｎとの関係は相反関係にある。すなわち、セルの幅（Ｗｎ＋Ｗｐ）を一定にした場合、Ｗｎを大きくすることによりＷｎ／Ｗｐの比率が小さくなりすぎると、ＩＧＢＴのターンオフ時の残留電荷の排除が抑制されスイッチング損失の増大を招くとともにオン電圧劣化を抑制できるレベルまでの温度上昇が困難となる。また、Ｗｐを大きくすることによりＷｎ／Ｗｐの比率が大きくなりすぎると、ＩＧＢＴのスナップバック現象の増大やオン電圧の増大による電力損失の増大を招く。従って、Ｗｎ／Ｗｐの比率は適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きくなり素子温度をより少ないＩｓｂで上昇できる。従って、Ｗｎ／Ｗｐの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、３ｋＶ以上の高耐圧ＳｉＣ逆導通ＩＧＢＴにおいては、セルの幅が１０〜１５０μｍの範囲で一定の場合は、Ｗｎ／Ｗｐの適正範囲は、０．０２〜５．０の範囲にするのが良く、より好ましくは０．０２５〜３．０の範囲にするのが良いことを見出した。

以下に、本実施の形態４にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は３．６ｋＶ付近である。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で２．３×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも２．８×１０^−２Ａ／ｃｍ^２以下と良好である。
ゲート電極４１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップバック電圧でオンしてオン電圧が急減下するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。Ｖｃｅが５ＶでのＪｃｅは１６５Ａ／ｃｍ^２と良好である。
また、スナップ電圧は６Ｖ程度であり、上記の同耐圧のＳｉ逆導通ＩＧＢＴに比べるとＷｐを大幅に低減しているにもかかわらず低く、本発明の効果が明らかである。

また、直流電源電圧１．７ｋＶ、電流密度５０Ａ／ｃｍ通電時のターンオフ時間を１．２μｓに短縮できている。一方、同構成の３．３ｋＶ耐圧のＳｉ逆導通ＩＧＢＴはターンオフ時間は３．１μｓである。更に、本逆導通ＩＧＢＴを用いてインバータを構成した場合、Ｓｉ逆導通ＩＧＢＴに比べてフライホーリングダイオードの損失を約６０％に大幅に低減できた。

また、実施の形態１と同条件（Ｊｃｅ１００Ａ／ｃｍ^２、パルス幅５００μｓ）で２０時間のオン・オフ繰り返し試験を実施後でもオン電圧の急速劣化は観察されない。これは本実施の形態においてスナップバック現象が抑制できることによる。通電試験およびオン・オフ繰り返し試験実施後のほとんどの素子のオン電圧の変化は０．１Ｖ以下にとどまっており、低耐圧の市販のＳｉ逆導通ＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。

以上に説明したように、実施の形態４にかかる半導体装置によれば、Ｗｎを大きくし且つＷｎ／Ｗｐを適正化することにより、高速・低損失化による高性能化が実現できるとともに、オンする前の温度をより効果的に上昇させオン電圧劣化を抑制でき信頼性も高いＳｉＣ逆導通ＩＧＢＴを実現できる。更に、内蔵ダイオードを低損失フライホーリングダイオードとしてより効果的に活用できる。

（実施の形態５）
図６は、実施の形態５にかかる半導体装置を模式的に示す断面図であり、設計耐圧が１０ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。本ＳｉＣ逆導通ＩＧＢＴは前記の実施の形態１に比べて更にスナップバック現象を抑制しＶｓｂを低減するとともに、前記の実施の形態３に比べて第２次スナップバック現象をほぼ解消できることが特徴である。
１つのセル内に３つのＭＯＳＦＥＴ部を設けてある点、セルの両端にのみｎ^＋短絡部５０３を設け短絡部間にｐコレクタ５０２を設けている点、両端のｎ^＋短絡部５０３の幅は各々６μｍでありｐコレクタ５０２の幅Ｗｐは７８μｍである点を除けばその他は実施の形態１と同じ構造である。ちなみにセル幅は８４μｍであるが、各ＭＯＳＦＥＴ部の各領域の幅は実施の形態１と同じである。

ＳｉＣ逆導通ＩＧＢＴの耐圧が高くなるほどｎドリフト層５０５の厚さは厚く不純物濃度は小さくなるのでＲｏｎＳ（ＳｉＣ）は大きくなる。従って、スナップバック電圧Ｖｓｂが高くなる。このため、ｐコレクタ５０２の幅を（１）式を満たす範囲で長くする方が好ましい。
本実施の形態では、セル内に複数のＭＯＳＦＥＴ部を設ける一方、対向するコレクタ側にはセルの両端にのみｎ^＋短絡部５０３を設けその間をｐコレクタ５０２とする構造にすることによりｐコレクタ幅Ｗｐを大きくしスナップバック電圧Ｖｓｂを大幅に抑制している。

本ＳｉＣ逆導通ＩＧＢＴは全セルが同一構造である点で実施の形態３とは異なる。実施の形態３のように、一部にｐコレクタの幅が大きいパイロットＩＧＢＴ領域を設けると第２次スナップバック現象が発生しやすく、これに起因する２次的な過渡現象による障害を招く。これはパイロットＩＧＢＴ領域がまずオンし、ついで最近接の逆導通ＩＧＢＴから最遠方の逆導通ＩＧＢＴに向かって順次オンしてゆくというメカニズムに起因する。第２次スナップバック現象の場合、スナップバック電圧は小さいがスナップバック電流が大きいので寄生リアクトルによる過渡現象が極めて大きくなり、招く障害もおおきい。
本実施の形態では全セルが同一構造なので、ほぼ一斉にオンするので、このような第２次スナップバック現象を生じさせることは基本的になく、第２次スナップバック現象に起因して生じる各種の誤動作を抑制でき高い信頼性を実現できるものである。

なおセル内の複数のＭＯＳＦＥＴ部の数は奇数であることが好ましい。
奇数にするとｐコレクタ５０２の中央部に対向する位置にゲート電極下のＭＯＳＦＥＴ部の寄生接合ＦＥＴ部が配置されるので、ＭＯＳＦＥＴ部がオン時の通電電流が図１の通電電流線ｂ、ｃようにｐコレクタ上のｎバッファー層５０４内を流れる。従って、ｎ^＋短絡部５０３までの全ｎバッファー層を、ｐコレクタ５０２から少数キャリアを注入させるための電圧降下を形成する抵抗として有効に活用できる。
偶数にするとｐコレクタ５０２の中央部に対向する位置にはＭＯＳＦＥＴ部のｐボディ部５０７が配置されるので、このｐボディ部５０７に対向するｐコレクタ５０２上のｎバッファー層部が上記の電圧降下を形成する抵抗として有効に活用できない。
このように、ＭＯＳＦＥＴ部の数を奇数にする方がスナップバック現象の抑制にセルの幅を有効に活用できるために好ましい。

以下に、本実施の形態５にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は約１１ｋＶである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で２．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも３．４×１０^−２Ａ／ｃｍ^２以下と良好である。
Ｖｃｅが５Ｖ、 ゲート電極５１２の電圧が２０ＶでのＪｃｅは約１０５Ａ／ｃｍ^２と良好である。また、１０ｋＶ以上の高耐圧にも係わらずスナップ電圧は４Ｖ程度である。直流電源電圧５ｋＶ、電流密度５０Ａ／ｃｍ通電時のターンオフ時間は１．６μｓである。

本実施の形態５のＳｉＣ逆導通ＩＧＢＴは、実施の形態１と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は０．１Ｖ以下にとどまっており、低耐圧の市販のＳｉ逆導通ＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。

以上のように、本実施の形態の半導体装置により、スナップ電圧を更に低減でき且つ第２次スナップバック現象も解消でき、より高い信頼性を実現できる。

（実施の形態６）
図７は、実施の形態６にかかる半導体装置を模式的に示す断面図であり、設計耐圧が１０ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。上記の実施の形態１および５に比べて更にスナップバック現象を抑制し且つターンオフ時の残存キャリアの排除機能が低下する現象を抑制して高性能化も図ったＳｉＣ逆導通ＩＧＢＴである。このために本半導体装置では、ｐコレクタ６０２の幅Ｗｐ（ＳｉＣ）を所定の範囲の幅まで大きくし且つＭＯＳＦＥＴ部を微細化して１つのセル内により多くのＭＯＳＦＥＴ部を設けている。所定の範囲の幅の上限は、ＳｉＣ逆導通ＩＧＢＴのドリフト層 の少数キャリアの拡散係数を前記同耐圧のＳｉ半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Ｗｐ(Ｓｉ)を乗じた値であり、下限はＷｐ(Ｓｉ)に[００１８]に前記した係数Ａを乗じた値である。
ここではｐコレクタ６０２の幅Ｗｐ（ＳｉＣ）は１０４μｍに設定し、ＭＯＳＦＥＴ部は耐圧を損ねない範囲で極力微細化してその幅は１６μｍとし、１つのセル内に７つのＭＯＳＦＥＴ部をもうけてある。ｎ^＋短絡部６０３の幅は８μｍであり、セルの両端のｎ^＋短絡部６０３は隣接するセルと２分割されているので、その幅は各々４μｍである。従って、セル幅は１１２μｍである。これらの点を除けば他は実施の形態５と同じ構造である。

ＳｉＣ逆導通ＩＧＢＴの耐圧が高くなるほどｎドリフト層７０５の厚さは厚く不純物濃度は小さくする必要があるのでＲｏｎＳ（ＳｉＣ）は大きくなる。従って、スナップバック電圧Ｖｓｂが高くなる。このため、ｐコレクタ７０２の幅を（１）式を満たす範囲で大きくする方が好ましい。この場合、対応してＭＯＳＦＥＴ部の幅をセルの幅まで大きくすることは定常オン損失が増大するので好ましくない。むしろＭＯＳＦＥＴ部を耐圧を損ねることなく微細化し、セル内により多くのＭＯＳＦＥＴ部を設ける方が定常オン損失を低減し高性能化する点からは好ましい。
しかし、[００２８]に前記したように、Ｗｐ（ＷＢ）の中心付近に対向するＭＯＳＦＥＴ部はＷｐ（ＷＢ）の両端付近に対向するＭＯＳＦＥＴ部に比べて、逆導通ＩＧＢＴがターンオフする際に残存キャリアの排除機能が低下する現象が生じる。この結果、セル内のターンオフ動作が不均一となり、残存キャリアの排除機能が低下した部分に律速されてターンオフ時間が長くなり損失が大きくなったり、極端な場合はその部分に過度の電流集中が生じて素子の損傷を招いてしまう。そこで、本実施の形態では
上限のＷｐ（Ｓｉ）までＷｐ（ＳｉＣ）を増大することはやめ、ターンオフ時のテイル時間が同耐圧・同構成のＳｉ-ＩＧＢＴに比べて大幅に小さくなるようにＷｐ（ＷＢ）を設定した。このために、[００２８]に前記したように、本ＳｉＣ−ＩＧＢＴのドリフト層７０５ の少数キャリアの拡散係数を前記Ｓｉ半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Ｗｐ(Ｓｉ)を乗じた値以下になるように１０４μｍに設定し残存キャリアの排除機能が低下する現象を抑制したものである。
なお、１０ｋＶ級のＳｉ逆導通ＩＧＢＴの場合はスナップ電圧を２０ＶにするためにはＷｐ（Ｓｉ）は２０００μｍ以上にする必要がある。

以下に、本実施の形態５にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は約１１．２ｋＶである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で２．８×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも４．３×１０^−２Ａ／ｃｍ^２以下と良好である。
Ｖｃｅが５Ｖ、 ゲート電極６１２の電圧が２０ＶでのＪｃｅは約１８５Ａ／ｃｍ^２と良好である。また、１０ｋＶ以上の高耐圧にも係わらずスナップ電圧は約３．８Ｖである。直流電源電圧５ｋＶ、電流密度１５０Ａ／ｃｍ通電時のターンオフ時間は、高電流密度であるにも関わらず１．９μｓと良好であり、ターンオフ時の素子の損傷などは生じていない。

本実施の形態６のＳｉＣ逆導通ＩＧＢＴは、実施の形態５と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は０．１Ｖ以下にとどまっており、低耐圧の市販のＳｉＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。

以上のように、本実施の形態６の半導体装置により、スナップ電圧を更に低減でき、残存キャリアの排除機能が低下する現象の抑制により損失もより低減でき、より高性能化を実現できる。

（実施の形態７）
図８は、実施の形態７にかかる半導体装置を模式的に示す断面図であり、設計耐圧が１０ｋＶ級のＳｉＣ逆導通ＩＧＢＴである。前記の実施の形態１に比べて、ｎバッファー層をｐコレクタに接する高濃度で薄い第１バッファー層７０４Ａとｎドリフト層７０５に接する低濃度で厚い第２バッファー層７０４Ｂからなる２層構造にしている点を除けば他の構造と同じである。このような２層構造にすることにより、スナップバック電圧を大きくすることなくターンオフ時間を低減し高性能化できるという特長を発揮するものである。
このような特徴を発揮する上で肝要な構造諸元のみを列記すると次のとうりである。
まずバッファー層の厚さと不純物濃度は、前記のようにビルトイン電圧が印加時には第１バッファー層７０４Ａは完全に空乏化し、第２バッファー層７０４Ｂは一部のみが空乏化する厚さと不純物濃度であることが肝要である。従って、第１バッファー層７０４Ａの不純物濃度と厚さは例えば１．０×１０^１６ｃｍ^−３および０．３μｍ、第２バッファー層７０４Ｂの不純物濃度と厚さは例えば１．１×１０^１５ｃｍ^−３および１．６μｍであってもよい。また、ｐコレクタ領域７０２の不純物濃度と厚さは、例えば、それぞれ３．５×１０^１７ｃｍ^−３および１．５μｍであり、ｎ⁻ドリフト層７０５の不純物濃度および厚さは、例えば、それぞれ４×１０^１４ｃｍ^−３および１００μｍである。更に、ｐコレクタ領域７０２の幅Ｗｐ（ＳｉＣ）は（１）式を満足するように設定した幅であれば、２５μｍであってもよい。ｎ^＋短絡部７０３の幅Ｗｎ（ＳｉＣ）は３μｍであってもよく、セルの幅は２８μｍである。他は実施の形態１と同じである。

上記の構成にすることにより、本ＳｉＣ逆導通ＩＧＢＴに順電圧を印加するとｐボディ７０７とｎ電荷蓄積層７０６間の接合が逆バイアスされドレイン層７０５に拡がる空乏層がほとんどの印加電圧を分担する一方、ｐコレクタ７０２とバッファー層７０４Ａ間の接合のビルトイン電圧により薄い第１バッファー層７０４Ａが完全に空乏化し厚い第２バッファー層７０４Ｂの一部にも空乏層が広がる。この状態でＭＯＳＦＥＴ部に閾値電圧以上のゲート電圧を印加するとＭＯＳＦＥＴ部がオンしてエミッタ電極７１３から電子電流が流れ、その一部は第２バッファー層７０４Ｂの空乏化していない部分を流れｎ^＋短絡部７０３を通ってコレクタ電極７０１に流れこむ。この際、空乏化していない第２バッファー層７０４Ｂ内の横抵抗により電位差が発生し、ｐコレクタ中央部上で最も電位が高くなる。この電位はバッファー層とｐコレクタ７０２間の接合に注目すると順方向の電位なので、更にゲート電圧を高くし流れる電子電流を大きくしてゆくとｐコレクタ中央部付近の電位がついにはビルトイン電圧以上になり第１および第２バッファー層の空乏層が消滅し、ｐコレクタからバッファー層へと正孔の注入が起こり、ｎドレイン７０５とｎ電荷蓄積層７０６およびｐボディ７０７を介してエミッタ電極７１３に至る正孔電流となる。この状態がＳｉＣ逆導通ＩＧＢＴがオン直後の状態である。

この際、ｐコレクタ領域７０２の幅Ｗｐ（ＳｉＣ）を（１）式を満足するように設定しているので、同耐圧・同構成のＳｉ逆導通ＩＧＢＴに比べてスナップバック電圧を大幅に低減できる。また同様にＷｐ（ＳｉＣ）を設定した１層構成のバッファー層を有する同耐圧の実施の形態１のＳｉＣ逆導通ＩＧＢＴに比べても、バッファー層の不純物の濃度を同程度にすれば空乏化していない厚さを大差なくでき、従って横抵抗をほぼ同等にできるのでスナップバック電圧を同等にできる。すなわち、同耐圧・同構成のＳｉ逆導通ＩＧＢＴに比べてスナップバック現象を大幅に抑制でき、同耐圧・同構成のＳｉＣ逆導通ＩＧＢＴに比べた場合はスナップバック現象をほぼ同等に抑制できる。
一方、本実施の形態の場合は、逆導通ＩＧＢＴがオン時にｐコレクタ７０２からの過度の注入をｐコレクタに接する高濃度で薄い第１バッファー層７０４Ａで抑制し適正化できるので、本逆導通ＩＧＢＴをオフさせる際の残留キャリアを同耐圧の実施の形態１のＳｉＣ逆導通ＩＧＢＴに比べて低減できる。その結果ターンオフ時間を短くしスイッチング損失を低減でき高性能化できる。

以下に、本実施の形態７にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は約１１．４ｋＶである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で３．２×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも４．１×１０^−２Ａ／ｃｍ^２以下と良好である。
Ｖｃｅが５Ｖ、 ゲート電極７１２の電圧が２０ＶでのＪｃｅは約９５Ａ／ｃｍ^２と良好である。また、１０ｋＶ以上の高耐圧にも係わらずスナップ電圧は約７．３Ｖである。直流電源電圧５ｋＶ、電流密度５０Ａ／ｃｍ通電時のターンオフ時間は、高電流密度であるにも関わらず約０．９５μｓと良好である。、
本実施の形態７のＳｉＣ逆導通ＩＧＢＴは、実施の形態１と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は０．１Ｖ以下にとどまっており、低耐圧の市販のＳｉＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。

以上のように、本実施の形態７の半導体装置により、同耐圧のＳｉ逆導通ＩＧＢＴに比べスナップバック電圧を大幅に低減でき、また１層構成のバッファー層を有する同耐圧のＳｉＣ逆導通ＩＧＢＴに比べてスナップバック電圧をほぼ同等にでき且つターンオフ時間の低減により損失を低減でき、より高性能化を実現できる。

以上、第１から第７の実施の形態に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値の変更やセル構造の拡張などにより、３ｋＶといった低い耐圧や５０ｋＶといった更に高い耐圧のワイドギャップ半導体逆導通ＩＧＢＴに展開できることは当然である。セル形状も言及したストライブ形状以外にメッシュ形状等の種々の形状が採用できることは当然である。また、言及したプレーナ型ＩＧＢＴ以外にトレンチ型ＩＧＢＴに適用できることも当然である。また、セルの幅やｎ短絡部の幅やｐコレクタの幅および両者の面積比も言及した値以外に逆導通ＩＧＢＴの仕様によって種々の値を採用できることも当然のことである。主に、ｎ短絡部をセルの中心付近のｐボディ下に対向して設けたセル構造について言及したが、ｎ短絡部をセルの片側端部もしくは両端部に設けたセル構造等に応用展開できることも当然である。また、ｎ型逆導通ＳｉＣ−ＩＧＢＴに言及したが、極性の異なるｐ型逆導通ＳｉＣ−ＩＧＢＴにも同様に展開できることは自明である。更に、逆導通ＳｉＣ−ＩＧＢＴについて言及したが、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用いた逆導通ＩＧＢＴにも応用展開できるものである。

本発明は配電系統に直結する高耐圧インバータ等に利用でき、この場合はトランスの大幅な小型化やトランス自体の除去することもでき、システムの大幅な小型軽量化や省エネルギー化・省資源化が可能になる。また、現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。更に、大型ファンやポンプ、圧延機といった産業用機器の制御装置や新幹線および地下鉄といった電鉄車両のインバータ等にも利用できる。

１、１０１，２０１，３０１、４０１、５０１，６０１，７０１ ：コレクタ電極
２、１０２，２０２，３０２、４０２、５０２，６０２，７０２ ：ｐコレクタ
３、１０３，２０３，３０３、４０３、５０３，６０３，７０３ ：ｎ^＋短絡部
４、１０４、３０４、４０４、５０４，６０４，７０４ ：ｎバッファー層
５、１０５，２０５，３０５、４０５、５０５，６０５，７０５ ：ｎ⁻ドリフト層
６、１０６，３０６、４０６、５０６，６０６，７０６ ：ｎ電荷蓄積層
７、１０７，２０７，３０７、４０７、５０７，６０７，７０７ ：ｐボディ領域
８、１０８，２０８，３０８、４０８、５０８，６０８，７０８ ：ｎ^＋エミッタ領域
９、１０９，２０９，３０９、４０９、５０９，６０９，７０９ ：ｐ⁻チャネル領域
１０、１１０，２１０，３１０、４１０、５１０，６１０，７１０：ｐ^＋コンタクト領域
１１，１１１、２１１，３１１、４１１、５１１，６１１，７１１：ゲート酸化膜
１２，１１２，２１２，３１２、４１２、５１２，６１２，７１２：ゲート電極
１３、１１３，２１３，３１３、４１３、５１３，６１３，７１３：エミッタ電極
１４ ：ｐコレクタ接合中央部

Claims (9)

1. 第１導電型の第１半導体層と、
   前記半導体層の裏面に設けられた第２導電型の第１半導体層と、前記第２導電型の第１半導体層を貫通する複数の第１導電型の第１半導体領域とを備え、
   前記第１導電型の第１半導体層のおもて面には、選択的に設けられた複数の第２導電型の第１半導体領域と、
   前記第２導電型の第１半導体領域の各々のおもて面に選択的に設けられた第１導電型の第２半導体領域と、
   前記各々の第２導電型の第１半導体領域と前記第１導電型の第２半導体領域とに接する第１の主電極と、
   前記各々の第２導電型の第１半導体領域の、前記各々の第１導電型の第２半導体領域と前記第１導電型の第１半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
   前記第２導電型の第１半導体層と前記複数の第１導電型の第１半導体領域との裏面に接する第２の主電極とを備えた半導体装置において、
   各半導体層と各半導体領域がワイドギャップ半導体から構成されており
   前記複数の第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)を、
   Ｓｉ半導体で構成した同耐圧でほぼ同じ構成の前記半導体装置の前記距離Ｗｐ(Ｓｉ)を上限とし、
   前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ(ＷＢ)とワイドギャップ半導体装置の特性オン抵抗ＲｏｎＳ(ＷＢ)との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ(Ｓｉ)とＳｉ半導体装置の特性オン抵抗ＲｏｎＳ(Ｓｉ)との積で割算した値に前記短絡部間距離Ｗｐ(Ｓｉ)を乗じた値を下限とする範囲より選択したことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１導電型の第１半導体層と、前記第２導電型の第１半導体層および前記複数の第１導電型の第１半導体領域との間に第１導電型の第２半導体層を設けたことを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、前記Ｗｐ(ＷＢ)の距離を有する第１導電型の第１半導体領域間に存在する各々の第２導電型の第１半導体層に対向して、複数の前記第２導電型の第１半導体領域と第１導電型の第２半導体領域が設けられており、
   前記Ｗｐ(ＷＢ)の上限を、前記ワイドギャップ半導体の少数キャリアの拡散係数を前記Ｓｉ半導体の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Ｗｐ(Ｓｉ)を乗じた値とし、この上限と前記下限との範囲より前記Ｗｐ(ＷＢ)を選択したことを特徴とする半導体装置。
4. 請求項２または３に記載の半導体装置において、第１導電型の第２半導体層が２層構成であり、前記第２導電型の第１半導体層および前記複数の第１導電型の第１半導体領域に接する層は薄く高不純物濃度であり、前記第２導電型の第１半導体層と第１導電型の第２半導体層とで構成するｐｎ接合のビイルトイン電圧で完全に空乏化する厚さと不純物濃度であり、前記第１導電型の第１半導体層に接する層は厚く低不純物濃度であるが、前記ｐｎ接合のビイルトイン電圧で一部のみが空乏化する厚さと不純物濃度であることを特徴とする半導体装置。
5. 請求項１〜４のいずれかに記載の半導体装置において、前記複数の第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)のうち、少なくとも一つの距離Ｗｐ(ＷＢ) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のＷｐ(ＷＢ)を前記範囲内のより小さい値としたことを特徴とする半導体装置。
6. 請求項１〜５のいずかに記載の半導体装置において、半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第１導電型の第１半導体領域の幅Ｗｎ(ＷＢ)と前記第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)との和として定義したとき、これらの比率Ｗｎ(ＷＢ)／Ｗｐ(ＷＢ)が０．０２〜５．０の範囲に存在することを特徴とする半導体装置。
7. 請求項１〜６のいずれかに記載の半導体装置において、前記第１導電型の第１半導体領域と前記第２導電型の第１半導体領域間の内蔵ダイオードをフライホイーリングダイオードとすることを特徴とする半導体装置。
8. 請求項１〜７のいずれかに記載の半導体装置において、前記セルの両端のみに前記第１導電型の第１半導体領域を有し且つそれらの間に前記第２導電型の第１半導体層を有し、更に前記複数の第２導電型の第１半導体領域の数が奇数個であり、奇数個の第２導電型の第１半導体領域群のセンターが、前記第２導電型の第１半導体層のセンターとほぼ対向するように配置されたことを特徴とする半導体装置。
9. 少なくとも初動時には、前記第１の主電極と前記第２の主電極間に順方向電圧を印加し且つ前記制御電極にも低い電圧を印加して順方向バイアス状態にし、前記複数の第１導電型の第１半導体領域を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を４０℃以上に昇温させた後に、前記第２導電型の第１半導体層から前記第１導電型の第１半導体層に少数キャリアが注入されるように前記第１の主電極と前記第２の主電極間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする請求項１〜８のいずれかに記載の半導体装置の動作方法。

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