JP2018098498A - 高性能半導体装置とその設計方法および動作方法 - Google Patents
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Abstract
【課題】逆導通IGBTのターンオン時のスナップバック現象抑制で素子劣化を抑制し、高信頼性の半導体装置、設計方法および動作方法を提供する。
【解決手段】逆導通IGBTをワイドギャップ(WG)半導体で形成し、コレクタ2短絡部間距離Wp(WB)を、WG逆導通IGBTのドリフト層5の少数キャリアの拡散係数をSiで形成した同耐圧・同一構成のSi逆導通IGBTのドリフト層の少数キャリアの拡散係数で割った値の平方根に、Si逆導通IGBTのコレクタ短絡部間距離Wp(Si)を乗じた値を上限とし、AxWp(Si)を下限とする範囲に設定したWG半導体逆導通IGBT構造とする。AはWG半導体のpn接合のビルトイン電圧Vbi(WB)とWG半導体装置の特性オン抵抗RonS(WB)との積を、前記Siのpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値とする。
【選択図】図1
【解決手段】逆導通IGBTをワイドギャップ(WG)半導体で形成し、コレクタ2短絡部間距離Wp(WB)を、WG逆導通IGBTのドリフト層5の少数キャリアの拡散係数をSiで形成した同耐圧・同一構成のSi逆導通IGBTのドリフト層の少数キャリアの拡散係数で割った値の平方根に、Si逆導通IGBTのコレクタ短絡部間距離Wp(Si)を乗じた値を上限とし、AxWp(Si)を下限とする範囲に設定したWG半導体逆導通IGBT構造とする。AはWG半導体のpn接合のビルトイン電圧Vbi(WB)とWG半導体装置の特性オン抵抗RonS(WB)との積を、前記Siのpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値とする。
【選択図】図1
Description
本発明は、半導体装置に係わり、特に高性能の逆導通IGBTとその設計方法および動作方法に関する。
現在、高耐圧の大電力および中電力用途ではもっぱらシリコン(Si)を材料としたSi−IGBTが主要半導体装置として種々の応用分野で多用されており、6kV級まで製品が供給されている。近年これらのSi−IGBTのターンオフ速度を短くし損失を低減するために様々な工夫がこらされている。その代表的な例として、図9に示す従来例1や図10に示す従来例2のSi逆導通IGBTが開発され、各々非特許文献1や2に開示されている。
従来例1の短絡コレクタSi−IGBTではn−ドリフト層がpコレクタ層に設けたn+短絡部によりコレクタ電極に短絡されており、ターンオフ時にn−ドリフト層内に残存するキャリアをこのn+短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。
従来例2のSi逆導通IGBTは、逆導通Si−IGBT領域とパイロットIGBT領域とから構成されている。Si逆導通IGBT領域には従来例1と同様にnドリフト層がpコレクタ層に設けたn+短絡部によりコレクタ電極に短絡されており、ターンオフ時にnドリフト層内に残存するキャリアをこのn+短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットIGBT領域のコレクタの幅は逆導通IGBT領域のコレクタの幅よりも大幅に大きくし、パイロットIGBT領域が逆導通IGBT領域に先駆けてオンするようにしている。
なお、これらの開示されているIGBTはnドリフト層がn+短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通IGBTと総称されている。それ故、以下ではいづれも逆導通IGBTと呼ぶ。
従来例2のSi逆導通IGBTは、逆導通Si−IGBT領域とパイロットIGBT領域とから構成されている。Si逆導通IGBT領域には従来例1と同様にnドリフト層がpコレクタ層に設けたn+短絡部によりコレクタ電極に短絡されており、ターンオフ時にnドリフト層内に残存するキャリアをこのn+短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットIGBT領域のコレクタの幅は逆導通IGBT領域のコレクタの幅よりも大幅に大きくし、パイロットIGBT領域が逆導通IGBT領域に先駆けてオンするようにしている。
なお、これらの開示されているIGBTはnドリフト層がn+短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通IGBTと総称されている。それ故、以下ではいづれも逆導通IGBTと呼ぶ。
ハジメ・アキヤマ (Hajime AKIYAMA)、他5名、イヘクト オブ ショーテドコレクタ オン キャラクタリスティックス オブ IGBTS (EFECTS OF SHORTED COLLECTOR ON CHARACTERISTICS OF IGBTS)、プロシーディングス オブ ザ セカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ICs (Proceedings of The 2nd International Symposium on Power Semiconductor Devices & ICs),1990年4月、p.131−136
リウタウラス ストラスタ (Litauras Storasta),他2名、ア コンパリソン オブ チャージ ダイナミックス イン ザ レヴァースーコンダクテング RCIGBT アンド バイモード インシュレイテド ゲイト トランジスタ BiGT)(A Comparison of charge dynamics in the Reverse−Conducting RCIGBT and Bi−mode Insulated Gate Transistor BiGT)、プロシーディングス オブ ザ トエンテイセカンド インターナショナル シンポジューム オン パワー セミコンダクタ デバイシズ アンド ICs (Proceedings of The 22nd International Symposium on Power Semiconductor Devices & ICs),2010年6月、p.391−394
ところで、開示されている従来例1および2のSi逆導通IGBTの出力特性、すなわちコレクターエミッタ間電圧(以下、Vceと記す)とコレクターエミッタ間電流(以下、Iceと記す)の間のIce−Vce特性には、オン直前のコレクターエミッタ間電圧がオン直後のコレクターエミッタ間電圧(以下、Von0と記す)よりも大きいというスナップバック現象が発生する。オン直前のコレクターエミッタ間電圧を、従来例1ではknee point voltageと呼び、従来例2ではスナップバック前ピーク電圧と呼んでいるが、以下ではスナップバック電圧と呼び、Vsbと記述する。また、このVsbにおけるコレクターエミッタ間電流をスナップバック電流と呼びIsbと記述する。
ところで、これらの逆導通IGBTはオン直前から直後に推移するまでの時間すなわちターンオン時間が短いので、スナップバック現象が存在するとターンオン時に 急峻な電圧変化(以下dV/dtと表記)や急峻な電流変化(以下dI/dtと表記)を生じる。この結果、回路内に存在する寄生容量により急峻な跳ね上がり電流(C・dv/dt)が、また寄生リアクトルにより急峻な跳ね上がり電圧(L・dI/dt)が生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通IGBTを用いた回路に大きな擾乱を招いてしまい誤動作を起したり、場合によっては素子や回路の破壊に至る。これは極めて深刻な第1の課題である。
また、従来例2のSi逆導通IGBTでは、多数の逆導通IGBTセルから構成される逆導通IGBT領域に隣接してパイロットIGBT領域を設けている。パイロットIGBT領域のpコレクタ幅は逆導通IGBT領域のIGBTセルのpコレクタ幅よりも大幅に大きくすることによりpコレクタ上のバッファー層の横方向抵抗を大きくしており、従ってまず小さいIceでパイロットIGBT領域をオンさせるようにしている。これにより、パイロットIGBT領域のスナップバック現象を抑制している。この結果、まずスナップバック現象が抑制されたパイロットIGBT領域が小さなIceでオンしてより大きなオン電流が流れ、このオン電流が拡がって最隣接の逆導通IGBTセルに流れ込む。最隣接の逆導通IGBTセルのpコレクタは幅が小さいためpコレクタ上のバッファー層の横方向抵抗が小さいが、パイロットIGBTのオン電流の一部が大きな拡がり電流となって流れ込むために、最隣接の逆導通IGBTセルのpコレクタ接合が容易にビルトイン電圧に達してオンする。この結果、オン電流が更に増大し、この最近接の逆導通IGBTセルに隣接する逆導通IGBTセルが同様にオンする。このような動作を繰り返して、パイロットIGBT領域に近接する逆導通IGBTセルから順次オンしてゆき、逆導通Si−IGBT全体がオンするに至る。
しかし、この引例2の場合は全体のIGBTチップ面積に占めるパイロットIGBT領域の面積がかなり大きくなってしまう。例えば、引例2の場合、データから読み取ると、逆導通IGBTセルのpコレクタ幅が180μmであるのに対し、パイロットIGBTのpコレクタ幅を約4倍以上の720μm以上にすることにより、Vsbをビルトイン電圧である0.7V程度にしている。この結果、スナップバック現象は解消されるが、IGBTチップ全体に占める逆導通IGBT領域の面積が少なくなるので、ターンオフ時に残存するキャリアを排除するという本来の逆導通IGBTの機能が大幅に損ねられてしまう。これは歩留まりなどの経済性の点から素子のチップサイズが通常12mmx12mm以下程度に設定されている現状では重要問題であり、解決すべき第2の課題である。
高耐圧の逆導通IGBTの場合は、耐圧が高くなるほどチップ表面の電界を緩和するのにより大きな占有面積が必要となるためIceが流れる活性面積がより少なくなるので、この第2の課題はより深刻になる。
またスナップバック現象に基づく回路動作の擾乱を介して逆導通IGBTが誤動作や部分破壊を起こすといった間接的な半導体装置の問題は、[0006]に記載のように明らかにされている。しかし、スナップバック現象により直接的に半導体本体に及ぼされる損傷に関連する信頼性の問題は明らかにされておらず、引例でも言及されていない。これは重要な第3の課題である。
本発明は、前記の従来技術の課題を解消し、Vsbをより小さくできスナップバック現象を抑制できる高性能逆導通IGBTを提供することを目的にする。また、この発明は、パイロットIGBT領域を設けた逆導通IGBTにおいて、パイロットIGBT領域の専有面積を小さくでき、且つターンオフ時の残存キャリアの排除機能をあまり損ねない高性能逆導通IGBTを提供することを目的にする。更に、この発明はスナップバック現象が直接的な原因となって生じる半導体本体の劣化に起因して信頼性が損ねられるのを抑制し、高い信頼性を達成できる高性能逆導通IGBTとその動作方法を提供することを目的にする。
以下では、理解を容易にするために、nチャネルIGBTを対象にし、各半導体層や半導体領域が機能的にどの層に相当するかを括弧内に付記して説明する。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は、
逆導通IGBT半導体装置であり、その活性領域を構成するセルが、
第1導電型の第1半導体層(ドリフト層)と、
前記半導体層(ドリフト層)の裏面に設けられた第2導電型の第1半導体層(コレクタ層)と、前記第2導電型の第1半導体層(コレクタ層)を貫通する複数の第1導電型の第1半導体領域(短絡部)とを備え、
前記第1導電型の第1半導体層(ドリフト層)のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域(pボディ層)と、
前記第2導電型の第1半導体領域(pボディ層)の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域(エミッタ層)と、
前記各々の第2導電型の第1半導体領域(pボディ層)と前記第1導電型の第2半導体領域(エミッタ層)とに接する第1の主電極(エミッタ電極)と、
前記各々の第2導電型の第1半導体領域(pボディ層)の、前記各々の第1導電型の第2半導体領域(エミッタ層)と前記第1導電型の第1半導体層(ドリフト層)とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層(コレクタ層)と前記複数の第1導電型の第1半導体領域(短絡部)との裏面に接する第2の主電極(コレクタ電極)とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)を、
Si半導体で構成した同耐圧で同じ構成の前記半導体装置の前記短絡部間の距離Wp(Si)を上限とし、前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値に前記短絡部間距離Wp(Si)を乗じた値を下限とする範囲より選択したことを特徴とする。
上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は、
逆導通IGBT半導体装置であり、その活性領域を構成するセルが、
第1導電型の第1半導体層(ドリフト層)と、
前記半導体層(ドリフト層)の裏面に設けられた第2導電型の第1半導体層(コレクタ層)と、前記第2導電型の第1半導体層(コレクタ層)を貫通する複数の第1導電型の第1半導体領域(短絡部)とを備え、
前記第1導電型の第1半導体層(ドリフト層)のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域(pボディ層)と、
前記第2導電型の第1半導体領域(pボディ層)の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域(エミッタ層)と、
前記各々の第2導電型の第1半導体領域(pボディ層)と前記第1導電型の第2半導体領域(エミッタ層)とに接する第1の主電極(エミッタ電極)と、
前記各々の第2導電型の第1半導体領域(pボディ層)の、前記各々の第1導電型の第2半導体領域(エミッタ層)と前記第1導電型の第1半導体層(ドリフト層)とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第2導電型の第1半導体層(コレクタ層)と前記複数の第1導電型の第1半導体領域(短絡部)との裏面に接する第2の主電極(コレクタ電極)とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)を、
Si半導体で構成した同耐圧で同じ構成の前記半導体装置の前記短絡部間の距離Wp(Si)を上限とし、前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSi半導体装置の特性オン抵抗RonS(Si)との積で割算した値に前記短絡部間距離Wp(Si)を乗じた値を下限とする範囲より選択したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記第1導電型の第1半導体層(ドリフト層)と、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)との間に第1導電型の第2半導体層(バッファー層)を設けたことを特徴とする。
前記第1導電型の第1半導体層(ドリフト層)と、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)との間に第1導電型の第2半導体層(バッファー層)を設けたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記Wp(WB)の距離を有する第1導電型の第1半導体領域(短絡部)間に存在する各々の第2導電型の第1半導体層(コレクタ層)に対向して、其々複数の前記第2導電型の第1半導体領域(pボディ層)と第1導電型の第2半導体領域(エミッタ層)が設けられており、前記Wp(WB)の上限を、前記ワイドギャップ半導体の第1導電型の第1半導体層(ドリフト層 )の少数キャリアの拡散係数を前記Si半導体の少数キャリアの拡散係数で割った値の平方根に前記Si半導体装置の短絡部間距離Wp(Si)を乗じた値とし、この上限と前記下限との範囲より前記Wp(WB)を選択したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)のうち、少なくとも一つの距離Wp(WB) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のWp(WB)を前記範囲内のより小さい値としたことを特徴とする。
前記Wp(WB)の距離を有する第1導電型の第1半導体領域(短絡部)間に存在する各々の第2導電型の第1半導体層(コレクタ層)に対向して、其々複数の前記第2導電型の第1半導体領域(pボディ層)と第1導電型の第2半導体領域(エミッタ層)が設けられており、前記Wp(WB)の上限を、前記ワイドギャップ半導体の第1導電型の第1半導体層(ドリフト層 )の少数キャリアの拡散係数を前記Si半導体の少数キャリアの拡散係数で割った値の平方根に前記Si半導体装置の短絡部間距離Wp(Si)を乗じた値とし、この上限と前記下限との範囲より前記Wp(WB)を選択したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wp(WB)のうち、少なくとも一つの距離Wp(WB) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のWp(WB)を前記範囲内のより小さい値としたことを特徴とする。
また、この発明に半導体装置は、上述した発明において、
第1導電型の第2半導体層(バッファー層)が2層構成であり、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)に接する層は薄く高不純物濃度であり、前記第1導電型の第1半導体層(ドリフト層 )に接する層は厚く低不純物濃度であることを特徴とする半導体装置。
更にまた、この発明にかかる半導体装置は、上述した発明において、
半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第1導電型の第1半導体領域の幅Wn(WB)と前記第1導電型の第1半導体領域間の距離Wp(WB)との和として定義したとき、 これらの比率Wn(WB)/Wp(WB)を、0.02〜5.0にしたことを特徴とする。
第1導電型の第2半導体層(バッファー層)が2層構成であり、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)に接する層は薄く高不純物濃度であり、前記第1導電型の第1半導体層(ドリフト層 )に接する層は厚く低不純物濃度であることを特徴とする半導体装置。
更にまた、この発明にかかる半導体装置は、上述した発明において、
半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第1導電型の第1半導体領域の幅Wn(WB)と前記第1導電型の第1半導体領域間の距離Wp(WB)との和として定義したとき、 これらの比率Wn(WB)/Wp(WB)を、0.02〜5.0にしたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、
前記セルの両端のみに前記第1導電型の第1半導体領域(短絡部)を有し且つそれらの間に前記第2導電型の第1半導体層(pコレクタ)を有し、更に前記複数の第2導電型の第1半導体領域(pボディ)の数が奇数個であり、奇数個の第2導電型の第1半導体領域(pボディ)群のセンターが、前記第2導電型の第1半導体層(pコレクタ)のセンターとほぼ対向するように配置されたことを特徴とする。
前記セルの両端のみに前記第1導電型の第1半導体領域(短絡部)を有し且つそれらの間に前記第2導電型の第1半導体層(pコレクタ)を有し、更に前記複数の第2導電型の第1半導体領域(pボディ)の数が奇数個であり、奇数個の第2導電型の第1半導体領域(pボディ)群のセンターが、前記第2導電型の第1半導体層(pコレクタ)のセンターとほぼ対向するように配置されたことを特徴とする。
また、この発明にかかる逆導通IGBT半導体装置の設計方法は、
この逆導通IGBT半導体装置の活性領域を構成するセルが、第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の裏面に設けられた第1導電型の第2半導体層と、前記第1導電型の第2半導体層の裏面に設けられた第2導電型の第1半導体層を備え、更に前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極とからなるMOSFET構成部を備え、
更に前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えたセルであり、
このセルの各半導体層と各半導体領域がワイドギャップ半導体から形成されている逆導通IGBT半導体装置の設計方法において、
前記ワイドギャップ半導体逆導通IGBT半導体装置の前記複数の第1導電型の第1半導体領域間の距離をWp(WB)、pn接合のビルトイン電圧をVbi(WB)、特性オン抵抗をRonS(WB)、前記第1導電型の第2半導体層の抵抗率をρb(WB)とし、
前記ワイドギャップ半導体逆導通IGBT半導体装置と、同耐圧で且つ断面形状は同じであり更に前記第1導電型の第1半導体領域の不純物濃度と幅も同じであるが同耐圧を実現するためにSi材料特有の物性を考慮して必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているSi逆導通IGBT構造の半導体装置において、前記複数の第1導電型の第1半導体領域間の距離をWp(Si)、pn接合のビルトイン電圧をVbi(Si)、特性オン抵抗をRonS(Si)、第1導電型の第2半導体層の抵抗率をρb(Si)とし、
前記第1導電型の第1半導体領域間の距離Wp(WB)に対応する距離Wp(Si)を、前記Vbi(Si)の4倍の値をスナップバック電流密度Jsb(Si)と前記抵抗率ρb(Si)の積で割算した値としたとき、
前記Wp(WB)の上限を、前記ワイドギャップ半導体逆導通IGBT半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数を前記Si逆導通半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数で割った値の平方根に前記Wp(Si)を乗じた値とし、
前記Wp(WB)の下限を、前記Vbi(WB)と前記RonS(WB)との積を、前記Vbi(Si)と前記RonS(Si)との積で割算した値に前記Wp(Si)を乗じた値とし
前記Wp(WB)を、前記上限と前記下限との範囲に設定することを特徴とする。
また、この発明にかかる半導体装置の動作方法は、上述した発明において
前記第1の主電極(エミッタ電極)と前記第2の主電極(コレクタ電極)間に順方向電圧を印加し且つ前記制御電極にも電圧を印加して順方向バイアス状態にし、前記複数の第1導電型の第1半導体領域(短絡部)を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を40℃以上に昇温させた後に前記第2導電型の第1半導体層(コレクタ層)から前記第1導電型の第1半導体層(ドリフト層)に少数キャリアが注入され半導体装置をオンさせるように、前記第1の主電極(エミッタ電極)と前記第2の主電極(コレクタ電極)間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする。
この逆導通IGBT半導体装置の活性領域を構成するセルが、第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の裏面に設けられた第1導電型の第2半導体層と、前記第1導電型の第2半導体層の裏面に設けられた第2導電型の第1半導体層を備え、更に前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極とからなるMOSFET構成部を備え、
更に前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えたセルであり、
このセルの各半導体層と各半導体領域がワイドギャップ半導体から形成されている逆導通IGBT半導体装置の設計方法において、
前記ワイドギャップ半導体逆導通IGBT半導体装置の前記複数の第1導電型の第1半導体領域間の距離をWp(WB)、pn接合のビルトイン電圧をVbi(WB)、特性オン抵抗をRonS(WB)、前記第1導電型の第2半導体層の抵抗率をρb(WB)とし、
前記ワイドギャップ半導体逆導通IGBT半導体装置と、同耐圧で且つ断面形状は同じであり更に前記第1導電型の第1半導体領域の不純物濃度と幅も同じであるが同耐圧を実現するためにSi材料特有の物性を考慮して必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているSi逆導通IGBT構造の半導体装置において、前記複数の第1導電型の第1半導体領域間の距離をWp(Si)、pn接合のビルトイン電圧をVbi(Si)、特性オン抵抗をRonS(Si)、第1導電型の第2半導体層の抵抗率をρb(Si)とし、
前記第1導電型の第1半導体領域間の距離Wp(WB)に対応する距離Wp(Si)を、前記Vbi(Si)の4倍の値をスナップバック電流密度Jsb(Si)と前記抵抗率ρb(Si)の積で割算した値としたとき、
前記Wp(WB)の上限を、前記ワイドギャップ半導体逆導通IGBT半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数を前記Si逆導通半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数で割った値の平方根に前記Wp(Si)を乗じた値とし、
前記Wp(WB)の下限を、前記Vbi(WB)と前記RonS(WB)との積を、前記Vbi(Si)と前記RonS(Si)との積で割算した値に前記Wp(Si)を乗じた値とし
前記Wp(WB)を、前記上限と前記下限との範囲に設定することを特徴とする。
また、この発明にかかる半導体装置の動作方法は、上述した発明において
前記第1の主電極(エミッタ電極)と前記第2の主電極(コレクタ電極)間に順方向電圧を印加し且つ前記制御電極にも電圧を印加して順方向バイアス状態にし、前記複数の第1導電型の第1半導体領域(短絡部)を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を40℃以上に昇温させた後に前記第2導電型の第1半導体層(コレクタ層)から前記第1導電型の第1半導体層(ドリフト層)に少数キャリアが注入され半導体装置をオンさせるように、前記第1の主電極(エミッタ電極)と前記第2の主電極(コレクタ電極)間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする。
この発明によれば、各半導体層と各半導体領域をワイドギャップ半導体で構成し、前記短絡部間の距離Wp(WB)を(1)式に示すように、その上限をSi半導体で構成した同耐圧で同構成の半導体装置の短絡部間距離Wp(Si)とし、その下限を新しく発見した下限、すなわちAxWp(Si)とするようにし、これらの上限と下限の間の値になるように設定する。
ここで新しく発見した係数Aは(2)式に示すが、前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップユニポーラ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSiユニポーラ半導体装置の特性オン抵抗RonS(Si)との積で割算したものである。
この係数Aは1よりも大幅に小さい値である。
ここで新しく発見した係数Aは(2)式に示すが、前記ワイドギャップ半導体のpn接合のビルトイン電圧Vbi(WB)とワイドギャップユニポーラ半導体装置の特性オン抵抗RonS(WB)との積を、前記Si半導体装置のpn接合のビルトイン電圧Vbi(Si)とSiユニポーラ半導体装置の特性オン抵抗RonS(Si)との積で割算したものである。
この係数Aは1よりも大幅に小さい値である。
なお、ここで「Si半導体で構成した同耐圧で同構成の半導体装置」とは、「ワイドギャップ半導体逆導通IGBTと断面形状は同じであり且つn+短絡部の不純物濃度と幅も同じであるが、同耐圧を実現するためにSi材料特有の物性を考慮して、必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているSi逆導通IGBT構造の半導体装置」を意味する。
このように逆導通ワイドギャップ半導体IGBTの短絡部間の距離Wp(WB)を設定することにより、引例と同耐圧で同構成のSi逆導通IGBTに比べてWpを小さくしているにもかかわらずスナップバック現象を抑制でき、且つ高速化とスイッチング損失の大幅低減による高性能化も達成でき、第1の課題を解決できるものである。
以下に、その理由を新しく発見した係数Aの導出とあわせて、図1を参照しながら説明する。
図1はn型逆導通IGBTの断面図の一部を示す。以下のように構成されている。
逆導通IGBTのコレクタ電極1に接する裏面には、pコレクタ領域2とn+短絡部3とが交互に設けられ、これらの領域2と3のおもて面には、nバッファー層4が設けられている。nバッファー層4の表面には、n−ドリフト層5が、またその表面には、n型半導体層(電荷蓄積層)6を設けている。n電荷蓄積層6の表面層には、pボディ領域(第1半導体領域)7が選択的に複数設けられ、その表面層には、n+エミッタ領域(第2半導体領域)8およびp−低濃度チャネル領域9やp+コンタク領域10が選択的に設けられている。p−低濃度チャネル領域9の表面には、ゲート絶縁膜11を介してゲート電極(制御電極)12が設けられている。エミッタ電極(入力電極)13は、n+エミッタ領域8に接するとともにp+コンタクト層10を介してpボディ領域7にも接する。また、エミッタ電極13はゲート電極12から絶縁されている。
図1はn型逆導通IGBTの断面図の一部を示す。以下のように構成されている。
逆導通IGBTのコレクタ電極1に接する裏面には、pコレクタ領域2とn+短絡部3とが交互に設けられ、これらの領域2と3のおもて面には、nバッファー層4が設けられている。nバッファー層4の表面には、n−ドリフト層5が、またその表面には、n型半導体層(電荷蓄積層)6を設けている。n電荷蓄積層6の表面層には、pボディ領域(第1半導体領域)7が選択的に複数設けられ、その表面層には、n+エミッタ領域(第2半導体領域)8およびp−低濃度チャネル領域9やp+コンタク領域10が選択的に設けられている。p−低濃度チャネル領域9の表面には、ゲート絶縁膜11を介してゲート電極(制御電極)12が設けられている。エミッタ電極(入力電極)13は、n+エミッタ領域8に接するとともにp+コンタクト層10を介してpボディ領域7にも接する。また、エミッタ電極13はゲート電極12から絶縁されている。
まず、この逆導通IGBTを用いてスナップバック現象の発生メカニズムを説明する。
逆導通Si−IGBTのMOSゲート電極12にしきい値以上のゲート電圧を印加しコレクタ電極1とエミッタ電極13の間にも順方向電圧Vceを印加し上昇してゆくと、まずMOSFET部が動作し、エミッタ電極13からn+エミッタ領域8、p−低濃度チャネル領域9、n電荷蓄積層6、n−ドリフト層5、nバッファー層4、n+短絡部3を順次介してコレクタ電極1に電子電流が流れる。図中にはこの電子電流の流路の例を図式的にa、b、cの点線で示してある。この電流の一部cはコレクタ接合上のバッファー層4を横方向に流れn+短絡部3を介してコレクタ電極1に流れるが、この横方向の電子電流によりpコレクタ接合中央部14とコレクタ電極1の間に電位差を生じ、この電位差がコレクタ接合のビルトイン電圧Vbi(Siの場合は約0.7V)を超えるとpコレクタ2からnバッファー層4ついでnドリフト層5に正孔の注入が生じ実線の矢印で示した正孔電流dが流れ、IGBT部がオンする。この際、pコレクタ層2の幅が小さい場合は横方向抵抗が小さいので、横方向電流による電位差をビルトイン電圧Vbi以上にするためには大きな電流が必要となり、この結果n−ドリフト層での電圧降下とMOSFET部での電圧降下が大きくなりVsbが大きくなってしまう。しかし、一旦IGBT部がオンするとpコレクタ2から注入された正孔によりn−ドリフト層5に伝導度変調が生じn−ドリフト層の内部抵抗が激減するので、オン後のVceは大幅に低くなる。このためスナップバック現象が生じてしまうのである。
逆導通Si−IGBTのMOSゲート電極12にしきい値以上のゲート電圧を印加しコレクタ電極1とエミッタ電極13の間にも順方向電圧Vceを印加し上昇してゆくと、まずMOSFET部が動作し、エミッタ電極13からn+エミッタ領域8、p−低濃度チャネル領域9、n電荷蓄積層6、n−ドリフト層5、nバッファー層4、n+短絡部3を順次介してコレクタ電極1に電子電流が流れる。図中にはこの電子電流の流路の例を図式的にa、b、cの点線で示してある。この電流の一部cはコレクタ接合上のバッファー層4を横方向に流れn+短絡部3を介してコレクタ電極1に流れるが、この横方向の電子電流によりpコレクタ接合中央部14とコレクタ電極1の間に電位差を生じ、この電位差がコレクタ接合のビルトイン電圧Vbi(Siの場合は約0.7V)を超えるとpコレクタ2からnバッファー層4ついでnドリフト層5に正孔の注入が生じ実線の矢印で示した正孔電流dが流れ、IGBT部がオンする。この際、pコレクタ層2の幅が小さい場合は横方向抵抗が小さいので、横方向電流による電位差をビルトイン電圧Vbi以上にするためには大きな電流が必要となり、この結果n−ドリフト層での電圧降下とMOSFET部での電圧降下が大きくなりVsbが大きくなってしまう。しかし、一旦IGBT部がオンするとpコレクタ2から注入された正孔によりn−ドリフト層5に伝導度変調が生じn−ドリフト層の内部抵抗が激減するので、オン後のVceは大幅に低くなる。このためスナップバック現象が生じてしまうのである。
次に新しく発見した係数Aをどのようにして導き出したのか説明する。
まず、上記のスナップバック現象の発生のメカニズムの考察から、Si逆導通IGBTのコレクタから正孔の注入が生じる時のVbi(Si)は下式2項目のように表せ、3項目のように変換できる。
ここで、Rb(Si)とρb(Si)は各々Si逆導通IGBTのバッファー層の抵抗と抵抗率を、Jsb(Si)はスナップバック電流密度を示す。
これよりWp(Si)は近似的に(3)式で示すことができる。
同様に、同じ構成のワイドギャップ半導体逆導通IGBTにおいてコレクタからの正孔の注入が生じる条件は
ここで、ρb(WB)はワイドギャップ半導体逆導通IGBTのバッファー層の抵抗率を、Jsb(WB)はスナップバック電流密度を示す。
まず、上記のスナップバック現象の発生のメカニズムの考察から、Si逆導通IGBTのコレクタから正孔の注入が生じる時のVbi(Si)は下式2項目のように表せ、3項目のように変換できる。
ここで、Rb(Si)とρb(Si)は各々Si逆導通IGBTのバッファー層の抵抗と抵抗率を、Jsb(Si)はスナップバック電流密度を示す。
これよりWp(Si)は近似的に(3)式で示すことができる。
同様に、同じ構成のワイドギャップ半導体逆導通IGBTにおいてコレクタからの正孔の注入が生じる条件は
ここで、ρb(WB)はワイドギャップ半導体逆導通IGBTのバッファー層の抵抗率を、Jsb(WB)はスナップバック電流密度を示す。
ところで、高耐圧IGBTで定状オン損失とターンオフ損失をバランスよく低減し適正化するには、コレクタからの正孔の適正な注入を行う必要がある。この適正な正孔注入を行うためのnバッファー層4のρbは半導体材料にあまり依存しないでほぼ一義的に定めることができるので、ほぼ ρb(Si)=ρb(WB) となる。従って、(3)と(4)式から(5)式を導くことができる。
ところで、高耐圧IGBTの場合はオンする直前はドリフト層が伝導度変調されていないので、MOSFET部のチャネル抵抗での電圧ドロップVchやコレクタのビイルトイン電圧Vbiに比べてドリフト層の電圧ドロップVdriftがはるかに大きい。従って、
逆導通IGBTのオン直前のVceがVsbであり、IceがIsbであるので、
(5)式に(6)式より求めたJsbを代入すると、
従って、同耐圧のワイドギャップ半導体逆導通IGBTとSi逆導通IGBTとで、前者のVsbを後者のVsbと同等以下にするための短絡部間距離Wp(WB)とWp(Si)との間の関係は、Vsb(WB)=Vsb(Si)とすることにより(7)式となる。
このようにして、(2)式の係数Aを導くことができる。
逆導通IGBTのオン直前のVceがVsbであり、IceがIsbであるので、
(5)式に(6)式より求めたJsbを代入すると、
従って、同耐圧のワイドギャップ半導体逆導通IGBTとSi逆導通IGBTとで、前者のVsbを後者のVsbと同等以下にするための短絡部間距離Wp(WB)とWp(Si)との間の関係は、Vsb(WB)=Vsb(Si)とすることにより(7)式となる。
このようにして、(2)式の係数Aを導くことができる。
次にWp(WB)を(1)式に示すように設定することにより第1の課題を解決できる理由を説明する。
(7)式より、Si逆導通IGBTに比べてワイドギャップ半導体逆導通IGBTは、Vsb(WB)≦Vsb(Si)とするための短絡部間距離Wp(WB)を大幅に低減でき効果が甚大であることが判る。例えば、ワイドギャップ半導体の一種である炭化ケイ素(以下、SiCと記す)半導体で構成したSiC逆導通IGBTの場合は、理論的にはRonS(SiC)がRonS(Si)の約1/1000、Vbi(SiC)がVbi(Si)の約4倍なので、(7)式よりWp(SiC)がWp(Si)の約1/250となる。従って、Wp(SiC)をWp(Si)の約1/250まで大幅に低減しても、同程度のVsbにでき効果が甚大である。典型的な高耐圧Si逆導通IGBTのケースとして、前記の非特許文献2に開示されている3.3kV級の高耐圧Si逆導通IGBTのケースについて試算してみると、Wp(Si)は(3)式から175μmと算出でき、従ってSiC逆導通IGBTのVsbを同耐圧のSi逆導通IGBTよりも抑制できる範囲は(1)式から、次のようになる。
175μm > Wp(SiC)>0.7μm
従って、同耐圧で同じチップサイズの場合、Wp(SiC)を0.7μmを超えるが175μmのWp(Si)以上にはならない範囲で選択すればスナップバック現象をSi逆導通IGBTよりも抑制することができる。この結果からWp(SiC)は下限値に対して大幅に増大できる余地があることが判る。そこでWp(SiC)を下限値に対して増大すると、上記のpコレクタ上の横方向抵抗が増大できるので更に大幅にIsbを小さくすることができ、Vsbを更に大幅に小さくできる。これはスナップバック現象を更に大幅に抑制できることを意味するものである。
(7)式より、Si逆導通IGBTに比べてワイドギャップ半導体逆導通IGBTは、Vsb(WB)≦Vsb(Si)とするための短絡部間距離Wp(WB)を大幅に低減でき効果が甚大であることが判る。例えば、ワイドギャップ半導体の一種である炭化ケイ素(以下、SiCと記す)半導体で構成したSiC逆導通IGBTの場合は、理論的にはRonS(SiC)がRonS(Si)の約1/1000、Vbi(SiC)がVbi(Si)の約4倍なので、(7)式よりWp(SiC)がWp(Si)の約1/250となる。従って、Wp(SiC)をWp(Si)の約1/250まで大幅に低減しても、同程度のVsbにでき効果が甚大である。典型的な高耐圧Si逆導通IGBTのケースとして、前記の非特許文献2に開示されている3.3kV級の高耐圧Si逆導通IGBTのケースについて試算してみると、Wp(Si)は(3)式から175μmと算出でき、従ってSiC逆導通IGBTのVsbを同耐圧のSi逆導通IGBTよりも抑制できる範囲は(1)式から、次のようになる。
175μm > Wp(SiC)>0.7μm
従って、同耐圧で同じチップサイズの場合、Wp(SiC)を0.7μmを超えるが175μmのWp(Si)以上にはならない範囲で選択すればスナップバック現象をSi逆導通IGBTよりも抑制することができる。この結果からWp(SiC)は下限値に対して大幅に増大できる余地があることが判る。そこでWp(SiC)を下限値に対して増大すると、上記のpコレクタ上の横方向抵抗が増大できるので更に大幅にIsbを小さくすることができ、Vsbを更に大幅に小さくできる。これはスナップバック現象を更に大幅に抑制できることを意味するものである。
また、同耐圧で同じチップサイズの場合、Wp(WB)を上記の範囲内でWp(Si)よりも小さく設定することにより上記のようにスナップバック現象を抑制する一方、その小さくした分の一部で短絡領域のみの面積を増やしたり、セル数を増やしたりすることができ、いづれの場合もn+短絡部のトータル面積を大幅に増加できる。この結果、逆導通IGBTのターンオフ時の残存キャリアの排除機能を大幅に増大できるので、ターンオフ時間を低減させ逆導通IGBTを高速化することができるとともにスイッチング損失も低減でき、ワイドギャップ半導体逆導通IGBTをより高性能化できる。
更に、n+短絡部のトータル面積を大幅に増加できるので、本逆導通IGBTを用いてインバータを構成した場合、エミッタ電極13、pボディ領域7、n電荷蓄積層6、n−ドリフト層5、nバッファー層4、n+短絡部3、コレクタ電極1で形成されるフライホーリングダイオードのn+短絡部3における電流集中を大幅に抑制でき、フライホーリングダイオード通電時の損失を大幅に低減できワイドギャップ半導体逆導通IGBTを更により高性能化できる。
更に、n+短絡部のトータル面積を大幅に増加できるので、本逆導通IGBTを用いてインバータを構成した場合、エミッタ電極13、pボディ領域7、n電荷蓄積層6、n−ドリフト層5、nバッファー層4、n+短絡部3、コレクタ電極1で形成されるフライホーリングダイオードのn+短絡部3における電流集中を大幅に抑制でき、フライホーリングダイオード通電時の損失を大幅に低減できワイドギャップ半導体逆導通IGBTを更により高性能化できる。
また、微細化技術を駆使してMOSFET幅を大幅に縮小し、[0027]において設定したWp(WB)を有するセル内に複数のMOSFET部を有するセル構造にした場合、Wp(WB)を大きくしてMOSFET部の数を増加するほど逆導通IGBTの定常オン損失を低減でき高性能化できる。しかし、この構造のセルの場合、Wp(WB)の中心付近に対向するMOSFET部はWp(WB)の両端付近に対向するMOSFET部に比べて、逆導通IGBTがターンオフする際に残存キャリアの排除機能が低下する現象が生じる。この結果、セル内のターンオフ動作が不均一となり、残存キャリアの排除機能が低下した部分に律速されてターンオフ時間が長くなり損失が大きくなったり、極端な場合はその部分に過度の電流集中が生じて素子の損傷を招いてしまう。Wp(WB)を大きくするとこの現象が顕著になる。そこで、本発明者はこの現象に注目してWp(WB)の上限を検討した結果、(8)式の係数Bを用いてBWp(Si)以下にすることによりこの現象を抑制できることを新しく見出した。
ここで、Dh(Si)とDh(WB)はSiおよびワイドギャップIGBTのnドリフト層もしくはnバッファー層の少数キャリアの拡散係数、すなわち正孔の拡散係数である。
従って、Wp(WB)は下式の範囲に設定するのがより好ましい。
BWp(Si)> Wp(WB) > AWp(Si) (9)
例えば、前記の非特許文献2に開示されている3.3kV級の高耐圧Si逆導通IGBTを想定して試算してみると、Bは約0.55となるのでWp(SiC)はより好ましくは次のようになる。
96μm > Wp(SiC)>0.7μm
以上のように、Wp(WB)をWp(Si)とAWp(Si)の間の範囲内に設定することによりスナップバック現象を抑制でき且つ逆導通IGBTをより高性能化できるので、第1の課題を解決できる。また、セル内のMOSFET部を複数にしWpを大きくする場合は、Wp(WB)をBWp(Si)よりも小さい範囲内に設定することにより、スナップバック現象の抑制に加えてセル内のターンオフ動作の過度の不均一を抑制でき更により高性能化できるので、第1の課題を更に効果的に解決できる。
なお当然ながら、ワイドギャップ半導体で構成していることに起因して同耐圧のままで損失を低減できるという公知の効果も享受できるものである。
ここで、Dh(Si)とDh(WB)はSiおよびワイドギャップIGBTのnドリフト層もしくはnバッファー層の少数キャリアの拡散係数、すなわち正孔の拡散係数である。
従って、Wp(WB)は下式の範囲に設定するのがより好ましい。
BWp(Si)> Wp(WB) > AWp(Si) (9)
例えば、前記の非特許文献2に開示されている3.3kV級の高耐圧Si逆導通IGBTを想定して試算してみると、Bは約0.55となるのでWp(SiC)はより好ましくは次のようになる。
96μm > Wp(SiC)>0.7μm
以上のように、Wp(WB)をWp(Si)とAWp(Si)の間の範囲内に設定することによりスナップバック現象を抑制でき且つ逆導通IGBTをより高性能化できるので、第1の課題を解決できる。また、セル内のMOSFET部を複数にしWpを大きくする場合は、Wp(WB)をBWp(Si)よりも小さい範囲内に設定することにより、スナップバック現象の抑制に加えてセル内のターンオフ動作の過度の不均一を抑制でき更により高性能化できるので、第1の課題を更に効果的に解決できる。
なお当然ながら、ワイドギャップ半導体で構成していることに起因して同耐圧のままで損失を低減できるという公知の効果も享受できるものである。
また、この発明によれば、第1導電型の第2半導体層(バッファー層)が2層構成であり、前記第2導電型の第1半導体層(コレクタ層)および前記複数の第1導電型の第1半導体領域(短絡部)に接する第1バッファー層は薄く高不純物濃度としているので、コレクタ層からバッファー層やドリフト層への過度の正孔の注入を抑制できるためターンオフ時間を短くして損失を低減でき高性能化できるとともに、第1導電型の第1半導体層(ドリフト層 )に接する第2バッファー層は厚いが低不純物濃度としているためスナップバック電圧印加時の横抵抗を大きくできスナップバック現象を抑制できるので、更に一層効果的に第1の課題を達成できる。
但しこの場合、前記第2導電型の第1半導体層(コレクタ層)と第1導電型の第2半導体層(バッファー層)とで構成するpn接合のビルトイン電圧Vbiで第1バッファー層は完全に空乏化し、第2バッファー層は一部のみが空乏化するような厚さと不純物濃度に設定することが肝要である。
但しこの場合、前記第2導電型の第1半導体層(コレクタ層)と第1導電型の第2半導体層(バッファー層)とで構成するpn接合のビルトイン電圧Vbiで第1バッファー層は完全に空乏化し、第2バッファー層は一部のみが空乏化するような厚さと不純物濃度に設定することが肝要である。
またこの発明によれば、上記構成により、前記複数の第1導電型の第1半導体領域(短絡部)間の距離Wpのうち、少なくとも一つの距離Wpを(1)式の上限に近づけた値、例えば前記(1)式の範囲の上限以下で下限の数倍以上のかなり大きな値とし、それ以外のWpを前記(1)式の範囲の下限に近づけたより小さい値としている。この短絡部間距離を上限に近づけた部分はパイロットIGBT領域として十分機能させることができる。従って、Si逆導通IGBTに比べてワイドギャップ半導体逆導通IGBTはパイロットIGBT領域の専有面積をはるかに小さく抑えることできる。このため、同耐圧で同じチップサイズの場合、パイロットIGBT領域以外の逆導通IGBT領域の面積を増やすことができ、その結果パイロットIGBT領域を導入してスナップバック現象を抑制したにもかかわらず、ターンオフ時に残存するキャリアを排除するという逆導通IGBT本来の機能の低下を防止でき、逆に増大も可能であり第2の課題を解決できる。これは歩留まりなどの経済性の点からワイドギャップ半導体素子のチップサイズが10mmx10mm以下、一般的には5mmx5mm程度以下に制約されている現状では、逆導通IGBTの本来の機能を発揮させる上で極めて効果が大きいものである。
当然ながら、同構造のSi逆導通IGBTのパイロットIGBT領域のWpを超えない範囲内で、本発明になる逆導通IGBTのパイロットIGBT領域のWpを大きくした場合は更にスナップバック現象を抑制できる。
また当然ながら、(1)式を満足する範囲内で適度に小さいコレクタ幅WpやパイロットIGBT領域のコレクタ幅Wpにすることにより、スナップバック現象を抑制しつつチップ面積を小さくすることができ低コスト化が図れる。
当然ながら、同構造のSi逆導通IGBTのパイロットIGBT領域のWpを超えない範囲内で、本発明になる逆導通IGBTのパイロットIGBT領域のWpを大きくした場合は更にスナップバック現象を抑制できる。
また当然ながら、(1)式を満足する範囲内で適度に小さいコレクタ幅WpやパイロットIGBT領域のコレクタ幅Wpにすることにより、スナップバック現象を抑制しつつチップ面積を小さくすることができ低コスト化が図れる。
更にまた、この発明によれば、第1導電型の第1半導体領域(短絡部)の幅Wnと前記第1導電型の第1半導体領域(短絡部)間の距離Wpの比率を0.02〜5.0の特定の範囲に規定することにより、以下に記述するようにスナップバック現象が直接的な原因となって生じる半導体本体の劣化を抑制し、高性能逆導通IGBTの高い信頼性を実現でき、第3の課題を達成できる。
一般に、ワイドギャップ半導体材料にはSiよりも各種の欠陥が多量に発生する。それらの欠陥のうちの積層欠陥は、注入された少数キャリアが結晶の格子点に衝突すると衝突エネルギーで格子点の原子が動かされるので積層欠陥が拡大してしまうというワイドギャップ半導体特有の性質がある。この積層欠陥は少数キャリアをトラップして再結合させ通電にあまり寄与することなく消滅させてしまうので、積層欠陥の拡大はIGBT半導体装置の内部抵抗の増大を招く。従って、IGBTのようなバイポーラタイプのワイドギャップ半導体装置の場合は、装置を稼働し通電している間に注入される少数キャリアにより積層欠陥が拡大し内部抵抗が増大してゆくので、オン電圧増大すなわちオン電圧劣化をもたらし信頼性が大きく損ねられてしまう。しかし、このワイドギャップ半導体の積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまうという現象は、温度を約40℃以上に上げると徐々に抑制され、200℃以上ではほぼ完全に消失することが発明者らにより見出されており、Silicon Carbide and Related Materials 2007の論文集(K.Nakayama他7名、Behavior of Stacking Faults in TEDREC Phenomena for4.5kV SiCGT、Silicon Carbide and Related Materials 2007、2007年10月、p.1175−1178)に開示されている。
以下では、この種のオン電圧増大を、オン電流増大に伴うオン電圧の増大と区別するためにオン電圧劣化と記述する。
以下では、この種のオン電圧増大を、オン電流増大に伴うオン電圧の増大と区別するためにオン電圧劣化と記述する。
ワイドギャップ半導体逆導通IGBTにスナップバック現象が存在すると、オンする直前のVsbではコレクタから少数キャリアの注入を生じるのに必要な電圧降下すなわちVbiを実現するために比較的大きなIsbを流す必要がある。オンする直前のVsbまではもっぱら多数キャリアによるIsbが流れており積層欠陥を拡大しないが、一旦オンするとこのIsbに対応する多量の少数キャリア電流がコレクタから一挙にバッファー層やドリフト層に流れ込む。これによりワイドギャップ半導体逆導通IGBTに存在する積層欠陥が一挙に拡大してしまい、オン電圧劣化の急速な進展を招き、半導体本体が劣化し、ついには損傷や破壊に至ってしまう。このスナップバック現象が存在するワイドギャップ半導体逆導通IGBTがオンする際のオン電圧の急速な劣化を、以後急速オン電圧劣化と記載する。
しかし、この発明によれば、上記のようにn+短絡部の幅Wnを増大しn+短絡部のトータル面積を増大することができるので、スナップバック現象が直接的な原因となって生じる半導体本体が劣化するという急速オン電圧劣化を抑制でき高い信頼性を実現できる。
すなわち、スナップバック現象が存在する逆導通IGBTがオンする前には、n+短絡部を介してIsbが流れるが、この電流は多数キャリア電流であり積層欠陥の拡大を招かない。そこで、n+短絡部の幅Wnを増大しn+短絡部の面積を増大することにより積極的に多数キャりアで構成されるIsbの増大を図る。このIsbの増大により逆導通IGBTの素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで逆導通IGBTがオンする前に上昇させてしまい、その後に逆導通IGBTをオンさせる動作方法にすることにより、オン時点での急速オン電圧劣化を抑制することができる。
すなわち、スナップバック現象が存在する逆導通IGBTがオンする前には、n+短絡部を介してIsbが流れるが、この電流は多数キャリア電流であり積層欠陥の拡大を招かない。そこで、n+短絡部の幅Wnを増大しn+短絡部の面積を増大することにより積極的に多数キャりアで構成されるIsbの増大を図る。このIsbの増大により逆導通IGBTの素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで逆導通IGBTがオンする前に上昇させてしまい、その後に逆導通IGBTをオンさせる動作方法にすることにより、オン時点での急速オン電圧劣化を抑制することができる。
同耐圧で同じチップサイズで同じセル幅((Wn+Wp)で規定される値である)の場合、セルの第1導電型の第1半導体領域(n+短絡部)の幅Wnの増大によるn+短絡部のトータル面積の増大は、セルの前記第1導電型の第1半導体領域(n+短絡部)間の距離Wpの減小ひいてはコレクタ面積の減少を招く。従って、スナップバック現象の増大を招き且つオン後のオン電圧の増大即ち電力損失の増大を招く。
すなわち、セルの幅を一定にした場合、Wn/Wpの比率が小さいとオン電圧劣化を抑制できるレベルまでの温度上昇が容易でなく、Wn/Wpの比率が大きすぎるとスナップバック現象の増大やオン電圧増大による電力損失の増大を招く。従って、Wn/Wpの比率を適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きく素子温度をより少ないIsbで上昇できる。従って、Wn/Wpの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、3kV以上の高耐圧ワイドギャップ半導体逆導通IGBTにおいては、Wn/Wpの適正範囲はSiC半導体の場合、0.02〜5.0の範囲にするのが良く、より好ましくは0.025〜3.0の範囲にするのが良いことを見出した。
このように、上記の動作方法や上記の逆導通IGBTのセル構造により第3の課題を解決し、高性能逆導通IGBTの高い信頼性を実現できる。
すなわち、セルの幅を一定にした場合、Wn/Wpの比率が小さいとオン電圧劣化を抑制できるレベルまでの温度上昇が容易でなく、Wn/Wpの比率が大きすぎるとスナップバック現象の増大やオン電圧増大による電力損失の増大を招く。従って、Wn/Wpの比率を適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きく素子温度をより少ないIsbで上昇できる。従って、Wn/Wpの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、3kV以上の高耐圧ワイドギャップ半導体逆導通IGBTにおいては、Wn/Wpの適正範囲はSiC半導体の場合、0.02〜5.0の範囲にするのが良く、より好ましくは0.025〜3.0の範囲にするのが良いことを見出した。
このように、上記の動作方法や上記の逆導通IGBTのセル構造により第3の課題を解決し、高性能逆導通IGBTの高い信頼性を実現できる。
また、この発明によれば、前記複数の第2導電型の第1半導体領域(pボディ)の数を奇数個とし、更に奇数個の第2導電型の第1半導体領域(pボディ)群のセンターが、前記セルの両端のみに設けた前記第1導電型の第1半導体領域(短絡部)の間の前記第2導電型の第1半導体層(pコレクタ)のセンターとほぼ対向するように配置する。pコレクタ数を奇数にしてこのように配置することにより、スナップバック電圧を低減する上で有効に機能するpコレクタの幅を大きくすることができ、効果的にスナップバック現象を抑制できるので、第3の課題を解決し高性能逆導通IGBTの高い信頼性を実現できる。
また、この発明の動作方法によれば、ワイドギャップ半導体逆導通IGBTの急速オン電圧劣化に加えて、当然ながら初動時やその後の動作時の通常のオン電圧劣化の悪影響も抑制でき高い信頼性を実現できる。
逆導通IGBTの積層欠陥の量や大きさに依存して適切な昇温温度が異なるが、少なくとも初動時には40℃以上に昇温するのが好ましく、より好ましくは50℃以上である。
また、動作開始時に40℃を上まわる比較的低目の温度であっても、動作開始後には逆導通IGBTの自己発熱により自動的にオン電圧劣化を抑制する効果の大きい十分高い温度に昇温することもできる。
以上のように、この動作方法により第3の課題をより効果的に解決し、高性能逆導通IGBTの高い信頼性を実現できる。
また、動作開始時に40℃を上まわる比較的低目の温度であっても、動作開始後には逆導通IGBTの自己発熱により自動的にオン電圧劣化を抑制する効果の大きい十分高い温度に昇温することもできる。
以上のように、この動作方法により第3の課題をより効果的に解決し、高性能逆導通IGBTの高い信頼性を実現できる。
以上のように、本発明により、逆導通IGBTのコレクタ幅を大幅に低減してもスナップバック現象を抑制でき、ターンオフ時の残存キャリアの排除もより効果的にできる。この結果、スナップバック現象に起因する回路動作の擾乱や破壊を低減できるとともに、ターンオフ時間をより短くしてスイッチング損失をより低減でき、逆導通IGBTを高性能化できる。また、より小さいチップ面積にしてもスナップバック現象を抑制できるので低コスト化が図れる。また、スナップバック現象に起因する急速オン電圧劣化やその悪影響を抑制し信頼性の向上が図れる。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nまたはpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。図面中の層や領域を示す番号と矢印は同じ層や領域の場合、各々代表して1個のみに記し他は省略してある。
(実施の形態1)
図2は、実施の形態1にかかる半導体装置を模式的に示す断面図である。図2に示す実施の形態1にかかる半導体装置は、炭化珪素(SiC)半導体を用いて作製された例えば設計耐圧10kV級のプレーナゲート構造の逆導通IGBT100である。
本SiC逆導通IGBTは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのMOSFET部の幅の制約と実用面からのチップ面積による制約とを協調させてpコレクタ幅Wp(SiC)を設定していることを特徴とする。
図2は、実施の形態1にかかる半導体装置を模式的に示す断面図である。図2に示す実施の形態1にかかる半導体装置は、炭化珪素(SiC)半導体を用いて作製された例えば設計耐圧10kV級のプレーナゲート構造の逆導通IGBT100である。
本SiC逆導通IGBTは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのMOSFET部の幅の制約と実用面からのチップ面積による制約とを協調させてpコレクタ幅Wp(SiC)を設定していることを特徴とする。
まず、本SiC逆導通IGBT100の構造を説明する。
図2には、逆導通IGBT100の活性領域の一部のみを示す。SiC逆導通IGBT100は、例えば活性領域を囲むように耐圧構造部(不図示)を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するpn接合付近の電界強度を緩和し、所望の耐圧を実現する構造部である。チップサイズは8mmx8mmであり、活性領域は6mmx6mmであり、活性領域を囲んでいる耐圧構造部の幅は1mmである。活性領域中の逆導通IGBTセルはストライブ状であり、セルの幅は28ミクロンメートルである。なお前記のように、セルの幅はn+短絡部の幅Wnとpコレクタ領域の幅Wpの和として定義している。
図2には、逆導通IGBT100の活性領域の一部のみを示す。SiC逆導通IGBT100は、例えば活性領域を囲むように耐圧構造部(不図示)を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するpn接合付近の電界強度を緩和し、所望の耐圧を実現する構造部である。チップサイズは8mmx8mmであり、活性領域は6mmx6mmであり、活性領域を囲んでいる耐圧構造部の幅は1mmである。活性領域中の逆導通IGBTセルはストライブ状であり、セルの幅は28ミクロンメートルである。なお前記のように、セルの幅はn+短絡部の幅Wnとpコレクタ領域の幅Wpの和として定義している。
図2に示すように、SiC逆導通IGBT100において、コレクタ電極101に接する裏面にはpコレクタ層とこの層を貫通する複数のn+短絡部が設けられ、pコレクタ領域102とn+短絡部領域103とが交互に形成されている。これらの領域102と103のおもて面には、nバッファー層104が設けられている。nバッファー層104は、SiCエピタキシャル層もしくはイオン打込み層であってもよい。pコレクタ領域102の不純物濃度および厚さは、例えば、それぞれ3.5×1017cm−3および1.5μmであってもよい。n+短絡部103の不純物濃度および厚さは、例えば、それぞれ1×1019cm−3および1.5μmであってもよい。また、nバッファー層104の不純物濃度および厚さは、例えば、それぞれ1.1×1015cm−3および2.0μmであってもよい。
nバッファ層104の表面には、n−ドリフト層105が設けられている。n−ドリフト層105の不純物濃度は、nバッファー層102の不純物濃度よりも低い。具体的には、n−ドリフト層105の不純物濃度および厚さは、例えば、それぞれ4×1014cm−3および100μmであってもよい。概略的にこの程度の不純物濃度の場合、n−ドリフト層105の厚さ10μm当たり例えば耐圧1kVは容易に実現することができる。このため、n−ドリフト層105の厚さを100μmとすることで、10kVの耐圧が期待できる
n−ドリフト層105の表面には、n型半導体層106を設けている。この層106はpコレクタ領域102から注入された正孔をn−ドリフト層105表面付近に蓄積させIGBTのオン電圧を低減させる効果を持つ層であり、以下ではn電荷蓄積層と記述する。このn電荷蓄積層は例えば窒素を不純物としてエピタキシャル成長させたSiCエピタキシャル層であるが、窒素イオンをイオン注入することによって形成された半導体層であってもよい。また、n電荷蓄積層106は、活性領域のみに設けられていてもよく、例えば活性領域のn−ドリフト層105にイオン注入によって形成した半導体層であってもよい。
n電荷蓄積層の不純物濃度は、n−ドリフト層105の不純物濃度よりも高く、後述するpボディ領域107の不純物濃度よりも低い。但し、n電荷蓄積層106は、逆導通IGBT100の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有することが肝要である。具体的には、n電荷蓄積層106の不純物濃度は、3×1015cm−3以上5×1017cm−3以下であってもよい。またn電荷蓄積層106のn−ドリフト層105とpボディ領域間の厚さは、例えば0.3μm以上1.6μm以下であってもよい。
n電荷蓄積層106の表面層には、MOSFET部を構成するpボディ領域107が選択的に複数設けられている。pボディ領域107の不純物濃度は、n−ドリフト層105、n電荷蓄積層106の不純物濃度よりも高い。具体的には、pボディ領域107の不純物濃度および厚さは、例えば、それぞれ1×1018cm−3および0.3μmであってもよい。隣り合うpボディ領域107に挟まれたn電荷蓄積層106の、pボディ領域107が並列する方向(以下、水平方向とする)の幅は、例えば8.5 μmであってもよい。なお、この隣り合うpボディ領域107とこれらに挟まれたn電荷蓄積層とは寄生接合FET部としても機能する。
pボディ領域107は、例えばアルミニュームのイオン注入によって形成された半導体層である。 本実施例ではn電荷蓄積層106の不純物濃度を5×1016cm−3、厚さを0.7μmとした。
pボディ領域107は、例えばアルミニュームのイオン注入によって形成された半導体層である。 本実施例ではn電荷蓄積層106の不純物濃度を5×1016cm−3、厚さを0.7μmとした。
なお、SiC半導体は深さ方向に直行する方向の不純物拡散がシリコン半導体に比べて少ないので、図2において半導体層を矩形状に図示する(以下、図3〜8に示す逆導通IGBTにおいても同様に、半導体層を矩形状に図示する)。
pボディ領域107の表面層には、MOSFET部のソースとして機能するn+エミッタ領域108およびp−低濃度チャネル領域109やp+コンタクト領域110が選択的に設けられている。n+エミッタ領域108およびp−低濃度チャネル領域109やp+コンタクト領域110は、例えばイオン注入によって形成された半導体層である。p−低濃度チャネル領域109は、pボディ領域108の一方の端部に設けられn電荷蓄積層106に接する。n+エミッタ領域108は、p−低濃度チャネル領域109のn電荷蓄積層106に接する端部に対して反対側の端部に接する。
MOSFET部のn+エミッタ領域108の、p−低濃度チャネル領域109に接していない側の端部は、p+コンタク領域110に接している。各pボディ領域107に設けられたp−低濃度チャネル領域109およびn+エミッタ領域108は、隣り合う他のpボディ領域107のp−低濃度チャネル領域109およびn+エミッタ領域108と対称に配置されている。
MOSFET部のp−低濃度チャネル領域109の不純物濃度は、pボディ領域107の不純物濃度よりも低い。具体的には、p−低濃度チャネル領域109の不純物濃度および厚さは、例えば、それぞれ3×1016cm−3および0.3μmであってもよい。
n+エミッタ領域108の不純物濃度は、n−ドリフト層105、n電荷蓄積層106の不純物濃度よりも高い。具体的には、n+エミッタ領域108の不純物濃度および厚さは、例えば、それぞれ5×1019cm−3および0.3μmであってもよい。p+コンタク領域110の不純物濃度および厚さは、例えば1×1019cm−3および0.3μmであってもよい。
p−低濃度チャネル領域109およびn+エミッタ領域110は、pボディ領域108の表面層にそれぞれイオン注入によって形成される。p−低濃度チャネル領域109およびn+エミッタ領域108はpボディ領域107の表面層に例えば0.3μmの深さで設けられるので、pボディ領域107の、n電荷蓄積層106とp−低濃度チャネル領域109およびn+エミッタ領域108とに挟まれた部分の厚さは例えば0.3μmとなる。
n+エミッタ領域108の不純物濃度は、n−ドリフト層105、n電荷蓄積層106の不純物濃度よりも高い。具体的には、n+エミッタ領域108の不純物濃度および厚さは、例えば、それぞれ5×1019cm−3および0.3μmであってもよい。p+コンタク領域110の不純物濃度および厚さは、例えば1×1019cm−3および0.3μmであってもよい。
p−低濃度チャネル領域109およびn+エミッタ領域110は、pボディ領域108の表面層にそれぞれイオン注入によって形成される。p−低濃度チャネル領域109およびn+エミッタ領域108はpボディ領域107の表面層に例えば0.3μmの深さで設けられるので、pボディ領域107の、n電荷蓄積層106とp−低濃度チャネル領域109およびn+エミッタ領域108とに挟まれた部分の厚さは例えば0.3μmとなる。
p−低濃度チャネル領域109の水平方向の幅は、例えば0.75μmであってもよい。n+エミッタ領域108の水平方向の幅は、例えば6μmであってもよい。
p−低濃度チャネル領域109の表面には、ゲート絶縁膜111を介してゲート電極(制御電極)112が設けられている。ゲート絶縁膜111の厚さは約600オングストロームであってもよい。エミッタ電極(入力電極)113は、n+エミッタ領域108に接するとともにp+コンタクト層110を介してpボディ領域107にも電気的に接する。また、エミッタ電極113はゲート電極112から絶縁されている。
次に、本実施の形態になるSiC逆導通IGBTの新規な特徴を説明する。
前記のように、セルの幅はn+短絡部の幅Wnとpコレクタ領域の幅Wpの和として定義する。
本SiC逆導通IGBTは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのMOSFET部の幅の制約と実用面からのチップ面積による制約とを協調させてpコレクタ幅Wp(SiC)を設定していることを特徴とする。
SiC逆導通IGBTの耐圧が高くなるほどnドリフト層105の厚さは厚く不純物濃度は小さくする必要があるのでRonS(SiC)は大きくなる。従って、スナップバック電圧Vsbが高くなる。このため、pコレクタ102の幅を(1)式を満たす範囲で極力大きくする方が好ましい。
しかしこの場合、pコレクタ102に対向するMOSFET部の幅を大きくする必要があり、SiC逆導通IGBTの定常オン損失が増大するなどのために性能上好ましくない。
現在は実用面の歩留まりなどからSiC半導体素子のチップ面積を大きくできず、現状では10mmx10mm以下に制約されている。SiC半導体素子を高性能化するには、この制約されたチップ面積内にMOSFET部を極力多く設けるのが定常オン損失を低減でき好ましい。このためには、MOSFET部を耐圧を損ねることなく微細化するのがよく、上記のpコレクタ102の幅を大きくすることと相反する。
この上記の制約の相反関係の協調がとれる範囲で、pコレクタ領域の幅Wpは例えば25μmに設定してもよい。なお、n+短絡部103の幅Wnは3μmであってもよい。この場合セルの幅は28μmとなる。
前記のように、セルの幅はn+短絡部の幅Wnとpコレクタ領域の幅Wpの和として定義する。
本SiC逆導通IGBTは、高耐圧においてスナップバック現象を抑制する必要面からの制約と性能面からのMOSFET部の幅の制約と実用面からのチップ面積による制約とを協調させてpコレクタ幅Wp(SiC)を設定していることを特徴とする。
SiC逆導通IGBTの耐圧が高くなるほどnドリフト層105の厚さは厚く不純物濃度は小さくする必要があるのでRonS(SiC)は大きくなる。従って、スナップバック電圧Vsbが高くなる。このため、pコレクタ102の幅を(1)式を満たす範囲で極力大きくする方が好ましい。
しかしこの場合、pコレクタ102に対向するMOSFET部の幅を大きくする必要があり、SiC逆導通IGBTの定常オン損失が増大するなどのために性能上好ましくない。
現在は実用面の歩留まりなどからSiC半導体素子のチップ面積を大きくできず、現状では10mmx10mm以下に制約されている。SiC半導体素子を高性能化するには、この制約されたチップ面積内にMOSFET部を極力多く設けるのが定常オン損失を低減でき好ましい。このためには、MOSFET部を耐圧を損ねることなく微細化するのがよく、上記のpコレクタ102の幅を大きくすることと相反する。
この上記の制約の相反関係の協調がとれる範囲で、pコレクタ領域の幅Wpは例えば25μmに設定してもよい。なお、n+短絡部103の幅Wnは3μmであってもよい。この場合セルの幅は28μmとなる。
次に、本SiC逆導通IGBT100の特性について説明する。
本IGBTチップ100はTO型の高耐圧パッケージにダイボンデングし、更にエミッタ電極113上に結線用のAlワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン(ナノテクレジン)でチップとAlワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。
ゲート電圧を印加しない状態でエミッタ電極113とコレクタ電極101間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約11.3kVである。また、なだれ降伏前のリーク電流は室温で3.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
本IGBTチップ100はTO型の高耐圧パッケージにダイボンデングし、更にエミッタ電極113上に結線用のAlワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン(ナノテクレジン)でチップとAlワイヤを完全に被覆して半導体装置にしたのち動作試験に供した。
ゲート電圧を印加しない状態でエミッタ電極113とコレクタ電極101間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約11.3kVである。また、なだれ降伏前のリーク電流は室温で3.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
ゲート電極112に閾値電圧以上のゲート電圧を印加し、ついでコレクタ電極−エミッタ電極間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップ電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧(以下Vce)が5Vでのコレクタ−エミッタ間電流密度Jceは98A/cm2と良好である。また、スナップ電圧は7V程度である。
同耐圧・同構成でWnが3μm、Wpが25μmのSi逆導通IGBTのスナップ電圧は900V以上であると試算されるが、これに比べると本SiC逆導通IGBTのスナップ電圧は著しく低く、本発明の効果が明らかである。なお、ここで同構成とは、(0019)に前記したように図2と同様の構造であるが、Si材料の物性を考慮して同耐圧を実現するために必要な各半導体層や各半導体領域の不純物濃度や厚さ及び幅等を採用している逆導通IGBT構造を意味する。
同耐圧・同構成でWnが3μm、Wpが25μmのSi逆導通IGBTのスナップ電圧は900V以上であると試算されるが、これに比べると本SiC逆導通IGBTのスナップ電圧は著しく低く、本発明の効果が明らかである。なお、ここで同構成とは、(0019)に前記したように図2と同様の構造であるが、Si材料の物性を考慮して同耐圧を実現するために必要な各半導体層や各半導体領域の不純物濃度や厚さ及び幅等を採用している逆導通IGBT構造を意味する。
本実施の形態になる10kV級逆導通SiC−IGBTに、直流電源電圧5kVを印加してオンさせ電流密度50A/cmを通電している条件で測定した時のターンオフ時間は約1.4μsである。Wpが400μmの6kV級Si逆導通IGBTの場合は、13V以上のスナップ電圧を有するにもかかわらずターンオフ時間の試算値は約4μs以上と長い。一般に耐圧を高くするとターンオフ時間は更に長くなる傾向にあるので、本実施の形態の効果が明らかである。
この効果は、本実施の形態のSiC逆導通IGBTはn+短絡部の幅Wnが同じであるが、pコレクタ領域の幅Wpがはるかに小さいので、その分セル数を増やすことができトータルのn+短絡部103の占有面積を増加でき、逆導通IGBT本来のターンオフ時のキャリアの排除機能を増加できたことによるものである。このようにターンオフ時間を著しく低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
この効果は、本実施の形態のSiC逆導通IGBTはn+短絡部の幅Wnが同じであるが、pコレクタ領域の幅Wpがはるかに小さいので、その分セル数を増やすことができトータルのn+短絡部103の占有面積を増加でき、逆導通IGBT本来のターンオフ時のキャリアの排除機能を増加できたことによるものである。このようにターンオフ時間を著しく低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
本実施の形態になるSiC逆導通IGBTに通電試験とオン・オフ繰り返し試験を実施した。通電試験は室温でSiC逆導通IGBTにVce100Vを印加してオンさせJce100A/cm2で500時間通電する試験である。オン・オフ繰り返し試験はSiC逆導通IGBTに室温でVce1kVを印加してオンさせるオン・オフを繰り返す試験である。いづれの試験実施後も劣化によるオン電圧の増大は極めて小さく、ほとんどの素子がSi逆導通IGBTと同等の0.1V以下にとどまり顕著な信頼性への悪影響は見られていない。
一方、Wpを極端に小さくしてスナップバック電圧が150Vを超えるスナップバック現象を意図的に発生させたSiC逆導通IGBTの場合は、同様の通電試験で2V以上のオン電圧劣化を示すIGBTが発生する。またオン・オフ繰り返し試験ではオン電圧の急速オン電圧劣化が観察され、7V以上のオン電圧劣化を示すIGBTも発生する。
本実施の形態になるSiC逆導通IGBTと大きなスナップバック現象を意図的に発生させたSiC逆導通IGBTとに前記の本発明になる動作方法を適用した。この方法は「SiC逆導通IGBTをオンさせる前に、まずコレクタ電極とエミッタ電極間に所定のVce電圧を印加し且つゲート電極にIGBT動作が始まらない程度の低いゲート電圧、例えば5V程度を印加し動作させる。これにより、エミッタ電極113とコレクタ電極101間にn+短絡部103を介して多数キャリアの電子からなるMOSFET電流を流し、この電流で素子の温度を上昇させる。素子の温度が例えば50℃以上になった時点でゲート電圧を20V程度に昇圧しIGBT動作をさせる方法」である。この動作方法を試験開始時に適用し、その後に引き続いて上記の通電試験およびオン・オフ繰り返し試験を実施した場合は、いづれの試験でも、両方の種類のIGBTのオン電圧の増大はどれも0.2V以下に抑制でき、オン電圧劣化や急速オン電圧劣化を解消でき高い信頼性を実現できた。このような本発明になる試験開始時の動作方法の適用による効果は、前記のように、SiC逆導通IGBTに内在する積層欠陥により少数キャリアがトラップされ消滅させられてオン電圧の増大をもたらす現象が温度上昇により大幅に抑制されることによるものである。
以上に説明したように、実施の形態1にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ更なる高速・低損失化により高性能化できるとともに、オン電圧劣化も抑制でき信頼性も高い逆導通IGBT100を実現できる。また、実施の形態1にかかる本発明になる動作方法によれば、オン電圧劣化を一層抑制でき、更に信頼性の高い逆導通IGBTの動作方法を実現できる。
(実施の形態2)
図3は、実施の形態2にかかる半導体装置200を模式的に示す断面図である。設計耐圧が3.3kV級のSiC逆導通IGBTである。上記の実施の形態1の半導体装置に比べて、nドリフト層を薄く高不純物濃度にした点、nバッファー層を設けていない点、n電荷蓄積層を設けていない点、セルの幅が少し大きい点を除けば、その他はほぼ同じ構造である。
図3は、実施の形態2にかかる半導体装置200を模式的に示す断面図である。設計耐圧が3.3kV級のSiC逆導通IGBTである。上記の実施の形態1の半導体装置に比べて、nドリフト層を薄く高不純物濃度にした点、nバッファー層を設けていない点、n電荷蓄積層を設けていない点、セルの幅が少し大きい点を除けば、その他はほぼ同じ構造である。
本実施の形態は小さいpコレクタ202の幅Wp(SiC)でスナップバック現象を大幅に抑制でき且つ高速・低損失化により高性能化できること、更に、nバッファー層とn電荷蓄積層を設けていないので、製作プロセスが大幅に簡略化でき、コスト低減や歩留まり向上に効果的であることを特徴とする。
本実施の形態のSiC逆導通IGBT200は、3.3kV級のSi逆導通IGBTよりもスナップバック電圧を同等以下に抑制するために、Wpは(1)式を満たすように実施の形態1と同様に28μmに設定する。またWnも実施の形態1と同様に3μmと設定するので、セルの幅は31μmである。 また本実施の形態におけるn−ドリフト層205はnバッファー層を設けていないので不純物濃度が1.5×1015cm−3であるが、厚さはパンチスルーを避けるために少し厚くし36μmにしてもよい。
次に、本実施の形態2にかかるSiC逆導通IGBTの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極214とコレクタ電極201間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、大多数の半導体装置の室温での耐圧すなわちなだれ降伏を示す電圧は3.8kV付近である。また、なだれ降伏前のリーク電流は室温で1.5×10−3A/cm2以下、250℃の高温でも3×10−2A/cm2以下と良好である。
ゲート電極212に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、ある低いスナップバック電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧(以下Vce)が5VでのJceは148A/cm2と良好である。
また、スナップ電圧は6.8V程度である。同耐圧・同一構成で同程度のスナップバック電圧をもつSi逆導通IGBTのWpの試算値が300μm以上であるのに比べると、Wpを大幅に低減できており、スナップバック現象が抑制されている。
ゲート電圧を印加しない状態でエミッタ電極214とコレクタ電極201間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、大多数の半導体装置の室温での耐圧すなわちなだれ降伏を示す電圧は3.8kV付近である。また、なだれ降伏前のリーク電流は室温で1.5×10−3A/cm2以下、250℃の高温でも3×10−2A/cm2以下と良好である。
ゲート電極212に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、ある低いスナップバック電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧(以下Vce)が5VでのJceは148A/cm2と良好である。
また、スナップ電圧は6.8V程度である。同耐圧・同一構成で同程度のスナップバック電圧をもつSi逆導通IGBTのWpの試算値が300μm以上であるのに比べると、Wpを大幅に低減できており、スナップバック現象が抑制されている。
本実施の形態になるSiC逆導通IGBTの場合は、Wpが28μmであり、上記の同耐圧・同構成で同程度のスナップバック電圧をもつSi逆導通IGBTに比べるとWpがはるかに小さい。従って、Wpが小さい分セル数を増やすことができのでトータルのn+短絡部203の面積を増加できるため、逆導通IGBT本来のターンオフ時のキャリアの排除機能を増加できる。この結果、直流電源電圧1.7kV、電流密度75A/cm通電時のターンオフ時間を1.3μsに短くできている。一方、同構成の3.3kV耐圧のSi逆導通IGBTは電流密度を50A/cmと低くしているにも関わらずターンオフ時間は約3μsであり長い。
このようにターンオフ時間を低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
このようにターンオフ時間を低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
また、実施の形態1と同一条件の通電試験とオン・オフ繰り返し試験を実施したが、実施後のいづれのSiC逆導通IGBTもオン電圧の増大は0.1V以下にとどまりSi逆導通IGBTと同等であり顕著な信頼性への悪影響は見いだされない。これはスナップバック電圧を抑制できたことに起因するものである。n+短絡部間距離Wpを極端に小さくしてスナップバック現象を意図的に増大させたSiC逆導通IGBTの場合は、同様のオン・オフ繰り返し試験を実施すると4V以上のオン電圧劣化を示すIGBTが発生する。
以上に説明したように、実施の形態2にかかる半導体装置によれば、小さいWpでスナップバック現象を抑制でき且つ高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高いSiC逆導通IGBT200を実現できる。更に製作プロセスも大幅に簡略化できる。
(実施の形態3)
図4は、実施の形態3にかかる半導体装置を模式的に示す断面図である。設計耐圧6.5kVのSiC逆導通IGBTであり、スナップバック現象を抑制するためにパイロットIGBT領域を設けており、図4には、その1/2と逆導通IGBT1セル分とが示されている。
図4は、実施の形態3にかかる半導体装置を模式的に示す断面図である。設計耐圧6.5kVのSiC逆導通IGBTであり、スナップバック現象を抑制するためにパイロットIGBT領域を設けており、図4には、その1/2と逆導通IGBT1セル分とが示されている。
本実施の形態は、小さなパイロットIGBT領域のpコレクタ302の幅Wp(SiC)でもスナップバック現象を大幅に抑制できること、高速・低損失化により高性能化できることおよび第2次スナップバック現象も抑制できることを特徴とする。
本SiC逆導通IGBT300は上記のパイロットIGBT領域を設けた点と、n−ドリフト層305とnバッファー層304の濃度と厚さが耐圧が低いので異なる点、逆導通IGBTセルの幅が少し小さい点を除けば、その他の構造は実施の形態1とほぼ同じである。
本実施の形態におけるn−ドリフト層305は不純物濃度が9×1014cm−3、厚さが60μmであってもよい。また、pコレクタ302の不純物濃度および厚さは、例えば、それぞれ6×1017cm−3および1.5μmであってもよい。nバッファ層304の不純物濃度および厚さは、例えば、それぞれ3.0×1015cm−3および2.5μmであってもよい。
SiC逆導通IGBTセルの中のn+短絡部303は、いずれかのpボディ307に対向してその中心付近に設けられてもよく、その幅Wnは3μmであってもよい。またpコレクタの幅Wpは20μmであってもよい。一方、パイロットIGBT領域のpコレクタの幅は135μm、n+短絡部の幅は3μmであってもよい。パイロットIGBT領域および逆導通IGBTセルのpコレクタの幅はいづれも(1)式を満足するように設定されている。逆導通IGBTセルのpコレクタの幅は必ずしも(1)式を満足しなくてもよいが、後記の効果を意図して(1)式を満足するように設定している。
SiC逆導通IGBTセルの中のn+短絡部303は、いずれかのpボディ307に対向してその中心付近に設けられてもよく、その幅Wnは3μmであってもよい。またpコレクタの幅Wpは20μmであってもよい。一方、パイロットIGBT領域のpコレクタの幅は135μm、n+短絡部の幅は3μmであってもよい。パイロットIGBT領域および逆導通IGBTセルのpコレクタの幅はいづれも(1)式を満足するように設定されている。逆導通IGBTセルのpコレクタの幅は必ずしも(1)式を満足しなくてもよいが、後記の効果を意図して(1)式を満足するように設定している。
本実施の形態3にかかるSiC逆導通IGBT300の特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極313とコレクタ電極301間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は6.9kV付近である。また、なだれ降伏前のリーク電流は室温で6.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
ゲート電圧を印加しない状態でエミッタ電極313とコレクタ電極301間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は6.9kV付近である。また、なだれ降伏前のリーク電流は室温で6.5×10−3A/cm2以下、250℃の高温でも5×10−2A/cm2以下と良好である。
ゲート電極312に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップバック電圧でオンしてオン電圧が急減するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。コレクタ−エミッタ間電圧(以下Vce)が5VでのJceは140A/cm2と良好である。
また、スナップ電圧は4.5V程度である。パイロットIGBT領域のpコレクタの幅が135μmである同耐圧・同構成のSi逆導通IGBTのスナップ電圧の試算値の約50Vに比べると著しく低く、本発明の効果が明らかである。また逆導通IGBTセル部のpコレクタの幅も(1)式を満足するように設定した結果、第2次スナップバック現象が大幅に抑制され、高性能化できている。第2次スナップバック現象はまずパイロットIGBT領域がオンし、次に最近接の逆導通IGBTがオンし、ついで最遠方の逆導通IGBTに向かって近い逆導通IGBTから順次オンしてゆくというメカニズムに起因するものであり、これに起因して逆導通IGBTのオン時に大きな過度現象を誘発し逆導通IGBTを用いた回路や素子の誤動作を生じる場合が少なからずある。
パイロットIGBT領域ではスナップ電圧は大幅に低減できるが、逆導通IGBTセル部のWpが小さいとスナップ電圧が高いために、逆導通IGBTセル部のオン時に再度スナップバック現象が2次的に発生してしまう。
本実施の形態においては、逆導通IGBTセルのpコレクタの幅も(1)式を満足させており、従ってスナップバック現象が大幅に抑制されるので、第2次スナップバック現象も大幅に抑制できるものである。
また、スナップ電圧は4.5V程度である。パイロットIGBT領域のpコレクタの幅が135μmである同耐圧・同構成のSi逆導通IGBTのスナップ電圧の試算値の約50Vに比べると著しく低く、本発明の効果が明らかである。また逆導通IGBTセル部のpコレクタの幅も(1)式を満足するように設定した結果、第2次スナップバック現象が大幅に抑制され、高性能化できている。第2次スナップバック現象はまずパイロットIGBT領域がオンし、次に最近接の逆導通IGBTがオンし、ついで最遠方の逆導通IGBTに向かって近い逆導通IGBTから順次オンしてゆくというメカニズムに起因するものであり、これに起因して逆導通IGBTのオン時に大きな過度現象を誘発し逆導通IGBTを用いた回路や素子の誤動作を生じる場合が少なからずある。
パイロットIGBT領域ではスナップ電圧は大幅に低減できるが、逆導通IGBTセル部のWpが小さいとスナップ電圧が高いために、逆導通IGBTセル部のオン時に再度スナップバック現象が2次的に発生してしまう。
本実施の形態においては、逆導通IGBTセルのpコレクタの幅も(1)式を満足させており、従ってスナップバック現象が大幅に抑制されるので、第2次スナップバック現象も大幅に抑制できるものである。
本実施の形態になるSiC逆導通IGBTの場合は、同耐圧・同構成のスナップバック現象を解消したSi逆導通IGBTに比べて、n+短絡部の幅を同じにしてあるが、パイロットIGBT領域のWpははるかに小さいので、その分逆導通IGBTセル部を増やすことができる。このためn+短絡部303の面積を増加できるため、逆導通IGBT本来のターンオフ時のキャリアの排除機能を増加できる。この結果、直流電源電圧3kV、通電電流密度50A/cmの条件で測定したターンオフ時間を1.4μsに低減できている。一方、同構成の6.5kV級のSi逆導通IGBTはターンオフ時間の試算値は約4.5μs以上である。このようにターンオフ時間を低減でき高速化できた結果、スイッチング損失を大幅に低減でき低損失化できている。
また、実施の形態1と同条件(Jce50A/cm2、パルス幅500μs)で20時間のオン・オフ繰り返し試験を実施したが、実施後でも急速オン電圧劣化は観察されない。これは本実施の形態によりスナップバック現象が第2次スナップバック現象も含めて抑制できたことによる効果である。なお、実施の形態1と同条件(Jce50A/cm2、500時間)の通電試験を実施したが、実施後でもオン電圧の増大はほとんどの素子で0.1V以下にとどまり、オン電圧劣化は観察されない。
以上に説明したように、実施の形態3にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高い高耐圧SiC逆導通IGBTを実現できる。
(実施の形態4)
図5は、実施の形態4にかかる半導体装置を模式的に示す断面図であり、設計耐圧が3.3kV級のSiC逆導通IGBTである。本半導体装置はSi逆導通IGBTに比べて小さいコレクタ幅Wp(SiC)でスナップバック現象を大幅に抑制すること、内蔵するダイオードをフライホーリングダイオードとして活用する場合に高信頼性と高性能化を達成すること、これと相反関係にあるがIGBTとして動作する場合にも高信頼性と高性能化を達成することを特徴とする。
これらの特徴を有する本実施の形態の半導体装置は、実施の形態2の半導体装置に比べて、nバッファー層404とn電荷蓄積層406を設けている点、n−ドリフト層405を少し薄くしている点およびn+短絡部403の幅Wnを7μm、pコレクタ402の幅Wpを21μmとしている点を除けば、その他は同じ構造である。
なお本実施の形態におけるn−ドリフト層405は、不純物濃度が1.5×1015cm−3、厚さが30μmである。一方、nバッファー層406は不純物濃度は4.5×1015cm−3、厚さは1.5μmであってもよい。
図5は、実施の形態4にかかる半導体装置を模式的に示す断面図であり、設計耐圧が3.3kV級のSiC逆導通IGBTである。本半導体装置はSi逆導通IGBTに比べて小さいコレクタ幅Wp(SiC)でスナップバック現象を大幅に抑制すること、内蔵するダイオードをフライホーリングダイオードとして活用する場合に高信頼性と高性能化を達成すること、これと相反関係にあるがIGBTとして動作する場合にも高信頼性と高性能化を達成することを特徴とする。
これらの特徴を有する本実施の形態の半導体装置は、実施の形態2の半導体装置に比べて、nバッファー層404とn電荷蓄積層406を設けている点、n−ドリフト層405を少し薄くしている点およびn+短絡部403の幅Wnを7μm、pコレクタ402の幅Wpを21μmとしている点を除けば、その他は同じ構造である。
なお本実施の形態におけるn−ドリフト層405は、不純物濃度が1.5×1015cm−3、厚さが30μmである。一方、nバッファー層406は不純物濃度は4.5×1015cm−3、厚さは1.5μmであってもよい。
以下に順次詳細に説明する。本実施の形態のWp(SiC)は(1)式を満足するように設定される。
前記の非特許文献2には3.3kV級のSi逆導通IGBTが開示されており、その図4から3.3kV級のSi逆導通IGBTのWpを約250μmとするとスナップバック電圧は7V程度にできることが判る。従って、3.3kV級のSiC逆導通IGBTのスナップバック電圧を同等以下に抑制するには(1)式から理論計算的には次のようにすればよい。
250μm > Wp(SiC) > 1μm
そこで本実施の形態では、[0055]に記載の方法でWpを21μmと設定する。これにより小さいWpでスナップバック現象を抑制できる。
前記の非特許文献2には3.3kV級のSi逆導通IGBTが開示されており、その図4から3.3kV級のSi逆導通IGBTのWpを約250μmとするとスナップバック電圧は7V程度にできることが判る。従って、3.3kV級のSiC逆導通IGBTのスナップバック電圧を同等以下に抑制するには(1)式から理論計算的には次のようにすればよい。
250μm > Wp(SiC) > 1μm
そこで本実施の形態では、[0055]に記載の方法でWpを21μmと設定する。これにより小さいWpでスナップバック現象を抑制できる。
本実施の形態のSiC逆導通IGBTでは、セルの幅を実施の形態1や2と同じにするためにn+短絡部の幅Wnを7μmとする。この結果、短絡部のトータル面積を実施の形態1に比べて約2.3倍程度に増大している。従って、本逆導通IGBTを用いてインバータを構成した場合、エミッタ電極413、pボディ領域407、n電荷蓄積層406、n−ドリフト層405、nバッファー層404、n+短絡部403、コレクタ電極401で構成される内蔵ダイオードをフライホーリングダイオードとして活用できる。短絡部の幅Wnが小さい場合は、ダイオード通電時にn+短絡部403における電流集中が大幅に増大し、損失の大幅な増大や場合によっては損傷を招くとともにダイオードのターンオフ速度も遅くなるのでフライホーリングダイオードとしての活用は不適切であり、外部に外付けのフライホーリングダイオードを必要とする。本実施の形態ではpコレクタ幅を(1)式を満たす範囲であまり短くしないでn+短絡部の幅Wnを2.3倍程度に大幅に増大した結果、n+短絡部403における電流集中を抑制しダイオード通電時の損失を大幅に低減できる。
本実施の形態のSiC逆導通IGBTではn+短絡部の幅Wnを大きくし、Wnとpコレクタの幅Wpとの比率Wn/Wpを大きくし0.33としWnの増大によりn+短絡部の面積を増大するとともに、Wnの増大分だけWpを低減することによりpコレクタ接合がビルトインする電流Isbを増大している。このSiC逆導通IGBTがオンする前に流れる電流Isbは多数キャリア電流であり積層欠陥の拡大を招かないので、IGBT動作場合とフライホーリングダイオード動作の場合のいづれにおいても信頼性を高くする観点からも積極的にWnの増大により増大するIsbの活用を図るものである。すなわち、Isbの増大により特にドリフト層405での電力損失に伴う発熱が増大するので、SiC逆導通IGBTがオンする前に素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで効率的に上昇させ、オン時点でのオン電圧劣化の抑制を図っている。これにより更に高い信頼性を実現できる。
本実施の形態のSiC逆導通IGBTをフライホーリングダイオードとしての動作させる場合について上記したが、IGBTとして動作させる場合は性能のWpおよびWnとの関係は相反関係にある。すなわち、セルの幅(Wn+Wp)を一定にした場合、Wnを大きくすることによりWn/Wpの比率が小さくなりすぎると、IGBTのターンオフ時の残留電荷の排除が抑制されスイッチング損失の増大を招くとともにオン電圧劣化を抑制できるレベルまでの温度上昇が困難となる。また、Wpを大きくすることによりWn/Wpの比率が大きくなりすぎると、IGBTのスナップバック現象の増大やオン電圧の増大による電力損失の増大を招く。従って、Wn/Wpの比率は適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きくなり素子温度をより少ないIsbで上昇できる。従って、Wn/Wpの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、3kV以上の高耐圧SiC逆導通IGBTにおいては、セルの幅が10〜150μmの範囲で一定の場合は、Wn/Wpの適正範囲は、0.02〜5.0の範囲にするのが良く、より好ましくは0.025〜3.0の範囲にするのが良いことを見出した。
以下に、本実施の形態4にかかるSiC逆導通IGBTの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は3.6kV付近である。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.3×10−3A/cm2以下、250℃の高温でも2.8×10−2A/cm2以下と良好である。
ゲート電極412に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップバック電圧でオンしてオン電圧が急減下するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。Vceが5VでのJceは165A/cm2と良好である。
また、スナップ電圧は6V程度であり、上記の同耐圧のSi逆導通IGBTに比べるとWpを大幅に低減しているにもかかわらず低く、本発明の効果が明らかである。
室温での耐圧すなわちなだれ降伏を示す電圧は3.6kV付近である。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.3×10−3A/cm2以下、250℃の高温でも2.8×10−2A/cm2以下と良好である。
ゲート電極412に閾値電圧以上のゲート電圧を印加し、ついでコレクタ−エミッタ間に順方向電圧を印加し増加してゆくと、順方向電圧に比例した電流が流れ、あるスナップバック電圧でオンしてオン電圧が急減下するスナップバック現象が観察される。更に順方向電圧を増加してゆくと電流は非線形的に増加してゆく。Vceが5VでのJceは165A/cm2と良好である。
また、スナップ電圧は6V程度であり、上記の同耐圧のSi逆導通IGBTに比べるとWpを大幅に低減しているにもかかわらず低く、本発明の効果が明らかである。
また、直流電源電圧1.7kV、電流密度50A/cm通電時のターンオフ時間を1.2μsに短縮できている。一方、同構成の3.3kV耐圧のSi逆導通IGBTはターンオフ時間は3.1μsである。更に、本逆導通IGBTを用いてインバータを構成した場合、Si逆導通IGBTに比べてフライホーリングダイオードの損失を約60%に大幅に低減できた。
また、実施の形態1と同条件(Jce100A/cm2、パルス幅500μs)で20時間のオン・オフ繰り返し試験を実施後でもオン電圧の急速劣化は観察されない。これは本実施の形態においてスナップバック現象が抑制できることによる。通電試験およびオン・オフ繰り返し試験実施後のほとんどの素子のオン電圧の変化は0.1V以下にとどまっており、低耐圧の市販のSi逆導通IGBTと同等であり顕著な信頼性への悪影響は見いだされない。
以上に説明したように、実施の形態4にかかる半導体装置によれば、Wnを大きくし且つWn/Wpを適正化することにより、高速・低損失化による高性能化が実現できるとともに、オンする前の温度をより効果的に上昇させオン電圧劣化を抑制でき信頼性も高いSiC逆導通IGBTを実現できる。更に、内蔵ダイオードを低損失フライホーリングダイオードとしてより効果的に活用できる。
(実施の形態5)
図6は、実施の形態5にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。本SiC逆導通IGBTは前記の実施の形態1に比べて更にスナップバック現象を抑制しVsbを低減するとともに、前記の実施の形態3に比べて第2次スナップバック現象をほぼ解消できることが特徴である。
1つのセル内に3つのMOSFET部を設けてある点、セルの両端にのみn+短絡部503を設け短絡部間にpコレクタ502を設けている点、両端のn+短絡部503の幅は各々6μmでありpコレクタ502の幅Wpは78μmである点を除けばその他は実施の形態1と同じ構造である。ちなみにセル幅は84μmであるが、各MOSFET部の各領域の幅は実施の形態1と同じである。
図6は、実施の形態5にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。本SiC逆導通IGBTは前記の実施の形態1に比べて更にスナップバック現象を抑制しVsbを低減するとともに、前記の実施の形態3に比べて第2次スナップバック現象をほぼ解消できることが特徴である。
1つのセル内に3つのMOSFET部を設けてある点、セルの両端にのみn+短絡部503を設け短絡部間にpコレクタ502を設けている点、両端のn+短絡部503の幅は各々6μmでありpコレクタ502の幅Wpは78μmである点を除けばその他は実施の形態1と同じ構造である。ちなみにセル幅は84μmであるが、各MOSFET部の各領域の幅は実施の形態1と同じである。
SiC逆導通IGBTの耐圧が高くなるほどnドリフト層505の厚さは厚く不純物濃度は小さくなるのでRonS(SiC)は大きくなる。従って、スナップバック電圧Vsbが高くなる。このため、pコレクタ502の幅を(1)式を満たす範囲で長くする方が好ましい。
本実施の形態では、セル内に複数のMOSFET部を設ける一方、対向するコレクタ側にはセルの両端にのみn+短絡部503を設けその間をpコレクタ502とする構造にすることによりpコレクタ幅Wpを大きくしスナップバック電圧Vsbを大幅に抑制している。
本実施の形態では、セル内に複数のMOSFET部を設ける一方、対向するコレクタ側にはセルの両端にのみn+短絡部503を設けその間をpコレクタ502とする構造にすることによりpコレクタ幅Wpを大きくしスナップバック電圧Vsbを大幅に抑制している。
本SiC逆導通IGBTは全セルが同一構造である点で実施の形態3とは異なる。実施の形態3のように、一部にpコレクタの幅が大きいパイロットIGBT領域を設けると第2次スナップバック現象が発生しやすく、これに起因する2次的な過渡現象による障害を招く。これはパイロットIGBT領域がまずオンし、ついで最近接の逆導通IGBTから最遠方の逆導通IGBTに向かって順次オンしてゆくというメカニズムに起因する。第2次スナップバック現象の場合、スナップバック電圧は小さいがスナップバック電流が大きいので寄生リアクトルによる過渡現象が極めて大きくなり、招く障害もおおきい。
本実施の形態では全セルが同一構造なので、ほぼ一斉にオンするので、このような第2次スナップバック現象を生じさせることは基本的になく、第2次スナップバック現象に起因して生じる各種の誤動作を抑制でき高い信頼性を実現できるものである。
本実施の形態では全セルが同一構造なので、ほぼ一斉にオンするので、このような第2次スナップバック現象を生じさせることは基本的になく、第2次スナップバック現象に起因して生じる各種の誤動作を抑制でき高い信頼性を実現できるものである。
なおセル内の複数のMOSFET部の数は奇数であることが好ましい。
奇数にするとpコレクタ502の中央部に対向する位置にゲート電極下のMOSFET部の寄生接合FET部が配置されるので、MOSFET部がオン時の通電電流が図1の通電電流線b、cようにpコレクタ上のnバッファー層504内を流れる。従って、n+短絡部503までの全nバッファー層を、pコレクタ502から少数キャリアを注入させるための電圧降下を形成する抵抗として有効に活用できる。
偶数にするとpコレクタ502の中央部に対向する位置にはMOSFET部のpボディ部507が配置されるので、このpボディ部507に対向するpコレクタ502上のnバッファー層部が上記の電圧降下を形成する抵抗として有効に活用できない。
このように、MOSFET部の数を奇数にする方がスナップバック現象の抑制にセルの幅を有効に活用できるために好ましい。
奇数にするとpコレクタ502の中央部に対向する位置にゲート電極下のMOSFET部の寄生接合FET部が配置されるので、MOSFET部がオン時の通電電流が図1の通電電流線b、cようにpコレクタ上のnバッファー層504内を流れる。従って、n+短絡部503までの全nバッファー層を、pコレクタ502から少数キャリアを注入させるための電圧降下を形成する抵抗として有効に活用できる。
偶数にするとpコレクタ502の中央部に対向する位置にはMOSFET部のpボディ部507が配置されるので、このpボディ部507に対向するpコレクタ502上のnバッファー層部が上記の電圧降下を形成する抵抗として有効に活用できない。
このように、MOSFET部の数を奇数にする方がスナップバック現象の抑制にセルの幅を有効に活用できるために好ましい。
以下に、本実施の形態5にかかるSiC逆導通IGBTの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は約11kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.5×10−3A/cm2以下、250℃の高温でも3.4×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極512の電圧が20VでのJceは約105A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は4V程度である。直流電源電圧5kV、電流密度50A/cm通電時のターンオフ時間は1.6μsである。
室温での耐圧すなわちなだれ降伏を示す電圧は約11kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.5×10−3A/cm2以下、250℃の高温でも3.4×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極512の電圧が20VでのJceは約105A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は4V程度である。直流電源電圧5kV、電流密度50A/cm通電時のターンオフ時間は1.6μsである。
本実施の形態5のSiC逆導通IGBTは、実施の形態1と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は0.1V以下にとどまっており、低耐圧の市販のSi逆導通IGBTと同等であり顕著な信頼性への悪影響は見いだされない。
以上のように、本実施の形態の半導体装置により、スナップ電圧を更に低減でき且つ第2次スナップバック現象も解消でき、より高い信頼性を実現できる。
(実施の形態6)
図7は、実施の形態6にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。上記の実施の形態1および5に比べて更にスナップバック現象を抑制し且つターンオフ時の残存キャリアの排除機能が低下する現象を抑制して高性能化も図ったSiC逆導通IGBTである。このために本半導体装置では、pコレクタ602の幅Wp(SiC)を所定の範囲の幅まで大きくし且つMOSFET部を微細化して1つのセル内により多くのMOSFET部を設けている。所定の範囲の幅の上限は、SiC逆導通IGBTのドリフト層 の少数キャリアの拡散係数を前記同耐圧のSi半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値であり、下限はWp(Si)に[0018]に前記した係数Aを乗じた値である。
ここではpコレクタ602の幅Wp(SiC)は104μmに設定し、MOSFET部は耐圧を損ねない範囲で極力微細化してその幅は16μmとし、1つのセル内に7つのMOSFET部をもうけてある。n+短絡部603の幅は8μmであり、セルの両端のn+短絡部603は隣接するセルと2分割されているので、その幅は各々4μmである。従って、セル幅は112μmである。これらの点を除けば他は実施の形態5と同じ構造である。
図7は、実施の形態6にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。上記の実施の形態1および5に比べて更にスナップバック現象を抑制し且つターンオフ時の残存キャリアの排除機能が低下する現象を抑制して高性能化も図ったSiC逆導通IGBTである。このために本半導体装置では、pコレクタ602の幅Wp(SiC)を所定の範囲の幅まで大きくし且つMOSFET部を微細化して1つのセル内により多くのMOSFET部を設けている。所定の範囲の幅の上限は、SiC逆導通IGBTのドリフト層 の少数キャリアの拡散係数を前記同耐圧のSi半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値であり、下限はWp(Si)に[0018]に前記した係数Aを乗じた値である。
ここではpコレクタ602の幅Wp(SiC)は104μmに設定し、MOSFET部は耐圧を損ねない範囲で極力微細化してその幅は16μmとし、1つのセル内に7つのMOSFET部をもうけてある。n+短絡部603の幅は8μmであり、セルの両端のn+短絡部603は隣接するセルと2分割されているので、その幅は各々4μmである。従って、セル幅は112μmである。これらの点を除けば他は実施の形態5と同じ構造である。
SiC逆導通IGBTの耐圧が高くなるほどnドリフト層705の厚さは厚く不純物濃度は小さくする必要があるのでRonS(SiC)は大きくなる。従って、スナップバック電圧Vsbが高くなる。このため、pコレクタ702の幅を(1)式を満たす範囲で大きくする方が好ましい。この場合、対応してMOSFET部の幅をセルの幅まで大きくすることは定常オン損失が増大するので好ましくない。むしろMOSFET部を耐圧を損ねることなく微細化し、セル内により多くのMOSFET部を設ける方が定常オン損失を低減し高性能化する点からは好ましい。
しかし、[0028]に前記したように、Wp(WB)の中心付近に対向するMOSFET部はWp(WB)の両端付近に対向するMOSFET部に比べて、逆導通IGBTがターンオフする際に残存キャリアの排除機能が低下する現象が生じる。この結果、セル内のターンオフ動作が不均一となり、残存キャリアの排除機能が低下した部分に律速されてターンオフ時間が長くなり損失が大きくなったり、極端な場合はその部分に過度の電流集中が生じて素子の損傷を招いてしまう。そこで、本実施の形態では
上限のWp(Si)までWp(SiC)を増大することはやめ、ターンオフ時のテイル時間が同耐圧・同構成のSi-IGBTに比べて大幅に小さくなるようにWp(WB)を設定した。このために、[0028]に前記したように、本SiC−IGBTのドリフト層705 の少数キャリアの拡散係数を前記Si半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値以下になるように104μmに設定し残存キャリアの排除機能が低下する現象を抑制したものである。
なお、10kV級のSi逆導通IGBTの場合はスナップ電圧を20VにするためにはWp(Si)は2000μm以上にする必要がある。
しかし、[0028]に前記したように、Wp(WB)の中心付近に対向するMOSFET部はWp(WB)の両端付近に対向するMOSFET部に比べて、逆導通IGBTがターンオフする際に残存キャリアの排除機能が低下する現象が生じる。この結果、セル内のターンオフ動作が不均一となり、残存キャリアの排除機能が低下した部分に律速されてターンオフ時間が長くなり損失が大きくなったり、極端な場合はその部分に過度の電流集中が生じて素子の損傷を招いてしまう。そこで、本実施の形態では
上限のWp(Si)までWp(SiC)を増大することはやめ、ターンオフ時のテイル時間が同耐圧・同構成のSi-IGBTに比べて大幅に小さくなるようにWp(WB)を設定した。このために、[0028]に前記したように、本SiC−IGBTのドリフト層705 の少数キャリアの拡散係数を前記Si半導体のドリフト層 の少数キャリアの拡散係数で割った値の平方根に前記短絡部間距離Wp(Si)を乗じた値以下になるように104μmに設定し残存キャリアの排除機能が低下する現象を抑制したものである。
なお、10kV級のSi逆導通IGBTの場合はスナップ電圧を20VにするためにはWp(Si)は2000μm以上にする必要がある。
以下に、本実施の形態5にかかるSiC逆導通IGBTの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は約11.2kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.8×10−3A/cm2以下、250℃の高温でも4.3×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極612の電圧が20VでのJceは約185A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は約3.8Vである。直流電源電圧5kV、電流密度150A/cm通電時のターンオフ時間は、高電流密度であるにも関わらず1.9μsと良好であり、ターンオフ時の素子の損傷などは生じていない。
室温での耐圧すなわちなだれ降伏を示す電圧は約11.2kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で2.8×10−3A/cm2以下、250℃の高温でも4.3×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極612の電圧が20VでのJceは約185A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は約3.8Vである。直流電源電圧5kV、電流密度150A/cm通電時のターンオフ時間は、高電流密度であるにも関わらず1.9μsと良好であり、ターンオフ時の素子の損傷などは生じていない。
本実施の形態6のSiC逆導通IGBTは、実施の形態5と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は0.1V以下にとどまっており、低耐圧の市販のSiIGBTと同等であり顕著な信頼性への悪影響は見いだされない。
以上のように、本実施の形態6の半導体装置により、スナップ電圧を更に低減でき、残存キャリアの排除機能が低下する現象の抑制により損失もより低減でき、より高性能化を実現できる。
(実施の形態7)
図8は、実施の形態7にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。前記の実施の形態1に比べて、nバッファー層をpコレクタに接する高濃度で薄い第1バッファー層704Aとnドリフト層705に接する低濃度で厚い第2バッファー層704Bからなる2層構造にしている点を除けば他の構造と同じである。このような2層構造にすることにより、スナップバック電圧を大きくすることなくターンオフ時間を低減し高性能化できるという特長を発揮するものである。
このような特徴を発揮する上で肝要な構造諸元のみを列記すると次のとうりである。
まずバッファー層の厚さと不純物濃度は、前記のようにビルトイン電圧が印加時には第1バッファー層704Aは完全に空乏化し、第2バッファー層704Bは一部のみが空乏化する厚さと不純物濃度であることが肝要である。従って、第1バッファー層704Aの不純物濃度と厚さは例えば1.0×1016cm−3および0.3μm、第2バッファー層704Bの不純物濃度と厚さは例えば1.1×1015cm−3および1.6μmであってもよい。また、pコレクタ領域702の不純物濃度と厚さは、例えば、それぞれ3.5×1017cm−3および1.5μmであり、n−ドリフト層705の不純物濃度および厚さは、例えば、それぞれ4×1014cm−3および100μmである。更に、pコレクタ領域702の幅Wp(SiC)は(1)式を満足するように設定した幅であれば、25μmであってもよい。n+短絡部703の幅Wn(SiC)は3μmであってもよく、セルの幅は28μmである。他は実施の形態1と同じである。
図8は、実施の形態7にかかる半導体装置を模式的に示す断面図であり、設計耐圧が10kV級のSiC逆導通IGBTである。前記の実施の形態1に比べて、nバッファー層をpコレクタに接する高濃度で薄い第1バッファー層704Aとnドリフト層705に接する低濃度で厚い第2バッファー層704Bからなる2層構造にしている点を除けば他の構造と同じである。このような2層構造にすることにより、スナップバック電圧を大きくすることなくターンオフ時間を低減し高性能化できるという特長を発揮するものである。
このような特徴を発揮する上で肝要な構造諸元のみを列記すると次のとうりである。
まずバッファー層の厚さと不純物濃度は、前記のようにビルトイン電圧が印加時には第1バッファー層704Aは完全に空乏化し、第2バッファー層704Bは一部のみが空乏化する厚さと不純物濃度であることが肝要である。従って、第1バッファー層704Aの不純物濃度と厚さは例えば1.0×1016cm−3および0.3μm、第2バッファー層704Bの不純物濃度と厚さは例えば1.1×1015cm−3および1.6μmであってもよい。また、pコレクタ領域702の不純物濃度と厚さは、例えば、それぞれ3.5×1017cm−3および1.5μmであり、n−ドリフト層705の不純物濃度および厚さは、例えば、それぞれ4×1014cm−3および100μmである。更に、pコレクタ領域702の幅Wp(SiC)は(1)式を満足するように設定した幅であれば、25μmであってもよい。n+短絡部703の幅Wn(SiC)は3μmであってもよく、セルの幅は28μmである。他は実施の形態1と同じである。
上記の構成にすることにより、本SiC逆導通IGBTに順電圧を印加するとpボディ707とn電荷蓄積層706間の接合が逆バイアスされドリフト層705に拡がる空乏層がほとんどの印加電圧を分担する一方、pコレクタ702とバッファー層704A間の接合のビルトイン電圧により薄い第1バッファー層704Aが完全に空乏化し厚い第2バッファー層704Bの一部にも空乏層が広がる。この状態でMOSFET部に閾値電圧以上のゲート電圧を印加するとMOSFET部がオンしてエミッタ電極713から電子電流が流れ、その一部は第2バッファー層704Bの空乏化していない部分を流れn+短絡部703を通ってコレクタ電極701に流れこむ。この際、空乏化していない第2バッファー層704B内の横抵抗により電位差が発生し、pコレクタ中央部上で最も電位が高くなる。この電位はバッファー層とpコレクタ702間の接合に注目すると順方向の電位なので、更にゲート電圧を高くし流れる電子電流を大きくしてゆくとpコレクタ中央部付近の電位がついにはビルトイン電圧以上になり第1および第2バッファー層の空乏層が消滅し、pコレクタからバッファー層へと正孔の注入が起こり、nドリフト層705とn電荷蓄積層706およびpボディ707を介してエミッタ電極713に至る正孔電流となる。この状態がSiC逆導通IGBTがオン直後の状態である。
この際、pコレクタ領域702の幅Wp(SiC)を(1)式を満足するように設定しているので、同耐圧・同構成のSi逆導通IGBTに比べてスナップバック電圧を大幅に低減できる。また同様にWp(SiC)を設定した1層構成のバッファー層を有する同耐圧のSiC逆導通IGBTに比べても、バッファー層の不純物のトータル濃度を同程度にすれば空乏化していない厚さを大差なくでき、従って横抵抗をほぼ同等にできるのでスナップバック電圧を同等にできる。すなわち、同耐圧・同構成のSi逆導通IGBTに比べてスナップバック現象を大幅に抑制でき、同耐圧・同構成のSiC逆導通IGBTに比べた場合はスナップバック現象をほぼ同等に抑制できる。
一方、本実施の形態の場合は、逆導通IGBTがオン時にpコレクタ702からの過度の注入をpコレクタに接する高濃度で薄い第1バッファー層704Aで抑制し適正化できるので、本逆導通IGBTをオフさせる際の残留キャリアを同耐圧の実施の形態1のSiC逆導通IGBTに比べて低減できる。その結果ターンオフ時間を短くしスイッチング損失を低減でき高性能化できる。
一方、本実施の形態の場合は、逆導通IGBTがオン時にpコレクタ702からの過度の注入をpコレクタに接する高濃度で薄い第1バッファー層704Aで抑制し適正化できるので、本逆導通IGBTをオフさせる際の残留キャリアを同耐圧の実施の形態1のSiC逆導通IGBTに比べて低減できる。その結果ターンオフ時間を短くしスイッチング損失を低減でき高性能化できる。
以下に、本実施の形態7にかかるSiC逆導通IGBTの特性を説明する。
室温での耐圧すなわちなだれ降伏を示す電圧は約11.4kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で3.2×10−3A/cm2以下、250℃の高温でも4.1×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極712の電圧が20VでのJceは約95A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は約7.3Vである。直流電源電圧5kV、電流密度50A/cm通電時のターンオフ時間は、高電流密度であるにも関わらず約0.95μsと良好である。、
本実施の形態7のSiC逆導通IGBTは、実施の形態1と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は0.1V以下にとどまっており、低耐圧の市販のSiIGBTと同等であり顕著な信頼性への悪影響は見いだされない。
室温での耐圧すなわちなだれ降伏を示す電圧は約11.4kVである。また、良好な順阻止特性を示し、なだれ降伏前のリーク電流は室温で3.2×10−3A/cm2以下、250℃の高温でも4.1×10−2A/cm2以下と良好である。
Vceが5V、 ゲート電極712の電圧が20VでのJceは約95A/cm2と良好である。また、10kV以上の高耐圧にも係わらずスナップ電圧は約7.3Vである。直流電源電圧5kV、電流密度50A/cm通電時のターンオフ時間は、高電流密度であるにも関わらず約0.95μsと良好である。、
本実施の形態7のSiC逆導通IGBTは、実施の形態1と同じ条件の通電試験およびオン・オフ繰り返し動作試験においても、オン電圧の劣化や急速劣化は観察されず、試験実施後のほとんどの素子のオン電圧の変化は0.1V以下にとどまっており、低耐圧の市販のSiIGBTと同等であり顕著な信頼性への悪影響は見いだされない。
以上のように、本実施の形態7の半導体装置により、同耐圧のSi逆導通IGBTに比べスナップバック電圧を大幅に低減でき、また1層構成のバッファー層を有する同耐圧のSiC逆導通IGBTに比べてスナップバック電圧をほぼ同等にでき且つターンオフ時間の低減により損失を低減でき、より高性能化を実現できる。
以上、第1から第7の実施の形態に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値の変更やセル構造の拡張などにより、3kVといった低い耐圧や50kVといった更に高い耐圧のワイドギャップ半導体逆導通IGBTに展開できることは当然である。セル形状も言及したストライブ形状以外にメッシュ形状等の種々の形状が採用できることは当然である。また、言及したプレーナ型IGBT以外にトレンチ型IGBTに適用できることも当然である。また、セルの幅やn短絡部の幅やpコレクタの幅および両者の面積比も言及した値以外に逆導通IGBTの仕様によって種々の値を採用できることも当然のことである。主に、n短絡部をセルの中心付近のpボディ下に対向して設けたセル構造について言及したが、n短絡部をセルの片側端部もしくは両端部に設けたセル構造等に応用展開できることも当然である。また、n型逆導通SiC−IGBTに言及したが、極性の異なるp型逆導通SiC−IGBTにも同様に展開できることは自明である。更に、逆導通SiC−IGBTについて言及したが、GaNやダイヤモンドといった他のワイドギャップ半導体を用いた逆導通IGBTにも応用展開できるものである。
本発明は配電系統に直結する高耐圧インバータ等に利用でき、この場合はトランスの大幅な小型化やトランス自体の除去することもでき、システムの大幅な小型軽量化や省エネルギー化・省資源化が可能になる。また、現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。更に、大型ファンやポンプ、圧延機といった産業用機器の制御装置や新幹線および地下鉄といった電鉄車両のインバータ等にも利用できる。
1、101,201,301、401、501,601,701 :コレクタ電極
2、102,202,302、402、502,602,702 :pコレクタ
3、103,203,303、403、503,603,703 :n+短絡部
4、104、304、404、504,604,704 :nバッファー層
5、105,205,305、405、505,605,705 :n−ドリフト層
6、106,306、406、506,606,706 :n電荷蓄積層
7、107,207,307、407、507,607,707 :pボディ領域
8、108,208,308、408、508,608,708 :n+エミッタ領域
9、109,209,309、409、509,609,709 :p−チャネル領域
10、110,210,310、410、510,610,710:p+コンタクト領域
11,111、211,311、411、511,611,711:ゲート酸化膜
12,112,212,312、412、512,612,712:ゲート電極
13、113,213,313、413、513,613,713:エミッタ電極
14 :pコレクタ接合中央部
2、102,202,302、402、502,602,702 :pコレクタ
3、103,203,303、403、503,603,703 :n+短絡部
4、104、304、404、504,604,704 :nバッファー層
5、105,205,305、405、505,605,705 :n−ドリフト層
6、106,306、406、506,606,706 :n電荷蓄積層
7、107,207,307、407、507,607,707 :pボディ領域
8、108,208,308、408、508,608,708 :n+エミッタ領域
9、109,209,309、409、509,609,709 :p−チャネル領域
10、110,210,310、410、510,610,710:p+コンタクト領域
11,111、211,311、411、511,611,711:ゲート酸化膜
12,112,212,312、412、512,612,712:ゲート電極
13、113,213,313、413、513,613,713:エミッタ電極
14 :pコレクタ接合中央部
Claims (6)
- 逆導通IGBT半導体装置であり、
その活性領域を構成するセルが、第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の裏面に設けられた第1導電型の第2半導体層と、前記第1導電型の第2半導体層の裏面に設けられた第2導電型の第1半導体層を備え、更に前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極とからなるMOSFET構成部を備え、
前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えた逆導通IGBT半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から形成されており
前記ワイドギャップ半導体逆導通IGBT半導体装置の前記複数の第1導電型の第1半導体領域間の距離をWp(WB)、pn接合のビルトイン電圧をVbi(WB)、特性オン抵抗をRonS(WB)、前記第1導電型の第2半導体層の抵抗率をρb(WB)とし、
前記ワイドギャップ半導体逆導通IGBT半導体装置と、同耐圧で且つ断面形状は同じであり
更に同じスナップバック電圧Vbi(Si)を有し、且つ前記第1導電型の第2半導体層の抵抗率ρb(WB)と同じ第1導電型の第2半導体層の抵抗率ρb(Si)を有し、前記第1導電型の第1半導体領域の不純物濃度と幅も同じであるが、同耐圧を実現するためにSi材料特有の物性を考慮して必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているSi逆導通IGBT構造の半導体装置において、
前記複数の第1導電型の第1半導体領域間の距離をWp(Si)、pn接合のビルトイン電圧をVbi(Si)、特性オン抵抗をRonS(Si)、第1導電型の第2半導体層の抵抗率をρb(Si)とし、
前記第1導電型の第1半導体領域間の距離Wp(WB)に対応する距離Wp(Si)を、前記Vbi(Si)の4倍の値をスナップバック電流密度Jsb(Si)と前記抵抗率ρb(Si)の積で割算した値としたとき、
前記Wp(WB)の上限を、前記ワイドギャップ半導体逆導通IGBT半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数を前記Si逆導通半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数で割った値の平方根に前記Wp(Si)を乗じた値とし、
前記Wp(WB)の下限を、前記Vbi(WB)と前記RonS(WB)との積を、前記Vbi(Si)と前記RonS(Si)との積で割算した値に前記Wp(Si)を乗じた値とし
前記Wp(WB)を、前記上限と前記下限との範囲より選択したことを特徴とする半導体装置。
- 請求項1の半導体装置において、前記第1導電型の第2半導体層が2層構成であり、前記第2導電型の第1半導体層および前記複数の第1導電型の第1半導体領域に接する第1の第1導電型の第2半導体層は薄く高不純物濃度であり、前記第2導電型の第1半導体層と第1導電型の第2半導体層とで構成するpn接合のビルトイン電圧で完全に空乏化する厚さと不純物濃度であり、
前記第1導電型の第1半導体層に接する第2の第1導電型の第2半導体層は厚く低不純物濃度であるが、前記pn接合のビルトイン電圧で一部のみが空乏化する厚さと不純物濃度であることを特徴とする半導体装置。
- 請求項1または請求項2の半導体装置において、前記複数の第1導電型の第1半導体領域間の距離Wp(WB)のうち、少なくとも一つの距離Wp(WB) を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のWp(WB)を前記範囲内のより小さい値としたことを特徴とする半導体装置。
- 請求項1〜3のいずれか一項に記載の半導体装置において、半導体装置の通電領域の一部または全部が整数個の同構造の複数のセルに分割でき、そのセルの幅を前記第1導電型の第1半導体領域の幅Wn(WB)と前記第1導電型の第1半導体領域間の距離Wp(WB)との和として定義したとき、これらの比率Wn(WB)/Wp(WB)が0.02〜5.0の範囲に存在することを特徴とする半導体装置。
- 請求項1〜4のいずれか一項に記載の半導体装置において、前記セルの両端のみに前記第1導電型の第1半導体領域を有し且つそれらの間に前記第2導電型の第1半導体層を有し、更にセル内の前記複数の第2導電型の第1半導体領域の数が奇数個であり、奇数個の第2導電型の第1半導体領域群のセンターが、前記第2導電型の第1半導体層のセンターとほぼ対向するように配置されたことを特徴とする半導体装置。
- 逆導通IGBT半導体装置の設計方法であり、
この逆導通IGBT半導体装置の活性領域を構成するセルが、
第1導電型の第1半導体層と、
前記第1導電型の第1半導体層の裏面に設けられた第1導電型の第2半導体層と、前記第1導電型の第2半導体層の裏面に設けられた第2導電型の第1半導体層を備え、更に前記第2導電型の第1半導体層を貫通する複数の第1導電型の第1半導体領域とを備え、
前記第1導電型の第1半導体層のおもて面には、選択的に設けられた複数の第2導電型の第1半導体領域と、
前記第2導電型の第1半導体領域の各々のおもて面に選択的に設けられた第1導電型の第2半導体領域と、
前記各々の第2導電型の第1半導体領域と前記第1導電型の第2半導体領域とに接する第1の主電極と、
前記各々の第2導電型の第1半導体領域の、前記各々の第1導電型の第2半導体領域と前記第1導電型の第1半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極とからなるMOSFET構成部を備え、
更に前記第2導電型の第1半導体層と前記複数の第1導電型の第1半導体領域との裏面に接する第2の主電極とを備えたセルであり、
このセルの各半導体層と各半導体領域がワイドギャップ半導体から形成されている逆導通IGBT半導体装置の設計方法において、
前記ワイドギャップ半導体逆導通IGBT半導体装置の前記複数の第1導電型の第1半導体領域間の距離をWp(WB)、pn接合のビルトイン電圧をVbi(WB)、特性オン抵抗をRonS(WB)、前記第1導電型の第2半導体層の抵抗率をρb(WB)とし、
前記ワイドギャップ半導体逆導通IGBT半導体装置と、同耐圧で且つ断面形状は同じであり
更に同じスナップバック電圧Vbi(Si)を有し、且つ前記第1導電型の第2半導体層の抵抗率ρb(WB)と同じ第1導電型の第2半導体層の抵抗率ρb(Si)を有し、前記第1導電型の第1半導体領域の不純物濃度と幅も同じであるが、同耐圧を実現するためにSi材料特有の物性を考慮して必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているSi逆導通IGBT構造の半導体装置において、前記複数の第1導電型の第1半導体領域間の距離をWp(Si)、pn接合のビルトイン電圧をVbi(Si)、特性オン抵抗をRonS(Si)、第1導電型の第2半導体層の抵抗率をρb(Si)とし、
前記第1導電型の第1半導体領域間の距離Wp(WB)に対応する距離Wp(Si)を、前記Vbi(Si)の4倍の値をスナップバック電流密度Jsb(Si)と前記抵抗率ρb(Si)の積で割算した値としたとき、
前記Wp(WB)の上限を、前記ワイドギャップ半導体逆導通IGBT半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数を前記Si逆導通半導体装置の前記第1導電型の第1半導体層の少数キャリアの拡散係数で割った値の平方根に前記Wp(Si)を乗じた値とし、
前記Wp(WB)の下限を、前記Vbi(WB)と前記RonS(WB)との積を、前記Vbi(Si)と前記RonS(Si)との積で割算した値に前記Wp(Si)を乗じた値とし
前記Wp(WB)を、前記上限と前記下限との範囲に設定することを特徴とする半導体装置の設計方法。
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