JPH02206174A - ｐチャンネル絶縁ゲート型バイポーラトランジスタ - Google Patents
ｐチャンネル絶縁ゲート型バイポーラトランジスタInfo
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- JPH02206174A JPH02206174A JP2694689A JP2694689A JPH02206174A JP H02206174 A JPH02206174 A JP H02206174A JP 2694689 A JP2694689 A JP 2694689A JP 2694689 A JP2694689 A JP 2694689A JP H02206174 A JPH02206174 A JP H02206174A
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- 239000000758 substrate Substances 0.000 abstract description 8
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｎｐｎバイポーラトランジスタのベース電流
をｐチャネルＭＯ３ＦＥＴによって供給するｐチャネル
絶縁ゲート型バイポーラトランジスタに関する。
をｐチャネルＭＯ３ＦＥＴによって供給するｐチャネル
絶縁ゲート型バイポーラトランジスタに関する。
電力用スイッチング素子としてｎチャネル型絶縁ゲート
型バイポーラトランジスタ （ＩＧＢＴ）が一般に使わ
れ始めている。これは、ｎチャネル縦型ＭＯ３ＦＥＴの
ドレイン領域のドレイン電極側にｐ″″層を付加したも
のと言うことができる。
型バイポーラトランジスタ （ＩＧＢＴ）が一般に使わ
れ始めている。これは、ｎチャネル縦型ＭＯ３ＦＥＴの
ドレイン領域のドレイン電極側にｐ″″層を付加したも
のと言うことができる。
しかし近年、ｐチャネル型Ｉ ＧＢＴが制御回路の簡略
化が可能及び制御回路と一緒に集積することが容易とい
うことで開発がさかんに行われている。
化が可能及び制御回路と一緒に集積することが容易とい
うことで開発がさかんに行われている。
ｐチャネル型ＩＧＢＴはｎチャネル型ＩＧＥＴの導電型
をすべて逆にしたものである。
をすべて逆にしたものである。
すなわち、第２図に示すようにｎ′一基板１ （第一層
）にバッファ層としての低抵抗のｐ”層２（第二層）を
形成し、その表面に高抵抗層の９層３ （第三層）を形
成し、このｐ−層３の表面部に選択的にｎ１層４ （第
一領域）を、さらにｎ“層４の表面部に選択的に２９層
５ （第二領域）を、さらにこのｎ９層４のｐ−層３と
Ｐ＋層５で挟まれた表面領域をチャネル領域として、こ
の上にゲ−ト絶縁膜６を介してゲート電極７を形成する
。
）にバッファ層としての低抵抗のｐ”層２（第二層）を
形成し、その表面に高抵抗層の９層３ （第三層）を形
成し、このｐ−層３の表面部に選択的にｎ１層４ （第
一領域）を、さらにｎ“層４の表面部に選択的に２９層
５ （第二領域）を、さらにこのｎ９層４のｐ−層３と
Ｐ＋層５で挟まれた表面領域をチャネル領域として、こ
の上にゲ−ト絶縁膜６を介してゲート電極７を形成する
。
そして、ｎ４層４と９１層５にソース電極８を、またｎ
゛基板１の表面にドレイン電極９を接触させる。
゛基板１の表面にドレイン電極９を接触させる。
この素子は、ソース電極８を接地し、ゲート電極７とド
レイン電極９に負の電圧を与えると、ＭＯＳＦＥＴがオ
ンしてｐ−層３に正孔が流れ込む。
レイン電極９に負の電圧を与えると、ＭＯＳＦＥＴがオ
ンしてｐ−層３に正孔が流れ込む。
これに対応してｎ＋基板１からｐ−層３に電子の注入が
起こり、ｐ−層３では伝導度変調が生じることにより、
この領域の抵抗が低（なる。
起こり、ｐ−層３では伝導度変調が生じることにより、
この領域の抵抗が低（なる。
ｐチャネル型Ｉ ＧＢＴをＬ負荷でターンオフする際、
数百■のＬ負荷逆起電力骨と例えば２００ｖの電源電圧
骨の電圧が、ｐ−層３とｎ゛層４接合部に逆バイアスの
形で加わる。そのため、上記接合部には大きな電界が発
生する。さらに、ｎ゛基板１．２１層２．１）−層３．
ｎ０層４のｎｐｎトランジスタで一定電流を流し続けよ
うとするため、その主電流は電子電流となる。高電界（
約１０’■／ｃＩｌ）印加時の電子の衝撃イオン化率は
、正孔のそれに比べ約１００〜１ 、０００倍大きいた
め、ｐチャネルＩＧＢＴはｎチャネルＩ ＧＢＴに比べ
、ターンオフ時にアバランシェ破壊を起こしやすい。
数百■のＬ負荷逆起電力骨と例えば２００ｖの電源電圧
骨の電圧が、ｐ−層３とｎ゛層４接合部に逆バイアスの
形で加わる。そのため、上記接合部には大きな電界が発
生する。さらに、ｎ゛基板１．２１層２．１）−層３．
ｎ０層４のｎｐｎトランジスタで一定電流を流し続けよ
うとするため、その主電流は電子電流となる。高電界（
約１０’■／ｃＩｌ）印加時の電子の衝撃イオン化率は
、正孔のそれに比べ約１００〜１ 、０００倍大きいた
め、ｐチャネルＩＧＢＴはｎチャネルＩ ＧＢＴに比べ
、ターンオフ時にアバランシェ破壊を起こしやすい。
本発明は、緊急の問題である上述の欠点を解消して、タ
ーンオフ時にアバランシェ破壊を起こしにくいｐチャネ
ルＩ ＧＢＴを提供することを目的とする。
ーンオフ時にアバランシェ破壊を起こしにくいｐチャネ
ルＩ ＧＢＴを提供することを目的とする。
上記の目的の達成のために、本発明は、高不純物濃度で
ｎ形の第−層、高不純物濃度でｐ形の第二層および低不
純物濃度でｐ形の第三層が順に隣接し、その第三層の表
面部に選択的にｎ形の第一領域が、さらにその第一領域
の表面部に選択的にｐ形の第二領域が形成され、第三層
と第二領域にはさまれた第一領域の上に絶縁膜を介して
ゲート電極が設けられるｐチャネル絶縁ゲート型バイポ
ーラトランジスタにおいて、第三層の第二層に接する部
分が第三層の比抵抗と第二層の比抵抗の中間の比抵抗を
有する層よりなるものとする。
ｎ形の第−層、高不純物濃度でｐ形の第二層および低不
純物濃度でｐ形の第三層が順に隣接し、その第三層の表
面部に選択的にｎ形の第一領域が、さらにその第一領域
の表面部に選択的にｐ形の第二領域が形成され、第三層
と第二領域にはさまれた第一領域の上に絶縁膜を介して
ゲート電極が設けられるｐチャネル絶縁ゲート型バイポ
ーラトランジスタにおいて、第三層の第二層に接する部
分が第三層の比抵抗と第二層の比抵抗の中間の比抵抗を
有する層よりなるものとする。
第三層の第二層に接する部分に中間の比抵抗を有する層
を設けることにより、第二層と第一領域の接合部に大き
な電界が発生した場合でも、第−層、第二、第三層およ
び第一領域からなるｎｐｎバイポーラトランジスタの第
−層から第二層への電子の注入が少なくなり、主電流が
電子電流となったそのトランジスタの電流増幅率ｈｙｚ
が小さくなることによってコレクタ電流への正帰還がか
かりにく（なるため、アバランシェ破壊が生じに（い。
を設けることにより、第二層と第一領域の接合部に大き
な電界が発生した場合でも、第−層、第二、第三層およ
び第一領域からなるｎｐｎバイポーラトランジスタの第
−層から第二層への電子の注入が少なくなり、主電流が
電子電流となったそのトランジスタの電流増幅率ｈｙｚ
が小さくなることによってコレクタ電流への正帰還がか
かりにく（なるため、アバランシェ破壊が生じに（い。
第１図は本発明の一実施例のｐチャネル型ＩＧＢＴで、
第２図と共通の部分には同一の符号が付されているが、
第２図と異なる点は９層３と９層２の量比抵抗が中間の
９層１０が挿入されている点である。このようなＩ Ｇ
ＢＴは次の工程で製造される。
第２図と共通の部分には同一の符号が付されているが、
第２図と異なる点は９層３と９層２の量比抵抗が中間の
９層１０が挿入されている点である。このようなＩ Ｇ
ＢＴは次の工程で製造される。
比抵抗０．０７Ω（２）以下、厚さ５００ ｔｒｍのｎ
１基板１の表面に比抵抗０．４Ω（２）、厚さ１０−の
ｐ゛バフフフ層比抵抗２Ω■、厚さ２０−の９層１０．
比抵抗９０Ω値、厚さ３５−のｐ−層３を積層する。ｐ
−層１０とｐ−層３の和５５Ｉｒｍは第２図のｐ−層３
の厚さに等しい。次いで、１０００人の厚さの酸化膜と
不純物濃度１０” ／ ｃｄ 、厚さ１μの多結晶シリ
コン層で表面を覆い、ゲート酸化膜６およびゲート電極
７をパターニングする。このゲート電極をマスクとして
、ｎ４層４を形成するためのイオン注入と熱拡散を行う
。生じたｎ１層４の不純物濃度は１０×１０” ／−で
あり、深さは１０＃ｌｌである。さらに、同じくゲート
酸化膜７をマスクとしてｐ゛層５形成するための浅いイ
オン注入と熱拡散を行う。生じたｐ＋層５の不純物濃度
は３．ＯＸＩＱ”／ｃｄ、深さは０．２ ｎである。こ
のあと、ＰＳＧなどの絶縁膜１１を被覆し、明けられた
接触孔でｐ＋層５およびｎ″−層４に接触するソース電
極８を、またｎ“基板１の裏面に接触するドレイン電極
９を形成する。
１基板１の表面に比抵抗０．４Ω（２）、厚さ１０−の
ｐ゛バフフフ層比抵抗２Ω■、厚さ２０−の９層１０．
比抵抗９０Ω値、厚さ３５−のｐ−層３を積層する。ｐ
−層１０とｐ−層３の和５５Ｉｒｍは第２図のｐ−層３
の厚さに等しい。次いで、１０００人の厚さの酸化膜と
不純物濃度１０” ／ ｃｄ 、厚さ１μの多結晶シリ
コン層で表面を覆い、ゲート酸化膜６およびゲート電極
７をパターニングする。このゲート電極をマスクとして
、ｎ４層４を形成するためのイオン注入と熱拡散を行う
。生じたｎ１層４の不純物濃度は１０×１０” ／−で
あり、深さは１０＃ｌｌである。さらに、同じくゲート
酸化膜７をマスクとしてｐ゛層５形成するための浅いイ
オン注入と熱拡散を行う。生じたｐ＋層５の不純物濃度
は３．ＯＸＩＱ”／ｃｄ、深さは０．２ ｎである。こ
のあと、ＰＳＧなどの絶縁膜１１を被覆し、明けられた
接触孔でｐ＋層５およびｎ″−層４に接触するソース電
極８を、またｎ“基板１の裏面に接触するドレイン電極
９を形成する。
このような構造のＩＧＢＴおよび９層１０のない第２Ｗ
Ｊに示したＩ ＧＢＴの二次降伏電位■。ＳＸをポアソ
ンの方程式等で計算した。電源電圧は２００■とした。
Ｊに示したＩ ＧＢＴの二次降伏電位■。ＳＸをポアソ
ンの方程式等で計算した。電源電圧は２００■とした。
第３図はその計算結果でオフするときの電流ＩＤと■ゎ
、Ｘの関係を示し、＆１３１は第１図に示した本発明の
一実施例の素子、１％１１３２は第２図に示した従来型
の素子に対する値である。この図より本発明に基づ＜Ｉ
ＧＢＴの方がＶｎｓｘが大きい。実際の素子で得られた
ＶＤ！＋１もこの１夏結果にほぼ一致した。すなわち、
本発明に基づくＩＧＢＴは従来型に比してアバランシェ
破壊しにくい。
、Ｘの関係を示し、＆１３１は第１図に示した本発明の
一実施例の素子、１％１１３２は第２図に示した従来型
の素子に対する値である。この図より本発明に基づ＜Ｉ
ＧＢＴの方がＶｎｓｘが大きい。実際の素子で得られた
ＶＤ！＋１もこの１夏結果にほぼ一致した。すなわち、
本発明に基づくＩＧＢＴは従来型に比してアバランシェ
破壊しにくい。
（発明の効果〕
本発明によれば、ｐチャネルＩＧＢＴの低不純物濃度と
バッファ層との間に中間の比抵抗の層を配置することの
みによ・す、ターンオフ時にｎｐｎバイポーラトランジ
スタの第−層 （ドレイン側）から第二層への電子の注
入が少なくなり、コレクタ電流への正帰還がかかりにく
くなってＬ負荷ターンオフ時のアバランシェ破壊が起こ
りにくくなるので得られる効果は極めて大きい。
バッファ層との間に中間の比抵抗の層を配置することの
みによ・す、ターンオフ時にｎｐｎバイポーラトランジ
スタの第−層 （ドレイン側）から第二層への電子の注
入が少なくなり、コレクタ電流への正帰還がかかりにく
くなってＬ負荷ターンオフ時のアバランシェ破壊が起こ
りにくくなるので得られる効果は極めて大きい。
第１図は本発明の一実施例のｐチャネルＩＧＢＴの断面
図、第２図は従来のｐチャネルＩＧＢＴの断面図、第３
図は本発明の一実施例と従来例のｐチャネルＩＧＢＴの
オフ時のドレイン電流と二次降伏電圧との関係を計算に
より求めた線図である。 １：ｎ＋基板（第−層）、２：ｐ”バッファ層（第二層
） ３：ｐ−第三層、４：ｎ９第一領域、５：ｐ゛第
二領域、６：ゲート絶縁膜、７：ゲート電極、８；ソー
ス電極、９ニドレイン電極、１０：ｐ中間比抵抗層。 臥（
図、第２図は従来のｐチャネルＩＧＢＴの断面図、第３
図は本発明の一実施例と従来例のｐチャネルＩＧＢＴの
オフ時のドレイン電流と二次降伏電圧との関係を計算に
より求めた線図である。 １：ｎ＋基板（第−層）、２：ｐ”バッファ層（第二層
） ３：ｐ−第三層、４：ｎ９第一領域、５：ｐ゛第
二領域、６：ゲート絶縁膜、７：ゲート電極、８；ソー
ス電極、９ニドレイン電極、１０：ｐ中間比抵抗層。 臥（
Claims (1)
- （１）高不純物濃度でｎ形の第一層、高不純物濃度でＰ
形の第二層および低不純物濃度でＰ形の第三層が順に隣
接し、この第三層の表面部に選択的にｎ形の第一領域が
、さらにその第一領域の表面部に選択的にｐ形の第二領
域が形成され、第三層と第二領域にはさまれた第一領域
の上に絶縁膜を介してゲート電極が設けられるものにお
いて、第三層の第二層に接する部分が第三層の比抵抗と
第二層の比抵抗の中間の比抵抗を有する層よりなること
を特徴とするｐチャネル絶縁ゲート型バイポーラトラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026946A JP2536122B2 (ja) | 1989-02-06 | 1989-02-06 | ｐチャンネル絶縁ゲ―ト型バイポ―ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026946A JP2536122B2 (ja) | 1989-02-06 | 1989-02-06 | ｐチャンネル絶縁ゲ―ト型バイポ―ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206174A true JPH02206174A (ja) | 1990-08-15 |
| JP2536122B2 JP2536122B2 (ja) | 1996-09-18 |
Family
ID=12207322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026946A Expired - Lifetime JP2536122B2 (ja) | 1989-02-06 | 1989-02-06 | ｐチャンネル絶縁ゲ―ト型バイポ―ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536122B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| EP0601093A1 (en) * | 1991-08-28 | 1994-06-15 | Advanced Power Technology Inc. | Igbt process and device with platinum lifetime control |
| US5355003A (en) * | 1992-08-05 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stable breakdown voltage in wiring area |
| JPH06326316A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
| JP2015144220A (ja) * | 2013-12-27 | 2015-08-06 | 良孝 菅原 | 高性能半導体装置とその動作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482563A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor device |
-
1989
- 1989-02-06 JP JP1026946A patent/JP2536122B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482563A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| EP0601093A1 (en) * | 1991-08-28 | 1994-06-15 | Advanced Power Technology Inc. | Igbt process and device with platinum lifetime control |
| EP0601093A4 (en) * | 1991-08-28 | 1995-04-12 | Advanced Power Technology | METHOD FOR PRODUCING TRANSISTORS WITH INSULATED GATE USING PLATINUM TO CONTROL LIFETIME AND IGBT ARRANGEMENTS MANUFACTURED BY THIS METHOD. |
| US5355003A (en) * | 1992-08-05 | 1994-10-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having stable breakdown voltage in wiring area |
| JPH06326316A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
| JP2015144220A (ja) * | 2013-12-27 | 2015-08-06 | 良孝 菅原 | 高性能半導体装置とその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536122B2 (ja) | 1996-09-18 |
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