JPS60177675A - 絶縁ゲ−ト半導体装置 - Google Patents
絶縁ゲ−ト半導体装置Info
- Publication number
- JPS60177675A JPS60177675A JP59032342A JP3234284A JPS60177675A JP S60177675 A JPS60177675 A JP S60177675A JP 59032342 A JP59032342 A JP 59032342A JP 3234284 A JP3234284 A JP 3234284A JP S60177675 A JPS60177675 A JP S60177675A
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- JP
- Japan
- Prior art keywords
- conductivity type
- drain
- semiconductor device
- diffusion layer
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は毛−夕制御回路に使用するパワー用絶縁ゲート
電界効果トランジスタ（ＭＯＳＦＥＴ）における破壊防
止技術に関する。
電界効果トランジスタ（ＭＯＳＦＥＴ）における破壊防
止技術に関する。
モータ制御（駆動制御）回路の周波数増加に伴い、従来
のバイポーラトランジスタに代ってパワーＭＯＳ Ｆ
Ｅ Ｔが使用されるようになった。このパワーＭＯ８Ｆ
ＥＴによるモータ制御回路は第１図に示すように縦続接
続された対のＭＯＳＦＥＴを複数対並列に接続し、交替
にオンオフ動作するように構成したものである。
のバイポーラトランジスタに代ってパワーＭＯＳ Ｆ
Ｅ Ｔが使用されるようになった。このパワーＭＯ８Ｆ
ＥＴによるモータ制御回路は第１図に示すように縦続接
続された対のＭＯＳＦＥＴを複数対並列に接続し、交替
にオンオフ動作するように構成したものである。
このような複数のＭＯＳＦＥＴを有するモータ制御回路
において、モータの起動停止時にＭＯＳＦＥＴに内蔵す
るダイオードの一部が破壊される現象の生じることが発
明者の実験によりあきらかとされた。パワーＭＯ８ＦＥ
Ｔの内部ダイオードの破壊はソース・チャネル部及びド
レインにより構成される寄生ｎｐｎ（Ｎチャネルの場合
）バイポーラトランジスタ動作が局部的にセルに集中す
るために生じることによるものである。
において、モータの起動停止時にＭＯＳＦＥＴに内蔵す
るダイオードの一部が破壊される現象の生じることが発
明者の実験によりあきらかとされた。パワーＭＯ８ＦＥ
Ｔの内部ダイオードの破壊はソース・チャネル部及びド
レインにより構成される寄生ｎｐｎ（Ｎチャネルの場合
）バイポーラトランジスタ動作が局部的にセルに集中す
るために生じることによるものである。
すなわち、第１図に示されるＭＯ８ＦＥＴＱＩ 。
Ｑ２．Ｑ、・・・においてゲー）Ｇ、、Ｇ、をオンさせ
ると回生電流ＩＰはＱ３の内部ダイオードＤ。
ると回生電流ＩＰはＱ３の内部ダイオードＤ。
を順方向に流れる。次いでＱｌのゲートＧ、を０ＮＩＣ
するとＱ３の内部ダイオードＤ３の逆バイアスとなるた
め、第２図に示すようにリカバリ電流Ｔｒｒが回復する
まで過電流ＩＤｒがダイオードＤ３に流れる。またこの
際に回路のＬによって誘導起電力が発生し、Ｔｒｒが回
復するまでにスパイク電圧Ｖｐがダイオードに印加され
降伏に至る場合がある。
するとＱ３の内部ダイオードＤ３の逆バイアスとなるた
め、第２図に示すようにリカバリ電流Ｔｒｒが回復する
まで過電流ＩＤｒがダイオードＤ３に流れる。またこの
際に回路のＬによって誘導起電力が発生し、Ｔｒｒが回
復するまでにスパイク電圧Ｖｐがダイオードに印加され
降伏に至る場合がある。
Ｔｒｒが回復するまでの間にダイオードＤ３にかかる負
担は太き（過電流よりｒによって破壊する場合と、ＩＤ
ｒ−Ｖｐによるパワーで破壊する場合とがあり、保護回
路対策と同時に素子自身のダイオード破壊耐量の向上が
要請されている。
担は太き（過電流よりｒによって破壊する場合と、ＩＤ
ｒ−Ｖｐによるパワーで破壊する場合とがあり、保護回
路対策と同時に素子自身のダイオード破壊耐量の向上が
要請されている。
このようなセルへの局部的電流の集中を防止するためこ
れまで下記の対策が本発明者により考えられている。
れまで下記の対策が本発明者により考えられている。
（１）セルの配置を均一化すること。しかし、この方法
では等価回路上各セルをすべて均一に配列することはレ
イアウト上から不可能である。
では等価回路上各セルをすべて均一に配列することはレ
イアウト上から不可能である。
本発明は上記した問題を解決するためのものであって前
記の両者相反の関係を定量的に明らかにし、破壊耐量の
向上とオン抵抗増大の抑制のできるパワーＭＯ８半導体
装置を提供することにある。
記の両者相反の関係を定量的に明らかにし、破壊耐量の
向上とオン抵抗増大の抑制のできるパワーＭＯ８半導体
装置を提供することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、縦形ｎチャネルＭＯ８ＦＥＴにおいて、チャ
ネル部を含むｐ型層直下の高比抵抗ｎ−型ドレイン領域
をバラスト抵抗として、このｎ−型ドレイン領域の比抵
抗はＭＯＳＦＥＴの耐圧特性とのパラメータによって適
合する比抵抗値を選ぶとともに上記ｐ型層直下のｎ−型
ドレイン層の厚さは上記比抵抗値とのパラメータにより
示される非破壊領域の下限値を選ぶことにより、破壊耐
量が向上でき、しかもオン抵抗を増大することなく、前
記目的が達成できる。
ネル部を含むｐ型層直下の高比抵抗ｎ−型ドレイン領域
をバラスト抵抗として、このｎ−型ドレイン領域の比抵
抗はＭＯＳＦＥＴの耐圧特性とのパラメータによって適
合する比抵抗値を選ぶとともに上記ｐ型層直下のｎ−型
ドレイン層の厚さは上記比抵抗値とのパラメータにより
示される非破壊領域の下限値を選ぶことにより、破壊耐
量が向上でき、しかもオン抵抗を増大することなく、前
記目的が達成できる。
第３図は本発明の一実施例を示すものであって、縦形パ
ワーｎチャネルＭＯ８ＦＥＴの要部縦断面図である。】
はｎ−型シリコン基体（ｉ層）でｎチャネルＭＯ８ＦＥ
Ｔのドレイン領域となる部分で、下面（裏面側）に高濃
度ドナ拡散によるｎ＋＋層２が形成され、その表面に銀
等の金属膜３がドレイン電極（Ｄｌとして形成される。
ワーｎチャネルＭＯ８ＦＥＴの要部縦断面図である。】
はｎ−型シリコン基体（ｉ層）でｎチャネルＭＯ８ＦＥ
Ｔのドレイン領域となる部分で、下面（裏面側）に高濃
度ドナ拡散によるｎ＋＋層２が形成され、その表面に銀
等の金属膜３がドレイン電極（Ｄｌとして形成される。
４は上記基体１の上面に部分的にアクセプタ拡散により
形成されたｐ型頭域でその表面の一部４ａはチャネル部
となる。
形成されたｐ型頭域でその表面の一部４ａはチャネル部
となる。
５はｐ型頭域の表面の一部に高濃度ドナ拡散により形成
されたｎ＋型領領域ソース・コンタクト部となる。
されたｎ＋型領領域ソース・コンタクト部となる。
６はゲート絶縁膜で薄いシリコン酸化膜（Ｓ ｔ Ｏｔ
膜）からなり、その上にポリシリコン層等からなるゲー
ト電極７Ｄが設けられ、さらにその上を絶縁膜、例えば
ＣＶＤ（気相化学堆積）によるシリコン酸化膜８で覆っ
である。
膜）からなり、その上にポリシリコン層等からなるゲー
ト電極７Ｄが設けられ、さらにその上を絶縁膜、例えば
ＣＶＤ（気相化学堆積）によるシリコン酸化膜８で覆っ
である。
９はアルミニウムを蒸着してなるソース電極（８１で、
ｎ＋＋ソース領域４に低抵抗接触するとともにｐ型頭域
に短絡接触し絶縁膜９を介してゲートの上を越えて他の
ｎ＋＋ソース領域５に低抵抗接触する。上記ゲート電極
Ｇへの電圧印加によってゲート直下のｐ型領域表面（チ
ャネル部）４ａを流れるソース−ドレイン電流ＩＤＳは
制御される。
ｎ＋＋ソース領域４に低抵抗接触するとともにｐ型頭域
に短絡接触し絶縁膜９を介してゲートの上を越えて他の
ｎ＋＋ソース領域５に低抵抗接触する。上記ゲート電極
Ｇへの電圧印加によってゲート直下のｐ型領域表面（チ
ャネル部）４ａを流れるソース−ドレイン電流ＩＤＳは
制御される。
このようなｎチャネルパワーＭＯ８ＦＥＴにおいて、所
要とする破壊耐量に対してドレインとなるｎ−型シリコ
ン基体の比抵抗及びドレインバラスト抵抗となるｎ一層
（又はｉ層）の厚さは下記のようにして決定される。
要とする破壊耐量に対してドレインとなるｎ−型シリコ
ン基体の比抵抗及びドレインバラスト抵抗となるｎ一層
（又はｉ層）の厚さは下記のようにして決定される。
第４図は本発明者によっ実験データの結果よりパワーｎ
チャネルＭＯ８ＦＥＴにおけるドレイン耐圧とｎ−型層
（基体）の比抵抗との関係を示す曲線図である。
チャネルＭＯ８ＦＥＴにおけるドレイン耐圧とｎ−型層
（基体）の比抵抗との関係を示す曲線図である。
例えば５００Ｖの耐圧を得るためには上記曲線によって
ｎ−型ドレイン層の比抵抗をめドープされる不純物濃度
を決定する。
ｎ−型ドレイン層の比抵抗をめドープされる不純物濃度
を決定する。
第５図は基体の比抵抗とｉ層（ｐ型層直下のｎ−型層）
の厚さとの関係を示し、本発明者の実験により、ダイオ
ード破壊耐量に大きく保っていることが明らかになった
。
の厚さとの関係を示し、本発明者の実験により、ダイオ
ード破壊耐量に大きく保っていることが明らかになった
。
すなわち、第５図に示される曲線によって分けられる２
つの領域のうち工は非破壊領域、■は破壊領域となる。
つの領域のうち工は非破壊領域、■は破壊領域となる。
したがって、第４図でめられた比抵抗におけるｎ−型基
体の厚さを第５図の非破壊領域Ｉの中から選ぶ。
体の厚さを第５図の非破壊領域Ｉの中から選ぶ。
一方、パワーｎチャネルＭＯ８ＦＥＴにおいてはオン抵
抗はｎ−型基体の厚さに比例して大きくなるから、オン
抵抗特性を向上するためにはｎ・７型層体をできるだけ
薄くすることがのぞましい。
抗はｎ−型基体の厚さに比例して大きくなるから、オン
抵抗特性を向上するためにはｎ・７型層体をできるだけ
薄くすることがのぞましい。
したがって、ｎ−型層の厚さは第５図における非破壊領
域Ｉと破壊領域■の境界ラインより上限近くの厚さを用
いることになる。
域Ｉと破壊領域■の境界ラインより上限近くの厚さを用
いることになる。
第６図は第３図で示したパワーｎチャネルＭＯ８ＦＥＴ
の動作時において、リカバリー電流ＩＤＨの経路を同図
の等価回路で示すものである。
の動作時において、リカバリー電流ＩＤＨの経路を同図
の等価回路で示すものである。
この場合、ＩＤＲは次の４つの径路が考えられる。すな
わち、（ａｌ Ｃｇ ｄよりＲｇを経てＤ−＋Ｓに流れ
るｉｄｄ、（ｂ１ＭＯ８がＮしてＤ−＋８に流れるｉｃ
ｈ、（ｃｌｐｎダイオードのＴｒｒ が回復するまでＫ
Ｒｂを通してＤ−＋Ｓに流れるｉｄｓ、（ｄｉ寄生バイ
ポーラトランジスタがオンしてＤ−＋Ｓへ流れるｉｃが
ある。（ａｔ〜（ｄｌまでにバラストとして働く抵抗成
分のうちＲｎはすべての経路に渡り有効である。
わち、（ａｌ Ｃｇ ｄよりＲｇを経てＤ−＋Ｓに流れ
るｉｄｄ、（ｂ１ＭＯ８がＮしてＤ−＋８に流れるｉｃ
ｈ、（ｃｌｐｎダイオードのＴｒｒ が回復するまでＫ
Ｒｂを通してＤ−＋Ｓに流れるｉｄｓ、（ｄｉ寄生バイ
ポーラトランジスタがオンしてＤ−＋Ｓへ流れるｉｃが
ある。（ａｔ〜（ｄｌまでにバラストとして働く抵抗成
分のうちＲｎはすべての経路に渡り有効である。
第７図は内部ダイオードのｉＤ、ｖｄｓ 波形を示し、
これを３つの領域ｔ、、 ｔｔ＊ ｔＩｆに分解してそ
の動作を説明すると、Ｒｄ ＞Ｒｂであるから電流ｉｔ
ｌ はソースル＋層ドレインｎ一層によるダイオードと
Ｒｄで決まる値が流れる。ダイオードは順方向にバイア
スされるため、ソースｐ 層とドレインｎ一層に形成さ
れる空乏層は狭くなっており、ｐｎ接合静電気容量ｃｊ
は非常に大きくなっている。ソース・ドレイン電流の流
れる方向によってダイオードにおけるホールの動作を説
明すると、ソース側が（＋１、ドレイン側が（−１に印
加される場合、第８図に示すように（１）ｉ層（ｎ一層
）中にホール（ｈｌが蓄積し、（２）ホールの分布はｅ
ｒｒｏｒｆｕｎｃ、で近似するからｉ層の厚さｄｉを十
分にとれば１個のＭＯ８ＦＥＴセル中に電流が集中する
ことがなく破壊を防止できる。
これを３つの領域ｔ、、 ｔｔ＊ ｔＩｆに分解してそ
の動作を説明すると、Ｒｄ ＞Ｒｂであるから電流ｉｔ
ｌ はソースル＋層ドレインｎ一層によるダイオードと
Ｒｄで決まる値が流れる。ダイオードは順方向にバイア
スされるため、ソースｐ 層とドレインｎ一層に形成さ
れる空乏層は狭くなっており、ｐｎ接合静電気容量ｃｊ
は非常に大きくなっている。ソース・ドレイン電流の流
れる方向によってダイオードにおけるホールの動作を説
明すると、ソース側が（＋１、ドレイン側が（−１に印
加される場合、第８図に示すように（１）ｉ層（ｎ一層
）中にホール（ｈｌが蓄積し、（２）ホールの分布はｅ
ｒｒｏｒｆｕｎｃ、で近似するからｉ層の厚さｄｉを十
分にとれば１個のＭＯ８ＦＥＴセル中に電流が集中する
ことがなく破壊を防止できる。
ここで電位が逆転し、第９図に示すようにソース側が（
−）、ドレイン側が（＋）になった場合、（１）空乏層
のホールが矢印のように逆流（を外部）し、（２）空乏
層外のホールが逆流（拡散）する。ｉ層を厚くすること
で拡散逆流のホール量を多くし、リカバリーをソフトに
することにより破壊耐量を上げることができる。
−）、ドレイン側が（＋）になった場合、（１）空乏層
のホールが矢印のように逆流（を外部）し、（２）空乏
層外のホールが逆流（拡散）する。ｉ層を厚くすること
で拡散逆流のホール量を多くし、リカバリーをソフトに
することにより破壊耐量を上げることができる。
〔効果］
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
（１）ｎ−基体の厚さを少なくとも非破壊領域内で選ぶ
ことＫよりＭＯＳＦＥＴの破壊耐量を大幅に向上するこ
とができる。在来のパワーＭＯ８ＦＥＴではかかる考慮
がなされないため０．２ Ａで破壊したが、本発明によ
るパワーｎチャネルＭＯ８ＦＥＴでは３０Ａ以上でも非
破壊であることが明かとなった。
ことＫよりＭＯＳＦＥＴの破壊耐量を大幅に向上するこ
とができる。在来のパワーＭＯ８ＦＥＴではかかる考慮
がなされないため０．２ Ａで破壊したが、本発明によ
るパワーｎチャネルＭＯ８ＦＥＴでは３０Ａ以上でも非
破壊であることが明かとなった。
（２） 非破壊領域の下限をとることにより、必要以上
オン抵抗特性を損うことなく、破壊耐量の向上を達成で
きるようになった。
オン抵抗特性を損うことなく、破壊耐量の向上を達成で
きるようになった。
（３）上記（１）、（２）によりモータ制御、インバー
タ等の回路に使用されるパワーＭＯ８ＦＥＴの品質向上
、信頼性向上に大きく寄与できる。
タ等の回路に使用されるパワーＭＯ８ＦＥＴの品質向上
、信頼性向上に大きく寄与できる。
本発明はモータ制御、インバータ用のパワーＭＯＳ’Ｆ
Ｅ Ｔ一般に利用することができる。
Ｅ Ｔ一般に利用することができる。
本発明はまた、高速ダイオードのツクトリカバリ−に応
用することができる。
用することができる。
第１図はパワーＭＯ８ＦＥＴを用いたモータ制御回路に
おける局部的電流集の形態を示す回路図である。 第２図はＭＯ８ＦＥＴＫおける回生電流波形を示す波形
図である。 第３図は本発明の一実施例を示すものであって、パワー
〇チャネルＭＯ８ＦＥＴの要部拡大断面図である。 第４図は本発明者の実験データに基（ＭＯＳＦＥＴの耐
圧と比抵抗の関係を示す曲線図である。 第５図は同じくｉ層厚と比抵抗の関係を示す曲線図であ
る。 第６図は第３図に示したＭＯＳＦＥＴにおけるノースド
レイン電流１３路を示す等価回路図である。 第７図はソース・ドレイン電流電圧の波形図である。 第８図及び第９図はＭＯ８ＦＥＴ内部ダイオードにおけ
るホールの動作を説明するための断面図である。 １・・・ｎ−型シリコン基体（ｉ層）、２・・・ｎ 型
層、３・・・金属膜（ドレイン電極Ｄ）、４・・・ｐ型
領域、４ａ・・・チャネル部、５・・・ｎ＋型領領域ソ
ース・コンタクト部）、６・・・ゲート絶縁膜、７・・
・ポリシリコンゲート電極（ａ、８・・・シリコン酸化
膜、９・・・アル゛ミニウム・ソース電極＋Ｓ）。 第 １ 図 第 ２ 図 Ｉｒと 第 ３ 図 （ 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図
おける局部的電流集の形態を示す回路図である。 第２図はＭＯ８ＦＥＴＫおける回生電流波形を示す波形
図である。 第３図は本発明の一実施例を示すものであって、パワー
〇チャネルＭＯ８ＦＥＴの要部拡大断面図である。 第４図は本発明者の実験データに基（ＭＯＳＦＥＴの耐
圧と比抵抗の関係を示す曲線図である。 第５図は同じくｉ層厚と比抵抗の関係を示す曲線図であ
る。 第６図は第３図に示したＭＯＳＦＥＴにおけるノースド
レイン電流１３路を示す等価回路図である。 第７図はソース・ドレイン電流電圧の波形図である。 第８図及び第９図はＭＯ８ＦＥＴ内部ダイオードにおけ
るホールの動作を説明するための断面図である。 １・・・ｎ−型シリコン基体（ｉ層）、２・・・ｎ 型
層、３・・・金属膜（ドレイン電極Ｄ）、４・・・ｐ型
領域、４ａ・・・チャネル部、５・・・ｎ＋型領領域ソ
ース・コンタクト部）、６・・・ゲート絶縁膜、７・・
・ポリシリコンゲート電極（ａ、８・・・シリコン酸化
膜、９・・・アル゛ミニウム・ソース電極＋Ｓ）。 第 １ 図 第 ２ 図 Ｉｒと 第 ３ 図 （ 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体をドレインとして、この基板
の一主面の一部に第２導電型拡散層が形成され、この第
２導電型拡散層の表面の一部に第１導電型高濃度拡散層
がソースとして形成され、ソースの形成されない第２導
電型拡散層の表面に絶縁膜を介してゲート電極が形成さ
れ、このゲート電極への電圧印加によってゲート下の第
２導電型拡散層表面チャネル部のソース・ドレイン電流
を制御するように構成された縦形絶縁ゲート半導体装置
であって、第２導電型拡散層直下の第１導電型高比抵抗
半導体基体部分をドレインバラスト抵抗とし、その厚さ
は上記絶縁ゲート半導体装置の耐圧特性、電流特性を規
定するパラメータによって決定されることを特徴とする
絶縁ゲート半導体装置。。 ２、 ドレインバラスト抵抗として使用される第１導電
型半導体基体の比抵抗は上記絶縁ゲート半導体装置の耐
圧特性とのパラメータによって示される最も適合する比
抵抗値を選ぶとともに、上記第２導電型拡散層直下の第
１導電型半導体基体の厚さは上記比抵抗値とのパラメー
タにより示される非破壊領域の下限値を選ぶ特許請求の
範囲第１項に記載の絶縁′ケート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032342A JPS60177675A (ja) | 1984-02-24 | 1984-02-24 | 絶縁ゲ−ト半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032342A JPS60177675A (ja) | 1984-02-24 | 1984-02-24 | 絶縁ゲ−ト半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60177675A true JPS60177675A (ja) | 1985-09-11 |
Family
ID=12356281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032342A Pending JPS60177675A (ja) | 1984-02-24 | 1984-02-24 | 絶縁ゲ−ト半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177675A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457757A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Vertical insulated-gate field-effect transistor |
| US4967245A (en) * | 1988-03-14 | 1990-10-30 | Siliconix Incorporated | Trench power MOSFET device |
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
| JPH08102540A (ja) * | 1995-09-25 | 1996-04-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1984
- 1984-02-24 JP JP59032342A patent/JPS60177675A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457757A (en) * | 1987-08-28 | 1989-03-06 | Nec Corp | Vertical insulated-gate field-effect transistor |
| US4967245A (en) * | 1988-03-14 | 1990-10-30 | Siliconix Incorporated | Trench power MOSFET device |
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
| JPH08102540A (ja) * | 1995-09-25 | 1996-04-16 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
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