WO2013080417A1 - 半導体装置 - Google Patents

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WO2013080417A1
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proton
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concentration
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河野　憲司
伸治 天野
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株式会社デンソー
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    • H01L29/861—Diodes

Definitions

  • the present disclosure relates to a semiconductor device having a vertical semiconductor element.
  • a semiconductor device having a vertical semiconductor element used for a power supply circuit such as an EHV inverter or a DC-DC converter.
  • an IGBT is used as a vertical semiconductor element.
  • an element structure called a field stop (hereinafter referred to as FS) layer has been proposed and put into practical use.
  • the back surface of the substrate on which the element is fabricated is thinly cut, and impurities such as phosphorus (P) and selenium (Se) are ion-implanted into the back surface and then annealed, so that the impurity layer higher than the raw stone concentration of the substrate
  • the FS layer consisting of
  • Patent Document 1 proposes a technique of using protons, doping protons with an accelerator, and then annealing to form a deep FS layer.
  • Patent Document 2 also proposes a technique for forming an FS layer by ion implantation of phosphorus in addition to protons.
  • Patent Documents 3 and 4 also propose a technique for producing a multistage FS layer by injecting protons a plurality of times.
  • FIG. 15 is a graph showing the relationship between the peak concentration and the activation rate with respect to the dose when protons are doped with an acceleration voltage of 4.3 MeV. As shown in this figure, it can be seen that the activation rate of protons is greatly reduced when the dose is increased.
  • a high impurity concentration of about 1 ⁇ 10 15 cm ⁇ 3 is necessary for forming the FS layer, but the activation rate is low and the proton irradiation time is long. For this reason, if the FS layer is simply formed using protons, the productivity is poor and the product cost is deteriorated.
  • the IGBT has been described as an example of the vertical semiconductor element, but the same problem as described above is possible as long as it is a free wheel diode (FWD) or DMOS and can form an FS layer. Can occur.
  • FWD free wheel diode
  • DMOS DMOS
  • an object of the present disclosure is to provide a semiconductor device having a vertical semiconductor element having a structure capable of preventing deterioration of product cost, ensuring a withstand voltage, and suppressing a switching surge.
  • a semiconductor device including a vertical semiconductor element configured to pass a current between an upper electrode and a lower electrode, wherein the FS layer is made of phosphorus or arsenic.
  • the FS layer is composed of the phosphorus / arsenic layer and the proton layer and the impurity concentration of the proton layer is gradually reduced, the proton layer is compared with the case where the FS layer is composed only of protons. It becomes possible to reduce the impurity concentration. For this reason, it becomes possible to improve productivity compared with the case where the FS layer is formed by simply injecting protons, and it is possible to prevent deterioration of product cost.
  • the n-type impurity concentration of the proton layer is continuously reduced gradually at a position deeper from the back surface of the drift layer than the phosphorus / arsenic layer. For this reason, the difference in n-type impurity concentration at the boundary position between the proton layer and the drift layer becomes gradual. Therefore, the electric field concentration can be relaxed, the withstand voltage can be secured, and the switching surge can be suppressed.
  • the relationship between the proton layer depth and the concentration ratio of the proton layer to the raw stone concentration is x, where the proton layer depth is x and the concentration ratio is y.
  • Equation 1 y ⁇ 19.061 ⁇ 10 ⁇ 0.00965x Meet.
  • the amount of decrease in the breakdown voltage can be suppressed, and the breakdown voltage yield can be improved.
  • the concentration ratio of the proton layer to the raw stone concentration is set to 3 times or more. Therefore, the amount of decrease in breakdown voltage can be suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is set to 4 times or more. Therefore, the amount of decrease in breakdown voltage can be further suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is set to 4 times or more. Therefore, the amount of decrease in breakdown voltage can be suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is 7 times or more. Therefore, the amount of decrease in breakdown voltage can be further suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is 7 times or more. Therefore, the amount of decrease in breakdown voltage can be suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is 10 times or more. Therefore, the amount of decrease in breakdown voltage can be further suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is 10 times or more. Therefore, the amount of decrease in breakdown voltage can be suppressed.
  • the concentration ratio of the proton layer to the raw stone concentration is 14 times or more. Therefore, the amount of decrease in breakdown voltage can be further suppressed.
  • the vertical semiconductor element is an IGBT.
  • the vertical semiconductor elements are IGBTs and free wheel diodes.
  • the vertical semiconductor element is a diode.
  • the drawing (A) is a top surface layout diagram of a semiconductor device provided with an IGBT as a vertical semiconductor element according to the first embodiment of the present disclosure, and (b) is a cross-sectional view taken along the line IB-IB in FIG.
  • (A) is a graph showing a designed impurity concentration profile in the IIA-IIA section in FIG. 1 (b), and (b) is a completed impurity concentration in the IIB-IIB section in FIG. 1 (b). It is a graph which shows a profile.
  • (A) is the figure which showed the relationship with the half value width (DELTA) R (micrometer) with respect to a proton acceleration voltage (MeV), and the range Rp
  • (b) is the depth (range) Rp and the proton concentration N. It is the figure which showed the relationship. It is a graph which shows the result of having investigated the relationship between the n-type impurity density
  • FIG. 11A is a top surface layout diagram of a semiconductor device provided with IGBTs and diodes as vertical semiconductor elements according to the second embodiment of the present disclosure
  • FIG. 11B is a cross-sectional view along XIB-XIB in FIG.
  • FIG. 12C is a sectional view taken along the line XIC-XIC in FIG. FIG.
  • FIG. 11A is a graph showing the impurity concentration profile at the section XIIA-XIIA in FIG. 11B
  • FIG. 11B is a graph showing the impurity concentration profile at the section XIIB-XIIB in FIG. is there.
  • FIG. 13A is a top surface layout diagram of a semiconductor device provided with a diode as a vertical semiconductor element according to a second embodiment of the present disclosure
  • FIG. 13B is a cross-sectional view taken along the line XIIIB-XIIIB in FIG. 14 is a graph showing an impurity concentration profile on the XIV-XIV cross section in FIG. It is the figure which showed the relationship between the peak density
  • FIGS. 1A and 1B are diagrams showing a semiconductor device provided with an IGBT as a vertical semiconductor element.
  • FIG. 1A is a top layout view
  • FIG. 1B is a diagram in FIG. It is IB-IB sectional drawing in the inside.
  • 2 (a) and 2 (b) are graphs showing the impurity concentration in the section IIAB-IIAB in FIG. 1 (b).
  • FIG. 2 (a) is a design concentration profile of each part
  • FIG. 2 (b) shows the finished density profile.
  • the semiconductor device of this embodiment will be described with reference to these drawings.
  • the IGBT formation region provided with the IGBT 100 shown in FIG. 1B is a cell region, and an outer peripheral withstand voltage region is provided in the outer periphery of the cell region. That is, a cell region is formed at the center of the chip constituting the semiconductor device, and an outer peripheral pressure-resistant region is disposed at the outer periphery of the cell region, that is, at the outer edge of the chip.
  • the semiconductor device of this embodiment is configured by including an IGBT 100 with respect to a semiconductor substrate constituting the n ⁇ -type drift layer 1.
  • the n ⁇ type drift layer 1 is composed of a raw stone concentration, and the n type impurity concentration is 1 ⁇ 10 14 cm ⁇ 3 or less, for example, 0.75 ⁇ 10 14 cm ⁇ 3 as shown in FIG.
  • an FS layer 2 composed of an n-type layer is formed on the surface layer portion of the n ⁇ -type drift layer 1 on the back surface side of the n ⁇ -type drift layer 1.
  • the FS layer 2 includes a phosphorus FS layer 2a having phosphorus (P) formed as an impurity from a back surface of the n ⁇ type drift layer 1 to a relatively shallow predetermined depth, and a phosphorus FS layer 2 from the back surface of the n ⁇ type drift layer 1.
  • the structure includes a proton FS layer 2b having protons formed as impurities as deeper than the FS layer 2a. As shown in FIG.
  • the phosphorus FS layer 2a has a diffusion depth of 1.5 ⁇ m or less and an n-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or less
  • the proton FS layer 2b has a diffusion depth of, for example, It is 15 ⁇ m or less and the n-type impurity concentration is 5 ⁇ 10 14 cm ⁇ 3 or less.
  • the impurity concentration of the proton FS layer 2b is preferably higher because it is preferably higher than 5 ⁇ 10 14 cm ⁇ 3 , but here, for example, 3 ⁇ 10 14 cm ⁇ 3 or more and 5 ⁇ 10 14 cm ⁇ . The range is 3 or less.
  • the proton FS layer 2b has an impurity concentration peak located in the phosphorous FS layer 2a, and the n-type impurity concentration continuously increases at a position deeper from the back surface of the n ⁇ -type drift layer 1 than the phosphorous FS layer 2a.
  • the concentration distribution gradually decreases.
  • a p + type impurity region 3 corresponding to the collector region is formed in the surface layer portion of the FS layer 2 configured as described above.
  • the p + -type impurity region 3 is formed by implanting a p-type impurity such as boron, and has a diffusion depth of 0.5 ⁇ m or less and a p-type impurity concentration of 1 ⁇ 10 18 or less as shown in FIG. Has been.
  • a p-type region 4 having a thickness of, for example, about 3 ⁇ m is formed in the surface layer portion of the n ⁇ -type drift layer 1.
  • a plurality of trenches 6 are formed so as to penetrate the p-type region 4 and reach the n ⁇ -type drift layer 1, and the trench 6 separates the p-type region 4 into a plurality of pieces.
  • a plurality of trenches 6 are formed at a predetermined pitch (interval), and each trench 6 is formed in the vertical direction on the paper surface in FIG. 1A, that is, in the depth direction (the vertical direction on the paper surface) in FIG.
  • annular structure for example, a plurality of annular structures formed by each trench 6 constitute a multiple ring structure.
  • the p-type region 4 is divided into a plurality of parts by the adjacent trenches 6, but a part of the p-type region 4 becomes a channel p-type region 4 a constituting the channel region, and the emitter region is formed in the surface layer portion of the channel p-type region 4 a.
  • An n + type impurity region 5 corresponding to is formed.
  • the channel p-type region 4a in which the n + -type impurity region 5 is formed serves as an IGBT operation unit that is allowed to perform an IGBT operation by forming a channel.
  • the remaining p-type region 4b in which the n + -type impurity region 5 is not formed in the p-type region 4 serves as a thinning portion, and the IGBT operation is not performed.
  • a high-concentration body p-type layer 4c is formed between the surface layer portion of the channel p-type region 4a, specifically, between the n + -type impurity regions 5 arranged on both sides of the channel p-type region 4a. Is formed. For this reason, the surface concentration of the p-type impurity concentration of the p-type region 4 is set to a high concentration in the IGBT operation portion, and the surface concentration of the p-type impurity concentration is set to a low concentration in the p-type region 4b serving as the thinning-out portion.
  • the surface concentration of the p-type impurity concentration of the body p-type region 4c is 4 ⁇ 10 19 cm ⁇ 3
  • the surface concentration of the p-type impurity concentration of the p-type region 4 is high in the IGBT operation portion. Concentration.
  • the n + -type impurity region 5 has a higher impurity concentration than the n ⁇ -type drift layer 1, terminates in the p-type region 4, and is disposed so as to be in contact with the side surface of the trench 6. More specifically, the structure extends in the shape of a rod along the longitudinal direction of the trench 6 and terminates inside the tip of the trench 6.
  • the trenches 6 are deeper than the p-type region 4 and have a depth of 3.0 to 6.0 ⁇ m, and are arranged at a predetermined pitch as described above.
  • a gate insulating film 7 formed so as to cover the inner wall surface of each trench 6, and a gate electrode 8 constituted by doped Poly-Si or the like formed on the surface of the gate insulating film 7. And embedded by.
  • the gate electrodes 8 are electrically connected to each other in a cross section different from that shown in FIG. 1, and a gate voltage having the same potential is applied thereto.
  • n + -type impurity region 5 and the channel p-type region 4a are electrically connected to the upper electrode 10 corresponding to the emitter electrode through a contact hole 9a formed in the interlayer insulating film 9, and although not shown, A passivation film is formed so as to protect the electrode 10 and the wiring. Then, the lower electrode 11 is formed on the back surface side of the p + -type impurity region 3, thereby configuring the IGBT 100.
  • an n-type region (hole stopper (HS) layer) 20 is provided so as to connect the adjacent trenches 6 at an intermediate position in the depth direction of the p-type region 4b in the p-type region 4b of the thinning portion.
  • HS hole stopper
  • an outer peripheral withstand voltage structure is configured such that a p-type guard ring layer is formed as a multiple ring structure so as to surround the outer periphery of the p-type diffusion layer.
  • a semiconductor device including the IGBT 100 according to the present embodiment is configured by the structure as described above. Next, a method for manufacturing the semiconductor device configured as described above will be described. However, since the semiconductor device having the structure as in the present embodiment can be manufactured by a manufacturing method almost the same as that of the semiconductor device having the conventional structure, portions different from the conventional one will be mainly described.
  • a semiconductor substrate serving as a raw stone constituting the n ⁇ -type drift layer 1 is prepared, and surface processing such as polishing for surface flattening is performed as a raw stone processing step.
  • An ion implantation and thermal diffusion process for forming the impurity region 5 is performed.
  • a contact hole 9a forming step is performed, and an upper electrode 10 is formed by patterning an electrode material such as Al.
  • a passivation film such as polyimide is formed. Thereby, the manufacturing process on the substrate surface side is completed.
  • the back surface side of the semiconductor substrate constituting the n ⁇ type drift layer 1 is ground to a desired thickness, and then etched as necessary to flatten the surface.
  • phosphorus ion implantation for forming the phosphorus FS layer 2a and boron (B) ion implantation for forming the p + -type impurity region 3 are performed.
  • a local heat treatment that does not affect the surface side is performed by laser annealing, and a diffusion process of implanted ions is performed.
  • a formation process of the proton FS layer 2b such as a proton irradiation process and a low temperature annealing process is performed.
  • protons are dosed using an accelerator, for example, with an acceleration voltage of 4 MeV and a dose of 1 ⁇ 10 13 cm ⁇ 2 or more.
  • an accelerator for example, with an acceleration voltage of 4 MeV and a dose of 1 ⁇ 10 13 cm ⁇ 2 or more.
  • the proton FS layer 2b has an impurity concentration peak located in the phosphorus FS layer 2a and deeper from the back surface of the n ⁇ type drift layer 1 than the phosphorus FS layer 2a. At the position, the n-type impurity concentration continuously and gradually decreases.
  • the relationship between the full width at half maximum ⁇ R ( ⁇ m) and the range Rp with respect to the proton acceleration voltage (MeV) as shown in FIG. 3A is shown, and the depth (range) Rp as shown in FIG. And the proton concentration N are shown.
  • the width of the proton FS layer 2b can be returned by the acceleration voltage.
  • the peak depth Rp can be appropriately adjusted depending on the thickness of the absorber (absorbent).
  • the FS layer 2 is constituted by the phosphorus FS layer 2a and the proton FS layer 2b, and the impurity concentration of the proton layer (2b) is gradually reduced.
  • the impurity concentration of the proton FS layer 2b can be reduced as compared with the case where the FS layer 2 is constituted only by protons. For this reason, it becomes possible to improve productivity compared with the case where the FS layer 2 is configured by simply injecting protons, and it is possible to prevent the product cost from deteriorating.
  • the n-type impurity concentration of the proton FS layer 2b is continuously reduced gradually at a position deeper from the back surface of the n ⁇ -type drift layer 1 than the phosphorus FS layer 2a. For this reason, the difference in n-type impurity concentration at the boundary position between the proton FS layer 2b and the n ⁇ -type drift layer 1 becomes gradual. Therefore, the electric field concentration can be alleviated, the withstand voltage can be secured, and the switching surge can be reduced.
  • the FS layer 2 is configured such that the proton FS layer 2b has a diffusion depth of 15 ⁇ m or less and the n-type impurity concentration is 3 ⁇ 10 14 cm ⁇ 3 or more, for example. These numerical values are set based on the experimental results of the withstand voltage when it is assumed that the phosphorus FS layer 2a is deficient.
  • 6 is a graph showing the result of examining the relationship between the n-type impurity concentration of the proton FS layer 2b and the withstand voltage by the withstand voltage calculation using Sim while changing the defect width of the defect.
  • the breakdown voltage of the semiconductor device is basically determined according to the n-type impurity concentration of the proton FS layer 2b, specifically, the concentration ratio of the proton FS layer 2b to the raw stone concentration. The higher the value, the higher the withstand voltage.
  • defect width 0 ⁇ m
  • a breakdown voltage of 1400 to 1500 V can be obtained.
  • the breakdown voltage decreases according to the width of the defect.
  • the amount of decrease varies depending on the depth Xj of the proton FS layer 2b, and as the depth Xj becomes deeper, the amount of decrease can be smaller even if the concentration ratio of the proton FS layer 2b to the raw stone concentration is smaller.
  • the impurity concentration of the proton FS layer 2b is 3 ⁇ 10 14 cm. If it is ⁇ 3 or more, the reduction in the breakdown voltage of the semiconductor device can be suppressed to about half of the maximum reduction. That is, if the expected value of the withstand voltage is 1500 V, the withstand voltage at the time of the maximum decrease is about 900 V, and the amount of decrease is 600 V, so that a withstand voltage of 1200 V or more is obtained in which the amount of decrease is about half (300 V). be able to.
  • the concentration ratio of the proton FS layer 2b to the raw stone concentration is 4 times or more, the reduction amount of the breakdown voltage is reduced to about half of the maximum reduction amount. It can be suppressed. More preferably, when the impurity concentration of the proton FS layer 2b is 5 ⁇ 10 14 cm ⁇ 3 or more, that is, the concentration ratio of the proton FS layer 2b to the raw stone concentration is 7 times or more, a withstand voltage of 1300 V or more can be obtained.
  • the impurity concentration of the proton FS layer 2b is 5 ⁇ 10 14 cm ⁇ 3 or more. If so, the amount of decrease in breakdown voltage of the semiconductor device can be suppressed to about half of the maximum amount of decrease.
  • the concentration ratio of the proton FS layer 2b to the raw stone concentration is 7 times or more, the reduction amount of the breakdown voltage is reduced to about half of the maximum reduction amount. It can be suppressed.
  • the impurity concentration of the proton FS layer 2b is 7 ⁇ 10 14 cm ⁇ 3 or more, that is, the concentration ratio of the proton FS layer 2b to the raw stone concentration is 10 times or more, a withstand voltage of 1300 V or more can be obtained.
  • the impurity concentration of the proton FS layer 2b is 7 ⁇ 10 14 cm ⁇ 3. If it is above, the fall amount of the proof pressure of a semiconductor device can be suppressed to about half of the maximum fall amount. In this case, since the raw stone concentration is set to 0.75 ⁇ 10 14 cm ⁇ 3 , if the concentration ratio of the proton FS layer 2b to the raw stone concentration is 10 times or more, the reduction amount of the breakdown voltage is reduced to about half of the maximum reduction amount. It can be suppressed.
  • the impurity concentration of the proton FS layer 2b is 1 ⁇ 10 15 cm ⁇ 3 or more, that is, if the concentration ratio of the proton FS layer 2b to the raw stone concentration is 14 times or more, Can be obtained.
  • FIG. 7 is a graph summarizing the Sim pressure resistance calculation results.
  • the peak depth Rp of the proton FS layer 2b is set to 0 ⁇ m.
  • the same result as each of the above results is obtained.
  • the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration is 3 times or more, and the amount of decrease in pressure resistance can be halved. It is possible to further reduce the amount of pressure drop. Further, when the depth Xj of the proton FS layer 2b is 15 ⁇ m or less, the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration can be reduced by 4 times or more, and the breakdown voltage reduction amount can be reduced by half.
  • the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration is 7 times or more, and the withstand pressure reduction amount can be halved.
  • the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration can be reduced by 10 times or more, and the breakdown voltage reduction amount can be halved.
  • the range in which the amount of decrease in the withstand voltage can be halved is an effective range for improving the withstand voltage yield, and the range in which the amount of withstand pressure reduction can be further reduced is a more preferable range for improving the withstand pressure yield.
  • the effective range of the breakdown voltage yield improvement and the more preferable range are approximated, it is expressed as a curve shown in FIG.
  • this approximate curve is expressed as a mathematical expression, the function expression is expressed as, for example, Expressions 1 and 2.
  • x indicates the depth Xj and y of the proton FS layer 2b, and the values on the boundary line of the effective range of the breakdown voltage yield improvement and the more preferable range.
  • the breakdown voltage yield can be improved by setting the depth Xj of the proton FS layer 2b and the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration so as to be a value equal to or greater than y shown in Equation 1 above. It can be done effectively. If the concentration ratio is set so as to be a value equal to or greater than y represented by the above Equation 2, the breakdown voltage yield can be further effectively improved.
  • the recovery rate of the contact failure failure that is, the failure failure due to the loss of the phosphorous FS layer 2 a was examined by changing the proton dose.
  • the raw stone concentration was set to 7 ⁇ 10 13 cm ⁇ 3 and the depth Xj of the proton FS layer 2b was set to about 10 to 13 ⁇ m.
  • the peak concentration of the proton FS layer 2b shown in FIG. 9 indicates the peak concentration of the impurity concentration in the proton FS layer 2b when the proton dose is set to a predetermined value.
  • the proton dose scale is replaced with the peak concentration scale of the proton FS layer 2b when the raw stone concentration is 7 ⁇ 10 13 cm ⁇ 3.
  • the breakdown voltage is defined based on the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration, but basically, the breakdown voltage design is determined by the concentration of the rough stone, and the breakdown voltage is determined by the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration. Is decided. Therefore, by selecting the concentration ratio of the proton FS layer 2b with respect to the raw stone concentration as described above, even if the raw stone concentration is changed, it is possible to reduce the withstand voltage reduction amount as described above.
  • the proton FS layer 2b is formed as in the present embodiment, it is possible to eliminate He-ray irradiation performed in the vicinity of the FS layer. This will be described with reference to FIGS. 10 (a) and 10 (b).
  • FIG. 11A, 11B, and 11C are diagrams showing a semiconductor device provided with an IGBT and a diode as vertical semiconductor elements.
  • FIG. 11A is a top surface layout diagram
  • FIG. FIG. 11A is a cross-sectional view taken along the line XIB-XIB
  • FIG. 11C is a cross-sectional view taken along the line XIC-XIC in FIG. 11A.
  • FIG. 12A is a graph showing a concentration profile of the impurity concentration at the XIIA-XIIA cross section in FIG. 11B
  • FIG. 12B is a XIIB-XIIB cross section in FIG. 11C. It is the graph which showed the concentration profile of impurity concentration in.
  • the semiconductor device of the present embodiment is configured by including an IGBT 100 and a diode 200 with respect to a semiconductor substrate constituting the n ⁇ type drift layer 1.
  • the cell region is configured by an IGBT formation region in which the IGBT 100 is provided and a diode formation region in which the diode 200 is provided, and an outer peripheral withstand voltage region is provided in the outer periphery of the cell region.
  • the central portion of the chip constituting the semiconductor device is an IGBT formation region or a diode formation region, and a diode formation region is provided along the IGBT formation region, and these IGBT formation regions and diode formation regions are alternately arranged.
  • a cell region is configured.
  • the FS layer 2 composed of the n-type layer is formed on the surface layer portion of the n ⁇ type drift layer 1 on the back surface side of the n ⁇ type drift layer 1 in the diode formation region in addition to the IGBT formation region.
  • This FS layer 2 is also configured to have a phosphorus FS layer 2a and a proton FS layer 2b.
  • the FS layer 2 has the same configuration as that of the first embodiment. Yes.
  • ap + -type impurity region 3 corresponding to the collector region is formed in the IGBT forming region, and an n + -type impurity region 20 corresponding to the cathode region is formed in the diode forming region.
  • the n + -type impurity region 20 is formed by implanting an n-type impurity such as phosphorus, and has a diffusion depth of 0.5 ⁇ m and an n-type impurity concentration of 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • the back surface side of the n ⁇ type drift layer 1 is mainly the p + type impurity region 3
  • the n + type impurity region 20 is partially formed.
  • a region where the p + -type impurity region 3 is formed is an IGBT formation region, and a region where the n + -type impurity region 20 is formed is a diode formation region.
  • the IGBT formation region and the diode formation region are alternately formed with a predetermined width to form a stripe shape.
  • FIG. 11A the IGBT formation region and the diode formation region are schematically shown, but in actuality, they are repeatedly arranged in a number larger than that shown.
  • the p-type region 4 is partially diode-operated. That is, of the p-type region 4 partitioned by the trench 6, the channel p-type region 4a serves as an IGBT operating portion, but the p-type region 4b of the thinned-out portion serves as an anode p-type region and is operated as a diode rather than an IGBT operation. become.
  • a p-type region 4 having a predetermined thickness is formed in the surface layer portion of the n ⁇ -type drift layer 1, similarly to the IGBT formation region.
  • This p-type region 4 also becomes the anode p-type region 4d, and may have an impurity concentration independent of the p-type region 4 in the IGBT formation region, but in this embodiment, the anode p-type region 4b in the IGBT formation region. And the same impurity concentration.
  • a PN junction diode 200 is configured with the anode p-type region 4d as an anode and the n ⁇ -type drift layer 1 and the n + -type impurity region 3 as a cathode.
  • the diode 200 has a structure in which the upper electrode 10 is electrically connected as an anode electrode to the anode p-type region 4d and the lower electrode 12 is electrically connected as a cathode electrode to the n + -type impurity region 3. Has been.
  • the IGBT 100 and the diode 200 have a structure in which the emitter and the anode are electrically connected, and the collector and the cathode are electrically connected, so that they are connected in parallel to each other in the same chip. .
  • the semiconductor device including the IGBT 100 and the diode 200 according to the present embodiment is configured by the above structure.
  • the FS layer 2 is configured by the phosphorus FS layer 2a and the proton FS layer 2b, and these are configured in the same manner as in the first embodiment. The same effect as the embodiment can be obtained.
  • a diode is formed as a vertical semiconductor element, which is basically the same as the configuration of the diode formation region of the second embodiment, and therefore only the parts different from the second embodiment. explain.
  • FIGS. 13A and 13B are diagrams showing a semiconductor device provided with a diode as a vertical semiconductor element.
  • FIG. 13A is a top layout view
  • FIG. 13B is a diagram in FIG. It is XIIIB-XIIIB sectional drawing in the inside.
  • FIG. 14 is a graph showing a concentration profile of the impurity concentration on the XIV-XIV cross section in FIG.
  • the semiconductor device of this embodiment is configured by including a diode 200 with respect to the semiconductor substrate constituting the n ⁇ -type drift layer 1.
  • the cell region is constituted by a diode forming region in which the diode 200 is provided, and an outer peripheral withstand voltage region is provided in the outer peripheral portion of the cell region.
  • a cell region is configured by forming a central portion of a chip constituting the semiconductor device as a diode formation region.
  • an FS layer 2 composed of an n-type layer is formed on the surface layer portion of the n ⁇ -type drift layer 1 on the back surface side of the n ⁇ -type drift layer 1.
  • the FS layer 2 is also configured to have a phosphorus FS layer 2a and a proton FS layer 2b, and has the same configuration as that of the second embodiment, for example, as shown in the concentration profile of FIG.
  • An n + -type impurity region 20 corresponding to the cathode region is formed in the surface layer portion of the FS layer 2.
  • the n + -type impurity region 20 has the same configuration as that of the second embodiment.
  • a p-type region 4 functioning as an anode p-type region is formed on the surface of the n ⁇ -type drift layer 1, and an upper surface electrode 10 is formed on this surface. Then, the lower electrode 11 is formed on the surface of the n + -type impurity region 20, thereby forming the diode 200.
  • a semiconductor device including the diode 200 according to the present embodiment is configured.
  • the FS layer 2 is configured by the phosphorus FS layer 2a and the proton FS layer 2b, and these are configured in the same manner as in the second embodiment. The same effect as the form can be obtained. (Other embodiments) Although this indication was described based on an embodiment, it is not limited to the embodiment or structure concerned. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more or less, are within the scope and spirit of the present disclosure.
  • the semiconductor device in which the vertical semiconductor element is formed has been described as an example in which the IGBT 100 or the diode 200 is formed.
  • another vertical semiconductor element for example, a semiconductor in which an LDMOS or the like is formed.
  • the present disclosure can also be applied to an apparatus.
  • the phosphorus FS layer 2a is used.
  • an arsenic FS layer using arsenic (As) instead of phosphorus (P) may be used.

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Abstract

　上部電極（１０）と下部電極（１１）との間において電流を流すように構成された縦型半導体素子（１００、２００）が備えられた半導体装置において、フィールドストップ層（２）が、リンまたはヒ素がドープされたリン／ヒ素層（２ａ）と、プロトンがドープされたプロトン層（２ｂ）とを有して構成されている。リン／ヒ素層（２ａ）が半導体基板の裏面から所定深さの位置まで形成されている。プロトン層（２ｂ）がリン／ヒ素層（２ａ）内において濃度ピークを有していて、リン／ヒ素層（２ａ）よりも深くまで形成され、かつ、リン／ヒ素層（２ａ）から深い位置において徐々に不純物濃度が低下した濃度分布で形成されている。

Description

半導体装置 関連出願の相互参照
　本開示は、２０１１年１１月３０日に出願された日本出願番号２０１１－２６２０５５号及びに２０１２年８月３１日に出願された日本出願番号２０１２－１９１６２７号に基づくもので、ここにその記載内容を援用する。
　本開示は、縦型半導体素子を有する半導体装置に関するものである。
　従来より、ＥＨＶのインバータ、ＤＣ－ＤＣコンバータなどの電源回路に用いられる縦型半導体素子を有する半導体装置がある。この半導体装置では、縦型半導体素子としてＩＧＢＴが利用されている。ＩＧＢＴが利用される半導体装置を低損失化するのに、フィールドストップ（以下、ＦＳという）層と呼ばれる素子構造が提案され、実用化されている。具体的には、素子を作り込んだ基板の裏面を薄く削り、その裏面にリン（Ｐ）やセレン（Ｓｅ）といった不純物をイオン注入したのちアニールすることで、基板の原石濃度よりも高い不純物層からなるＦＳ層を構成している。このようなＦＳ層を備えることで、電界の伸びを抑え、薄膜化しても耐圧が低下しないようにできると共に、低損失化を図ることが可能となる。
　しかし、リンをイオン注入することで構成するものは注入深さが浅いため、浅い層となり、裏面のキズに弱く、ＦＳ層よりも深いキズが入るとコレクタリークを招くことから、製品歩留まりが悪くなるという問題がある。一方、セレンをイオン注入することで構成したものは、注入深さが深くなるが、セレンが通常のＩＣ製造工程では使われない元素であるため、製品歩留まりは改善するものの、セレンを取り扱うための専用設備が必要になるという問題がある。
　このような状況から、特許文献１において、プロトンを用い、加速器でプロトンをドープしたのち、アニールすることで深いＦＳ層を作る技術が提案されている。また、特許文献２において、プロトンに加えてリンをイオン注入することでＦＳ層を作る技術も提案されている。また、特許文献３、４において、プロトンを複数回注入して多段のＦＳ層を作る技術も提案されている。
　しかしながら、特許文献１～４に記載されているようにプロトンを用いる場合、プロトンはドーズ量を上げると活性化率が大幅に低下し、実用的な濃度にするには照射時間が延びて生産性が落ちるという問題がある。図１５は、プロトンを加速電圧４．３ＭｅＶでドープしたときのドーズ量に対するピーク濃度と活性化率の関係を示した図である。この図に示すように、プロトンはドーズ量を上げると活性化率が大幅に低下していることが分かる。特に、ＦＳ層形成に必要なのは１×１０15ｃｍ-3程度の高い不純物濃度であるが、活性化率が低く、プロトンの照射時間が長くなる。このため、単にプロトンを用いてＦＳ層を形成するのでは、生産性が悪く、製品コストを悪化させる。
　また、特許文献２に記載されている方法では、プロトンに加えてリンを用いてＦＳ層を形成しているものの、プロトンのドーズ量についてはリンの注入の有無に拘わらず一定にしており、かつ、深い位置においてプロトンの濃度ピークが来るようにドープしている。このため、プロトンの照射時間が長くなるという問題は解決していないし、ＦＳ層とドリフト層との境界位置において電界集中が生じ、耐圧が低下してしまうし、スイッチング時にサージが発生し易いという問題がある。したがって、製品コストの悪化を防止でき、かつ、スイッチングサージを低減できるようにすることが望まれる。
　なお、ここでは縦型半導体素子としてＩＧＢＴを例に挙げて説明したが、フリーホイールダイオード（ＦＷＤ）やＤＭＯＳのようなものであって、ＦＳ層を形成できるものであれば、上記と同様の問題が発生し得る。
特許第３６８４９６２号公報 特開２００９－１７６８９２号公報 米国特許第７５１４７５０号明細書 特許第４１２８７７７号公報
　そこで本開示は、製品コストの悪化を防止でき、かつ、耐圧を確保できると共にスイッチングサージを抑えることができる構造の縦型半導体素子を有する半導体装置を提供することを目的とする。
　本開示の第１の態様によれば、上部電極と下部電極との間において電流を流すように構成された縦型半導体素子が備えられた半導体装置であって、ＦＳ層は、リンまたはヒ素がドープされたリン／ヒ素層と、プロトンがドープされたプロトン層とを有して構成され、リン／ヒ素層が半導体基板の裏面から所定深さの位置まで形成されていると共に、プロトン層がリン／ヒ素層内において濃度ピークを有していて、リン／ヒ素層よりも深くまで形成され、かつ、リン／ヒ素層から深い位置において徐々に不純物濃度が低下した濃度分布で形成されている。
　このように、ＦＳ層をリン／ヒ素層およびプロトン層によって構成し、かつ、プロトン層の不純物濃度を徐々に低下させていることから、ＦＳ層をプロトンのみによって構成する場合と比較してプロトン層の不純物濃度を低下させることが可能となる。このため、プロトンを単に注入することでＦＳ層を構成する場合と比較して、生産性を向上させることが可能となり、製品コストの悪化を防止することが可能となる。
　また、リン／ヒ素層よりもドリフト層の裏面から深い位置において、プロトン層のｎ型不純物濃度が連続的に徐々に低下した濃度分布となるようにしている。このため、プロトン層とドリフト層との境界位置でのｎ型不純物濃度の差が緩やかとなる。したがって、電界集中を緩和でき、耐圧を確保できると共にスイッチングサージを抑えることが可能となる。
　本開示の第２の態様によれば、プロトン層の深さと原石濃度に対するプロトン層の濃度比との関係が、プロトン層の深さをｘ、濃度比をｙとして、
　（数１）　ｙ≧１９．０６１×１０-0.00965x
　を満たしている。
　このような関係を満たすように、プロトン層の深さと原石濃度に対するプロトン層の濃度比を設定することで、耐圧の低下量を抑制でき、耐圧歩留改善を行うことが可能となる。
　本開示の第３の態様によれば、プロトン層の深さが２０μｍ以下のときには、原石濃度に対するプロトン層の濃度比が３倍以上とされている。したがって、耐圧の低下量を抑制できる。
　本開示の第４の態様によれば、プロトン層の深さが２０μｍ以下のときに、原石濃度に対するプロトン層の濃度比が４倍以上とされている。したがって、より耐圧の低下量を抑制できる。
　本開示の第５の態様によれば、プロトン層の深さが１５μｍ以下のときには、原石濃度に対するプロトン層の濃度比が４倍以上とされている。したがって、耐圧の低下量を抑制できる。
　本開示の第６の態様によれば、プロトン層の深さが１５μｍ以下のときには、原石濃度に対するプロトン層の濃度比が７倍以上とされている。したがって、より耐圧の低下量を抑制できる。
　本開示の第７の態様によれば、プロトン層の深さが１０μｍ以下のときには、原石濃度に対するプロトン層の濃度比が７倍以上とされている。したがって、耐圧の低下量を抑制できる。
　本開示の第８の態様によれば、プロトン層の深さが１０μｍ以下のときには、原石濃度に対するプロトン層の濃度比が１０倍以上とされている。したがって、より耐圧の低下量を抑制できる。
　本開示の第９の態様によれば、プロトン層の深さが７μｍ以下のときには、原石濃度に対するプロトン層の濃度比が１０倍以上とされている。したがって、耐圧の低下量を抑制できる。
　本開示の第１０の態様によれば、プロトン層の深さが７μｍ以下のときには、原石濃度に対するプロトン層の濃度比が１４倍以上とされている。したがって、より耐圧の低下量を抑制できる。
　本開示の第１１の態様によれば、縦型半導体素子はＩＧＢＴである。
　本開示の第１２の態様によれば、縦型半導体素子はＩＧＢＴおよびフリーホイールダイオードである。
　本開示の第１３の態様によれば、縦型半導体素子はダイオードである。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
（ａ）は、本開示の第１実施形態にかかる縦型半導体素子としてＩＧＢＴが備えられた半導体装置の上面レイアウト図、（ｂ）は図１（ａ）中のＩＢ－ＩＢ断面図である。 （ａ）は、図１（ｂ）中のＩＩＡ－ＩＩＡ断面での設計上の不純物濃度プロファイルを示すグラフ、（ｂ）は、図１（ｂ）中のＩＩＢ－ＩＩＢ断面での出来上がりの不純物濃度プロファイルを示すグラフである。 （ａ）は、プロトン加速度電圧（ＭｅＶ）に対する半値幅ΔＲ（μｍ）および飛程Ｒｐとの関係を示した図であり、（ｂ）は、深さ（飛程）Ｒｐとプロトン濃度Ｎとの関係を示した図である。 リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。 リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。 リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。 Ｓｉｍの耐圧計算結果をまとめたグラフである。 図７の結果を近似曲線で表したときのグラフである。 プロトンのドーズ量を変化させてコンタクトリーク不良を調べた結果を示した図である。 （ａ）は、プロトンＦＳ層２ｂがない場合のＨｅ線照射の様子を示した断面図、（ｂ）は、プロトンＦＳ層２ｂがある場合のＨｅ線照射の様子を示した断面図である。 （ａ）は、本開示の第２実施形態にかかる縦型半導体素子としてＩＧＢＴおよびダイオードが備えられた半導体装置の上面レイアウト図、（ｂ）は図１１（ａ）中のＸＩＢ－ＸＩＢ断面図、（ｃ）は図１１（ａ）中のＸＩＣ－ＸＩＣ断面図である。 （ａ）は、図１１（ｂ）中のＸＩＩＡ－ＸＩＩＡ断面での不純物濃度プロファイルを示すグラフ、（ｂ）は、図１１（ｃ）中のＸＩＩＢ－ＸＩＩＢ断面での不純物濃度プロファイルを示すグラフである。 （ａ）は、本開示の第２実施形態にかかる縦型半導体素子としてダイオードが備えられた半導体装置の上面レイアウト図、（ｂ）は図１３（ａ）中のＸＩＩＩＢ－ＸＩＩＩＢ断面図である。 図１３（ｂ）中のＸＩＶ－ＸＩＶ断面での不純物濃度プロファイルを示したグラフである。 プロトンを加速電圧４．３ＭｅＶでドープしたときのドーズ量に対するピーク濃度と活性化率の関係を示した図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
　本開示の第１実施形態について説明する。図１（ａ）（ｂ）は、縦型半導体素子としてＩＧＢＴが備えられた半導体装置を示した図であり、図１（ａ）は上面レイアウト図、図１（ｂ）は図１（ａ）中のＩＢ－ＩＢ断面図である。また、図２（ａ）（ｂ）は、図１（ｂ）中のＩＩＡＢ－ＩＩＡＢ断面での不純物濃度を示したグラフであり、図２（ａ）は、各部の設計上の濃度プロファイル、図２（ｂ）は出来上がりの濃度プロファイルを示してある。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
　図１（ａ）に示したように、図１（ｂ）に示されるＩＧＢＴ１００が備えられるＩＧＢＴ形成領域がセル領域とされ、セル領域の外周部に外周耐圧領域が備えられている。すなわち、半導体装置を構成するチップの中央部にセル領域が構成され、そのセル領域の外周、つまりチップの外縁部に外周耐圧領域が配置されている。
　図１（ｂ）に示すように、本実施形態の半導体装置は、ｎ-型ドリフト層１を構成する半導体基板に対してＩＧＢＴ１００を備えることにより構成されている。ｎ-型ドリフト層１は原石濃度で構成され、図２に示すようにｎ型不純物濃度が１×１０14ｃｍ-3以下、例えば０．７５×１０14ｃｍ-3とされている。
　セル領域におけるＩＧＢＴ形成領域において、ｎ-型ドリフト層１の裏面側における当該ｎ-型ドリフト層１の表層部には、ｎ型層によって構成されるＦＳ層２が形成されている。ＦＳ層２は、ｎ-型ドリフト層１の裏面から比較的浅い所定深さの位置まで形成されたリン（Ｐ）を不純物とするリンＦＳ層２ａと、ｎ-型ドリフト層１の裏面からリンＦＳ層２ａよりも深い位置まで形成されたプロトンを不純物とするプロトンＦＳ層２ｂとを有した構成とされている。図２に示すように、リンＦＳ層２ａは、例えば拡散深さ１．５μｍ以下、ｎ型不純物濃度が１×１０16ｃｍ-3以下とされており、プロトンＦＳ層２ｂは、例えば拡散深さ１５μｍ以下、ｎ型不純物濃度が５×１０14ｃｍ-3以下とされている。このプロトンＦＳ層２ｂの不純物濃度については、より高い方が好ましいため、５×１０14ｃｍ-3以上であると望ましいが、ここでは例えば３×１０14ｃｍ-3以上かつ５×１０14ｃｍ-3以下の範囲としている。また、プロトンＦＳ層２ｂは、不純物濃度のピークがリンＦＳ層２ａ内に位置しており、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置ではｎ型不純物濃度が連続的に徐々に低下した濃度分布になっている。
　また、上記のように構成されたＦＳ層２の表層部に、コレクタ領域に相当するｐ+型不純物領域３が形成されている。ｐ+型不純物領域３は、ボロン等のｐ型不純物が注入されて形成され、図２に示すように、例えば拡散深さ０．５μｍ以下、ｐ型不純物濃度が１×１０18以下にて構成されている。
　さらに、ｎ-型ドリフト層１の表層部に、例えば厚さ３μｍ程度とされたｐ型領域４が形成されている。このｐ型領域４を貫通してｎ-型ドリフト層１まで達するように複数個のトレンチ６が形成されており、このトレンチ６によってｐ型領域４が複数個に分離されている。具体的には、トレンチ６は複数個所定のピッチ（間隔）で形成されており、図１（ａ）の紙面上下方向、つまり図１（ｂ）の奥行き方向（紙面垂直方向）において各トレンチ６が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。環状構造とされる場合、例えば各トレンチ６が構成する環状構造は複数本ずつを１組として多重リング構造が構成される。
　隣接するトレンチ６によってｐ型領域４が複数に分割された状態となるが、その一部は、チャネル領域を構成するチャネルｐ型領域４ａとなり、このチャネルｐ型領域４ａの表層部に、エミッタ領域に相当するｎ+型不純物領域５が形成されている。そして、トレンチ６によって仕切られるｐ型領域４のうち、ｎ+型不純物領域５が形成されたチャネルｐ型領域４ａはチャネルが形成されることでＩＧＢＴ動作がさせられるＩＧＢＴ動作部となる。また、ｐ型領域４のうちのｎ+型不純物領域５が形成されない残りのｐ型領域４ｂは間引き部となり、ＩＧＢＴ動作は行われない。
　ｐ型領域４のうち、チャネルｐ型領域４ａの表層部、具体的にはチャネルｐ型領域４ａ内の両側に配置されたｎ+型不純物領域５の間に、高濃度なボディｐ型層４ｃが形成されている。このため、ＩＧＢＴ動作部ではｐ型領域４のｐ型不純物濃度の表面濃度が高濃度とされ、間引き部とされるｐ型領域４ｂではｐ型不純物濃度の表面濃度が低濃度とされる。具体的には、ボディｐ型領域４ｃのｐ型不純物濃度の表面濃度が４×１０19ｃｍ-3とされることで、ＩＧＢＴ動作部においてｐ型領域４のｐ型不純物濃度の表面濃度が高濃度とされている。
　ｎ+型不純物領域５は、ｎ-型ドリフト層１よりも高不純物濃度で構成され、ｐ型領域４内において終端しており、かつ、トレンチ６の側面に接するように配置されている。より詳しくは、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。
　トレンチ６は、ｐ型領域４よりも深く、深さ３．０～６．０μｍとされており、上述したように所定のピッチで配置されている。また、各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ－Ｓｉ等により構成されるゲート電極８とにより埋め込まれている。ゲート電極８は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加されるようになっている。
　さらに、ｎ+型不純物領域５およびチャネルｐ型領域４ａは、層間絶縁膜９に形成されたコンタクトホール９ａを通じてエミッタ電極に相当する上部電極１０と電気的に接続されており、図示しないが、上部電極１０や配線などを保護するようにパッシベーション膜が形成されている。そして、ｐ+型不純物領域３の裏面側に下部電極１１が形成されることにより、ＩＧＢＴ１００が構成されている。
　なお、間引き部のｐ型領域４ｂ内におけるｐ型領域４ｂの深さ方向の中間位置において、隣り合うトレンチ６間を繋ぐようにｎ型領域（ホールストッパ（ＨＳ）層）２０を備えてある。このように、ｎ型領域１２を備えることにより、ＩＧＢＴ動作部がＩＧＢＴ動作を行う際には、ｐ型領域４ｂのうちｎ型領域１２の下方位置においてキャリアを蓄積することができる。つまり、ｎ型領域１２が無い場合には、ホールがｐ型領域４ｂを通じて上部電極１０側に抜けてしまい、オン電圧が高くなることから、オン電圧低下のために、ＩＧＢＴ動作時にできるだけキャリアを蓄積させておき、導電率変調が起こるようにすることが望ましい。このため、ｎ型領域１２を備え、ｐ型領域４ｂのうちｎ型領域１２の下方位置においてキャリアを蓄積することで、導電率変調を起こさせることが可能となり、オン電圧低下を実現できる。
　一方、外周耐圧領域においては、断面を図示しないが、ｎ-型ドリフト層１の表層部において、セル領域の外周を囲むようにｐ型領域４よりも深くされたｐ型拡散層が形成され、更にｐ型拡散層の外周を囲むようにｐ型ガードリング層が多重リング構造として形成されるなど、外周耐圧構造が構成されている。この外周耐圧構造により、電界が偏り無く広げら得ることで、半導体装置の耐圧向上が図られている。
　以上のような構造により、本実施形態にかかるＩＧＢＴ１００を備えた半導体装置が構成されている。続いて、このように構成される半導体装置の製造方法について説明する。ただし、本実施形態のような構造の半導体装置については、従来構造の半導体装置とほぼ同様の製造方法によって製造可能であるため、従来と異なる部分について主に説明する。
　まず、ｎ-型ドリフト層１を構成する原石となる半導体基板を用意し、原石加工工程として表面の平坦化のための研磨などの表面加工を行う。次に、ｐ型領域４形成のためのイオン注入および熱拡散工程、トレンチ６の形成工程、トレンチ６内へのゲート絶縁膜７およびゲート電極８の形成工程、ボディｐ型領域４ｃおよびｎ+型不純物領域５形成のためのイオン注入および熱拡散工程を行う。その後、層間絶縁膜９を形成した後、コンタクトホール９ａの形成工程を行い、さらにＡｌなどの電極材料をパターニングして上部電極１０を形成する。そして、図示しないがポリイミド等のパッシベーション膜を成膜する。これにより、基板表面側の製造工程が終了する。
　続いて、ｎ-型ドリフト層１を構成する半導体基板の裏面側を所望厚さとなるまで研削してから必要に応じてエッチングして表面平坦化を行う。その後、リンＦＳ層２ａ形成のためのリンのイオン注入およびｐ+型不純物領域３形成のためのボロン（Ｂ）のイオン注入を行う。そして、レーザアニールによって表面側に影響を与えない局所的な熱処理を行い、注入されたイオンの拡散工程を行う。更に、Ａｌなどの電極材料を成膜するなどの下部電極１１の形成工程を行った後、プロトン照射工程および低温アニール工程などのプロトンＦＳ層２ｂの形成工程を行う。
　プロトンＦＳ層２ｂの形成工程として、プロトン照射工程では加速器を用いてプロトンを例えば加速電圧４ＭｅＶ、ドーズ量を１×１０13ｃｍ-2以上としてドーズする。このような加速電圧でプロトンＦＳ層２ｂを形成すると、プロトンＦＳ層２ｂは、不純物濃度のピークがリンＦＳ層２ａ内に位置し、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置ではｎ型不純物濃度が連続的に徐々に低下した濃度分布になる。
　例えば、図３（ａ）のようにプロトン加速度電圧（ＭｅＶ）に対する半値幅ΔＲ（μｍ）および飛程Ｒｐとの関係が示され、図３（ｂ）に示すように深さ（飛程）Ｒｐとプロトン濃度Ｎとの関係が示される。このため、これらの関係に基づき、加速電圧によりプロトンＦＳ層２ｂの幅を帰ることができる。また、アブソーバ（吸収剤）の厚みによってピーク深さＲｐを適宜調整することもできる。
　以上説明した本実施形態の半導体装置によれば、ＦＳ層２をリンＦＳ層２ａおよびプロトンＦＳ層２ｂによって構成し、かつ、プロトン層（２ｂ）の不純物濃度を徐々に低下させていることから、ＦＳ層２をプロトンのみによって構成する場合と比較してプロトンＦＳ層２ｂの不純物濃度を低下させることが可能となる。このため、プロトンを単に注入することでＦＳ層２を構成する場合と比較して、生産性を向上させることが可能となり、製品コストの悪化を防止することが可能となる。
　また、リンＦＳ層２ａよりもｎ-型ドリフト層１の裏面から深い位置において、プロトンＦＳ層２ｂのｎ型不純物濃度が連続的に徐々に低下した濃度分布となるようにしている。このため、プロトンＦＳ層２ｂとｎ-型ドリフト層１との境界位置でのｎ型不純物濃度の差が緩やかとなる。したがって、電界集中を緩和でき、耐圧を確保できると共にスイッチングサージを低減することが可能となる。
　さらに、本実施形態の半導体装置では、ＦＳ層２について、プロトンＦＳ層２ｂが例えば拡散深さ１５μｍ以下、ｎ型不純物濃度が３×１０14ｃｍ-3以上となるようにしている。これらの数値は、リンＦＳ層２ａに欠損が生じたことを想定したときの耐圧の実験結果に基づいて設定されている。
　図４～図６は、原石濃度を０．７５×１０14ｃｍ-3とした場合において、様々なプロトンＦＳ層２ｂの深さＸｊとプロトンＦＳ層２ｂのピーク深さＲｐについて、リンＦＳ層２ａの欠損幅の欠損幅を変えてプロトンＦＳ層２ｂのｎ型不純物濃度と耐圧との関係をＳｉｍによる耐圧計算にて調べた結果を示すグラフである。
　図４～図６に示すように、半導体装置の耐圧は基本的にはプロトンＦＳ層２ｂのｎ型不純物濃度、具体的には原石濃度に対するプロトンＦＳ層２ｂの濃度比に応じて決まり、濃度比が高い程耐圧が高くなる。そして、欠損が無いとき（欠損幅＝０μｍ）のときには、プロトンＦＳ層２ｂの深さＸｊとプロトンＦＳ層２ｂのピーク深さＲｐ（つまり半導体基板の裏面側の最表面からの距離）にかかわらず１４００～１５００Ｖの耐圧を得ることができる。
　しかしながら、欠損が発生すると、その欠損幅に応じて耐圧が低下する。そして、その低下量は、プロトンＦＳ層２ｂの深さＸｊに応じて変わり、深さＸｊが深くなるほど、より原石濃度に対するプロトンＦＳ層２ｂの濃度比が小さくてもその低下量が小さくて済む。
　具体的には、図４に示すように、プロトンＦＳ層２ｂの深さＸｊ＝１５μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときには、プロトンＦＳ層２ｂの不純物濃度が３×１０14ｃｍ-3以上であれば、半導体装置の耐圧の低下量を最大低下量の半分程度に抑制できる。すなわち、耐圧として期待している値が１５００Ｖであるとすると、最大低下時の耐圧が約９００Ｖとなり、低下量が６００Ｖとなるため、その低下量が半分（３００Ｖ）程度となる耐圧１２００Ｖ以上を得ることができる。この場合、原石濃度を０．７５×１０14ｃｍ-3としていることから、原石濃度に対するプロトンＦＳ層２ｂの濃度比が４倍以上であれば、耐圧の低下量を最大低下量の半分程度に抑制できることになる。さらに、より好ましくはプロトンＦＳ層２ｂの不純物濃度が５×１０14ｃｍ-3以上、つまり原石濃度に対するプロトンＦＳ層２ｂの濃度比が７倍以上だと、１３００Ｖ以上の耐圧を得ることができる。
　また、図５に示すように、プロトンＦＳ層２ｂの深さＸｊ＝１０μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときには、プロトンＦＳ層２ｂの不純物濃度が５×１０14ｃｍ-3以上であれば、半導体装置の耐圧の低下量を最大低下量の半分程度に抑制できる。この場合、原石濃度を０．７５×１０14ｃｍ-3としていることから、原石濃度に対するプロトンＦＳ層２ｂの濃度比が７倍以上であれば、耐圧の低下量を最大低下量の半分程度に抑制できることになる。さらに、より好ましくはプロトンＦＳ層２ｂの不純物濃度が７×１０14ｃｍ-3以上、つまり原石濃度に対するプロトンＦＳ層２ｂの濃度比が１０倍以上だと、１３００Ｖ以上の耐圧を得ることができる。
　同様に、図６に示すように、プロトンＦＳ層２ｂの深さＸｊ＝７μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときには、プロトンＦＳ層２ｂの不純物濃度が７×１０14ｃｍ-3以上であれば、半導体装置の耐圧の低下量を最大低下量の半分程度に抑制できる。この場合、原石濃度を０．７５×１０14ｃｍ-3としていることから、原石濃度に対するプロトンＦＳ層２ｂの濃度比が１０倍以上であれば、耐圧の低下量を最大低下量の半分程度に抑制できることになる。さらに、Ｓｉｍ計算結果によると、より好ましくはプロトンＦＳ層２ｂの不純物濃度が１×１０15ｃｍ-3以上、つまり原石濃度に対するプロトンＦＳ層２ｂの濃度比が１４倍以上だと、１３００Ｖ以上の耐圧を得ることができる。
　図７は、Ｓｉｍの耐圧計算結果をまとめたグラフである。なお、この図では、プロトンＦＳ層２ｂの深さＸｊ＝１０μｍ、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍのときの結果も含めてある。なお、上記各結果では、プロトンＦＳ層２ｂのピーク深さＲｐ＝０μｍとしたが、少なくともリンＦＳ層２ａ内にピーク位置があれば、上記各結果と同様の結果が得られている。
　したがって、図７に示されるように、プロトンＦＳ層２ｂの深さＸｊ＝２０μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が３倍以上で耐圧低下量を半減でき、４倍以上だとより耐圧低下量を低減できる。また、プロトンＦＳ層２ｂの深さＸｊ＝１５μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が４倍以上で耐圧低下量を半減でき、７倍以上だとより耐圧低下量を低減できる。また、プロトンＦＳ層２ｂの深さＸｊ＝１０μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が７倍以上で耐圧低下量を半減でき、１０倍以上だとより耐圧低下量を低減できる。さらに、プロトンＦＳ層２ｂの深さＸｊ＝７μｍ以下のときには原石濃度に対するプロトンＦＳ層２ｂの濃度比が１０倍以上で耐圧低下量を半減でき、１４倍以上だとより耐圧低下量を低減できる。
　これら耐圧低下量を半減できる範囲が耐圧歩留改善の有効範囲、更に耐圧低下量を低減できる範囲が耐圧歩留改善のより好ましい範囲となる。そして、耐圧歩留改善の有効範囲およびより好ましい範囲について近似化すると、図８に示される曲線として表される。これの近似曲線を数式化すると、その関数式は、例えば数式１、２のように表される。数式１、２中、ｘがプロトンＦＳ層２ｂの深さＸｊ、ｙが耐圧歩留改善の有効範囲やより好ましい範囲の境界線上の値を示している。
　（数１）　ｙ＝１９．０６１×１０-0.00965x
　（数２）　ｙ＝２５．９３９×１０-0.0892x
　したがって、プロトンＦＳ層２ｂの深さＸｊと原石濃度に対するプロトンＦＳ層２ｂの濃度比について、上記数式１で示されるｙ以上の値となるように設定されるようにすることで耐圧歩留改善を有効に行うことができる。そして、その濃度比について、上記数式２で示されるｙ以上の値となるように設定されるようにすれば、更に耐圧歩留改善を有効に行うことができる。
　また、図７に示した耐圧歩留改善の有効範囲等について検証すべく、プロトンのドーズ量を変化させてコンタクトリーク不良、つまりリンＦＳ層２ａの欠損に起因するリーク不良の回復率について調べた。実験では、原石濃度を７×１０13ｃｍ-3とし、プロトンＦＳ層２ｂの深さＸｊを１０～１３μｍ程度とした。その結果、図９に示したように、プロトンのドーズ量を４×１０13ｃｍ-2以上にすると、コンタクトリーク不良をほぼ１００％回復することができた。なお、図９中に示したプロトンＦＳ層２ｂのピーク濃度は、プロトンのドーズ量を所定値としたときのプロトンＦＳ層２ｂ中における不純物濃度のピーク濃度を示している。
　また、図９中に示すように、プロトンのドーズ量のスケールについて、原石濃度を７×１０13ｃｍ-3としたときのプロトンＦＳ層２ｂのピーク濃度のスケールに置き換えられることから、このピーク濃度に対するコンタクトリーク不良回復率の関係が判る。これをプロトンＦＳ層２ｂの深さＸｊに合わせて図７中にプロットすると、次の結果となった。すなわち、耐圧歩留改善の有効範囲外では回復率が０％もしくは２０％と非常に低く、その有効範囲に近いが若干範囲から外れているところでは回復率が４０％と有る程度高くなった。そして、有効範囲内では回復率が高くなっており、図中に示されるように、より好ましい範囲での回復率は１００％となった。
　このように、耐圧歩留改善の有効範囲内においてはコンタクトリーク不良も回復していることが確認された。このことからも、耐圧歩留改善の有効範囲内となるようにプロトンＦＳ層２ｂの深さＸｊや濃度を設計することで、耐圧低下量を低減することができることが判る。
　なお、上記では原石濃度に対するプロトンＦＳ層２ｂの濃度比を基準として耐圧を定義したが、基本的に、耐圧設計は原石濃度によって決まるためであり、原石濃度に対するプロトンＦＳ層２ｂの濃度比によって耐圧が決まる。したがって、上記のような原石濃度に対するプロトンＦＳ層２ｂの濃度比を選択することで、原石濃度が変ったとしても、上記と同様に耐圧低下量を低減することが可能となる。
　さらに、本実施形態のようにプロトンＦＳ層２ｂを形成する場合には、ＦＳ層近辺に行われるＨｅ線照射を無くすことも可能となる。これについて、図１０（ａ）（ｂ）を用いて説明する。
　通常、素子完成後に基板裏面側からのＨｅ線照射によりライフタイム制御を行っている。基板裏面側からＨｅ線照射を行うのは、Ｈｅ線照射によって基板表面側にあるゲート絶縁膜７などがダメージを受けないようにするためである。そして、プロトン以外の不純物でＦＳ層２を構成した場合には、図１０（ａ）に示すようにｎ-型ドリフト層１のうちのｐ型領域４の近傍へのＨｅ線照射（Ｈｅ線照射域１）やＦＳ層２内へのＨｅ線照射（Ｈｅ線照射域２）を行うことになる。しかしながら、プロトンのドナー化によりＦＳ層２の形成にも利用できるが、それに加えて、ライフタイムキラーとしての作用もあり、プロトンにてライフタイム制御を行うこともできる。このため、図１０（ｂ）に示すように、ＦＳ層２内に行うＨｅ線照射について無くすことが可能となり、ライフタイム制御の簡略化を図ることが可能となる。
（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して同じ半導体基板上にＩＧＢＴだけでなくダイオード（フリーホイールダイオード）を形成するようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図１１（ａ）（ｂ）（ｃ）は、縦型半導体素子としてＩＧＢＴおよびダイオードが備えられた半導体装置を示した図であり、図１１（ａ）は上面レイアウト図、図１１（ｂ）は図１１（ａ）中のＸＩＢ－ＸＩＢ断面図、図１１（ｃ）は図１１（ａ）中のＸＩＣ－ＸＩＣ断面図である。また、図１２（ａ）は、図１１（ｂ）中のＸＩＩＡ－ＸＩＩＡ断面での不純物濃度の濃度プロファイルを示したグラフ、図１２（ｂ）は、図１１（ｃ）中のＸＩＩＢ－ＸＩＩＢ断面での不純物濃度の濃度プロファイルを示したグラフである。
　図１１（ａ）（ｂ）（ｃ）に示すように、本実施形態の半導体装置は、ｎ-型ドリフト層１を構成する半導体基板に対してＩＧＢＴ１００やダイオード２００を備えることにより構成されている。図１１（ａ）に示すように、セル領域は、ＩＧＢＴ１００が備えられるＩＧＢＴ形成領域とダイオード２００が備えられるダイオード形成領域によって構成され、セル領域の外周部に外周耐圧領域が備えられている。そして、半導体装置を構成するチップの中央部がＩＧＢＴ形成領域やダイオード形成領域とされると共に、ＩＧＢＴ形成領域に沿ってダイオード形成領域が備えられ、これらＩＧＢＴ形成領域やダイオード形成領域が交互に配置されることでセル領域が構成されている。
　セル領域では、ＩＧＢＴ形成領域に加えてダイオード形成領域にも、ｎ-型ドリフト層１の裏面側における当該ｎ-型ドリフト層１の表層部に、ｎ型層によって構成されるＦＳ層２が形成されている。このＦＳ層２も、リンＦＳ層２ａおよびプロトンＦＳ層２ｂを有した構成とされ、例えば図１２（ａ）（ｂ）の濃度プロファイルに示されるように第１実施形態と同様の構成とされている。そして、このＦＳ層２の表層部に、ＩＧＢＴ形成領域ではコレクタ領域に相当するｐ+型不純物領域３が形成され、ダイオード形成領域ではカソード領域に相当するｎ+型不純物領域２０が形成されている。
　ｎ+型不純物領域２０は、リン等のｎ型不純物が注入されて形成され、例えば拡散深さが０．５μｍ、ｎ型不純物濃度が１×１０20ｃｍ-3で構成されている。ｎ-型ドリフト層１の裏面側は主にｐ+型不純物領域３とされているが、部分的にｎ+型不純物領域２０が形成された構造とされている。そして、ｐ+型不純物領域３が形成された領域をＩＧＢＴ形成領域、ｎ+型不純物領域２０が形成された領域をダイオード形成領域としている。これらＩＧＢＴ形成領域とダイオード形成領域とが所定幅で交互に繰り返し形成されることでストライプ状とされている。なお、図１１（ａ）では、ＩＧＢＴ形成領域とダイオード形成領域を模式的に示してあるが、実際には図示されている以上の数で繰り返し配置されている。
　ＩＧＢＴ形成領域における他の構造は、基本的には第１実施形態と同様となるが、ｐ型領域４については一部ダイオード動作させられるようになる。すなわち、トレンチ６によって仕切られるｐ型領域４のうち、チャネルｐ型領域４ａはＩＧＢＴ動作部となるが、間引き部のｐ型領域４ｂはアノードｐ型領域として、ＩＧＢＴ動作ではなくダイオード動作させられることになる。
　一方、ダイオード形成領域でも、ＩＧＢＴ形成領域と同様に、ｎ-型ドリフト層１の表層部に所定厚さのｐ型領域４が形成されている。このｐ型領域４もアノードｐ型領域４ｄとなるものであり、ＩＧＢＴ形成領域のｐ型領域４と独立した不純物濃度とされても良いが、本実施形態ではＩＧＢＴ形成領域のアノードｐ型領域４ｂと同じ不純物濃度で構成されている。
　ダイオード形成領域では、アノードｐ型領域４ｄをアノードとし、ｎ-型ドリフト層１およびｎ+型不純物領域３をカソードとしてＰＮ接合されたダイオード２００が構成されている。このダイオード２００は、アノードｐ型領域４ｄに対して上部電極１０がアノード電極として電気的に接続され、ｎ+型不純物領域３に対して下部電極１２がカソード電極として電気的に接続された構造とされている。
　このため、ＩＧＢＴ１００とダイオード２００とは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。
　以上のような構造により、本実施形態にかかるＩＧＢＴ１００およびダイオード２００を備えた半導体装置が構成されている。このように、ＩＧＢＴ１００およびダイオード２００を備えた半導体装置においても、ＦＳ層２をリンＦＳ層２ａおよびプロトンＦＳ層２ｂによって構成し、これらを第１実施形態と同様の構成とすることにより、第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、縦型半導体素子としてダイオードを形成するようにしたものであり、基本的には第２実施形態のダイオード形成領域の構成と同様であるため、第２実施形態と異なる部分についてのみ説明する。
　図１３（ａ）（ｂ）は、縦型半導体素子としてダイオードが備えられた半導体装置を示した図であり、図１３（ａ）は上面レイアウト図、図１３（ｂ）は図１３（ａ）中のＸＩＩＩＢ－ＸＩＩＩＢ断面図である。また、図１４は、図１３（ｂ）中のＸＩＶ－ＸＩＶ断面での不純物濃度の濃度プロファイルを示したグラフである。
　図１３（ａ）（ｂ）に示すように、本実施形態の半導体装置は、ｎ-型ドリフト層１を構成する半導体基板に対してダイオード２００を備えることにより構成されている。図１３（ａ）に示すように、セル領域は、ダイオード２００が備えられるダイオード形成領域によって構成され、セル領域の外周部に外周耐圧領域が備えられている。そして、半導体装置を構成するチップの中央部がダイオード形成領域とされることでセル領域が構成されている。
　セル領域を構成するダイオード形成領域には、ｎ-型ドリフト層１の裏面側における当該ｎ-型ドリフト層１の表層部に、ｎ型層によって構成されるＦＳ層２が形成されている。このＦＳ層２も、リンＦＳ層２ａおよびプロトンＦＳ層２ｂを有した構成とされ、例えば図１４の濃度プロファイルに示されるように第２実施形態と同様の構成とされている。そして、このＦＳ層２の表層部に、カソード領域に相当するｎ+型不純物領域２０が形成されている。このｎ+型不純物領域２０も、第２実施形態と同様の構成とされている。また、ｎ-型ドリフト層１の表面上にアノードｐ型領域として機能するｐ型領域４が形成されていると共に、この表面に上面電極１０が形成されている。そして、ｎ+型不純物領域２０の表面上に下部電極１１が形成されることで、ダイオード２００が構成されている。
　以上のような構造により、本実施形態にかかるダイオード２００を備えた半導体装置が構成されている。このように、ダイオード２００のみを備えた半導体装置においても、ＦＳ層２をリンＦＳ層２ａおよびプロトンＦＳ層２ｂによって構成し、これらを第２実施形態と同様の構成とすることにより、第２実施形態と同様の効果を得ることができる。
（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、当該実施形態や構造に限定されるものではない。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　上記実施形態では、縦型半導体素子が形成される半導体装置として、ＩＧＢＴ１００やダイオード２００が形成されるものを例に挙げて説明したが、他の縦型半導体素子、例えばＬＤＭＯＳなどが形成される半導体装置についても本開示を適用することができる。
　また、上記実施形態では、リンＦＳ層２ａとしたが、リン（Ｐ）の代わりにヒ素（Ａｓ）を用いたヒ素ＦＳ層としても良い。

Claims (13)

  1. 　半導体基板にて構成される原石濃度とされたｎ型のドリフト層（１）と、
    　前記ドリフト層（１）の裏面側に形成されたｎ型もしくはｐ型の半導体領域（３、２０）と、
    　前記半導体領域（３、２０）よりも前記半導体基板の裏面から深い位置まで形成され、前記ドリフト層（１）よりも高不純物濃度とされたｎ型のフィールドストップ層（２）と、
    　前記ドリフト層（１）の表面側に形成されたｐ型領域（４）と、
    　前記ドリフト層（２）の表面側に形成され、前記ｐ型領域（４）に接触させられた上部電極（１０）と、
    　前記ドリフト層（２）の裏面側に形成され、前記半導体領域（３、２０）と接触させられた下部電極（１１）とを有し、
    　前記上部電極（１０）と前記下部電極（１１）との間において電流を流すように構成された縦型半導体素子（１００、２００）が備えられた半導体装置であって、
    　前記フィールドストップ層（２）は、リンまたはヒ素がドープされたリン／ヒ素層（２ａ）と、プロトンがドープされたプロトン層（２ｂ）とを有して構成され、前記リン／ヒ素層（２ａ）が前記半導体基板の裏面から所定深さの位置まで形成されていると共に、前記プロトン層（２ｂ）が前記リン／ヒ素層（２ａ）内において濃度ピークを有していて、前記リン／ヒ素層（２ａ）よりも深くまで形成され、かつ、前記リン／ヒ素層（２ａ）から深い位置において徐々に不純物濃度が低下した濃度分布で形成されている半導体装置。
  2. 　前記プロトン層（２ｂ）の深さと原石濃度に対する前記プロトン層（２ｂ）の濃度比との関係が、前記プロトン層（２ｂ）の深さをｘ、前記濃度比をｙとして、ｙ≧１９．０６１×１０-0.00965x、を満たしている請求項１に記載の半導体装置。
  3. 　前記プロトン層（２ｂ）の深さが２０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が３倍以上とされている請求項２に記載の半導体装置。
  4. 　前記プロトン層（２ｂ）の深さが２０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が４倍以上とされている請求項２に記載の半導体装置。
  5. 　前記プロトン層（２ｂ）の深さが１５μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が４倍以上とされている請求項２に記載の半導体装置。
  6. 　前記プロトン層（２ｂ）の深さが１５μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が７倍以上とされている請求項２に記載の半導体装置。
  7. 　前記プロトン層（２ｂ）の深さが１０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が７倍以上とされている請求項２に記載の半導体装置。
  8. 　前記プロトン層（２ｂ）の深さが１０μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が１０倍以上とされている請求項２に記載の半導体装置。
  9. 　前記プロトン層（２ｂ）の深さが７μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が１０倍以上とされている請求項２に記載の半導体装置。
  10. 　前記プロトン層（２ｂ）の深さが７μｍ以下で、原石濃度に対する前記プロトン層（２ｂ）の濃度比が１４倍以上とされている請求項２に記載の半導体装置。
  11. 　前記縦型半導体素子はＩＧＢＴ（１００）であり、
    　前記半導体領域をｐ型のコレクタ領域（３）とし、
    　前記セル領域において、所定ピッチで複数本並べられ、前記ｐ型領域（４）よりも深く形成されることで前記ｐ型領域（４）を複数に分け、前記ｐ型領域（４）の少なくとも一部によってチャネルｐ型領域（４ａ）を構成するトレンチ（６）と、
    　前記チャネルｐ型領域（４ａ）の表層部に前記トレンチ（６）の側面に沿って形成されたｎ型のエミッタ領域（５）と、
    　前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
    　前記ゲート絶縁膜（７）の表面に形成されたゲート電極（８）とを有し、
    　前記上部電極（１０）が前記チャネルｐ型領域（４ａ）および前記エミッタ領域（５）に接触させられていると共に、前記下部電極（１１）が前記コレクタ領域（３）に接触させられている請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 　前記縦型半導体素子はＩＧＢＴ（１００）およびフリーホイールダイオード（２００）であり、
    　前記ｐ型領域（４）は、前記セル領域のうち前記ＩＧＢＴ（１００）が形成されたＩＧＢＴ形成領域と前記フリーホイールダイオード（２００）が形成されたダイオード形成領域の双方に形成され、
    　前記ＩＧＢＴ形成領域には、前記半導体領域として少なくともｐ型のコレクタ領域（３）が形成されていると共に、所定ピッチで複数本並べられ、前記ｐ型領域（４）よりも深く形成されることで前記ｐ型領域（４）を複数に分け、前記ｐ型領域（４）の少なくとも一部によってチャネルｐ型領域（４ａ）を構成するトレンチ（６）と、前記チャネルｐ型領域（４ａ）の表層部に前記トレンチ（６）の側面に沿って形成されたｎ型のエミッタ領域（５）と、前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜（７）の表面に形成されたゲート電極（８）とが形成されており、
    　前記ダイオード形成領域には、前記半導体領域としてｎ型のカソード領域（２０）が形成されていると共に、前記ｐ型領域（４）によってアノードｐ型領域（４ｄ）が構成されており、
    　前記上部電極（１０）が前記チャネルｐ型領域（４ａ）および前記エミッタ領域（５）に接触させられていると共に前記アノードｐ型領域（４ｄ）に接触させられ、前記下部電極（１１）が前記コレクタ領域（３）に接触させられていると共に前記カソード領域（２０）に接触させられている請求項１ないし１０のいずれか１つに記載の半導体装置。
  13. 　前記縦型半導体素子はダイオード（２００）であり、
    　前記半導体領域をｎ型のカソード領域（２０）とし、
    　前記ｐ型領域（４）をアノードｐ型領域とし、
    　前記上部電極（１０）が前記アノードｐ型領域となる前記ｐ型領域（４）に接触させられ、前記下部電極（１１）が前記カソード領域（２０）に接触させられている請求項１ないし１０のいずれか１つに記載の半導体装置。
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