WO2022224883A1 - 半導体装置 - Google Patents

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WO2022224883A1
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region
terminal
semiconductor device
doping concentration
power supply
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典宏 小宮山
雅浩 佐々木
勇一 小野澤
昭治 山田
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富士電機株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 WO2016/203545
  • a first aspect of the present invention provides a semiconductor device.
  • the semiconductor device may comprise a semiconductor substrate having a top surface and a bottom surface and having a drift region of a first conductivity type. Any one of the above semiconductor devices may include a first main terminal provided above the upper surface. Any one of the above semiconductor devices may include a second main terminal provided below the bottom surface. Any one of the semiconductor devices described above may include a control terminal for controlling whether or not current flows between the first main terminal and the second main terminal. Any of the above semiconductor devices may include a buffer region provided between the drift region and the bottom surface and having a higher doping concentration than the drift region.
  • the power supply voltage is in the region of 500 V or more. , may have a terminal capacitance peak.
  • the CV characteristic may have a valley where the inter-terminal capacitance exhibits a minimum value in a region where the power supply voltage is less than 500V.
  • the terminal capacitance when the power supply voltage is 500V may be larger than the minimum value.
  • the CV characteristic is obtained when the semiconductor device is set to the ON state and the power supply voltage applied between the first main terminal and the second main terminal is set to the initial voltage. , after the current flowing between the first main terminal and the second main terminal is stabilized, the change in the amount of charge at one of the terminals when the power supply voltage is changed by a displacement voltage smaller than the initial voltage is measured in the semiconductor device. It may be a characteristic obtained by analyzing with a device simulator that simulates a transient change in the charge of , and calculating the inter-terminal capacitance based on the analyzed change in the amount of charge.
  • a second-conductivity-type base provided opposite to a control terminal and having an inversion layer channel formed in a channel region facing the control terminal by applying a control voltage to the control terminal A region may be provided.
  • the buffer region may have an increasing region in which the doping concentration monotonically increases from the boundary with the drift region toward the bottom surface.
  • the slope ⁇ at which the value of the common logarithm of the doping concentration in the increased region increases per cm in the depth direction and the total length ⁇ of the channel region may satisfy the following equations. ⁇ >2 ⁇ 10 3 / ⁇
  • the doping concentration distribution in the depth direction of the buffer region may have one or less doping concentration peaks.
  • the hydrogen chemical concentration distribution in the depth direction of the buffer region may have more hydrogen concentration peaks than doping concentration peaks.
  • a plurality of trench portions may be arranged on the upper surface of the semiconductor substrate in the arrangement direction and provided from the upper surface of the semiconductor substrate to the drift region.
  • Any one of the above semiconductor devices may include a mesa portion sandwiched between two trench portions.
  • the width of the mesa portion in the arrangement direction may be 20% or less of the depth of the trench portion.
  • the width of the mesa portion may be 1.1 ⁇ m or less.
  • the doping concentration distribution may be flatter than the hydrogen chemical concentration distribution in the increased region.
  • a second aspect of the present invention provides a semiconductor device.
  • the semiconductor device may comprise a semiconductor substrate having a top surface and a bottom surface and having a drift region of a first conductivity type. Any one of the semiconductor devices described above may include a first main terminal provided above the upper surface. Any one of the above semiconductor devices may include a second main terminal provided below the bottom surface. Any one of the semiconductor devices described above may include a control terminal for controlling whether or not current flows between the first main terminal and the second main terminal. Any of the above semiconductor devices may include a buffer region provided between the drift region and the bottom surface and having a higher doping concentration than the drift region.
  • a second-conductivity-type base is provided facing a control terminal, and an inversion layer channel is formed in a channel region facing the control terminal by applying a control voltage to the control terminal.
  • a region may be provided.
  • the buffer region may have an increasing region in which the doping concentration monotonically increases from the boundary with the drift region toward the bottom surface.
  • the slope ⁇ at which the value of the common logarithm of the doping concentration in the increasing region increases per cm in the depth direction and the total length ⁇ of the channel region may satisfy the following equation. ⁇ >2 ⁇ 10 3 / ⁇
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device 100 to be analyzed;
  • FIG. 1B is a diagram showing an example of a perspective view with the AA cross section in FIG. 1A as a side surface.
  • FIG. 3 is a diagram for explaining inter-terminal capacitance of the semiconductor device 100;
  • 3 is a diagram showing an example of CV characteristics of the semiconductor device 100;
  • FIG. 4 is a diagram showing an example of doping concentration distribution and hydrogen chemical concentration distribution in the depth direction of a portion of the drift region 116, the buffer region 118 and the collector region 120; It is a figure explaining inclination (alpha) of doping density
  • 4 is a diagram showing a numerical example of an approximate straight line 122;
  • FIG. 4 is a diagram showing an example of CV characteristics; It is a figure which shows the example of the doping concentration distribution of the buffer region 118 "with a peak.” It is a figure showing an example of analysis device 10 concerning one embodiment of the present invention.
  • 3 is an example of a circuit 300 schematically showing the semiconductor device 100.
  • FIG. 4 is a diagram for explaining an operation example of a charge amount analysis unit 14;
  • FIG. 4 is a diagram showing an example of a CV characteristic calculated by a capacity calculator 16;
  • FIG. 10 is a diagram showing another operation example of the charge amount analysis unit 14;
  • 1 is a diagram showing an example of a general CV characteristic;
  • 4 is a diagram showing an example of a measurement circuit 405;
  • FIG. 17 is a diagram showing an example of CV characteristics calculated based on the measurement circuit 405 shown in FIG. 16;
  • FIG. A circuit 420 showing the operation when the semiconductor device 100 is in the ON state in the reference example is shown.
  • the analytical value of the terminal capacitance CGC when the semiconductor device 100 is turned on and the analytical value of the terminal capacitance CGC when the semiconductor device 100 is turned off are shown. It is the figure which analyzed each current waveform from the charge amount calculated by the analysis method demonstrated in FIGS. 9-13.
  • FIG. 14 is a flow chart showing an example of an analysis method using the analysis device 10 shown in FIGS. 9 to 13;
  • FIG. 12 shows an example configuration of a computer 1200 in which aspects of the present invention may be embodied in whole or in part.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • the Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation.
  • the Z axis does not limit the height direction with respect to the ground.
  • the +Z-axis direction and the ⁇ Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
  • orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis.
  • the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis.
  • the Z-axis direction may be referred to as the depth direction.
  • a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the term "upper surface side of the semiconductor substrate” refers to a region from the center to the upper surface in the depth direction of the semiconductor substrate. When the lower surface side of the semiconductor substrate is referred to, it means a region from the center to the lower surface in the depth direction of the semiconductor substrate.
  • the conductivity type of the doping region doped with impurities is described as P-type or N-type.
  • impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants.
  • doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
  • doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium.
  • the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration.
  • the donor concentration is N D and the acceptor concentration is N A , then the net net doping concentration at any location is N D ⁇ N A.
  • a donor has the function of supplying electrons to a semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities per se. For example, VOH defects in which vacancies (V), oxygen (O), and hydrogen (H) are combined in semiconductors function as donors that supply electrons.
  • references herein to P-type or N-type refer to higher doping concentrations than P-type or N-type; references to P-type or N-type refer to higher doping than P-type or N-type. It means that the concentration is low.
  • the term P++ type or N++ type in this specification means that the doping concentration is higher than that of the P+ type or N+ type.
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation.
  • Chemical concentrations can be measured, for example, by secondary ion mass spectroscopy (SIMS).
  • the net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method).
  • the carrier density measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration.
  • the carrier density measured by the CV method or SR method may be a value in thermal equilibrium.
  • the donor concentration is sufficiently higher than the acceptor concentration in the N-type region, the carrier density in the region may be used as the donor concentration.
  • the carrier density in that region may be used as the acceptor concentration.
  • the peak value may be the concentration of donors, acceptors, or net doping in the region.
  • the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping.
  • the carrier density measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state.
  • a decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
  • the donor or acceptor concentration calculated from the carrier density measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • FIG. 1A is a cross-sectional view showing an example of a semiconductor device 100 to be analyzed.
  • the semiconductor device 100 of this example has a transistor element such as an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the structure of the semiconductor device 100 is not limited to the structure of FIG. 1A.
  • the semiconductor device 100 includes a semiconductor substrate 111 , first main terminals 101 , second main terminals 102 and an interlayer insulating film 110 .
  • a control terminal 103 is provided inside the semiconductor substrate 111 .
  • the control terminal 103 controls whether or not the main current flows between the first main terminal 101 and the second main terminal 102 depending on the applied voltage.
  • the control terminal 103 is, for example, the gate or base terminal of a transistor element.
  • the first main terminal 101 and the second main terminal 102 are terminals through which the main current flows.
  • the first main terminal 101 is, for example, the emitter or source terminal of a transistor element.
  • the second main terminal 102 is, for example, the collector or drain terminal of a transistor element.
  • the first main terminal 101 in this example is the emitter electrode, and the second main terminal 102 is the collector electrode.
  • the first main terminal 101 and the second main terminal 102 are made of metal material such as aluminum.
  • the semiconductor substrate 111 is a substrate made of a semiconductor material such as silicon or a compound semiconductor material such as silicon carbide or gallium arsenide.
  • the semiconductor substrate 111 may be formed by the MCZ (Magnetic Field Applied CZ) method.
  • the semiconductor substrate 111 may be in the shape of a wafer containing a plurality of chips, or may be in the shape of individualized chips.
  • Semiconductor substrate 111 has a top surface 113 and a bottom surface 115 .
  • the semiconductor device 100 of this example is a vertical device in which a first main terminal 101 is provided above an upper surface 113 and a second main terminal 102 is provided below a lower surface 115 .
  • the semiconductor substrate 111 of this example has a gate structure 105 , an emitter region 112 , a base region 114 , a drift region 116 , a buffer region 118 and a collector region 120 .
  • Drift region 116 is a region of the first conductivity type (N ⁇ type in this example).
  • Emitter region 112 is positioned between drift region 116 and top surface 113 .
  • the emitter region 112 is an N+ type contact region that contacts the first main terminal 101 .
  • the base region 114 is a contact region of the second conductivity type (P-type in this example) that contacts the first main terminal 101 . At least a portion of base region 114 is disposed between emitter region 112 and drift region 116 .
  • the first conductivity type is the N type and the second conductivity type is the P type, but the conductivity types may be reversed.
  • the collector region 120 is a P+ type region provided in contact with the bottom surface 115 .
  • Collector region 120 is electrically connected to second main terminal 102 .
  • Buffer region 118 is an N+ type region provided between collector region 120 and drift region 116 .
  • the doping concentration of buffer region 118 is higher than the doping concentration of drift region 116 .
  • Buffer region 118 functions as a field stop layer that prevents depletion layer 117 spreading from upper surface 113 side from reaching collector region 120 .
  • the gate structure portion 105 is provided at a position facing the base region 114 between the emitter region 112 and the drift region 116 .
  • the gate structure portion 105 of this example is of a trench type provided from the upper surface 113 of the semiconductor substrate 111 through the emitter region 112 and the base region 114 to the drift region 116 .
  • the gate structure portion 105 of this example is an example of the trench portion.
  • the depth from the upper surface 113 to the lower end of the gate structure portion 105 is assumed to be Zt (cm).
  • Another example of gate structure 105 may be planar over top surface 113 of semiconductor substrate 111 .
  • the gate structure portion 105 is insulated from the first main terminal 101 by the interlayer insulating film 110 .
  • the gate structures 105 are repeatedly arranged at predetermined intervals in a predetermined arrangement direction (the X-axis direction in the example of FIG. 1A).
  • the gate structure portion 105 has a gate insulating film 104 and a control terminal 103 .
  • the control terminal 103 in this example is a gate electrode.
  • the control terminal 103 may be made of a conductive material such as polysilicon.
  • Control terminal 103 and base region 114 are provided to at least partially face each other.
  • the gate insulating film 104 may be a film formed by thermally oxidizing or thermally nitriding the semiconductor substrate 111 .
  • the gate insulating film 104 insulates the control terminal 103 and the semiconductor substrate 111 from each other.
  • a region of the base region 114 that is in contact with the gate insulating film 104 and arranged to face the control terminal 103 with the gate insulating film 104 interposed therebetween is referred to as a channel region 106 .
  • an inversion layer channel having an inverted conductivity type is formed in the channel region 106 of the base region 114 .
  • the emitter region 112 and the drift region 116 are connected by an inversion layer channel, and current flows.
  • the semiconductor substrate 111 of this example has a mesa portion 160 .
  • the mesa portion 160 is a portion sandwiched between the two gate structure portions 105 in the semiconductor substrate 111 .
  • the position of the upper end of the mesa portion 160 in this example is the same as the position of the upper end of the gate structure portion 105 (that is, the upper surface 113), and the position of the lower end of the mesa portion 160 is the same as the position of the lower end of the gate structure portion 105. be.
  • Wm (cm) be the width of the mesa portion 160 in the arrangement direction of the gate structure portion 105 .
  • the width Wm of the mesa portion 160 corresponds to the distance between two adjacent gate structure portions 105 in the X-axis direction.
  • the width Wm of the mesa portion 160 may be measured on the top surface 113 of the semiconductor substrate 111 .
  • the state in which the inversion layer channel is formed in the channel region 106 of the base region 114 may be referred to as the ON state, and the state in which the inversion layer channel is not formed may be referred to as the OFF state.
  • a direction perpendicular to the direction in which current flows in the inversion layer channel (the Z-axis direction in the example of FIG. 1A) and perpendicular to the direction in which the base region 114 and the control terminal 103 face each other (the X-axis direction in the example of FIG. 1A) is referred to as the channel length direction (the Y-axis direction in the example of FIG. 1A).
  • the length of the channel region 106 in the channel length direction is called channel length.
  • FIG. 1B is a diagram showing an example of a perspective view with the AA cross section in FIG. 1A as a side surface.
  • the AA section is the YZ section passing through the channel region 106 of the base region 114 .
  • Each member shown in FIG. 1A is arranged to extend in the Y-axis direction. Therefore, the channel region 106 is also arranged extending in the Y-axis direction.
  • the portion of the base region 114 that is adjacent to the control terminal 103 with the gate insulating film 104 interposed therebetween and that is sandwiched between the emitter region 112 and the drift region 116 is the channel region 106 .
  • the length of the channel region 106 in the Y-axis direction be the channel length L CH (cm).
  • the sum of the channel lengths L CH in the semiconductor substrate 111 is referred to as the total length ⁇ of the channel region 106 .
  • FIG. 2 is a diagram for explaining the inter-terminal capacitance of the semiconductor device 100.
  • the semiconductor device 100 has an inter-terminal capacitance CCE between the first main terminal 101 and the second main terminal 102, an inter-terminal capacitance CGE between the first main terminal 101 and the control terminal 103, and a It has an inter-terminal capacitance C GC between the two main terminals 102 and the control terminal 103 .
  • FIG. 3 is a diagram showing an example of CV characteristics of the semiconductor device 100.
  • the power supply voltage applied between the first main terminal 101 and the second main terminal 102 shown in FIG. 1A is V CE (V).
  • FIG. 3 shows the relationship between the power supply voltage VCE and the inter-terminal capacitance CGC .
  • a characteristic 151 is the CV characteristic of the semiconductor device 100 according to the example shown in FIG. 1A
  • a characteristic 154 is the CV characteristic of the semiconductor device 100 according to the reference example.
  • a characteristic 151 and a characteristic 154 are CV characteristics when the semiconductor device is in the ON state.
  • the voltage waveform between the first main terminal 101 and the second main terminal 102 tends to oscillate. Therefore, by arranging the peak 180 in the region where the power supply voltage VCE is high, it is possible to suppress the oscillation of the voltage waveform in the range where the power supply voltage VCE is relatively low.
  • a characteristic 151 has a peak 180 of the inter-terminal capacitance C GC in a region where the power supply voltage V CE is 500 V or more.
  • the voltage at the apex of the peak 180 is the voltage at which the peak 180 is located.
  • oscillation of the voltage waveform can be suppressed when the power supply voltage VCE is less than 500V.
  • Peak 180 may be located in the region above 550V, may be located in the region above 600V, and may be located in the region above 700V. Peak 180 may be located in the region below 1000V and may be located in the region below 800V.
  • the position of peak 180 can be adjusted by at least one of the shape of the doping concentration distribution in buffer region 118 and the width Wm of mesa portion 160 .
  • the characteristic 151 has a trough 181 where the inter-terminal capacitance C GC exhibits a minimum value in a region where the power supply voltage V CE is less than 500V.
  • the trough 181 changes the inter-terminal capacitance C GC more gently than the peak 180 .
  • the width of valley 181 is greater than the full width at half maximum (FWHM) of peak 180 .
  • the width of the valley portion 181 is the difference between the two power supply voltages VCE before and after the minimum value at which the inter-terminal capacitance CGC is twice the minimum value.
  • the width of valley 181 may be two times or more the full width at half maximum of peak 180 .
  • the valley portion 181 may be arranged in a region where the power supply voltage VCE is 100V or higher, or may be arranged in a region where the power supply voltage is 200V or higher.
  • the power supply voltage VCE at which the inter-terminal capacitance CGC exhibits a minimum value is the voltage at which the valley portion 181 is arranged.
  • the inter-terminal capacitance C GC when the power supply voltage V CE is 500 V is larger than the minimum value of the valley portion 181 . From the local minimum of valley 181 to the apex of peak 180, the terminal capacitance CGC may increase monotonically. With such an arrangement, it is possible to suppress a sharp decrease in the inter-terminal capacitance CGC in a region where the power supply voltage VCE is less than 500V.
  • a characteristic 154 according to the reference example has a peak in a region where the power supply voltage VCE is 100V to 500V. Therefore, the inter-terminal capacitance CGC is rapidly reduced in this region. Therefore, the voltage VCE tends to oscillate. For example, when the semiconductor device is turned off, the power supply voltage VCE increases, so the voltage waveform tends to oscillate.
  • FIG. 4 is a diagram showing an example of doping concentration distribution and hydrogen chemical concentration distribution in the depth direction of part of the drift region 116, the buffer region 118 and the collector region 120.
  • FIG. Collector region 120 is formed by implanting a P-type dopant such as boron. Collector region 120 has a peak doping concentration.
  • the buffer region 118 is formed by implanting an N-type dopant such as hydrogen.
  • the PN junction at the boundary between buffer region 118 and collector region 120 is the lower end of buffer region 118 .
  • Dd be the doping concentration of the drift region 116 .
  • the doping concentration of drift region 116 may be substantially constant in the depth direction. Substantially constant may refer to a doping concentration variation of less than ⁇ 20% of the average doping concentration Dd in the depth range of the drift region 116 .
  • the semiconductor substrate 111 may have bulk donors distributed substantially uniformly across the substrate. Bulk donors are donors that are present from the formation of the ingot of the semiconductor substrate. The bulk donor is, for example but not limited to, phosphorus.
  • the doping concentration of the drift region 116 may be the same as the bulk donor concentration.
  • the buffer region 118 of this example is in contact with the drift region 116 .
  • the boundary Zb between the drift region 116 and the buffer region 118 may be the first position where the doping concentration is 1.2 ⁇ Dd when the doping concentration distribution is observed from the drift region 116 toward the bottom surface 115 .
  • the buffer region 118 of this example has an increasing region 124 in which the doping concentration monotonically increases from the boundary Zb with the drift region 116 toward the bottom surface 115 .
  • the increasing region 124 may be provided over 1/2 or more of the buffer region 118 in the depth direction, or may be formed over 3/4 or more.
  • the increased region 124 may be provided over 10 ⁇ m or more, may be provided over 20 ⁇ m or more, or may be provided over 30 ⁇ m or more.
  • a monotonically increasing doping concentration refers to a state in which the doping concentration is continuously increased or maintained when the doping concentration distribution is observed toward the lower surface 115 . That is, increased region 124 does not have a region of decreasing doping concentration toward lower surface 115 . However, the increased region 124 may contain minor doping concentration decreases due to measurement noise or other factors.
  • the doping concentration distribution is observed toward the lower surface 115, if the minimum value of the doping concentration is 80% or more of the previous maximum value, the doping concentration does not decrease in the portion containing the minimum value. You can judge. If the minimum value of the doping concentration is 90% or more of the previous maximum value, it may be determined that the doping concentration has not decreased in the portion containing the minimum value.
  • Increased region 124 does not include a doping concentration peak because the doping concentration of increased region 124 increases monotonically. By providing the increased region 124 in which the doping concentration peak does not substantially exist, it is possible to suppress the sudden change in the inter-terminal capacitance CGC when the depletion layer 117 reaches the region.
  • the buffer region 118 may have one or less doping concentration peaks 121 . That is, the buffer region 118 may have only one doping concentration peak 121 or no doping concentration peak 121 may exist.
  • the doping concentration peak 121 has an upper skirt with decreasing doping concentration from the apex toward the top surface 113 and a lower skirt with decreasing doping concentration from the apex toward the bottom surface 115 .
  • the doping concentration peak 121 in this example has an apex at the depth position Z1.
  • the doping concentration at the upper and lower tails may be reduced to at least half or less, and may be reduced to 0.1 times or less, with respect to the doping concentration Dp at the vertex.
  • the increased region 124 does not include the doping concentration peak 121.
  • the position at which the slope starts to increase toward the apex of the depth position Z1 may be the lower end position of the increasing region 124.
  • FIG. The lower end position of the increasing region 124 may be the position where the second-order differentiation of the doping concentration in the depth direction has a maximum value.
  • the end position of the doping concentration peak 121 may be a depth position 5 ⁇ m away from the depth position Z1.
  • the doping concentration peak 121 is located below the increased region 124 as shown in FIG.
  • the buffer region 118 includes a plurality of hydrogen concentration peaks 141
  • the depth position Z2 of the hydrogen concentration peak 141-2 located second closest to the lower surface 115 is set at the lower end of the increase region 124. position.
  • the slope of the doping concentration in the enhancement region 124 is ⁇ .
  • the slope ⁇ is the rate at which the value logD of the common logarithm of the doping concentration D increases per 1 cm in the depth direction, and its unit is (cm ⁇ 1 ).
  • the slope ⁇ may be the slope of the approximation straight line 122 obtained by approximating the doping concentration distribution of the increase region 124 by the method of least squares.
  • the slope ⁇ and the above-described total length ⁇ of the channel region 106 satisfy the following formula (1).
  • ⁇ >2 ⁇ 10 3 / ⁇ Formula (1) the lower limit of the slope ⁇ is determined according to the reciprocal 1/ ⁇ of the total length ⁇ .
  • the lower limit of the slope ⁇ becomes large.
  • the increased region 124 becomes shorter in the depth direction.
  • the upper limit of the slope ⁇ is determined according to the reciprocal 1/ ⁇ of the total length ⁇ .
  • the total length ⁇ of the channel region 106 is large, the channel region 106 on the upper surface 113 of the semiconductor substrate 111 is large, and the carriers injected into the semiconductor substrate 111 are increased.
  • the lower limit of the slope ⁇ becomes smaller.
  • the increasing region 124 may be lengthened in the depth direction.
  • the increased region 124 may be 30% or more, 40% or more, or 50% or more of the length from the bottom of the trench to the end face of the collector region 120 on the side of the buffer region 118 . .
  • equation (1) shows that when the active region is large or the total length ⁇ is large, a rapid change in the inter-terminal capacitance CGC can be suppressed by making the slope ⁇ relatively small.
  • a straight line 123-H is obtained by doubling the doping concentration of the approximate straight line 122, and a straight line 123-L is obtained by multiplying it by 1/2.
  • the doping concentration in augmented region 124 may be between line 123-H and line 123-L throughout augmented region 124.
  • FIG. 1 since the doping concentration does not abruptly increase or decrease, abrupt changes in the inter-terminal capacitance CGC in the CV characteristic can be suppressed.
  • the hydrogen chemical concentration distribution in the depth direction of the buffer region 118 may have more hydrogen concentration peaks 141 than doping concentration peaks 121 .
  • a plurality of hydrogen concentration peaks 141 can be formed by implanting hydrogen ions at a plurality of depth positions from the lower surface 115 . After implanting hydrogen ions, the semiconductor substrate 111 is annealed to form VOH defects in which vacancy defects (V), oxygen (O), and hydrogen (H) are combined. VOH defects act as donors. Therefore, by implanting hydrogen ions at a plurality of depth positions while decreasing the dose according to the depth distance from the lower surface 115, the doping concentration distribution as shown in FIG. 4 can be formed.
  • the buffer region 118 of this example has hydrogen concentration peaks 141-1, 141-2, 141-3 and 141-4 at depth positions Z1, Z2, Z3 and Z4. Hydrogen concentration peak 141 - 1 located closest to bottom surface 115 is located at the same depth as doping concentration peak 121 . “Two peaks are arranged at the same depth” means that the apex of one peak is arranged within the range of the full width at half maximum of the other peak.
  • the hydrogen concentration peak 141-1 has a higher hydrogen chemical concentration than the other hydrogen concentration peaks 141.
  • the peak concentration refers to the concentration at the apex of the peak.
  • the hydrogen concentration peak 141-1 may be 5 times or more, 10 times or more, or 100 times or more the maximum hydrogen chemical concentration of the other hydrogen concentration peaks 141. may have a concentration of
  • the increased region 124 can be formed without providing peaks in the doping concentration distribution.
  • the depth range from the apex of the hydrogen concentration peak 141-4 formed at the deepest position to the apex of the hydrogen concentration peak 141-2 formed at the second shallowest position may be the increased region 124.
  • the concentration of each hydrogen concentration peak 141 decreases as the distance from the lower surface 115 increases.
  • a straight line obtained by approximating the vertices of the hydrogen concentration peaks 141-2, 141-3, and 141-4 other than the hydrogen concentration peak 141-1 by the method of least squares is defined as a straight line 142.
  • FIG. The slope of the straight line 142 is approximately equal to the slope ⁇ of the approximation straight line 122 .
  • the slope of the straight line 142 may be 0.5 times or more and 2 times or less of the slope ⁇ .
  • the doping concentration distribution is flatter than the hydrogen chemical concentration distribution.
  • the depth position of the minimum value between the hydrogen concentration peak 141-4 farthest from the bottom surface 115 and the hydrogen concentration peak 141-3 second from the bottom surface 115 is Z5.
  • the difference in doping concentration at depth locations Z4 and Z5 is less than the difference in hydrogen chemical concentration at depth locations Z4 and Z5.
  • the doping concentration difference may be 0.5 times or less, may be 0.1 times or less, or may be 0.05 times or less than the hydrogen chemical concentration difference.
  • FIG. 5 is a diagram for explaining the slope ⁇ of the doping concentration distribution.
  • the doping concentration at the depth position Z4 is D4
  • the doping concentration at the depth position Z3 is D3.
  • the doping concentration distribution in the increase region 124 may have an upward convex portion 125 and a downward convex concave portion 126 .
  • the convex portion 125 is arranged in a range including the depth position Z4.
  • the recess 126 is arranged at a position including the depth position Z5.
  • the doping concentration distribution in the increased region 124 may be a convex portion 125 that is convex upward as a whole.
  • the doping concentration distribution in the increase region 124 may be a concave portion 126 that is entirely downwardly convex.
  • the doping concentration profile in the enhancement region 124 may be linear.
  • FIG. 6 is a diagram showing numerical examples of the approximate straight line 122.
  • the depth positions at both ends of the approximate straight line are X1 and X2, and the doping concentrations at the depth positions X1 and X2 are N1 and N2.
  • N1 1.8 ⁇ 10 14 /cm 3
  • log(N1) 15.55
  • N2 7.0 ⁇ 10 12 /cm 3
  • log(N2) 13.46.
  • the right side of equation (1) is 2.45 cm. Therefore, it is preferred that the total length ⁇ of channel region 106 is greater than 2.45 cm.
  • FIG. 7 is a diagram showing an example of CV characteristics.
  • an example in which the doping concentration distribution of the buffer region 118 has two or more doping concentration peaks is called “peak”, and an example in which there is one or less doping concentration peaks as in the example of FIG. 4 is called “no peak”. called.
  • An example in which the width Wm of the mesa portion 160 is 20% or less of the depth Zt of the gate structure portion 105 is called a "narrow mesa", and an example in which the width Wm is greater than 20% of the depth Zt is called a "wide mesa”. .
  • a characteristic 152 is an example characteristic of "no peak” and “narrow mesa”. Also, characteristic 151 is an example characteristic of "no peak” and “wide mesa”. A characteristic 153 is an example characteristic of "with peak” and “narrow mesa”. Also, characteristic 154 is an example characteristic of "peaked” and “wide mesa”. Zt in this example is 5.5 ⁇ m, the width Wm of the “narrow mesa” is 1.1 ⁇ m, and the width Wm of the “wide mesa” is 2.5 ⁇ m.
  • the peak of the inter-terminal capacitance CGC is located in the region of 500V or more. Therefore, oscillation of the voltage VCE can be suppressed.
  • the inter-terminal capacitance CGC can be further shifted to the high voltage side.
  • the width Wm of the mesa portion 160 may be 1.1 ⁇ m or less.
  • the peak of the inter-terminal capacitance CGC is arranged in the region of less than 500V. Therefore, voltage VCE is likely to oscillate.
  • FIG. 8 is a diagram showing an example of the doping concentration distribution of the buffer region 118 "with a peak".
  • Buffer region 118 in this example has a plurality of doping concentration peaks 127 closer to top surface 113 than doping concentration peaks 121 .
  • doping concentration peak 127 is located relatively close to top surface 113 .
  • the terminal capacitance CGC tends to decrease rapidly. Therefore, as shown in FIG. 7, the peak of the inter-terminal capacitance CGC appears in a region where the power supply voltage VCE is relatively low.
  • the CV characteristics shown in FIGS. 3 and 7 can be analyzed with high accuracy.
  • the CV characteristics may be characteristics acquired by the analysis device 10, which will be described later.
  • FIG. 9 is a diagram showing an example of the analysis device 10.
  • the analysis device 10 analyzes the characteristics of the semiconductor device 100 described with reference to FIGS. 1A to 8.
  • FIG. The analysis device 10 analyzes any terminal capacitance of the semiconductor device 100 .
  • the terminal capacitance may be the parasitic capacitance of either terminal.
  • the terminal capacitance may be parasitic capacitance between any two terminals.
  • the analysis device 10 may be a device realized by a computer.
  • the computer may be provided with a program for causing the computer to function as the analysis device 10 .
  • the computer executes the analysis method by the analysis device 10 by executing the program.
  • the analysis device 10 includes an input unit 12, a charge amount analysis unit 14, a capacity calculation unit 16 and an output unit 18.
  • Data relating to the semiconductor device 100 to be analyzed is input to the input unit 12 .
  • the data may be input by the user of the analysis device 10 or the like.
  • the data may include information such as the position, size, shape, impurity concentration, electrical resistance, and capacitance of each portion of the semiconductor device 100 .
  • the charge amount analysis unit 14 analyzes the charge amount in a predetermined region within the semiconductor device 100 under predetermined analysis conditions.
  • the predetermined analysis conditions may include conditions specifying the control voltage to be applied to the control terminal and the power supply voltage to be applied between the first main terminal 101 and the second main terminal 102 .
  • the charge amount analysis unit 14 analyzes the charge in the semiconductor device 100 using a device simulator capable of simulating transient changes in the charge amount in the semiconductor device 100 .
  • a transient change is, for example, a temporal change in the amount of charge in the semiconductor device 100 .
  • the device simulator analyzes temporal changes in the amount of charge in the semiconductor device 100 when, for example, the power supply voltage is changed.
  • the device simulator may analyze the charge density in a predetermined region in the semiconductor device 100 using, for example, Poisson's equation, and integrate the charge density to calculate the amount of charge in the region.
  • the charge amount analysis unit 14 may analyze the charge amount in the semiconductor device 100 using a known simulator.
  • the charge amount analysis unit 14 sets the control voltage to be applied to the control terminal 103 to a predetermined value to set the semiconductor device 100 to the ON state, and to apply the control voltage between the first main terminal 101 and the second main terminal 102 .
  • the supplied power supply voltage is set to a predetermined initial voltage. Then, the charge amount analysis unit 14 uses a device simulator to analyze the change in charge amount at any terminal when the power supply voltage VCE is changed by a displacement voltage smaller than the initial voltage.
  • the capacitance calculation unit 16 calculates any terminal capacitance based on the change in the amount of charge analyzed by the charge amount analysis unit 14 .
  • the output unit 18 outputs information regarding the terminal capacitance calculated by the capacitance calculation unit 16 .
  • the output unit 18 may display information about the terminal capacity on a display device, may transmit the information to an external device, or may store the information in a storage medium.
  • FIG. 10 is an example of a circuit 300 schematically showing the semiconductor device 100.
  • the analysis device 10 may analyze the operation of the semiconductor device 100 using the circuit 300 .
  • a control voltage V GE is applied to the control terminal 103 from a power supply 135 .
  • the first main terminal 101 is connected to a reference potential such as ground potential.
  • a power supply voltage V CE is applied from a power supply 134 between the first main terminal 101 and the second main terminal 102 .
  • the charge amount analysis unit 14 may set the control voltage V GE and the power supply voltage V CE to analyze the charge amount in the semiconductor device 100 .
  • the capacitance between the first main terminal 101 and the second main terminal 102 of the semiconductor device 100 be an inter-terminal capacitance CCE .
  • the capacitance between the first main terminal 101 and the control terminal 103 be the inter-terminal capacitance CGE
  • the capacitance between the second main terminal 102 and the control terminal 103 be the inter-terminal capacitance CGC .
  • the capacitance calculation unit 16 calculates the capacitance between any terminals.
  • the inter-terminal capacitance CGC of the semiconductor device 100 may differ in value when the semiconductor device 100 is on and when it is off. When the semiconductor device 100 is in the ON state, it is difficult to accurately measure or calculate the inter-terminal capacitance CGC if the current density is high. In the following example, an example in which the inter-terminal capacitance CGC is accurately calculated even when the semiconductor device 100 is in the ON state will be described.
  • FIG. 11A and 11B are diagrams for explaining an operation example of the charge amount analysis unit 14.
  • the charge amount analysis unit 14 sets the control voltage VGE so as to turn on the semiconductor device 100 . That is, the charge amount analysis unit 14 sets the control voltage V GE higher than the threshold voltage of the semiconductor device 100 . Also, the charge amount analysis unit 14 sets the power supply voltage VCE to a predetermined initial value. Then, after the current ICE between the collector electrode C and the emitter electrode E becomes constant, the charge amount analysis unit 14 changes the power supply voltage VCE by the displacement voltage ⁇ VCE . Calculate the change in the charge amount of The displacement voltage ⁇ V CE is sufficiently small with respect to the power supply voltage V CE .
  • the displacement voltage ⁇ V CE may be, for example, 10% or less, 1% or less, or 0.1% or less of the power supply voltage V CE .
  • a constant current ICE between the collector electrode C and the emitter electrode E means, for example, a state in which the current ICE between the collector electrode C and the emitter electrode E is a constant current value and does not substantially change over time. and a state in which the current flowing through the control terminal 103 is substantially zero.
  • “Not substantially changing” may mean, for example, that the fluctuation range is 20% or less of the average value. Since the control voltage VGE does not change, the terminal capacitance CGE does not change.
  • the inter-terminal capacitance C GC is obtained by calculating the amount of change ⁇ Q GC in the charge between the electrodes GC from the space charge density of the gate oxide film and the drift region, for example, and dividing the amount of change ⁇ V CE in the voltage between the electrodes CE ( ⁇ Q GC / ⁇ V CE ) may be calculated.
  • the charge amount analysis unit 14 may set the magnitude of the displacement voltage ⁇ V CE according to the change in the magnitude of the power supply voltage V CE .
  • the displacement voltage ⁇ V CE may be a voltage obtained by multiplying the power supply voltage V CE by a predetermined coefficient.
  • the displacement voltage ⁇ V CE may be a constant voltage regardless of changes in the power supply voltage V CE .
  • the charge amount of the terminal may be the charge amount of the contact area in contact with the terminal on the semiconductor substrate 111 .
  • the amount of charge on the second main terminal 102 includes the collector region 120 contacting the second main terminal 102 .
  • the charge amount of the first main terminal 101 includes the charge amount of the emitter region 112 and the base region 114 that are in contact with the first main terminal 101 .
  • the charge amount analysis unit 14 may calculate the charge amount of the collector region 120 using the Poisson's equation shown below.
  • ⁇ 2 ⁇ ⁇ q(pn+N D ⁇ N A )/ ⁇
  • ⁇ is the differential operator
  • ⁇ is the electrostatic potential
  • q is the elementary charge
  • p is the hole density
  • n is the electron density
  • ND is the donor concentration
  • NA is the acceptor concentration
  • ⁇ is the dielectric constant of the semiconductor substrate 111.
  • the dielectric constant ⁇ of the semiconductor substrate 111 is a value obtained by multiplying the vacuum dielectric constant ⁇ 0 by the relative dielectric constant ⁇ r of the semiconductor substrate 111 .
  • the term pn+N D -N A corresponds to the charge density.
  • the dielectric constant ⁇ may be given to the charge amount analysis unit 14 as an analysis condition.
  • the power supply voltage VCE determines the electrostatic potential ⁇ at each position in the semiconductor region.
  • the charge amount analysis unit 14 calculates the charge density when the power supply voltage is V CE and the charge density when the power supply voltage is V CE + ⁇ V CE using the above Poisson's equation.
  • the donor concentration N D and the acceptor concentration N A at each position on the semiconductor substrate 111 may be preset as analysis conditions in the charge amount analysis unit 14 .
  • the charge amount analysis unit 14 calculates the total charge density of the collector region 120 .
  • the charge amount analysis unit 14 may integrate the charge density described above. The charge amount can be calculated by multiplying the integral value of the charge density by the elementary charge amount.
  • the charge amount analysis unit 14 may calculate the time change of the charge amount when the power supply voltage is changed as shown in FIG. .
  • the charge amount analysis unit 14 may calculate the charge amount when the change in the charge amount converges as the charge amount when the power supply voltage is V CE + ⁇ V CE .
  • the charge amount analysis unit 14 may calculate the difference ⁇ Q between the charge amount when the power supply voltage is V CE and the charge amount when the power supply voltage is V CE + ⁇ V CE .
  • the charge amount analysis unit 14 may further calculate the charge density in at least part of the drift region 116 .
  • the charge density of the drift region 116 can also be analyzed from the power supply voltage V CE and the displacement voltage ⁇ V CE using Poisson's equation, similarly to the collector region 120 .
  • the charge amount analysis unit 14 may calculate the charge density of the drift region 116 in the range where the depletion layer 117 spreads when the power supply voltage VCE is applied.
  • the charge amount analysis unit 14 may integrate the charge density of the region of the drift region 116 to calculate the charge amount of the region.
  • the charge amount analysis unit 14 may include the charge amount of the region in the charge amount of the second main terminal 102 . Since the inter-terminal capacitance CGC can change depending on how the depletion layer 117 spreads, the inter-terminal capacitance CGC can be analyzed more accurately by considering the amount of charge in the region.
  • the capacitance calculation unit 16 calculates the inter-terminal capacitance CGC based on the charge amount difference ⁇ Q and the displacement voltage ⁇ V CE calculated by the charge amount analysis unit 14 .
  • the capacitance calculator 16 may calculate the inter-terminal capacitance CGC by the following equation.
  • C GC ⁇ Q/ ⁇ V CE
  • FIG. 12 is a diagram showing an example of the CV characteristic calculated by the capacity calculator 16.
  • the charge amount analysis unit 14 changes the power supply voltage VCE from the initial voltage, and calculates the charge amount when the power supply voltage VCE is changed by the displacement voltage ⁇ VCE for each changed power supply voltage VCE . Analyze the change ⁇ Q.
  • the charge amount analysis unit 14 changes the power supply voltage V CE to 10 V, 50 V, 100 V, 500 V , .
  • a change ⁇ Q in charge amount is calculated.
  • the capacitance calculator 16 calculates the inter-terminal capacitance CGC for each power supply voltage VCE based on the change ⁇ Q in the amount of charge analyzed for each power supply voltage VCE . As a result, a CV characteristic as shown in FIG. 12 is obtained.
  • the capacitance calculator 16 may use the calculated inter-terminal capacitance CGC as the capacitance value at the power supply voltage VCE . That is, the calculated inter-terminal capacitance CGC may be used as the capacitance value at the power supply voltage VCE before the change. In another example, the capacitance calculator 16 may use the calculated inter-terminal capacitance C GC as the capacitance value for the power supply voltage V CE + ⁇ V CE .
  • the calculated inter-terminal capacitance C GC may be the capacitance value for the power supply voltage V CE + ⁇ V CE after changing the power supply voltage V CE by the displacement voltage ⁇ V CE .
  • the capacitance calculator 16 may use the calculated inter-terminal capacitance C GC as the capacitance value for the power supply voltage V CE +0.5 ⁇ V CE . That is, the calculated inter-terminal capacitance CGC may be used as the capacitance value for the average power supply voltage before and after the change.
  • FIG. 13A and 13B are diagrams showing another operation example of the charge amount analysis unit 14.
  • the charge amount analysis unit 14 of this example provides a first change ⁇ Q1 in the charge amount when the first displacement voltage ⁇ V CE1 is added to the first power supply voltage V CE1 and a second change ⁇ Q1 from the second power supply voltage V CE2 to the second A second change .DELTA.Q2 in the amount of charge when the displacement voltage .DELTA.VCE2 of is reduced is analyzed.
  • the first power supply voltage VCE1 and the second power supply voltage VCE2 may be the same voltage. In other words, each voltage may be set so that the power supply voltage before the change is the same.
  • the charge amount analysis unit 14 may calculate a change ⁇ Q1 in the charge amount when the voltage is increased from the power supply voltage VCE and a change ⁇ Q2 in the charge amount when the voltage is decreased from the same power supply voltage VCE . .
  • the first displacement voltage ⁇ V CE1 and the second displacement voltage ⁇ V CE2 may be the same or different.
  • the charge amount analysis unit 14 may calculate a weighted average of ⁇ Q1 and ⁇ Q2 according to the ratio between the first displacement voltage ⁇ V CE1 and the second displacement voltage ⁇ V CE2 .
  • the capacitance calculator 16 may use the inter-terminal capacitance CGC calculated from the average value ⁇ Q of changes in the amount of charge as the capacitance for the power supply voltage VCE . Also in this case, the CV characteristics shown in FIG. 12 can be obtained by changing the respective power supply voltages from their initial values.
  • the first power supply voltage VCE1 and the second power supply voltage VCE2 may be different voltages.
  • a voltage V CE1 + ⁇ V CE1 obtained by adding the first displacement voltage ⁇ V CE1 to the first power supply voltage V CE1 and a voltage V CE2 + ⁇ V CE2 obtained by subtracting the second displacement voltage ⁇ V CE2 from the second power supply voltage V CE2 .
  • Each voltage may be set such that . In other words, each voltage may be set so that the power supply voltage after the change is the same.
  • the first displacement voltage ⁇ V CE1 and the second displacement voltage ⁇ V CE2 may be the same or different.
  • the charge amount analysis unit 14 calculates a charge amount change ⁇ Q1 when the first displacement voltage ⁇ VCE1 is added to the first power supply voltage VCE1 , and the second displacement voltage ⁇ VCE2 from the second power supply voltage VCE2 .
  • a change ⁇ Q2 in the charge amount when the charge amount is reduced may be calculated.
  • the CV characteristics shown in FIG. 12 can be obtained by changing the respective power supply voltages from their initial values.
  • the device simulator of the charge amount analysis unit 14 may have a convergence determination function for determining whether or not the processing for analyzing changes in the charge amount has converged.
  • the convergence judgment function converges the analysis process when the charge amount after changing the power supply voltage VCE by the displacement voltage ⁇ VCE cannot be calculated within the set calculation period or within the set calculation processing amount. You can decide not to.
  • the displacement voltage ⁇ V CE is reduced, it becomes difficult for the analysis process to converge.
  • the smaller the displacement voltage ⁇ V CE the more accurately the CV characteristics can be analyzed.
  • the charge amount analysis unit 14 may set the displacement voltage to be as small as possible within the range where it is determined that the analysis process converges.
  • the charge amount analysis unit 14 may set the smallest displacement voltage within a range in which it is determined that the analysis processing converges.
  • the set displacement voltage may have a predetermined margin with respect to the minimum displacement voltage that satisfies the conditions.
  • FIG. 14 is a diagram showing an example of a general CV characteristic.
  • the horizontal axis in FIG. 14 indicates VCE , and the vertical axis indicates CGC .
  • Capacitor C GC may begin to saturate when power supply voltage V CE falls below a predetermined saturation voltage.
  • a voltage at which the capacitance CGC becomes half of the maximum value Cmax when the power supply voltage VCE is lowered may be taken as the saturation voltage.
  • the saturation voltage is about 1V.
  • the charge amount analysis section 14 may set the lower limit voltage of the fluctuation range of the power supply voltage V CE according to the saturation voltage.
  • the lower limit voltage may be the saturation voltage.
  • the charge amount analysis unit 14 may determine the displacement voltage ⁇ V CE according to the saturation voltage.
  • the charge amount analysis unit 14 may determine the displacement voltage ⁇ V CE by multiplying the saturation voltage by a predetermined coefficient.
  • the coefficient may be, for example, 0.2 or less, 0.1 or less, or 0.01 or less.
  • the saturation voltage may be set in advance by a user or the like, and may be analyzed by the charge amount analysis unit 14 based on input information.
  • the saturation voltage may be calculated by analyzing the CV characteristics when the semiconductor device 100 is off.
  • FIG. 15 is a diagram explaining a measurement method according to a reference example.
  • the measurement method of this example measures the CV characteristic by applying a small signal voltage to the semiconductor device 100, measuring the current flowing through the semiconductor device 100, and calculating the impedance.
  • FIG. 15 is an equivalent circuit showing only the capacitive component of the semiconductor device 100.
  • an AC small-signal voltage is applied to the capacitor C whose CV characteristic is to be measured, and the flowing current is measured.
  • FIG. 16 is a diagram showing an example of the measurement circuit 405 used in the reference example. In this example, an example of measuring the capacitance CGC is shown, but other capacitances C can be similarly measured.
  • the first main terminal 101 shown in FIG. 15 is connected to the ground potential via an AC guard that allows AC signals to pass. This makes it possible to measure the impedance of the capacitor CGC while excluding the capacitors C_GE and C_CE .
  • a small signal source 401 and a power supply VCC are connected in parallel to the second main terminal 102 .
  • an ammeter 402 is connected to the control terminal 103 .
  • the capacitance CGC can be calculated by the following formula.
  • C GC I/j ⁇ V
  • FIG. 17 is a diagram showing an example of CV characteristics calculated based on the measurement circuit 405 shown in FIG. In FIG. 17, generally reasonable CV characteristics are obtained.
  • the CV characteristics are characteristics when the semiconductor device 100 is in the off state.
  • the CV characteristic of the semiconductor device 100 may change depending on whether the semiconductor device 100 is on or off.
  • Semiconductor device 100 is often used in an ON state. Therefore, it is preferable to be able to analyze the CV characteristics of the semiconductor device 100 in the ON state.
  • FIG. 18 shows a circuit 420 showing the operation when the semiconductor device 100 is in the ON state in the reference example.
  • circuit 420 the small signal source 401 is omitted.
  • Circuit 420 analyzes the behavior of the DC component.
  • the main current I is included in the current IC flowing through the second main terminal 102 .
  • the main current I is usually much larger than the current flowing through each capacitor when the power supply voltage VCE changes.
  • the current Iac includes the main current I component in addition to the current flowing through each capacitance. put away. As a result, the apparent amount of current becomes very large, and the terminal capacitance CGC becomes a very large value.
  • FIG. 19 shows the analytical value of the terminal capacitance CGC when the semiconductor device 100 is turned on and the analytical value of the terminal capacitance CGC when the semiconductor device 100 is turned off.
  • the analytical value of the terminal capacitance CGC in the ON state becomes much larger than the analytical value of the terminal capacitance CGC in the OFF state.
  • the analysis method of the reference example cannot accurately analyze the capacitance when the semiconductor device 100 is in the ON state.
  • FIG. 20 is a diagram obtained by analyzing each current waveform from the amount of charge calculated by the analysis method described in FIGS. 1A to 14.
  • FIG. 20 shows the change ⁇ Ic in the collector current flowing through the second main terminal 102 shown in FIG. 10 and the change ⁇ Icgc in the current flowing through the inter-terminal capacitance CGC .
  • the amount of change ⁇ Ic is the difference in the current Ic when the power supply voltage is changed.
  • the amount of change ⁇ I Cgc can be calculated from the integrated value of the charges in the collector region 120 .
  • the collector current IC increases as the main current increases.
  • the current I Cgc flowing through the inter-terminal capacitance C GC fluctuates during the voltage transition period, but is substantially zero except during the voltage transition period.
  • the charge amount calculated by the analysis method described in FIGS. 1A to 14 does not include the charge contributing to the collector current IC. Therefore, the CV characteristics of the ON state of the semiconductor device 100 can be accurately analyzed.
  • the CV characteristics in the ON state shown in FIG. 12 differ little from the CV characteristics in the OFF state shown in FIG. 19, and are generally appropriate values. Since the charge calculated by this analysis method does not include the charge that contributes to the collector current I.sub.C , the terminal capacitance C.sub.GC can be calculated without affecting the collector current I.sub.C.
  • FIG. 21 is a flow chart showing an example of an analysis method using the analysis device 10 shown in FIGS. 1A to 14.
  • the analysis method includes an input stage S1500, a charge amount analysis stage S1502, a capacity calculation stage S1504, and an output stage S1506.
  • the processing in the input step S1500 is the same as the processing in the input unit 12.
  • the processing in the charge amount analysis step S1502 is the same as that of the charge amount analysis unit 14.
  • FIG. The processing in the capacity calculation step S1504 is the same as the processing of the capacity calculation unit 16.
  • FIG. The processing in the output step S1506 is the same as the processing of the output unit 18.
  • FIG. 22 shows an example configuration of a computer 1200 in which aspects of the present invention may be embodied in whole or in part.
  • Programs installed on the computer 1200 cause the computer 1200 to function as one or more "parts" of operations or one or more "parts” of an apparatus according to embodiments of the invention, or to and/or cause computer 1200 to perform processes or steps of processes according to embodiments of the present invention.
  • Such programs may be executed by CPU 1212 to cause computer 1200 to perform certain operations associated with some or all of the blocks in the flowcharts and block diagrams described herein. Also, processes or steps of such processes according to embodiments of the present invention may be performed on the cloud.
  • a computer 1200 includes a CPU 1212 , a RAM 1214 , a graphics controller 1216 and a display device 1218 , which are interconnected by a host controller 1210 .
  • Computer 1200 also includes input/output units such as communication interface 1222 , hard disk drive 1224 , DVD-ROM drive 1226 , and IC card drive, which are connected to host controller 1210 via input/output controller 1220 .
  • the computer also includes legacy input/output units such as ROM 1230 and keyboard 1242 , which are connected to input/output controller 1220 through input/output chip 1240 .
  • the CPU 1212 operates according to programs stored in the ROM 1230 and RAM 1214, thereby controlling each unit.
  • Graphics controller 1216 takes image data generated by CPU 1212 into a frame buffer or the like provided in RAM 1214 or into itself, and causes the image data to be displayed on display device 1218 .
  • a communication interface 1222 communicates with other electronic devices via a network.
  • Hard disk drive 1224 stores programs and data used by CPU 1212 within computer 1200 .
  • DVD-ROM drive 1226 reads programs or data from DVD-ROM 1201 and provides programs or data to hard disk drive 1224 via RAM 1214 .
  • the IC card drive reads programs and data from IC cards and/or writes programs and data to IC cards.
  • the ROM 1230 stores internally programs such as boot programs executed by the computer 1200 upon activation and/or programs dependent on the hardware of the computer 1200 .
  • Input/output chip 1240 may also connect various input/output units to input/output controller 1220 via parallel ports, serial ports, keyboard ports, mouse ports, and the like.
  • a program is provided by a computer-readable storage medium such as a DVD-ROM 1201 or an IC card.
  • the program is read from a computer-readable storage medium, installed in hard disk drive 1224 , RAM 1214 , or ROM 1230 , which are also examples of computer-readable storage media, and executed by CPU 1212 .
  • the information processing described within these programs is read by computer 1200 to provide coordination between the programs and the various types of hardware resources described above.
  • An apparatus or method may be configured by implementing information operations or processing according to the use of computer 1200 .
  • the CPU 1212 executes a communication program loaded into the RAM 1214 and sends communication processing to the communication interface 1222 based on the processing described in the communication program. you can command.
  • the communication interface 1222 reads transmission data stored in a transmission buffer area provided in a recording medium such as the RAM 1214, the hard disk drive 1224, the DVD-ROM 1201, or an IC card. Data is transmitted to the network, or received data received from the network is written in a receive buffer area or the like provided on the recording medium.
  • the CPU 1212 causes the RAM 1214 to read all or necessary portions of files or databases stored in external recording media such as a hard disk drive 1224, a DVD-ROM drive 1226 (DVD-ROM 1201), an IC card, etc. Various types of processing may be performed on the data in RAM 1214 . CPU 1212 may then write back the processed data to an external recording medium.
  • external recording media such as a hard disk drive 1224, a DVD-ROM drive 1226 (DVD-ROM 1201), an IC card, etc.
  • Various types of processing may be performed on the data in RAM 1214 .
  • CPU 1212 may then write back the processed data to an external recording medium.
  • CPU 1212 performs various types of operations on data read from RAM 1214, information processing, conditional decisions, conditional branching, unconditional branching, and information retrieval, which are described throughout this disclosure and are specified by instruction sequences of programs. Various types of processing may be performed, including /replace, etc., and the results written back to RAM 1214 . In addition, the CPU 1212 may search for information in a file in a recording medium, a database, or the like.
  • the CPU 1212 selects the first attribute from among the plurality of entries. search for an entry that matches the specified condition for the attribute value of the attribute, read the attribute value of the second attribute stored in the entry, and thereby associate the attribute with the first attribute that satisfies the predetermined condition.
  • the attribute value of the second attribute may be obtained.
  • the programs or software modules described above may be stored on the computer 1200 or in a computer-readable storage medium near the computer 1200 .
  • a recording medium such as a hard disk or RAM provided in a server system connected to a dedicated communication network or the Internet can be used as a computer-readable storage medium, whereby the program can be transferred to the computer 1200 via a network. offer.
  • DESCRIPTION OF SYMBOLS 10 ... Analysis apparatus, 12... Input part, 14... Charge amount analysis part, 16... Capacity calculation part, 18... Output part, 100... Semiconductor device, 101... Second 1 main terminal 102 second main terminal 103 control terminal 104 gate insulating film 105 gate structure portion 106 channel region 110 interlayer insulating film , 111... semiconductor substrate, 112... emitter region, 113... upper surface, 114... base region, 115... lower surface, 116... drift region, 117... depletion layer, 118...
  • Buffer region 120 Collector region 121 Doping concentration peak 122 Approximate straight line 123 Straight line 124 Increasing region 125 Convex portion 126 Recess 127 Doping concentration peak 134 Power source 135 Power source 141 Hydrogen concentration peak 142 Straight line 151, 152, 153, 154 Characteristic 160 ... mesa portion, 180 ... peak, 181 ... valley, 300 ... circuit, 401 ... small signal source, 402 ... ammeter, 405 ... measurement circuit, 420 ... circuit, 1200... computer, 1201... DVD-ROM, 1210... host controller, 1212... CPU, 1214... RAM, 1216... graphic controller, 1218... display device, 1220... input/output controller, 1222... communication interface, 1224... hard disk drive, 1226... DVD-ROM drive, 1230... ROM, 1240... input/output chip, 1242... keyboard

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Abstract

上面および下面を有し、第１導電型のドリフト領域（116）を有する半導体基板（111）と、上面の上方に設けられた第１主端子（101）と、下面の下方に設けられた第２主端子（102）と、第１主端子および第２主端子の間に電流を流すか否かを制御する制御端子（103）と、ドリフト領域および下面の間に設けられ、ドリフト領域よりもドーピング濃度が高いバッファ領域（118）とを備え、第１主端子および第２主端子の間に印加する電源電圧（VCE）と、制御端子および第２主端子の間の端子間容量（CGC）との関係を示すＣ－Ｖ特性において、電源電圧が５００Ｖ以上の領域に、端子間容量のピーク（180）を有する半導体装置（100）を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、フィールドストップ層として機能するバッファ領域を備える半導体装置が知られている（例えば、特許文献１参照）。
　特許文献１　ＷＯ２０１６／２０３５４５号
一般的開示
　上記課題を解決するために、本発明の第一の態様においては、半導体装置を提供する。上記半導体装置は、上面および下面を有し、第１導電型のドリフト領域を有する半導体基板を備えてよい。上記いずれかの半導体装置は、上面の上方に設けられた第１主端子を備えてよい。上記いずれかの半導体装置は、下面の下方に設けられた第２主端子を備えてよい。上記いずれかの半導体装置は、第１主端子および第２主端子の間に電流を流すか否かを制御する制御端子を備えてよい。上記いずれかの半導体装置は、ドリフト領域および下面の間に設けられ、ドリフト領域よりもドーピング濃度が高いバッファ領域を備えてよい。第１主端子および第２主端子の間に印加する電源電圧と、制御端子および第２主端子の間の端子間容量との関係を示すＣ－Ｖ特性において、電源電圧が５００Ｖ以上の領域に、端子間容量のピークを有してよい。
　上記半導体装置において、Ｃ－Ｖ特性は、電源電圧が５００Ｖ未満の領域において端子間容量が極小値を示す谷部を有してよい。電源電圧が５００Ｖのときの端子間容量が、極小値よりも大きくてよい。
　上記何れかの半導体装置において、Ｃ－Ｖ特性は、半導体装置をオン状態に設定し、且つ、第１主端子と第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、第１主端子と第２主端子の間に流れる電流を安定させた後に、電源電圧を初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析し、解析した電荷量の変化に基づいて端子間容量を計算することで取得された特性であってよい。
　上記何れかの半導体装置において、制御端子と対向して設けられ、制御端子に制御電圧が印加されることで、制御端子と対向するチャネル領域に反転層チャネルが形成される第２導電型のベース領域を備えてよい。上記何れかの半導体装置において、バッファ領域は、ドリフト領域との境界から下面に向かってドーピング濃度が単調に増加する増加領域を有してよい。上記何れかの半導体装置において、増加領域におけるドーピング濃度の常用対数の値が、深さ方向の１ｃｍ当たりに増加する傾きαと、チャネル領域の総長さβとが、下式を満たしてよい。
　β＞２×１０３／α
　上記何れかの半導体装置において、バッファ領域の深さ方向におけるドーピング濃度分布が有するドーピング濃度ピークは１つ以下であってよい。
　上記何れかの半導体装置において、バッファ領域の深さ方向における水素化学濃度分布は、ドーピング濃度ピークよりも多くの水素濃度ピークを有してよい。
　上記何れかの半導体装置において、半導体基板の上面において配列方向に並んで配置され、且つ、半導体基板の上面からドリフト領域まで設けられた複数のトレンチ部を備えてよい。上記何れかの半導体装置は、２つのトレンチ部に挟まれたメサ部を備えてよい。上記何れかの半導体装置において、メサ部の配列方向における幅は、トレンチ部の深さの２０％以下であってよい。
　上記何れかの半導体装置において、メサ部の幅が１．１μｍ以下であってよい。
　上記何れかの半導体装置において、増加領域において、ドーピング濃度分布は、水素化学濃度分布よりも平坦であってよい。
　本発明の第２の態様においては、半導体装置を提供する。上記半導体装置は、上面および下面を有し、第１導電型のドリフト領域を有する半導体基板を備えてよい。上記何れかの半導体装置は、上面の上方に設けられた第１主端子を備えてよい。上記何れかの半導体装置は、下面の下方に設けられた第２主端子を備えてよい。上記何れかの半導体装置は、第１主端子および第２主端子の間に電流を流すか否かを制御する制御端子を備えてよい。上記何れかの半導体装置は、ドリフト領域および下面の間に設けられ、ドリフト領域よりもドーピング濃度が高いバッファ領域を備えてよい。上記何れかの半導体装置は、制御端子と対向して設けられ、制御端子に制御電圧が印加されることで、制御端子と対向するチャネル領域に反転層チャネルが形成される第２導電型のベース領域を備えてよい。バッファ領域は、ドリフト領域との境界から下面に向かってドーピング濃度が単調に増加する増加領域を有してよい。増加領域におけるドーピング濃度の常用対数の値が、深さ方向の１ｃｍ当たりに増加する傾きαと、チャネル領域の総長さβとが、下式を満たしてよい。
　β＞２×１０３／α
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
解析対象の半導体装置１００の一例を示す断面図である。 図１ＡにおけるＡ－Ａ断面を側面とする斜視図の一例を示す図である。 半導体装置１００の端子間容量を説明する図である。 半導体装置１００のＣ－Ｖ特性の一例を示す図である。 ドリフト領域１１６の一部、バッファ領域１１８およびコレクタ領域１２０の深さ方向におけるドーピング濃度分布と、水素化学濃度分布の一例を示す図である。 ドーピング濃度分布の傾きαを説明する図である。 近似直線１２２の数値例を示す図である。 Ｃ－Ｖ特性の一例を示す図である。 「ピークあり」のバッファ領域１１８のドーピング濃度分布の例を示す図である。 本発明の一つの実施形態に係る解析装置１０の一例を示す図である。 半導体装置１００を模式的に示す回路３００の一例である。 電荷量解析部１４の動作例を説明する図である。 容量算出部１６が算出するＣ－Ｖ特性の一例を示す図である。 電荷量解析部１４の他の動作例を示す図である。 一般的なＣ－Ｖ特性の一例を示す図である。 参考例に係る測定方法を説明する図である。 測定回路４０５の一例を示す図である。 図１６に示した測定回路４０５に基づいて算出したＣ－Ｖ特性の一例を示す図である。 参考例において半導体装置１００がオン状態の場合の動作を示す回路４２０を示す。 半導体装置１００をオン状態としたときの端子容量ＣＧＣの解析値と、オフ状態としたときの端子容量ＣＧＣの解析値とを示す。 図９から図１３において説明した解析方法により算出した電荷量から、各電流波形を解析した図である。 図９から図１３に示した解析装置１０を用いた解析方法の一例を示すフローチャートである。 本発明の複数の態様が全体的または部分的に具現化されうるコンピュータ１２００の構成例を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。本明細書において半導体基板の上面側と称した場合、半導体基板の深さ方向における中央から上面までの領域を指す。半導体基板の下面側と称した場合、半導体基板の深さ方向における中央から下面までの領域を指す。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度（原子密度）は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア密度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア密度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア密度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア密度を、アクセプタ濃度としてもよい。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
　ＳＲ法により計測されるキャリア密度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
　ＣＶ法またはＳＲ法により計測されるキャリア密度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
　図１Ａは、解析対象の半導体装置１００の一例を示す断面図である。本例の半導体装置１００はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子を有する。ただし、半導体装置１００の構造は図１Ａの構造に限定されない。半導体装置１００は、半導体基板１１１、第１主端子１０１、第２主端子１０２および層間絶縁膜１１０を備える。また、半導体基板１１１の内部に制御端子１０３を備える。制御端子１０３は、印加される電圧により第１主端子１０１と第２主端子１０２との間に主電流を流すか否かを制御する。制御端子１０３は、例えばトランジスタ素子のゲート端子またはベース端子である。第１主端子１０１および第２主端子１０２は、主電流が流れる端子である。第１主端子１０１は、例えばトランジスタ素子のエミッタ端子またはソース端子である。第２主端子１０２は、例えばトランジスタ素子のコレクタ端子またはドレイン端子である。本例の第１主端子１０１はエミッタ電極であり、第２主端子１０２はコレクタ電極である。第１主端子１０１および第２主端子１０２は、アルミニウム等の金属材料で形成される。
　半導体基板１１１は、シリコン等の半導体材料、または、炭化シリコン、ガリウム砒素等の化合物半導体材料で形成された基板である。半導体基板１１１は、ＭＣＺ（Ｍａｇｎｅｔｉｃｆｉｅｌｄ　ａｐｐｌｉｅｄ　ＣＺ）法により形成されてよい。半導体基板１１１は、複数のチップを含むウエハー状であってよく、個片化されたチップ状であってもよい。半導体基板１１１は、上面１１３および下面１１５を有する。本例の半導体装置１００は、上面１１３の上方に第１主端子１０１が設けられ、下面１１５の下方に第２主端子１０２が設けられた縦型デバイスである。
　本例の半導体基板１１１は、ゲート構造部１０５、エミッタ領域１１２、ベース領域１１４、ドリフト領域１１６、バッファ領域１１８およびコレクタ領域１２０を有する。ドリフト領域１１６は、第１導電型（本例ではＮ－型）の領域である。エミッタ領域１１２は、ドリフト領域１１６と上面１１３との間に配置される。エミッタ領域１１２は、第１主端子１０１と接触するＮ＋型の接触領域である。ベース領域１１４は、第１主端子１０１と接触する第２導電型（本例ではＰ－型）の接触領域である。ベース領域１１４の少なくとも一部の領域は、エミッタ領域１１２とドリフト領域１１６の間に配置されている。本例では第１導電型がＮ型であり、第２導電型がＰ型であるが、導電型は逆であってもよい。
　コレクタ領域１２０は、下面１１５に接して設けられたＰ＋型の領域である。コレクタ領域１２０は第２主端子１０２と電気的に接続されている。バッファ領域１１８は、コレクタ領域１２０とドリフト領域１１６との間に設けられたＮ＋型の領域である。バッファ領域１１８のドーピング濃度は、ドリフト領域１１６のドーピング濃度よりも高い。バッファ領域１１８は、上面１１３側から広がる空乏層１１７が、コレクタ領域１２０に到達することを防ぐフィールドストップ層として機能する。
　ゲート構造部１０５は、エミッタ領域１１２とドリフト領域１１６の間のベース領域１１４と対向する位置に設けられる。本例のゲート構造部１０５は、半導体基板１１１の上面１１３から、エミッタ領域１１２およびベース領域１１４を貫通してドリフト領域１１６まで設けられるトレンチ型である。本例のゲート構造部１０５は、トレンチ部の一例である。上面１１３からゲート構造部１０５の下端までの深さをＺｔ（ｃｍ）とする。他の例のゲート構造部１０５は、半導体基板１１１の上面１１３の上方に設けられるプレナー型であってもよい。
　ゲート構造部１０５は、層間絶縁膜１１０により、第１主端子１０１と絶縁されている。ゲート構造部１０５は、所定の配列方向（図１Ａの例ではＸ軸方向）において、所定の間隔で繰り返し配置されている。
　ゲート構造部１０５は、ゲート絶縁膜１０４および制御端子１０３を有する。本例の制御端子１０３は、ゲート電極である。制御端子１０３は、ポリシリコン等の導電材料で形成されてよい。制御端子１０３およびベース領域１１４は、少なくとも部分的に対向するように設けられる。
　ゲート絶縁膜１０４は、半導体基板１１１を熱酸化または熱窒化して形成された膜であってよい。ゲート絶縁膜１０４は、制御端子１０３と、半導体基板１１１とを絶縁する。ベース領域１１４のうち、ゲート絶縁膜１０４と接触し、且つ、ゲート絶縁膜１０４を挟んで制御端子１０３と向かい合って配置された領域を、チャネル領域１０６と称する。制御端子１０３に所定の制御電圧が印加されることで、ベース領域１１４のチャネル領域１０６に、導電型が反転した反転層チャネルが形成される。これにより、エミッタ領域１１２とドリフト領域１１６とが反転層チャネルにより接続され、電流が流れる。
　本例の半導体基板１１１は、メサ部１６０を有する。メサ部１６０は、半導体基板１１１において２つのゲート構造部１０５に挟まれた部分である。本例のメサ部１６０の上端の位置は、ゲート構造部１０５の上端の位置（すなわち上面１１３）と同一であり、メサ部１６０の下端の位置は、ゲート構造部１０５の下端の位置と同一である。ゲート構造部１０５の配列方向におけるメサ部１６０の幅を、Ｗｍ（ｃｍ）とする。メサ部１６０の幅Ｗｍは、Ｘ軸方向において隣り合う２つのゲート構造部１０５の距離に相当する。メサ部１６０の幅Ｗｍは、半導体基板１１１の上面１１３において測定してよい。
　本明細書では、ベース領域１１４のチャネル領域１０６に反転層チャネルが形成された状態をオン状態と称し、反転層チャネルが形成されていない状態をオフ状態と称する場合がある。また、反転層チャネルに電流が流れる方向（図１Ａの例ではＺ軸方向）に垂直で、且つ、ベース領域１１４と制御端子１０３が向かい合う方向（図１Ａの例ではＸ軸方向）に垂直な方向を、チャネル長方向（図１Ａの例ではＹ軸方向）と称する。チャネル長方向におけるチャネル領域１０６の長さをチャネル長と称する。
　図１Ｂは、図１ＡにおけるＡ－Ａ断面を側面とする斜視図の一例を示す図である。Ａ－Ａ断面は、ベース領域１１４のチャネル領域１０６を通過するＹＺ断面である。図１Ａに示した各部材は、Ｙ軸方向に延伸して配置されている。このため、チャネル領域１０６も、Ｙ軸方向に延伸して配置される。本例では、ベース領域１１４のうち、ゲート絶縁膜１０４を挟んで制御端子１０３と隣り合って配置され、且つ、エミッタ領域１１２とドリフト領域１１６とに挟まれた部分をチャネル領域１０６とする。チャネル領域１０６のＹ軸方向における長さを、チャネル長ＬＣＨ（ｃｍ）とする。また、半導体基板１１１におけるチャネル長ＬＣＨの総和を、チャネル領域１０６の総長さβと称する。
　図２は、半導体装置１００の端子間容量を説明する図である。半導体装置１００は、第１主端子１０１および第２主端子１０２の間に端子間容量ＣＣＥを有し、第１主端子１０１および制御端子１０３の間に端子間容量ＣＧＥを有し、第２主端子１０２および制御端子１０３の間に端子間容量ＣＧＣを有する。
　図３は、半導体装置１００のＣ－Ｖ特性の一例を示す図である。本例では、図１Ａに示した第１主端子１０１と第２主端子１０２の間に印加する電源電圧をＶＣＥ（Ｖ）とする。図３は、電源電圧ＶＣＥと、端子間容量ＣＧＣとの関係を示す。特性１５１は、図１Ａに示した実施例に係る半導体装置１００のＣ－Ｖ特性であり、特性１５４は、参考例に係る半導体装置１００のＣ－Ｖ特性である。特性１５１および特性１５４は、半導体装置がオン状態の場合のＣ－Ｖ特性である。電源電圧ＶＣＥが変化すると、空乏層１１７が広がる範囲が変化し、半導体基板１１１における空間電荷密度の分布が変化するので、端子間容量ＣＧＣが変化する。
　端子間容量ＣＧＣが急激に減少する電圧範囲では、第１主端子１０１および第２主端子１０２の間の電圧波形に振動が発生しやすくなる。このため、電源電圧ＶＣＥが高い領域にピーク１８０を配置することで、電源電圧ＶＣＥが比較的に低い範囲における電圧波形の振動を抑制できる。
　特性１５１は、電源電圧ＶＣＥが５００Ｖ以上の領域に、端子間容量ＣＧＣのピーク１８０を有する。なお、ピーク１８０の頂点における電圧を、ピーク１８０が配置されている電圧とする。これにより、電源電圧ＶＣＥが５００Ｖ未満の場合における、電圧波形の振動を抑制できる。また、電源電圧ＶＣＥにサージ電圧が生じた場合でも、電圧波形の振動を抑制できる。ピーク１８０は、５５０Ｖ以上の領域に配置されてよく、６００Ｖ以上の領域に配置されてよく、７００Ｖ以上の領域に配置されてもよい。ピーク１８０は、１０００Ｖ以下の領域に配置されてよく、８００Ｖ以下の領域に配置されてもよい。後述するように、ピーク１８０の位置は、バッファ領域１１８におけるドーピング濃度分布の形状、および、メサ部１６０の幅Ｗｍの少なくとも一方により調整できる。
　特性１５１は、電源電圧ＶＣＥが５００Ｖ未満の領域において、端子間容量ＣＧＣが極小値を示す谷部１８１を有する。谷部１８１は、ピーク１８０よりも緩やかに端子間容量ＣＧＣが変化する。谷部１８１の幅は、ピーク１８０の半値全幅（ＦＷＨＭ）より大きい。谷部１８１の幅とは、極小値の前後の電源電圧ＶＣＥにおいて、端子間容量ＣＧＣが極小値の２倍となる２つの電源電圧ＶＣＥの差分である。谷部１８１の幅は、ピーク１８０の半値全幅の２倍以上であってよい。谷部１８１は、電源電圧ＶＣＥが１００Ｖ以上の領域に配置されてよく、２００Ｖ以上の領域に配置されてもよい。なお、端子間容量ＣＧＣが極小値を示す電源電圧ＶＣＥを、谷部１８１が配置されている電圧とする。
　また、電源電圧ＶＣＥが５００Ｖのときの端子間容量ＣＧＣが、谷部１８１の極小値よりも大きい。谷部１８１の極小値から、ピーク１８０の頂点まで、端子間容量ＣＧＣは単調に増加してよい。このような配置により、電源電圧ＶＣＥが５００Ｖ未満の領域において、端子間容量ＣＧＣが急激に減少することを抑制できる。
　参考例に係る特性１５４は、電源電圧ＶＣＥが１００Ｖから５００Ｖの領域にピークを有する。このため、当該領域において端子間容量ＣＧＣが急激に減少している。このため、電圧ＶＣＥが振動しやすくなる。例えば半導体装置のオフ時には、電源電圧ＶＣＥが増大するので、電圧波形が振動しやすくなる。
　図４は、ドリフト領域１１６の一部、バッファ領域１１８およびコレクタ領域１２０の深さ方向におけるドーピング濃度分布と、水素化学濃度分布の一例を示す図である。コレクタ領域１２０は、ボロン等のＰ型ドーパントを注入することで形成される。コレクタ領域１２０は、ドーピング濃度のピークを有する。
　バッファ領域１１８は、水素等のＮ型ドーパントを注入することで形成される。バッファ領域１１８とコレクタ領域１２０との境界におけるＰＮ接合部を、バッファ領域１１８の下端とする。
　ドリフト領域１１６のドーピング濃度をＤｄとする。ドリフト領域１１６のドーピング濃度は、深さ方向においてほぼ一定であってよい。ほぼ一定とは、ドリフト領域１１６の深さ範囲において、ドーピング濃度の変動幅が、ドーピング濃度の平均値Ｄｄの±２０％未満であることを指してよい。半導体基板１１１には、バルク・ドナーが基板全体にほぼ一様に分布していてよい。バルク・ドナーは、半導体基板のインゴットの形成時から存在するドナーである。バルク・ドナーは、例えばリンであるがこれに限定されないドリフト領域１１６のドーピング濃度は、バルク・ドナー濃度と同一であってよい。
　本例のバッファ領域１１８は、ドリフト領域１１６と接している。ドリフト領域１１６とバッファ領域１１８の境界Ｚｂは、ドリフト領域１１６から下面１１５に向かってドーピング濃度分布を観察した場合に、ドーピング濃度が１．２×Ｄｄとなる最初の位置としてよい。
　本例のバッファ領域１１８は、ドリフト領域１１６との境界Ｚｂから下面１１５に向かって、ドーピング濃度が単調に増加する増加領域１２４を有する。増加領域１２４は、深さ方向において、バッファ領域１１８の１／２以上に渡って設けられてよく、３／４以上に渡って設けられてもよい。増加領域１２４は、１０μｍ以上に渡って設けられてよく、２０μｍ以上に渡って設けられてよく、３０μｍ以上に渡って設けられてもよい。
　ドーピング濃度が単調に増加するとは、下面１１５に向かってドーピング濃度分布を観察したときに、ドーピング濃度が連続して増加または維持される状態を指す。つまり、増加領域１２４は、下面１１５に向かって、ドーピング濃度が減少する領域を有さない。ただし、増加領域１２４には、測定ノイズまたはその他の要因による微小なドーピング濃度の減少が含まれていてもよい。下面１１５に向かってドーピング濃度分布を観察したときに、ドーピング濃度の極小値が、直前の極大値の８０％以上である場合には、当該極小値を含む部分は、ドーピング濃度が減少していないと判断してよい。ドーピング濃度の極小値が、直前の極大値の９０％以上である場合に、当該極小値を含む部分は、ドーピング濃度が減少していないと判断してもよい。
　増加領域１２４のドーピング濃度が単調に増加するので、増加領域１２４には、ドーピング濃度ピークが含まれない。ドーピング濃度ピークが実質的に存在しない増加領域１２４を設けることにより、当該領域に空乏層１１７が到達したときに、端子間容量ＣＧＣが急激に変化することを抑制できる。
　なお、バッファ領域１１８は、１つ以下のドーピング濃度ピーク１２１を有してよい。つまりバッファ領域１１８は、ドーピング濃度ピーク１２１を１つだけ有してよく、ドーピング濃度ピーク１２１が存在していなくてもよい。ドーピング濃度ピーク１２１は、頂点から上面１１３に向かってドーピング濃度が減少する上側裾と、頂点から下面１１５に向かってドーピング濃度が減少する下側裾とを有する。本例のドーピング濃度ピーク１２１は、深さ位置Ｚ１に頂点を有する。上側裾および下側裾におけるドーピング濃度は、頂点におけるドーピング濃度Ｄｐに対して、少なくとも半分以下に低下してよく、０．１倍以下に低下してもよい。
　増加領域１２４は、ドーピング濃度ピーク１２１を含まない。下面１１５に向かってドーピング濃度分布の傾きを観察したときに、当該傾きが深さ位置Ｚ１の頂点に向かって増加し始める位置を、増加領域１２４の下端位置としてよい。ドーピング濃度の深さ方向おける２階微分が極大値となる位置を、増加領域１２４の下端位置としてもよい。他の例では、深さ位置Ｚ１から５μｍ離れた深さ位置を、ドーピング濃度ピーク１２１の端部位置としてもよい。図４のように、ドーピング濃度ピーク１２１が、増加領域１２４の下側に配置されている場合、深さ位置Ｚ１から上面１１３側に５μｍ離れた位置を、増加領域１２４の下端位置としてもよい。後述するように、バッファ領域１１８に複数の水素濃度ピーク１４１が含まれている場合、下面１１５に２番目に近く配置された水素濃度ピーク１４１－２の深さ位置Ｚ２を、増加領域１２４の下端位置としてもよい。
　本明細書では、増加領域１２４におけるドーピング濃度の傾きをαとする。傾きαは、ドーピング濃度Ｄの常用対数の値ｌｏｇＤが、深さ方向の１ｃｍ当たりに増加する割合であり、単位は（ｃｍ－１）である。傾きαは、増加領域１２４のドーピング濃度分布を、最小二乗法で近似した近似直線１２２の傾きであってよい。
　半導体装置１００においては、傾きαと、上述したチャネル領域１０６の総長さβとが、下の式（１）を満たす。
　β＞２×１０３／α　・・・式（１）
　式（１）によれば、傾きαの下限が総長さβの逆数１／βに応じて定まる。チャネル領域１０６の総長さβが小さい場合、半導体基板１１１の上面１１３におけるチャネル領域１０６が少なくなり、半導体基板１１１に注入されるキャリアは減少する。この場合、傾きαの下限は大きくなる。傾きαが大きくなると、増加領域１２４が深さ方向に短くなる。一方、式（１）によれば、傾きαの上限が総長さβの逆数１／βに応じて定まる。チャネル領域１０６の総長さβが大きい場合、半導体基板１１１の上面１１３におけるチャネル領域１０６が多くなり、半導体基板１１１に注入されるキャリアは増加する。この場合、傾きαの下限は小さくなる。傾きαが小さくなる場合、増加領域１２４を深さ方向に長くしてよい。一例として、増加領域１２４は、トレンチ部底面からコレクタ領域１２０のバッファ領域１１８側端面までの長さの、３０％以上であってよく、４０％以上であってよく、５０％以上であってよい。総長さβが大きい場合は、例えば半導体装置１００の活性領域の面積が大きい場合である。つまり式（１）は、活性領域が大きいまたは総長さβが大きい場合に、傾きαを比較的に小さくすることで、端子間容量ＣＧＣの急激な変化を抑制できることを示す。
　近似直線１２２のドーピング濃度を２倍した直線を直線１２３－Ｈとし、１／２倍した直線を直線１２３－Ｌとする。増加領域１２４におけるドーピング濃度は、増加領域１２４の全体において、直線１２３－Ｈと直線１２３－Ｌの間の値になっていてよい。これにより、ドーピング濃度の急激な増減がなくなるので、Ｃ－Ｖ特性における端子間容量ＣＧＣの急激な変化を抑制できる。
　バッファ領域１１８の深さ方向における水素化学濃度分布は、ドーピング濃度ピーク１２１よりも多くの水素濃度ピーク１４１を有してよい。下面１１５から、複数の深さ位置に水素イオンを注入することで、複数の水素濃度ピーク１４１を形成できる。水素イオンを注入した後に、半導体基板１１１をアニールすることで、空孔欠陥（Ｖ）、酸素（Ｏ）、水素（Ｈ）が結合したＶＯＨ欠陥が形成される。ＶＯＨ欠陥は、ドナーとして機能する。このため、下面１１５からの深さ距離に応じてドーズ量を少なくしながら、複数の深さ位置に水素イオンを注入することで、図４に示すようなドーピング濃度分布を形成できる。
　本例のバッファ領域１１８は、深さ位置Ｚ１、Ｚ２、Ｚ３、Ｚ４に、水素濃度ピーク１４１－１、１４１－２、１４１－３、１４１－４を有する。最も下面１１５の近くに配置された水素濃度ピーク１４１－１は、ドーピング濃度ピーク１２１と同じ深さに配置されている。２つのピークが同じ深さに配置されるとは、一方のピークの半値全幅の範囲に、他方のピークの頂点が配置されていることを指す。
　水素濃度ピーク１４１－１は、他の水素濃度ピーク１４１よりも、水素化学濃度が大きい。ピークの濃度とは、ピークの頂点の濃度を指す。水素濃度ピーク１４１－１は、他の水素濃度ピーク１４１の水素化学濃度のうちの最大濃度に対して、５倍以上の濃度であってよく、１０倍以上の濃度であってよく、１００倍以上の濃度であってもよい。水素濃度ピーク１４１－２、１４１－３、１４１－４の水素濃度を低くすることで、ドーピング濃度分布にピークを設けずに、増加領域１２４を形成できる。最も深い位置に形成した水素濃度ピーク１４１－４の頂点から、２番目に浅い位置に形成した水素濃度ピーク１４１－２の頂点までの深さ範囲を、増加領域１２４としてもよい。
　それぞれの水素濃度ピーク１４１は、下面１１５からの距離が大きくなるほど、濃度が小さくなっている。水素濃度ピーク１４１－１以外の水素濃度ピーク１４１－２、１４１－３、１４１－４の頂点を最小二乗法で近似した直線を、直線１４２とする。直線１４２の傾きは、近似直線１２２の傾きαとほぼ等しい。直線１４２の傾きは、傾きαの０．５倍以上、２倍以下であってよい。
　また、増加領域１２４において、ドーピング濃度分布は、水素化学濃度分布よりも平坦である。水素化学濃度分布において、最も下面１１５から離れた水素濃度ピーク１４１―４と、２番目に下面１１５から水素濃度ピーク１４１－３の間の極小値の深さ位置をＺ５とする。深さ位置Ｚ４およびＺ５におけるドーピング濃度の差は、深さ位置Ｚ４およびＺ５における水素化学濃度の差よりも小さい。当該ドーピング濃度の差は、当該水素化学濃度の差の０．５倍以下であってよく、０．１倍以下であってよく、０．０５倍以下であってもよい。
　図５は、ドーピング濃度分布の傾きαを説明する図である。深さ位置Ｚ４におけるドーピング濃度をＤ４、深さ位置Ｚ３におけるドーピング濃度をＤ３とする。傾きα（／ｃｍ）は、式（２）で与えられる。
　α＝｜ｌｏｇ（Ｄ３）－ｌｏｇ（Ｄ４）｜／｜Ｚ３－Ｚ４｜　・・・式（２）
　また、増加領域１２４におけるドーピング濃度分布は、上側に凸の凸部１２５と、下側に凸の凹部１２６とを有してよい。凸部１２５は、深さ位置Ｚ４を含む範囲に配置されている。凹部１２６は、深さ位置Ｚ５を含む位置に配置されている。
　増加領域１２４におけるドーピング濃度分布は、全体が上側に凸の凸部１２５であってよい。増加領域１２４におけるドーピング濃度分布は、全体が下側に凸の凹部１２６であってもよい。増加領域１２４におけるドーピング濃度分布は、直線形状であってもよい。
　図６は、近似直線１２２の数値例を示す図である。本例では、近似直線の両端の深さ位置をＸ１、Ｘ２とし、深さ位置Ｘ１、Ｘ２におけるドーピング濃度をＮ１、Ｎ２とする。Ｘ１＝４．３μｍ＝４．３×１０―４ｃｍ、Ｎ１＝１．８×１０１４／ｃｍ３、ｌｏｇ（Ｎ１）＝１５．５５、Ｘ２＝２９．９μｍ＝２９．９×１０―４ｃｍ、Ｎ２＝７．０×１０１２／ｃｍ３、ｌｏｇ（Ｎ２）＝１３．４６である。
　式（２）から、傾きαは下式となる。
　α＝｜１５．５５－１３．４６｜／｜４．３×１０―４―２９．９×１０―４｜≒８１６．５
　この場合、式（１）の右辺は２．４５ｃｍとなる。従ってチャネル領域１０６の総長さβが２．４５ｃｍより大きいことが好ましい。
　図７は、Ｃ－Ｖ特性の一例を示す図である。本例では、バッファ領域１１８のドーピング濃度分布が２つ以上のドーピング濃度ピークを有する例を「ピークあり」、図４の例のようにドーピング濃度ピークが１つ以下の例を「ピークなし」と称する。また、メサ部１６０の幅Ｗｍが、ゲート構造部１０５の深さＺｔの２０％以下の例を「幅狭メサ」、幅Ｗｍが深さＺｔの２０％より大きい例を「幅広メサ」と称する。
　特性１５２は、「ピークなし」且つ「幅狭メサ」の例の特性である。また、特性１５１は、「ピークなし」且つ「幅広メサ」の例の特性である。また、特性１５３は、「ピークあり」且つ「幅狭メサ」の例の特性である。また、特性１５４は、「ピークあり」且つ「幅広メサ」の例の特性である。本例のＺｔは５．５μｍであり、「幅狭メサ」の幅Ｗｍは１．１μｍであり、「幅広メサ」の幅Ｗｍは２．５μｍである。
　図７に示すように、「ピークなし」の例の特性１５１、１５２は、いずれも５００Ｖ以上の領域に端子間容量ＣＧＣのピークが配置されている。このため、電圧ＶＣＥの振動を抑制できる。
　また、「幅狭メサ」とすることで、端子間容量ＣＧＣを更に高電圧側にシフトできる。メサ部１６０の幅Ｗｍは、１．１μｍ以下であってよい。メサ幅Ｗｍを小さくすることで、キャリア注入の促進効果（ＩＥ効果）が増加し、半導体基板１１１の上面１１３からのキャリア注入量が増大する。半導体基板１１１の上面１１３側におけるキャリア密度が増大すると、端子間容量ＣＧＣが急減しないことが、実験的に確認されている。
　一方で、「ピークあり」の例の特性１５３、１５４は、いずれも５００Ｖ未満の領域に端子間容量ＣＧＣのピークが配置されている。このため、電圧ＶＣＥの振動が生じやすくなる。
　図８は、「ピークあり」のバッファ領域１１８のドーピング濃度分布の例を示す図である。本例のバッファ領域１１８は、ドーピング濃度ピーク１２１よりも上面１１３側に複数のドーピング濃度ピーク１２７を有する。本例では、比較的に上面１１３に近い位置に、ドーピング濃度ピーク１２７が配置される。空乏層１１７がドーピング濃度ピーク１２７に到達すると、端子間容量ＣＧＣが急減しやすくなる。このため図７に示すように、電源電圧ＶＣＥが比較的に低い領域に、端子間容量ＣＧＣのピークがあらわれる。
　なお、図３および図７に示すようなＣ－Ｖ特性は、精度よく解析できることが好ましい。Ｃ－Ｖ特性は、後述する解析装置１０により取得された特性であってよい。
　図９は、解析装置１０の一例を示す図である。解析装置１０は、図１Ａから図８において説明した半導体装置１００の特性を解析する。解析装置１０は、半導体装置１００のいずれかの端子容量を解析する。端子容量は、いずれかの端子の寄生容量であってよい。端子容量は、いずれか２つの端子間の寄生容量であってもよい。
　解析装置１０は、コンピュータにより実現される装置であってよい。当該コンピュータには、コンピュータを解析装置１０として機能させるためのプログラムが与えられてよい。コンピュータは、当該プログラムを実行することで、解析装置１０による解析方法を実行する。
　解析装置１０は、入力部１２、電荷量解析部１４、容量算出部１６および出力部１８を備える。入力部１２には、解析対象の半導体装置１００に関するデータが入力される。当該データは、解析装置１０の使用者等により入力されてよい。当該データは、半導体装置１００の各部位の位置、大きさ、形状、不純物濃度、電気抵抗、容量等の情報を含んでよい。
　電荷量解析部１４は、所定の解析条件における半導体装置１００内の所定の領域における電荷量を解析する。所定の解析条件は、制御端子に印加する制御電圧、および、第１主端子１０１および第２主端子１０２間に印加する電源電圧を指定する条件を含んでよい。電荷量解析部１４は、半導体装置１００内の電荷量の過渡的な変化を模擬できるデバイスシミュレータにより、半導体装置１００の電荷を解析する。過渡的な変化とは、例えば半導体装置１００内の電荷量の時間変化である。デバイスシミュレータは、例えば電源電圧を変化させたときの、半導体装置１００内の電荷量の時間変化を解析する。デバイスシミュレータは、例えばポアソン方程式を用いて、半導体装置１００内の所定の領域における電荷密度を解析し、電荷密度を積分することで当該領域における電荷量を算出してよい。電荷量解析部１４は、公知のシミュレータを用いて、半導体装置１００内の電荷量を解析してよい。
　電荷量解析部１４は、制御端子１０３に印加する制御電圧を所定の値に設定することで半導体装置１００をオン状態に設定し、且つ、第１主端子１０１および第２主端子１０２間に印加される電源電圧を所定の初期電圧に設定する。そして電荷量解析部１４は、電源電圧ＶＣＥを初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化をデバイスシミュレータにより解析する。
　容量算出部１６は、電荷量解析部１４が解析した電荷量の変化に基づいて、いずれかの端子容量を計算する。容量算出部１６は、変位電圧に対する電荷量の変化に基づいて、端子容量を算出してよい。容量Ｃは、電荷量Ｑを電圧Ｖで除算した値（Ｃ＝Ｑ／Ｖ）なので、電荷の変化量を変位電圧で除算することで、端子容量を算出できる。
　出力部１８は、容量算出部１６が算出した端子容量に関する情報を出力する。出力部１８は、端子容量に関する情報を表示装置に表示させてよく、外部の装置に送信してよく、記憶媒体に記憶させてもよい。
　図１０は、半導体装置１００を模式的に示す回路３００の一例である。解析装置１０は、回路３００を用いて半導体装置１００の動作を解析してよい。制御端子１０３には、電源１３５から制御電圧ＶＧＥが印加される。第１主端子１０１は、グランド電位等の基準電位に接続される。第１主端子１０１および第２主端子１０２の間には、電源１３４から電源電圧ＶＣＥが印加される。電荷量解析部１４は、制御電圧ＶＧＥおよび電源電圧ＶＣＥを設定して、半導体装置１００における電荷量を解析してよい。
　半導体装置１００の第１主端子１０１および第２主端子１０２の間の容量を、端子間容量ＣＣＥとする。同様に、第１主端子１０１および制御端子１０３の間の容量を、端子間容量ＣＧＥとし、第２主端子１０２および制御端子１０３の間の容量を、端子間容量ＣＧＣとする。容量算出部１６は、いずれかの端子間容量を算出する。半導体装置１００の端子間容量ＣＧＣは、半導体装置１００がオン状態における値とオフ状態における値が異なる場合がある。半導体装置１００がオン状態の場合、電流密度が大きいと端子間容量ＣＧＣを精度よく測定または算出することが難しい。以下の例では、半導体装置１００がオン状態においても精度よく端子間容量ＣＧＣを算出する例を説明する。
　図１１は、電荷量解析部１４の動作例を説明する図である。電荷量解析部１４は、半導体装置１００をオン状態にするように、制御電圧ＶＧＥを設定する。つまり、電荷量解析部１４は、半導体装置１００の閾値電圧より高い制御電圧ＶＧＥを設定する。また、電荷量解析部１４は、電源電圧ＶＣＥを所定の初期値に設定する。そして、電荷量解析部１４は、コレクタ電極Ｃとエミッタ電極Ｅ間の電流ＩＣＥが一定になったあとに、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させたときの、第１主端子１０１の電荷量の変化を算出する。変位電圧ΔＶＣＥは、電源電圧ＶＣＥに対して十分小さい。変位電圧ΔＶＣＥは、例えば電源電圧ＶＣＥの１０％以下であってよく、１％以下であってよく、０．１％以下であってもよい。コレクタ電極Ｃとエミッタ電極Ｅ間の電流ＩＣＥが一定であるとは、例えばコレクタ電極Ｃとエミッタ電極Ｅ間の電流ＩＣＥが、一定の電流値で時間的に実質的に変化しない状態であってよく、制御端子１０３に流れる電流が実質的にゼロである状態であってよい。実質的に変化しないとは、例えば変動幅が平均値の２０％以下であることを指してよい。制御電圧ＶＧＥは変化しないため、端子間容量ＣＧＥは変化しない。そのため、電源電圧ＶＣＥの微小変化ΔＶＣＥによる変位電流は、端子間容量ＣＧＣだけによるものとなる。端子間容量ＣＧＣは、例えばゲート酸化膜とドリフト領域の空間電荷密度から、電極ＧＣ間の電荷の変化量ΔＱＧＣを計算し、電極ＣＥ間電圧の変化量ΔＶＣＥを除することで（ΔＱＧＣ／ΔＶＣＥ）算出してよい。
　電荷量解析部１４は、変位電圧ΔＶＣＥの大きさを、電源電圧ＶＣＥの大きさの変化に応じて設定してよい。例えば変位電圧ΔＶＣＥは、電源電圧ＶＣＥに対して所定の係数を乗算した電圧であってよい。他の例では、変位電圧ΔＶＣＥは、電源電圧ＶＣＥの変化によらず、一定の電圧であってもよい。
　端子の電荷量とは、半導体基板１１１において当該端子に接する接触領域の電荷量であってよい。例えば第２主端子１０２の電荷量は、第２主端子１０２に接触するコレクタ領域１２０を含む。また、第１主端子１０１の電荷量は、第１主端子１０１に接触するエミッタ領域１１２およびベース領域１１４の電荷量を含む。
　電荷量解析部１４は、下式で示されるポアソン方程式を用いてコレクタ領域１２０の電荷量を算出してよい。
　∇２・φ＝－ｑ（ｐ－ｎ＋ＮＤ－ＮＡ）／ε
　ただし、∇は微分演算子、φは静電ポテンシャル、ｑは電荷素量、ｐはホール密度、ｎは電子密度、ＮＤはドナー濃度、ＮＡはアクセプタ濃度、εは半導体基板１１１の誘電率である。半導体基板１１１の誘電率εは、真空の誘電率ε０に、半導体基板１１１の比誘電率εｒを乗じた値である。ｐ－ｎ＋ＮＤ－ＮＡの項が、電荷密度に相当する。
　電荷量解析部１４には、誘電率εが解析条件として与えられてよい。また、電源電圧ＶＣＥによって、半導体領域のそれぞれの位置における静電ポテンシャルφが定まる。電荷量解析部１４は、それぞれの位置について、電源電圧がＶＣＥのときの電荷密度と、電源電圧がＶＣＥ＋ΔＶＣＥのときの電荷密度とを、上記のポアソン方程式により算出する。電荷量解析部１４には、半導体基板１１１の各位置におけるドナー濃度ＮＤ、アクセプタ濃度ＮＡが解析条件として予め設定されてもよい。
　電荷量解析部１４は、コレクタ領域１２０の電荷密度の総和を計算する。電荷量解析部１４は、上述した電荷密度を積分してよい。電荷密度の積分値に、電荷素量を乗算することで、電荷量を算出できる。電荷量解析部１４は、図１１に示すように電源電圧を変化させたときの、電荷量の時間変化を過渡解析（キルヒホフの法則に基づいて微分方程式をつくり解を導出）により算出してよい。電荷量解析部１４は、電荷量の変化が収束したときの電荷量を、電源電圧がＶＣＥ＋ΔＶＣＥのときの電荷量として算出してよい。電荷量解析部１４は、電源電圧がＶＣＥのときの電荷量と、電源電圧がＶＣＥ＋ΔＶＣＥのときの電荷量との差分ΔＱを算出してよい。
　電荷量解析部１４は、ドリフト領域１１６の少なくとも一部における電荷密度を更に算出してよい。ドリフト領域１１６の電荷密度も、コレクタ領域１２０と同様に、電源電圧ＶＣＥおよび変位電圧ΔＶＣＥから、ポアソン方程式を用いて解析できる。例えば電荷量解析部１４は、電源電圧ＶＣＥが印加された場合に空乏層１１７が広がる範囲のドリフト領域１１６の電荷密度を算出してよい。電荷量解析部１４は、ドリフト領域１１６の当該領域の電荷密度を積分して、当該領域の電荷量を算出してよい。電荷量解析部１４は、当該領域の電荷量を、第２主端子１０２の電荷量に含めてよい。空乏層１１７の広がり方により端子間容量ＣＧＣが変化し得るので、当該領域の電荷量を考慮することで端子間容量ＣＧＣをより精度よく解析できる。
　容量算出部１６は、電荷量解析部１４が算出した、電荷量の差分ΔＱと、変位電圧ΔＶＣＥに基づいて、端子間容量ＣＧＣを算出する。容量算出部１６は、下式により端子間容量ＣＧＣを算出してよい。
　ＣＧＣ＝ΔＱ／ΔＶＣＥ
　図１２は、容量算出部１６が算出するＣ－Ｖ特性の一例を示す図である。本例では、電荷量解析部１４は、電源電圧ＶＣＥを初期電圧から変化させ、変化させた電源電圧ＶＣＥ毎に、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させたときの電荷量の変化ΔＱを解析する。例えば電荷量解析部１４は、電源電圧ＶＣＥを１０Ｖ、５０Ｖ、１００Ｖ、５００Ｖ、・・・のように変化させ、それぞれの電源電圧ＶＣＥに対して、変位電圧ΔＶＣＥだけ変化させたときの電荷量の変化ΔＱを算出する。
　容量算出部１６は、電源電圧ＶＣＥ毎に解析した電荷量の変化ΔＱに基づいて、電源電圧ＶＣＥ毎の端子間容量ＣＧＣを算出する。これにより、図１２に示すようなＣ－Ｖ特性が得られる。容量算出部１６は、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥにおける容量値としてよい。つまり、算出した端子間容量ＣＧＣを、変化前の電源電圧ＶＣＥにおける容量値としてよい。他の例では、容量算出部１６は、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥ＋ΔＶＣＥに対する容量値としてもよい。つまり、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させた後の電源電圧ＶＣＥ＋ΔＶＣＥに対する容量値としてよい。容量算出部１６は、算出した端子間容量ＣＧＣを、電源電圧ＶＣＥ＋０．５×ΔＶＣＥに対する容量値としてもよい。つまり、算出した端子間容量ＣＧＣを、変化前後の平均の電源電圧に対する容量値としてもよい。
　図１３は、電荷量解析部１４の他の動作例を示す図である。本例の電荷量解析部１４は、第１の電源電圧ＶＣＥ１に第１の変位電圧ΔＶＣＥ１を加算した場合の電荷量の第１の変化ΔＱ１と、第２の電源電圧ＶＣＥ２から第２の変位電圧ΔＶＣＥ２を減じた場合の電荷量の第２の変化ΔＱ２とを解析する。
　第１の電源電圧ＶＣＥ１と、第２の電源電圧ＶＣＥ２とは、同一の電圧であってよい。つまり、変化前の電源電圧が同一となるように、各電圧を設定してよい。電荷量解析部１４は、電源電圧ＶＣＥから電圧を増加させた場合の電荷量の変化ΔＱ１と、同一の電源電圧ＶＣＥから電圧を減少させた場合の電荷量の変化ΔＱ２を算出してよい。第１の変位電圧ΔＶＣＥ１と第２の変位電圧ΔＶＣＥ２は、同一であってよく、異なっていてもよい。電荷量解析部１４は、第１の変位電圧ΔＶＣＥ１と第２の変位電圧ΔＶＣＥ２の比に応じてΔＱ１およびΔＱ２の加重平均を算出してよい。この場合、容量算出部１６は、電荷量の変化の平均値ΔＱから算出した端子間容量ＣＧＣを、当該電源電圧ＶＣＥに対する容量としてよい。この場合においても、それぞれの電源電圧を初期値から変化させることで、図１２に示したＣ－Ｖ特性が得られる。
　他の例では、第１の電源電圧ＶＣＥ１と、第２の電源電圧ＶＣＥ２とは、異なる電圧であってよい。例えば、第１の電源電圧ＶＣＥ１に第１の変位電圧ΔＶＣＥ１を加算した電圧ＶＣＥ１＋ΔＶＣＥ１と、第２の電源電圧ＶＣＥ２から第２の変位電圧ΔＶＣＥ２を減じた電圧ＶＣＥ２＋ΔＶＣＥ２とが等しくなるように、各電圧を設定してよい。つまり、変化後の電源電圧が同一となるように、各電圧を設定してよい。第１の変位電圧ΔＶＣＥ１と第２の変位電圧ΔＶＣＥ２とは、同一であってよく、異なっていてもよい。電荷量解析部１４は、第１の電源電圧ＶＣＥ１に第１の変位電圧ΔＶＣＥ１を加算した場合の電荷量の変化ΔＱ１と、第２の電源電圧ＶＣＥ２から第２の変位電圧ΔＶＣＥ２を減じた場合の電荷量の変化ΔＱ２とを算出してよい。容量算出部１６は、電荷量の変化ΔＱ１およびΔＱ２の平均値から算出した端子間容量ＣＧＣを、電圧ＶＣＥ１＋ΔＶＣＥ１（＝ＶＣＥ２＋ΔＶＣＥ２）に対する容量としてよい。この場合においても、それぞれの電源電圧を初期値から変化させることで、図１２に示したＣ－Ｖ特性が得られる。
　電荷量解析部１４のデバイスシミュレータは、電荷量の変化を解析する処理が収束するか否かを判定する収束判定機能を有してよい。収束判定機能は、電源電圧ＶＣＥを変位電圧ΔＶＣＥだけ変化させた後の電荷量が、設定される演算期間内、または、設定される演算処理量以下で算出できない場合に、解析処理が収束しないと判定してよい。変位電圧ΔＶＣＥを小さくすると、解析処理が収束しにくくなる。一方で、変位電圧ΔＶＣＥが小さいほど、Ｃ－Ｖ特性を高精度に解析できる。電荷量解析部１４は、解析処理が収束すると判定される範囲において、変位電圧ができるだけ小さくなるように設定してよい。電荷量解析部１４は、解析処理が収束すると判定される範囲において、最も小さい変位電圧を設定してよい。設定される変位電圧は、条件を満たす最小の変位電圧に対して所定のマージンを有していてもよい。できるだけ小さい変位電圧を設定することで、Ｃ－Ｖ特性をより高精度に解析できる。
　図１４は、一般的なＣ－Ｖ特性の一例を示す図である。図１４における横軸はＶＣＥを示し、縦軸はＣＧＣを示す。容量ＣＧＣは、電源電圧ＶＣＥが所定の飽和電圧を下回ると飽和し始める場合がある。電源電圧ＶＣＥを下げていったときに、容量ＣＧＣが最大値Ｃｍａｘの半分になった電圧を、飽和電圧としてよい。図１４の例では、飽和電圧は約１Ｖである。
　容量ＣＧＣが最大値Ｃｍａｘの近傍で飽和する領域は、半導体装置１００がオフ状態で、空乏層が広がっていない領域に対応する。解析装置１０は、オン状態の半導体装置１００のＣ－Ｖ特性を解析するので、電荷量解析部１４は、飽和電圧に応じて電源電圧ＶＣＥの変動範囲の下限の電圧を設定してよい。当該下限の電圧は、飽和電圧であってよい。
　電荷量解析部１４は、飽和電圧に応じて変位電圧ΔＶＣＥを決定してよい。電荷量解析部１４は、飽和電圧に所定の係数を乗算して、変位電圧ΔＶＣＥを決定してよい。当該係数は、例えば０．２以下であってよく、０．１以下であってよく、０．０１以下であってもよい。これにより、測定すべき電源電圧ＶＣＥの変動範囲の下限に対して、十分小さい変位電圧ΔＶＣＥを設定できる。飽和電圧は、使用者等により予め設定されてよく、入力される情報に基づいて電荷量解析部１４が解析してもよい。飽和電圧は、半導体装置１００がオフ状態のＣ－Ｖ特性を解析して算出してもよい。
　図１５は、参考例に係る測定方法を説明する図である。本例の測定方法は、半導体装置１００に小信号電圧を印加して、半導体装置１００に流れる電流を測定してインピーダンスを計算することで、Ｃ－Ｖ特性を測定する。図１５は、半導体装置１００の容量成分のみを示す等価回路である。参考例では、Ｃ－Ｖ特性を測定すべき容量Ｃに、交流の小信号電圧を印加して、流れる電流を測定する。
　図１６は、参考例に用いる測定回路４０５の一例を示す図である。本例では、容量ＣＧＣを測定する例を示すが、他の容量Ｃも同様に測定できる。容量ＣＧＣを測定する場合、図１５に示した第１主端子１０１を、交流信号を通過させるＡＣガードを介して、グランド電位に接続する。これにより、容量ＣＧＥと容量ＣＣＥを除外して、容量ＣＧＣのインピーダンスを測定できる。
　本例では、第２主端子１０２に小信号源４０１および電源ＶＣＣを並列に接続する。容量ＣＧＣには、Ｖ＝ＶＣＣ＋Ｖａｃの電圧が印加される。また、制御端子１０３に電流計４０２を接続する。電流計４０２が測定した電流Ｉと、印加電圧Ｖに基づいて、容量ＣＧＣは下式のように算出できる。
　ＣＧＣ＝Ｉ／ｊωＶ
　電源電圧ＶＣＣを変化させて容量ＣＧＣを測定することで、Ｃ－Ｖ特性を取得できる。図１４において説明した飽和電圧に関する情報は、参考例の測定結果から取得してよい。
　図１７は、図１６に示した測定回路４０５に基づいて算出したＣ－Ｖ特性の一例を示す図である。図１７においては、概ね妥当なＣ－Ｖ特性が得られている。ただし上述したように、当該Ｃ－Ｖ特性は、半導体装置１００がオフ状態の場合の特性である。しかし、半導体装置１００のＣ－Ｖ特性は、半導体装置１００がオン状態の場合と、オフ状態の場合とで変化し得る。半導体装置１００は、オン状態で用いられる場合が多い。このため、半導体装置１００のオン状態のＣ－Ｖ特性を解析できることが好ましい。
　図１８は、参考例において半導体装置１００がオン状態の場合の動作を示す回路４２０を示す。回路４２０においては、小信号源４０１を省略している。回路４２０により、直流成分の動作を解析する。
　図１８に示すように、半導体装置１００がオン状態の場合、第２主端子１０２に流れる電流ＩＣには、主電流Ｉが含まれる。通常、主電流Ｉは、電源電圧ＶＣＥが変化した時に各容量に流れる電流に比べて非常に大きい。
　このような場合に、図１６に示したような等価回路を用いて端子容量ＣＧＣを解析すると、電流Ｉａｃには、各容量を流れる電流に加えて、主電流Ｉの成分も含まれてしまう。このため、見た目の電流量が非常に大きくなり、端子容量ＣＧＣが非常に大きい値になってしまう。
　図１９は、半導体装置１００をオン状態としたときの端子容量ＣＧＣの解析値と、オフ状態としたときの端子容量ＣＧＣの解析値とを示す。図１９に示すように、オン状態のときの端子容量ＣＧＣの解析値が、オフ状態の端子容量ＣＧＣの解析値に比べて非常に大きくなってしまう。このように、参考例の解析方法では、半導体装置１００がオン状態のときの容量を精度よく解析できない。
　図２０は、図１Ａから図１４において説明した解析方法により算出した電荷量から、各電流波形を解析した図である。図２０においては、電源電圧を、ＶＣＥからＶＣＥ＋ΔＶＣＥまで変化させる期間を、電圧遷移期間としている。図２０においては、図１０に示した第２主端子１０２に流れるコレクタ電流の変化分ΔＩｃと、端子間容量ＣＧＣに流れる電流の変化分ΔＩＣｇｃを示している。変化分ΔＩｃは、電源電圧を変化させたときの電流Ｉｃの差分である。変化分ΔＩＣｇｃは、コレクタ領域１２０の電荷の積分値から算出できる。
　図２０に示すように、電源電圧を増加させると、主電流の増加に伴いコレクタ電流ＩＣは増加している。一方で、端子間容量ＣＧＣに流れる電流ＩＣｇｃは、電圧遷移期間で変動するが、電圧遷移期間以外では、ほぼ０である。図２０に示されるように、図１Ａから図１４において説明した解析方法において算出した電荷量には、コレクタ電流ＩＣに寄与する電荷が含まれない。このため、半導体装置１００がオン状態のＣ－Ｖ特性を精度よく解析できる。図１２に示したオン状態のＣ－Ｖ特性は、図１９に示したオフ状態のＣ－Ｖ特性との差異が小さく、概ね妥当な値になっている。当該解析方法において算出する電荷にはコレクタ電流ＩＣに寄与する電荷が含まれないことから、コレクタ電流ＩＣに影響なく端子容量ＣＧＣを計算することができる。
　図２１は、図１Ａから図１４に示した解析装置１０を用いた解析方法の一例を示すフローチャートである。解析方法は、図１Ａから図１４において説明した各処理を適宜行ってよい。解析方法は、入力段階Ｓ１５００、電荷量解析段階Ｓ１５０２、容量算出段階Ｓ１５０４、および、出力段階Ｓ１５０６を備える。
　入力段階Ｓ１５００における処理は、入力部１２の処理と同様である。電荷量解析段階Ｓ１５０２における処理は、電荷量解析部１４の処理と同様である。容量算出段階Ｓ１５０４における処理は、容量算出部１６の処理と同様である。出力段階Ｓ１５０６における処理は、出力部１８の処理と同様である。
　図２２は、本発明の複数の態様が全体的または部分的に具現化されうるコンピュータ１２００の構成例を示す。コンピュータ１２００にインストールされたプログラムは、コンピュータ１２００に、本発明の実施形態に係る装置に関連付けられるオペレーション又は当該装置の１又は複数の「部」として機能させ、又は当該オペレーション又は当該１又は複数の「部」を実行させることができ、及び／又はコンピュータ１２００に、本発明の実施形態に係るプロセス又は当該プロセスの段階を実行させることができる。このようなプログラムは、コンピュータ１２００に、本明細書に記載のフローチャート及びブロック図のブロックのうちのいくつか又はすべてに関連付けられた特定のオペレーションを実行させるべく、ＣＰＵ１２１２によって実行されてよい。また、本発明の実施形態に係るプロセス又は当該プロセスの段階は、クラウド上で実行されてもよい。
　本実施形態によるコンピュータ１２００は、ＣＰＵ１２１２、ＲＡＭ１２１４、グラフィックコントローラ１２１６、及びディスプレイデバイス１２１８を含み、これらはホストコントローラ１２１０によって相互に接続される。コンピュータ１２００はまた、通信インターフェイス１２２２、ハードディスクドライブ１２２４、ＤＶＤ－ＲＯＭドライブ１２２６、及びＩＣカードドライブのような入出力ユニットを含み、これらは入出力コントローラ１２２０を介してホストコントローラ１２１０に接続される。コンピュータはまた、ＲＯＭ１２３０及びキーボード１２４２のようなレガシの入出力ユニットを含み、これらは入出力チップ１２４０を介して入出力コントローラ１２２０に接続される。
　ＣＰＵ１２１２は、ＲＯＭ１２３０及びＲＡＭ１２１４内に格納されたプログラムに従い動作し、これにより各ユニットを制御する。グラフィックコントローラ１２１６は、ＲＡＭ１２１４内に提供されるフレームバッファ等又は当該グラフィックコントローラ１２１６自体の中に、ＣＰＵ１２１２によって生成されるイメージデータを取得し、イメージデータがディスプレイデバイス１２１８上に表示させる。
　通信インターフェイス１２２２は、ネットワークを介して他の電子デバイスと通信する。ハードディスクドライブ１２２４は、コンピュータ１２００内のＣＰＵ１２１２によって使用されるプログラム及びデータを格納する。ＤＶＤ－ＲＯＭドライブ１２２６は、プログラム又はデータをＤＶＤ－ＲＯＭ１２０１から読み取り、ハードディスクドライブ１２２４にＲＡＭ１２１４を介してプログラム又はデータを提供する。ＩＣカードドライブは、プログラム及びデータをＩＣカードから読み取り、及び／又はプログラム及びデータをＩＣカードに書き込む。
　ＲＯＭ１２３０は、内部に、アクティブ化時にコンピュータ１２００によって実行されるブートプログラム等、及び／又はコンピュータ１２００のハードウェアに依存するプログラムを格納する。入出力チップ１２４０はまた、様々な入出力ユニットをパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して、入出力コントローラ１２２０に接続してよい。
　プログラムが、ＤＶＤ－ＲＯＭ１２０１又はＩＣカードのようなコンピュータ可読記憶媒体によって提供される。プログラムは、コンピュータ可読記憶媒体から読み取られ、コンピュータ可読記憶媒体の例でもあるハードディスクドライブ１２２４、ＲＡＭ１２１４、又はＲＯＭ１２３０にインストールされ、ＣＰＵ１２１２によって実行される。これらのプログラム内に記述される情報処理は、コンピュータ１２００に読み取られ、プログラムと、上記様々なタイプのハードウェアリソースとの間の連携をもたらす。装置又は方法が、コンピュータ１２００の使用に従い情報のオペレーション又は処理を実現することによって構成されてよい。
　例えば、通信がコンピュータ１２００及び外部デバイス間で実行される場合、ＣＰＵ１２１２は、ＲＡＭ１２１４にロードされた通信プログラムを実行し、通信プログラムに記述された処理に基づいて、通信インターフェイス１２２２に対し、通信処理を命令してよい。通信インターフェイス１２２２は、ＣＰＵ１２１２の制御の下、ＲＡＭ１２１４、ハードディスクドライブ１２２４、ＤＶＤ－ＲＯＭ１２０１、又はＩＣカードのような記録媒体内に提供される送信バッファ領域に格納された送信データを読み取り、読み取られた送信データをネットワークに送信し、又はネットワークから受信した受信データを記録媒体上に提供される受信バッファ領域等に書き込む。
　また、ＣＰＵ１２１２は、ハードディスクドライブ１２２４、ＤＶＤ－ＲＯＭドライブ１２２６（ＤＶＤ－ＲＯＭ１２０１）、ＩＣカード等のような外部記録媒体に格納されたファイル又はデータベースの全部又は必要な部分がＲＡＭ１２１４に読み取られるようにし、ＲＡＭ１２１４上のデータに対し様々なタイプの処理を実行してよい。ＣＰＵ１２１２は次に、処理されたデータを外部記録媒体にライトバックしてよい。
　様々なタイプのプログラム、データ、テーブル、及びデータベースのような、様々なタイプの情報が、情報処理されるべく、記録媒体に格納されてよい。ＣＰＵ１２１２は、ＲＡＭ１２１４から読み取られたデータに対し、本開示の随所に記載され、プログラムの命令シーケンスによって指定される様々なタイプのオペレーション、情報処理、条件判断、条件分岐、無条件分岐、情報の検索／置換等を含む、様々なタイプの処理を実行してよく、結果をＲＡＭ１２１４に対しライトバックする。また、ＣＰＵ１２１２は、記録媒体内のファイル、データベース等における情報を検索してよい。例えば、各々が第２の属性の属性値に関連付けられた第１の属性の属性値を有する複数のエントリが記録媒体内に格納される場合、ＣＰＵ１２１２は、当該複数のエントリの中から、第１の属性の属性値が指定されている条件に一致するエントリを検索し、当該エントリ内に格納された第２の属性の属性値を読み取り、これにより所定の条件を満たす第１の属性に関連付けられた第２の属性の属性値を取得してよい。
　以上の説明によるプログラム又はソフトウェアモジュールは、コンピュータ１２００上又はコンピュータ１２００近傍のコンピュータ可読記憶媒体に格納されてよい。また、専用通信ネットワーク又はインターネットに接続されたサーバシステム内に提供されるハードディスク又はＲＡＭのような記録媒体が、コンピュータ可読記憶媒体として使用可能であり、これにより、プログラムをコンピュータ１２００にネットワークを介して提供する。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・解析装置、１２・・・入力部、１４・・・電荷量解析部、１６・・・容量算出部、１８・・・出力部、１００・・・半導体装置、１０１・・・第１主端子、１０２・・・第２主端子、１０３・・・制御端子、１０４・・・ゲート絶縁膜、１０５・・・ゲート構造部、１０６・・・チャネル領域、１１０・・・層間絶縁膜、１１１・・・半導体基板、１１２・・・エミッタ領域、１１３・・・上面、１１４・・・ベース領域、１１５・・・下面、１１６・・・ドリフト領域、１１７・・・空乏層、１１８・・・バッファ領域、１２０・・・コレクタ領域、１２１・・・ドーピング濃度ピーク、１２２・・・近似直線、１２３・・・直線、１２４・・・増加領域、１２５・・・凸部、１２６・・・凹部、１２７・・・ドーピング濃度ピーク、１３４・・・電源、１３５・・・電源、１４１・・・水素濃度ピーク、１４２・・・直線、１５１、１５２、１５３、１５４・・・特性、１６０・・・メサ部、１８０・・・ピーク、１８１・・・谷部、３００・・・回路、４０１・・・小信号源、４０２・・・電流計、４０５・・・測定回路、４２０・・・回路、１２００・・・コンピュータ、１２０１・・・ＤＶＤ－ＲＯＭ、１２１０・・・ホストコントローラ、１２１２・・・ＣＰＵ、１２１４・・・ＲＡＭ、１２１６・・・グラフィックコントローラ、１２１８・・・ディスプレイデバイス、１２２０・・・入出力コントローラ、１２２２・・・通信インターフェイス、１２２４・・・ハードディスクドライブ、１２２６・・・ＤＶＤ－ＲＯＭドライブ、１２３０・・・ＲＯＭ、１２４０・・・入出力チップ、１２４２・・・キーボード

Claims (10)

  1. 　上面および下面を有し、第１導電型のドリフト領域を有する半導体基板と、
    　前記上面の上方に設けられた第１主端子と、
    　前記下面の下方に設けられた第２主端子と、
    　前記第１主端子および前記第２主端子の間に電流を流すか否かを制御する制御端子と、
    　前記ドリフト領域および前記下面の間に設けられ、前記ドリフト領域よりもドーピング濃度が高いバッファ領域と
    　を備え、
    　前記第１主端子および前記第２主端子の間に印加する電源電圧と、前記制御端子および前記第２主端子の間の端子間容量との関係を示すＣ－Ｖ特性において、前記電源電圧が５００Ｖ以上の領域に、前記端子間容量のピークを有する
    　半導体装置。
  2. 　前記Ｃ－Ｖ特性は、前記電源電圧が５００Ｖ未満の領域において前記端子間容量が極小値を示す谷部を有し、
    　前記電源電圧が５００Ｖのときの前記端子間容量が、前記極小値よりも大きい
    　請求項１に記載の半導体装置。
  3. 　前記Ｃ－Ｖ特性は、前記半導体装置をオン状態に設定し、且つ、前記第１主端子と前記第２主端子の間に印加される電源電圧を初期電圧に設定した状態で、前記第１主端子と前記第２主端子の間に流れる電流を安定させた後に、前記電源電圧を前記初期電圧より小さい変位電圧だけ変化させたときのいずれかの端子における電荷量の変化を、前記半導体装置内の電荷の過渡的な変化を模擬するデバイスシミュレータにより解析し、解析した電荷量の変化に基づいて前記端子間容量を計算することで取得された特性である
    　請求項１に記載の半導体装置。
  4. 　前記制御端子と対向して設けられ、前記制御端子に制御電圧が印加されることで、前記制御端子と対向するチャネル領域に反転層チャネルが形成される第２導電型のベース領域と
    　を更に備え、
    　前記バッファ領域は、前記ドリフト領域との境界から前記下面に向かってドーピング濃度が単調に増加する増加領域を有し、
    　前記増加領域における前記ドーピング濃度の常用対数の値が、深さ方向の１ｃｍ当たりに増加する傾きαと、前記チャネル領域の総長さβとが、下式を満たす
    　β＞２×１０３／α
    　請求項１に記載の半導体装置。
  5. 　前記バッファ領域の深さ方向におけるドーピング濃度分布が有するドーピング濃度ピークは１つ以下である
    　請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記バッファ領域の深さ方向における水素化学濃度分布は、前記ドーピング濃度ピークよりも多くの水素濃度ピークを有する
    　請求項５に記載の半導体装置。
  7. 　前記半導体基板の前記上面において配列方向に並んで配置され、且つ、前記半導体基板の前記上面から前記ドリフト領域まで設けられた複数のトレンチ部と、
    　２つのトレンチ部に挟まれたメサ部と
    　を更に備え、
    　前記メサ部の前記配列方向における幅は、前記トレンチ部の深さの２０％以下である
    　請求項１から４のいずれか一項に記載の半導体装置。
  8. 　前記メサ部の幅が１．１μｍ以下である
    　請求項７に記載の半導体装置。
  9. 　前記増加領域において、ドーピング濃度分布は、水素化学濃度分布よりも平坦である
    　請求項４に記載の半導体装置。
  10. 　上面および下面を有し、第１導電型のドリフト領域を有する半導体基板と、
    　前記上面の上方に設けられた第１主端子と、
    　前記下面の下方に設けられた第２主端子と、
    　前記第１主端子および前記第２主端子の間に電流を流すか否かを制御する制御端子と、
    　前記ドリフト領域および前記下面の間に設けられ、前記ドリフト領域よりもドーピング濃度が高いバッファ領域と、
    　前記制御端子と対向して設けられ、前記制御端子に制御電圧が印加されることで、前記制御端子と対向するチャネル領域に反転層チャネルが形成される第２導電型のベース領域と
    　を備え、
    　前記バッファ領域は、前記ドリフト領域との境界から前記下面に向かってドーピング濃度が単調に増加する増加領域を有し、
    　前記増加領域における前記ドーピング濃度の常用対数の値が、深さ方向の１ｃｍ当たりに増加する傾きαと、前記チャネル領域の総長さβとが、下式を満たす
    　β＞２×１０３／α
    　半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013055098A (ja) * 2011-09-01 2013-03-21 Sanken Electric Co Ltd 半導体装置の製造方法
JP2013138172A (ja) * 2011-11-30 2013-07-11 Denso Corp 半導体装置
WO2015093190A1 (ja) * 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013055098A (ja) * 2011-09-01 2013-03-21 Sanken Electric Co Ltd 半導体装置の製造方法
JP2013138172A (ja) * 2011-11-30 2013-07-11 Denso Corp 半導体装置
WO2015093190A1 (ja) * 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法

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