CN117059658B - 屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法 - Google Patents

屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法 Download PDF

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Abstract

本发明实施例公开了屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法。制作方法包括：在半导体衬底的正面制作外延层，并刻蚀形成沟槽，在沟槽中先沉积第一介质层，再在沟槽内填充满第一多晶硅；对沟槽内的第一多晶硅进行回刻；对第一介质层进行刻蚀；在刻蚀后的沟槽内部再淀积第二介质层；再对第二介质层进行回刻，回刻深度与P‑body体区底部相对高度差在0.1um以上；在沟槽内部淀积第三介质层；淀积第二多晶硅层；对第二多晶硅层进行回刻0.3 um‑0.4um；对沟槽内淀积层间介质。通过实施本发明实施例的方法可实现减少屏蔽栅沟槽半导体场效应管的输出电容，降低功耗以获得功率半导体器件性能的提升。

Description

屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法
技术领域
本发明涉及半导体器件，更具体地说是指屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法。
背景技术
沟槽型双层栅半导体场效应管作为一种功率器件，具有击穿电压高，导通电阻低，开关速度快的特点。屏蔽栅沟槽型半导体场效应管的结构其沟槽分为上下两部分，沟槽下半部填充多晶硅形成屏蔽栅。半导体场效应管最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。屏蔽栅沟槽半导体场效应管的输出电容Coss为栅漏电容Cgd和栅源电容Cgs之和；较大的输出电容会引起瞬态响应下较长的关断时间，引起较高的开关损耗，因此输出电容成为了限制器件工作频率和开关损耗的主要因素之一，须设法减小沟槽型半导体场效应管的输出电容Coss。然而随着技术的发展，系统端对器件提出了不同性能需求，比如在同步整流电路中，为了进一步提升系统效率，上管需要开关更快的半导体场效应管器件，而下管偏重需要更低导通内阻的器件。
目前降低功耗技术中则是更多的通过技术提升来减小芯片面积和增加栅氧厚度等方法。但此种方式不仅会改变器件本身的结构和尺寸，还会带来其它器件性能变化，且阈值电压会漂移，稳定性不高。
因此，有必要设计一种新的制作方法，实现不用改变器件的结构与尺寸，优化器件的动态参数，减少屏蔽栅沟槽半导体场效应管的输出电容，降低功耗以获得功率半导体器件性能的提升。
发明内容
本发明的目的在于克服现有技术的缺陷，提供屏蔽栅沟槽半导体器件的沟槽结构、制作方法及仿真方法。
为实现上述目的，本发明采用以下技术方案：屏蔽栅沟槽半导体器件的沟槽结构的制作方法，包括：
在半导体衬底的正面制作外延层，在所述外延层中刻蚀形成沟槽，在所述沟槽中先沉积附着于沟槽内壁及底部的第一介质层，再在所述沟槽内填充满第一多晶硅；
对所述沟槽内的第一多晶硅进行回刻，使所述沟槽内保留的第一多晶硅顶面位于沟槽深度的中间位置；
对所述沟槽内壁上的所述第一介质层进行刻蚀，去除保留的第一多晶硅顶面以上的沟槽内壁上的所述第一介质层，且对沟槽内壁上的所述第一介质层进行过刻蚀，使得所述沟槽内壁上的第一介质层的顶面低于所保留的第一多晶硅的顶面；
在刻蚀后的所述沟槽内部再淀积第二介质层，所述第二介质层填充满所述沟槽的剩余空间；
再对所述沟槽内的所述第二介质层进行回刻，回刻深度与P-body体区底部相对高度差在0.1um以上；
在所述沟槽内部淀积一层第三介质层，所述第三介质层附着于沟槽内部剩余空间的侧壁上；
淀积第二多晶硅层；
对淀积的所述第二多晶硅层进行回刻，回刻深度为0.3 um -0.4um，第二多晶硅回刻呈现“U”字形或者“V”字形；
对所述沟槽内淀积层间介质，使所述层间介质填充满所述沟槽。
其进一步技术方案为：所述第一多晶硅的回刻深度为1.1 um ~1.8um。
其进一步技术方案为：所述对所述沟槽内壁上的所述第一介质层进行刻蚀，去除保留的第一多晶硅顶面以上的沟槽内壁上的所述第一介质层，且对沟槽内壁上的所述第一介质层进行过刻蚀，使得所述沟槽内壁上的第一介质层的顶面低于所保留的第一多晶硅的顶面的步骤中，所述沟槽内壁上的第一介质层的顶面低于所保留的第一多晶硅的顶面0.05um至0.1um。
其进一步技术方案为：所述对所述沟槽内淀积层间介质，使所述层间介质填充满所述沟槽，包括：
所述层间介质沉积在所述沟槽中，所述第二多晶硅位于所述层间介质两侧，形成栅极结构。
本发明还提供了屏蔽栅沟槽半导体器件的沟槽结构，其特征在于，所述沟槽结构由上述的屏蔽栅沟槽半导体器件的沟槽结构的制作方法制作而成，所述沟槽结构包括半导体衬底，所述半导体衬底上设有外延层；所述外延层中设有沟槽，所述沟槽中设置有屏蔽栅结构以及栅极结构，所述屏蔽栅结构位于所述栅极结构的下方；
所述屏蔽栅结构包括位于所述沟槽内的第一介质层及第一多晶硅，其中，所述第一介质层置于所述第一多晶硅与所述沟槽的内壁之间，所述第一介质层呈U字形设置，所述第一介质层包裹所述第一多晶硅；
所述栅极结构包括U型第二多晶硅以及栅氧化层，所述U型第二多晶硅分别位于沟槽中的靠近沟槽内壁的两侧；所述U型第二多晶硅与沟槽的内壁之间设置有所述栅氧化层；
所述沟槽内还设有层间介质，所述层间介质将所述沟槽填满，且所述层间介质位于所述U型第二多晶硅之间的沟槽中。
其进一步技术方案为：所述层间介质的横向宽度大于所述第一多晶硅的横向宽度。
其进一步技术方案为：所述第一介质层的顶面低于所述第一多晶硅的顶面0.05um至0.1um。
其进一步技术方案为：所述外延层内设有P-body体区，所述第二介质层的顶面与P-body体区底部相对高度差在0.1um以上；所述屏蔽栅结构与所述栅极结构之间连接有第二介质层。
本发明还提供了屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，包括：
获取上述的屏蔽栅沟槽半导体器件的沟槽结构的相关信息以及上述的屏蔽栅沟槽半导体器件的沟槽结构的制作方法的相关信息；
对所述沟槽结构分割为两个完全对称的结构，以得到待仿真结构；
从预设代码库中选取与所述屏蔽栅沟槽半导体器件的沟槽结构的制作方法对应的仿真代码，并利用所述仿真代码以及所述待仿真结构的正面结构的区域参数对所述待仿真结构的正面结构进行结构仿真，以生成正面仿真模块；
根据所述待仿真结构的背面结构进行平面结构仿真，得到背面仿真模块；
将所述正面仿真模块与所述背面仿真模块进行整合，得到待仿真沟槽结构；
采用历史经验法对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构；
根据预置的运行规则对调整后的待仿真沟槽结构进行仿真运行，以得到所述待仿真沟槽结构的仿真电学性能参数。
其进一步技术方案为：采用历史经验法对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构，包括：
根据已存的历史数据查找出与所述待仿真沟槽结构对应的正面结构最接近一致的历史虚拟网格密度，并按所述历史虚拟网格密对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构。
本发明与现有技术相比的有益效果是：本发明通过优化P型体区底部与栅极多晶硅底部的高度差降低Cgd, 同时通过工艺参数控制栅极多晶硅回刻深度减小Cgs, 不用新增其他光罩，兼容现有屏蔽栅沟槽功率半导体器件常规流程，从而达到提高开关频率，降低功耗，实现不用改变器件的结构与尺寸，优化器件的动态参数，减少屏蔽栅沟槽半导体场效应管的输出电容，降低功耗以获得功率半导体器件性能的提升。
下面结合附图和具体实施例对本发明作进一步描述。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的屏蔽栅沟槽半导体器件的沟槽结构的制作方法的流程示意图；
图2为本发明实施例提供的屏蔽栅沟槽半导体器件的沟槽结构的示意图；
图3为现有技术提供的屏蔽栅沟槽半导体器件的沟槽结构的示意图；
图4为本发明实施例提供的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和 “包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/ 或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1，图1为本发明实施例提供的屏蔽栅沟槽半导体器件的沟槽结构的制作方法的流程示意图，该方法可以制作出如图2所述的屏蔽栅沟槽半导体器件的沟槽结构，本实施例的方法优化P型体区底部即P-body体区80底部与栅极多晶硅底部的高度差降低Cgd，同时通过工艺参数控制栅极多晶硅回刻深度减小Cgs，不用新增其他光罩，兼容现有屏蔽栅沟槽功率半导体器件常规流程，从而达到提高开关频率，降低功耗，获得性能成本较佳的半导体体功率分立器件。
请参阅图1，上述的屏蔽栅沟槽半导体器件的沟槽结构的制作方法，包括步骤S110~ S190。
S110、在半导体衬底10的正面制作外延层20，在所述外延层20中刻蚀形成沟槽，在所述沟槽中先沉积附着于沟槽内壁及底部的第一介质层30，再在所述沟槽内填充满第一多晶硅40。
在本实施例中，提供一半导体衬底10，所述半导体衬底10具有正面及反面；所述半导体衬底10的反面作为所述MOSFET的漏区；在所述半导体衬底10的正面形成一层外延层20，在所述外延层20中刻蚀形成沟槽；然后在所述沟槽中先沉积一层第一介质层30附着于沟槽内壁及底部，然后再在所述沟槽内填充满第一多晶硅40。
S120、对所述沟槽内的第一多晶硅40进行回刻，使所述沟槽内保留的第一多晶硅40顶面位于沟槽深度的中间位置。
在本实施例中，所述第一多晶硅40的回刻深度为1.1 um ~1.8um。
具体地，对沟槽内的第一多晶硅40进行回刻，第一多晶硅40回刻深度大约1.1~1.8um，源极多晶硅即第一多晶硅40回刻深度必须综合考虑P-Body体区的结深/栅源多晶硅间绝缘介质氧化层厚度/栅极第二多晶硅回刻量，使所述沟槽内保留的第一多晶硅40顶面位于沟槽深度的中间位置。
S130、对所述沟槽内壁上的所述第一介质层30进行刻蚀，去除保留的第一多晶硅40顶面以上的沟槽内壁上的所述第一介质层30，且对沟槽内壁上的所述第一介质层30进行过刻蚀，使得所述沟槽内壁上的第一介质层30的顶面低于所保留的第一多晶硅40的顶面。
在本实施例中，所述沟槽内壁上的第一介质层30的顶面低于所保留的第一多晶硅40的顶面0.05 um至0.1um。
S140、在刻蚀后的所述沟槽内部再淀积第二介质层90，所述第二介质层90填充满所述沟槽的剩余空间。
S150、再对所述沟槽内的所述第二介质层90进行回刻，回刻深度与P-body体区80底部相对高度差在0.1um以上。
在本实施例中，再对所述沟槽内的所述第二介质层90进行回刻，回刻深度与最终P-body体区80底部相对高度保持最小，维持屏蔽栅沟槽栅MOSFET器件工作的最小值，此过程中的回刻深度大于P-Body体区底部大约0.1um，一般是0.2um以，以降低栅极和漂移区的接触面积大小来降低电容值，减小栅漏电荷，且不改变栅极沟槽的尺寸和栅氧层的厚度，提升器件的开关速度和稳定性。
S160、在所述沟槽内部淀积一层第三介质层，所述第三介质层附着于沟槽内部剩余空间的侧壁上。
S170、淀积第二多晶硅层。
S180、对淀积的所述第二多晶硅层进行回刻，回刻深度为0.3 um -0.4um，第二多晶硅回刻呈现“U”字形或者“V”字形。
具体地，对淀积的所述第二多晶硅层进行回刻，回刻深度建议0.3-0.4um,第二多晶硅回刻呈现“U”字形或者“V”字形，同时注意回刻量不要回刻到栅氧化层60部分，预防对阈值电压或者导电沟道产生等离子损伤。
S190、对所述沟槽内淀积层间介质70，使所述层间介质70填充满所述沟槽。
在本实施例中，层间介质70沉积在沟槽中，所述第二多晶硅位于所述层间介质70两侧，形成U型沟槽栅极；形成层间介质70后，还包括阱注入、源区注入、形成接触孔及淀积正面金属形成正面电极；所述半导体衬底10进行背面减薄后形成所述MOSFET的漏极。
上述的屏蔽栅沟槽半导体器件的沟槽结构的制作方法，通过优化P型体区底部与栅极多晶硅底部的高度差降低Cgd, 同时通过工艺参数控制栅极多晶硅回刻深度减小Cgs,不用新增其他光罩，兼容现有屏蔽栅沟槽功率半导体器件常规流程，从而达到提高开关频率，降低功耗，实现不用改变器件的结构与尺寸，优化器件的动态参数，减少屏蔽栅沟槽半导体场效应管的输出电容，降低功耗以获得功率半导体器件性能的提升。
请参阅图2，图2为本发明实施例提供的屏蔽栅沟槽半导体器件的沟槽结构的示意图；该沟槽结构由上述的屏蔽栅沟槽半导体器件的沟槽结构的制作方法制作而成，所述沟槽结构包括半导体衬底10，所述半导体衬底10上设有外延层20；所述外延层20中设有沟槽，所述沟槽中设置有屏蔽栅结构以及栅极结构，所述屏蔽栅结构位于所述栅极结构的下方；
所述屏蔽栅结构包括位于所述沟槽内的第一介质层30及第一多晶硅40，其中，所述第一介质层30置于所述第一多晶硅40与所述沟槽的内壁之间，所述第一介质层30呈U字形设置，所述第一介质层30包裹所述第一多晶硅40；
所述栅极结构包括U型第二多晶硅50以及栅氧化层60，所述U型第二多晶硅50分别位于沟槽中的靠近沟槽内壁的两侧；所述U型第二多晶硅50与沟槽的内壁之间设置有所述栅氧化层60；
所述沟槽内还设有层间介质70，所述层间介质70将所述沟槽填满，且所述层间介质70位于所述U型第二多晶硅50之间的沟槽中。
在一实施例中，所述层间介质70的横向宽度大于所述第一多晶硅40的横向宽度。
在一实施例中，所述第一介质层30的顶面低于所述第一多晶硅40的顶面0.05 um至0.1um。
在一实施例中，所述外延层20内设有P-body体区80，所述第二介质层90的顶面与P-body体区80底部相对高度差在0.1um以上；所述屏蔽栅结构与所述栅极结构之间连接有第二介质层90。
该屏蔽栅沟槽半导体器件的沟槽结构调整了P型体区底部与栅极多晶硅底部的高度差降低Cgd，同时栅极多晶硅回刻深度减小Cgs，不用新增其他光罩，兼容现有屏蔽栅沟槽功率半导体器件常规流程，从而达到提高开关频率，降低功耗，获得性能成本较佳的半导体体功率分立器件。不用改变器件的结构与尺寸，优化器件的动态参数如Qgs/Trr，减少屏蔽栅沟槽MOSFET的输出电容Coss ,降低功耗获得功率半导体器件性能的提升。
在一实施例中，请参阅图4，还提供了屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，包括步骤S210~ S270。
S210、获取上述的屏蔽栅沟槽半导体器件的沟槽结构的相关信息以及上述的屏蔽栅沟槽半导体器件的沟槽结构的制作方法的相关信息。
在本实施例中，获取屏蔽栅沟槽半导体器件的沟槽结构的相关信息实则包括了尺寸参数、单元结构形状、单元结构坐标等信息；屏蔽栅沟槽半导体器件的沟槽结构的制作方法的相关信息则包括了工艺流程和生产工艺参数。
S220、对所述沟槽结构分割为两个完全对称的结构，以得到待仿真结构。
在本实施例中，从图2可知，沟槽结构实则是一个沿着X轴相垂直的垂直面方向对称设置的结构，因此，为了提高仿真效率以及降低计算量，可将沟槽结构沿着X轴相垂直的垂直面方向进行分割，形成两个完全对称的结构，只选取其中一个结构作为待仿真结构，进行仿真即可。
S230、从预设代码库中选取与所述屏蔽栅沟槽半导体器件的沟槽结构的制作方法对应的仿真代码，并利用所述仿真代码以及所述待仿真结构的正面结构的区域参数对所述待仿真结构的正面结构进行结构仿真，以生成正面仿真模块。
在本实施例中，通过Sentaurus的工艺流程编辑模块（ligment)中按照屏蔽栅沟槽半导体器件的沟槽结构的制作方法设置对应的参数，并设置待仿真结构的正面结构的区域参数，生成仿真代码，通过将待仿真结构的仿真代码置于Sprocess中运行，从而实现结构仿真并生成正面仿真模块。只选取其中一个进行结构仿真，从而大大减轻进行结构仿真过程中所占用的系统资源，也即减轻系统运行压力，并极大地提高生成仿真模块的效率；其中，系统资源包括计算机终端或服务器的CPU占用、处理线程占用、内存占用、GPU占用、显存占用等。
在本实施例中，待仿真结构的正面结构的区域参数包括尺寸参数、单元结构形状。
S240、根据所述待仿真结构的背面结构进行平面结构仿真，得到背面仿真模块。
在本实施例中，对于所述待仿真结构的背面结构进行平面结构仿真。建立一个厚度与初步组合结构对应的一维模型，基于背面结构进行平面结构仿真，按照常规制作工艺进行背面工艺仿真，从而得到背面仿真模块。
S250、将所述正面仿真模块与所述背面仿真模块进行整合，得到待仿真沟槽结构。
在本实施例中，对正面仿真模块进行水平切分，取切分后的上层结构得到正面切分结构；同时对背面仿真模块进行水平切分，取切分后的下层结构得到背面切分结构；在垂直方向对正面切分结构及背面切分结构进行整合，从而形成整合仿真终端结构。对正面仿真模块进行水平切分的切分高度可以为初步组合结构厚度的一半，则对背面仿真模块进行水平切分的切分高度也可以为初步组合结构厚度的一半。由于背面仿真模块为一维模型，通过进行切分及整合操作，能够重点体现正面切分结构的具体细节，同时还能够通过背面切分结构节省系统资源，进一步降低对系统资源的消耗。
通过截取计算公式分别计算对正面仿真模块进行水平切分的切分高度H1，以及对背面仿真模块进行水平切分的切分高度H2。通过正面仿真模块的虚拟网格总点数自动调整对正面仿真模块及背面仿真模块进行水平切分的高度比值，从而使整合得到的待仿真沟槽结构能够更进一步体现降低终端运行压力。
其中，通过截取计算公式计算得到切分高度H2可采用公式（1）进行表示：
（1）；
其中，Dz为正面仿真模块所包含的虚拟网格总点数，D0为分割规则中的点数阈值，e为自然对数底数，H0为正面仿真模块的厚度，切分高度H1= H0-H2。
S260、采用历史经验法对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构。
在本实施例中，根据已存的历史数据查找出与所述待仿真沟槽结构对应的正面结构最接近一致的历史虚拟网格密度，并按所述历史虚拟网格密对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构。
历史数据包括了不同的沟槽结构以及对应的仿真模块的正面结构和虚拟网络密度，历史数据是通过以往的仿真过程提取对应的数据存储到数据库中形成的数据，在本实施例中，先利用历史数据对所述待仿真沟槽结构对应的正面结构的虚拟网格密度调整到与各仿真模块的结构最接近一致的历史虚拟网格密度，再利用专家经验法进行微调，比如对其中某一个区域进行微调，在本实施例中，可针对P型体区底部与栅极多晶硅底部、栅极多晶硅所在的区域进行虚拟网格密度采用专家的经验进行微调，以重点凸显整合仿真终端结构中重要仿真模块的目的。
S270、根据预置的运行规则对调整后的待仿真沟槽结构进行仿真运行，以得到所述待仿真沟槽结构的仿真电学性能参数。
在本实施例中，可根据待仿真沟槽结构获取运行规则中相匹配的电极类型及仿真运行代码；其中，运行规则中包含多组电极映射信息，每一组电极映射信息均包含一种或多种边界条件所对应的电极类型。具体的，根据待仿真沟槽结构的仿真模块的边界条件分别确定运行规则中与该边界条件相匹配的一组映射关系，并获取相匹配的映射关系中的电极类型确定为与该仿真模块相匹配的电极类型。例如，边界条件为栅极（gate）或源极（Source），对应一组映射关系中的电极类型为欧姆接触电极（voltage=0)；边界条件为漏极（Drain），对应一组映射关系中的电极类型为外接大电阻的电极（resistance=1e8~1e13)；边界条件为金属场板，对应一组映射关系中的电极类型为普通浮空电极（charge=0) ；边界条件为截止环金属场板，对应一组映射关系中的电极类型为短接电极（电极通常短接于硅表面）；边界条件为零电流边界条件（voltage=0,current=0)，对应一组映射关系中的电极类型为特殊浮空电极。
获取运行规则中与屏蔽栅沟槽半导体器件的沟槽结构中的基材参数对应的仿真运行代码，并执行该仿真运行代码对待仿真沟槽结构进行仿真运行，从而获取得到待仿真沟槽结构的仿真电学性能参数。其中，仿真电学性能参数包括击穿电压、导通电阻以及阈值电压等电学参数信息，测试人员通过仿真电学性能参数即可判断沟槽结构是否满足设计要求。由于仿真验证无需对沟槽结构进行实际生产，因此能够大幅节省对沟槽结构进行测试的成本，并提高测试效率。
在确定屏蔽栅沟槽半导体器件的沟槽结构的制作方法以及确定屏蔽栅沟槽半导体器件的沟槽结构之后，进行仿真，采用本实施例的仿真方法可以提高仿真结果的高可靠性，而且设计人可以通过该方法验证本实施例的屏蔽栅沟槽半导体器件的沟槽结构的制作方法可以达到对应的目的。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。例如，各个单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本发明实施例装置中的单元可以根据实际需要进行合并、划分和删减。另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。
该集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，终端，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，包括：
获取屏蔽栅沟槽半导体器件的沟槽结构的相关信息以及屏蔽栅沟槽半导体器件的沟槽结构的制作方法的相关信息；
对所述沟槽结构分割为两个完全对称的结构，以得到待仿真结构；
从预设代码库中选取与所述屏蔽栅沟槽半导体器件的沟槽结构的制作方法对应的仿真代码，并利用所述仿真代码以及所述待仿真结构的正面结构的区域参数对所述待仿真结构的正面结构进行结构仿真，以生成正面仿真模块；
根据所述待仿真结构的背面结构进行平面结构仿真，得到背面仿真模块；
将所述正面仿真模块与所述背面仿真模块进行整合，得到待仿真沟槽结构；
采用历史经验法对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构；
根据预置的运行规则对调整后的待仿真沟槽结构进行仿真运行，以得到所述待仿真沟槽结构的仿真电学性能参数；
其中，屏蔽栅沟槽半导体器件的沟槽结构的制作方法，包括：
在半导体衬底的正面制作外延层，在所述外延层中刻蚀形成沟槽，在所述沟槽中先沉积附着于沟槽内壁及底部的第一介质层，再在所述沟槽内填充满第一多晶硅；
对所述沟槽内的第一多晶硅进行回刻，使所述沟槽内保留的第一多晶硅顶面位于沟槽深度的中间位置；
对所述沟槽内壁上的所述第一介质层进行刻蚀，去除保留的第一多晶硅顶面以上的沟槽内壁上的所述第一介质层，且对沟槽内壁上的所述第一介质层进行过刻蚀，使得所述沟槽内壁上的第一介质层的顶面低于所保留的第一多晶硅的顶面；
在刻蚀后的所述沟槽内部再淀积第二介质层，所述第二介质层填充满所述沟槽的剩余空间；
再对所述沟槽内的所述第二介质层进行回刻，回刻深度与P-body体区底部相对高度差在0.1um以上；
在所述沟槽内部淀积一层第三介质层，所述第三介质层附着于沟槽内部剩余空间的侧壁上；
淀积第二多晶硅层；
对淀积的所述第二多晶硅层进行回刻，回刻深度为0.3 um -0.4um，第二多晶硅回刻呈现“U”字形或者“V”字形；
对所述沟槽内淀积层间介质，使所述层间介质填充满所述沟槽；
屏蔽栅沟槽半导体器件的沟槽结构包括半导体衬底，所述半导体衬底上设有外延层；所述外延层中设有沟槽，所述沟槽中设置有屏蔽栅结构以及栅极结构，所述屏蔽栅结构位于所述栅极结构的下方；
所述屏蔽栅结构包括位于所述沟槽内的第一介质层及第一多晶硅，其中，所述第一介质层置于所述第一多晶硅与所述沟槽的内壁之间，所述第一介质层呈U字形设置，所述第一介质层包裹所述第一多晶硅；
所述栅极结构包括U型第二多晶硅以及栅氧化层，所述U型第二多晶硅分别位于沟槽中的靠近沟槽内壁的两侧；所述U型第二多晶硅与沟槽的内壁之间设置有所述栅氧化层；
所述沟槽内还设有层间介质，所述层间介质将所述沟槽填满，且所述层间介质位于所述U型第二多晶硅之间的沟槽中。
2. 根据权利要求1所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，所述第一多晶硅的回刻深度为1.1 um ~1.8um。
3. 根据权利要求2所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，所述对所述沟槽内壁上的所述第一介质层进行刻蚀，去除保留的第一多晶硅顶面以上的沟槽内壁上的所述第一介质层，且对沟槽内壁上的所述第一介质层进行过刻蚀，使得所述沟槽内壁上的第一介质层的顶面低于所保留的第一多晶硅的顶面的步骤中，所述沟槽内壁上的第一介质层的顶面低于所保留的第一多晶硅的顶面0.05 um至0.1um。
4.根据权利要求3所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，所述对所述沟槽内淀积层间介质，使所述层间介质填充满所述沟槽，包括：
所述层间介质沉积在所述沟槽中，所述第二多晶硅位于所述层间介质两侧，形成栅极结构。
5.根据权利要求1所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，所述层间介质的横向宽度大于所述第一多晶硅的横向宽度。
6. 根据权利要求1所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，所述第一介质层的顶面低于所述第一多晶硅的顶面0.05 um至0.1um。
7.根据权利要求1所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，所述外延层内设有P-body体区，所述第二介质层的顶面与P-body体区底部相对高度差在0.1um以上；所述屏蔽栅结构与所述栅极结构之间连接有第二介质层。
8.根据权利要求1所述的屏蔽栅沟槽半导体器件的沟槽结构的仿真方法，其特征在于，采用历史经验法对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构，包括：
根据已存的历史数据查找出与所述待仿真沟槽结构对应的正面结构最接近一致的历史虚拟网格密度，并按所述历史虚拟网格密对所述待仿真沟槽结构对应的正面仿真模块的虚拟网格密度进行优化调整，得到调整后的待仿真沟槽结构。
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