CN116913780A - 一种屏蔽栅沟槽型mos器件结构及其制备方法 - Google Patents
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Abstract
本发明提供一种屏蔽栅沟槽型MOS器件结构及其制备方法，MOS器件包括：外延层、沟槽栅结构、体区、源区、层间介质层及源极金属层，其中沟槽栅结构包括屏蔽栅极层、栅介质层和至少一个多晶硅栅极以及金属硅化物层，至少一个多晶硅栅极位于屏蔽栅极层的上方，金属硅化物层覆盖多晶硅栅极的上表面；层间介质层位于源区上且其中设置有显露体区的接触孔；源极金属层填充接触孔，本发明通过对沟槽栅结构改进，于多晶硅栅极层上设置金属硅化物层，并调控金属硅化物层的厚度，保证了优良的接触界面特性，降低了器件的栅极电阻，提升器件的开关速度和截止频率，还能减小器件的静态损耗，其制备工艺简单，可与常规的MOS工艺相兼容，降低生产成本，提高生产效率。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽型MOS器件结构及其制备方法。
背景技术
屏蔽栅沟槽场效应晶体管(Shielding Gate Trench MOSFET，SGT MOS)作为一种先进的功率MOSFET器件，通过引入屏蔽栅电极降低器件栅漏交叠面积，进而降低了栅漏电容，达到提高开关速度，降低器件动态损耗的目的，最终提高了系统使用效率。如图1所示，为一种常见的屏蔽栅沟槽型MOS器件的剖面结构示意图，其包括衬底101、第一导电类型外延层102、沟槽栅结构103、介电层1032、屏蔽栅层1033、层间氧化层1034、栅介质层1035、多晶硅栅极层1036，其中沟槽栅结构的上层为多晶硅栅极层，下层为多晶硅屏蔽栅层，屏蔽栅极层与源极短接。
由于常见的N型屏蔽栅沟槽型MOS器件从上到下分别是N+型的源区，P-型的体区，N-型外延层，屏蔽栅沟槽型MOS器件结构从关断到导通的过程实际上是外部驱动电路通过栅极电阻Rg对器件寄生电容中的栅源电容Cgs和栅漏电容Cgd的充电过程，因此，栅极电阻Rg的参数太大时会降低屏蔽栅沟槽型MOS器件的开关速度。
鉴于此，有必要设计一种新的屏蔽栅沟槽型MOS器件结构及其制备方法用以解决栅极电阻过大从而影响屏蔽栅沟槽型MOS器件的开关速度的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅沟槽型MOS器件结构及其制备方法，用于解决现有技术中由于屏蔽栅沟槽MOS器件结构中的栅极电阻过大而影响器件的开关速度的问题。
为实现上述目的及其他相关目的，本发明提供一种屏蔽栅沟槽型MOS器件结构的制备方法，包括以下步骤：
提供一具有第一导电类型的衬底，所述衬底的正面形成有第一导电类型外延层；
于所述外延层中形成至少一嵌于所述外延层中的沟槽栅结构，所述沟槽栅结构包括屏蔽栅极层、栅介质层和至少一个多晶硅栅极以及金属硅化物层，其中，所述多晶硅栅极与所述屏蔽栅极层之间通过层间氧化层隔离，所述至少一个多晶硅栅极位于所述屏蔽栅极层的上方，所述金属硅化物层覆盖所述多晶硅栅极的上表面并与所述栅介质层齐平；
于所述外延层的上表面进行第二导电类型的离子注入，形成体区，并对所述体区的上表面进行第一导电类型的离子注入，形成源区；
于所述源区的顶部以及所述金属硅化物层的顶部形成层间介质层，并对所述层间介质层、所述源区和所述体区进行刻蚀，形成多个贯穿所述层间介质层和所述源区且显露所述体区的接触孔；
于所述层间介质层上沉积金属形成源极金属层，且所述源极金属层填充所述接触孔。
可选地，形成所述源极金属层之后，还包括形成缓冲层、漏极和栅极的步骤，其中，所述缓冲层位于所述衬底的背面，所述漏极与所述缓冲层电连接，所述栅极与所述多晶硅栅极电连接。
可选地，所述多晶硅栅极的数量为两个，且所述多晶硅栅极关于所述屏蔽栅极层对称分布并与所述屏蔽栅极层部分重叠。
可选地，所述多晶硅栅极的数量为一个，且所述多晶硅栅极位于所述屏蔽栅极层的正上方。
可选地，所述多晶硅栅极层的厚度小于所述屏蔽栅极层的厚度且所述金属硅化物层的厚度小于所述多晶硅栅极层的厚度。
可选地，所述金属硅化物层的厚度为且所述金属硅化物层的顶部与所述源区的顶部齐平。
可选地，所述衬底及所述外延层的掺杂浓度依次降低，其中，所述衬底为重掺杂，所述外延层为轻掺杂。
本发明还提出一种屏蔽栅沟槽型MOS器件结构，包括：
第一导电类型的衬底以及设置于所述衬底正面的具有第一导电类型的外延层；
至少一沟槽栅结构，嵌于所述外延层中，所述沟槽栅结构包括屏蔽栅极层、栅介质层和至少一个多晶硅栅极以及金属硅化物层，其中，所述多晶硅栅极与所述屏蔽栅极层之间通过层间氧化层隔离，所述至少一个多晶硅栅极位于所述屏蔽栅极层的上方，所述金属硅化物层覆盖所述多晶硅栅极的上表面并与所述栅介质层齐平；
第二导电类型体区，位于所述外延层的上方并与所述沟槽栅结构的侧壁邻接，且所述体区的底面高于所述多晶硅栅极的底面；
第一导电类型源区，位于所述体区的上方，且所述源区的底面低于所述多晶硅栅极的上表面；
层间介质层，位于所述源区的上表面且覆盖所述金属硅化物层和所述栅介质层，所述层间介质层中设置有多个贯穿所述层间介质层和所述源区且底部显露所述体区的接触孔；
源极金属层，所述源极金属层设置于所述层间介质层上并填充所述接触孔。
可选地，所述MOS器件结构还包括有第二导电类型接触区、缓冲层、漏极及栅极，其中，所述第二导电类型接触区位于所述接触孔的底部；所述缓冲层位于所述衬底的背面；所述漏极与所述缓冲层电连接；所述栅极与所述多晶硅栅极电连接。
可选地，所述多晶硅栅极的数量为两个，且所述多晶硅栅极关于所述屏蔽栅极层对称分布并与所述屏蔽栅极层部分重叠。
可选地，所述多晶硅栅极的数量为一个，且所述多晶硅栅极位于所述屏蔽栅极层的正上方。
可选地，所述多晶硅栅极层的厚度小于所述屏蔽栅极层的厚度且所述金属硅化物层的厚度小于所述多晶硅栅极层的厚度。
可选地，所述金属硅化物层的厚度为，且所述金属硅化物的顶面与所述源区的顶部齐平。
如上所述，本发明的屏蔽栅沟槽型MOS器件结构及其制备方法，具有以下有益效果：通过在多晶硅栅极上设置金属硅化物层，并调控金属硅化物层的厚度，既保证了优良的接触界面特性，又降低了器件的栅极电阻，提升器件的开关速度和截止频率，还能减小器件的静态损耗，其制备工艺相对简单，可与常规的MOS器件制备工艺相兼容，降低了生产成本，提高了生产效率，具有高度产业价值。
附图说明
图1显示为现有技术中屏蔽栅沟槽型MOS器件结构的剖面结构示意图。
图2显示为本发明实施例中屏蔽栅沟槽型MOS器件结构的制备工艺流程图。。
图3显示为本发明MOS器件结构中衬底以及外延层的剖面结构示意图。
图4显示为本发明MOS器件结构中形成深沟槽后的剖面结构示意图。
图5显示为本发明MOS器件结构中形成第一介电层和屏蔽栅极层后的剖面结构示意图。
图6显示为本发明MOS器件结构中形成栅介质层后的剖面结构示意图。
图7显示为本发明MOS器件结构中形成一种多晶硅栅极后的剖面结构示意图。
图8显示为本发明MOS器件结构中形成另一种多晶硅栅极后的剖面结构示意图。
图9显示为本发明MOS器件结构中形成金属硅化物层后的剖面结构示意图。
图10显示为本发明MOS器件结构中形成体区和源区后的剖面结构示意图。
图11显示为本发明MOS器件结构中形成层间介质层后的剖面结构示意图。
图12显示为本发明MOS器件结构中形成源极金属层后的剖面结构示意图。
图13显示为本发明实施例中的屏蔽栅沟槽型MOS器件结构的剖面结构示意图
图14显示为本发明实施例中的另一种MOS器件结构的剖面结构示意图。
元件标号说明
101、衬底；102、外延层；103、沟槽栅结构；1031、深沟槽；1032、介电层；1033、屏蔽栅层；1034、层间氧化层；1035、栅介质层；1036、多晶硅栅极层；201、衬底；202、外延层；203、沟槽栅结构；2031、深沟槽；2032、第一介电层；2033、屏蔽栅极层；2035、层间氧化层；2036、栅介质层；2037、多晶硅栅极；2038、金属硅化物层；204、体区；205、源区；206、层间介质层；2061、接触孔；2062、接触区；207、源极金属层；S1～S5、步骤。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
请参阅图2至图14。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“第一”、“第二”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
实施例一
本实施例提供一种屏蔽栅沟槽型MOS器件结构的制备方法，如图2所示，其显示为该制备方法的制备工艺流程图，包括以下步骤：
S1：提供一具有第一导电类型的衬底201，所述衬底201的正面形成有第一导电类型外延层202；
S2：于所述外延层202中形成至少一嵌于所述外延层202中的沟槽栅结构203，所述沟槽栅结构203包括屏蔽栅极层2033、栅介质层2036和至少一个多晶硅栅极2037以及金属硅化物层2038，其中，所述多晶硅栅极2037与所述屏蔽栅极层2033之间通过层间氧化层2035隔离，所述至少一个多晶硅栅极2037位于所述屏蔽栅极层2033的上方，所述金属硅化物层2038覆盖所述多晶硅栅极2037的上表面并与所述栅介质层2036齐平；
S3：于所述外延层202的上表面进行第二导电类型的离子注入，形成体区204，并对所述体区204的上表面进行第一导电类型的离子注入，形成源区205；
S4：于所述源区205的顶部以及所述金属硅化物层2038的顶部形成层间介质层206，并对所述层间介质层206、所述源区205和所述体区204进行刻蚀，形成多个贯穿所述层间介质层206和所述源区205且显露所述体区204的接触孔2061；
S5：于所述层间介质层206上沉积金属形成源极金属层207，且所述源极金属层207填充所述接触孔2061。
以下结合附图对有关所述屏蔽栅沟槽型MOS器件结构的制备方法做进一步的介绍，具体如下：
在步骤S1中，请参阅图2和图3，提供一具有第一导电类型的衬底201，所述衬底201的正面形成有第一导电类型外延层202。
具体的，所述第一导电类型包括N型或P型中的一种，所述第二导电类型包括N型或P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
具体的，如图3所示，为所述衬底201的一种剖面结构示意图，所述衬底201为第一导电类型，且所述衬底201正面的形成有第一导电类型的外延层202。
优选地，衬底201及外延层202的掺杂浓度依次降低，其中，衬底201为重掺杂，外延层202为轻掺杂。
在步骤S2中，请参阅图2、图4至图9，于所述外延层202中形成至少一嵌于所述外延层202中的沟槽栅结构203，所述沟槽栅结构203包括屏蔽栅极层2033、栅介质层2036和至少一个多晶硅栅极2037以及金属硅化物层2038，其中，所述多晶硅栅极2037与所述屏蔽栅极层2033之间通过层间氧化层2035隔离，所述至少一个多晶硅栅极2037位于所述屏蔽栅极层2033的上方，所述金属硅化物层2038覆盖所述多晶硅栅极2037的上表面并与所述栅介质层2036齐平。
具体的，如图4所示，先对外延层202进行刻蚀工艺，以形成若干个相互平行的深沟槽2031，包括以下步骤：先于外延层202的上表面形成图案化的第一遮蔽层(图中未示出)；然后，基于图案化的所述第一遮蔽层进行刻蚀工艺形成若干个相互平行的深沟槽2031，其中，形成深沟槽2031的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，形成第一遮蔽层及图案化第一遮蔽层为本领域技术人员所熟知的常规技术手段，此处不再赘述。
然后，于所述深沟槽2031内形成第一介电层2032和屏蔽栅极层2033，其中，所述第一介电层2032覆盖所述深沟槽2031的两侧壁和底壁以及外延层202的上表面，如图5所示，为形成第一介电层2032和屏蔽栅极层2033后的剖面结构示意图，形成第一介电层2032和屏蔽栅极层2033的方法包括化学气相沉积、物理气相沉积或者其他适合的方法，形成屏蔽栅极层2033包括以下步骤：将多晶硅填充满深沟槽2031并覆盖第一介电层2032，以得到具有一定厚度的屏蔽栅极层2033，在形成屏蔽栅极层2033之后，还要对屏蔽栅极层2033进行刻蚀形成第一开口，或者对屏蔽栅极层2033两侧的第一介电层2032进行局部刻蚀形成两个第二开口，以使所屏蔽栅极层2033的上表面低于外延层202的上表面。
具体的，对屏蔽栅极层2033进行刻蚀形成第一开口的方法包括干法刻蚀、湿法刻蚀、化学机械研磨或者其他适合的方法，对屏蔽栅极层2033两侧的第一介电层2032进行局部刻蚀形成两个第二开口的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，当对屏蔽栅极层2033进行刻蚀形成第一开口时，还要去除外延层202上及第一开口内的第一介电层2032，在所述外延层202上及第一开口的两侧壁形成栅介质层2036以及在所述第一开口的底部形成层间氧化层2035。
具体的，在去除多余的第一介电层2032后，在外延层202的上表面及第一开口的两侧壁重新形成栅介质层2036并在第一开口的底壁形成层间氧化层2035。如图6所示，为在第一开口形成栅介质层2036和层间氧化层2035后的剖面结构示意图，形成栅介质层2036的方法包括热氧化法、化学气相沉积、物理气相沉积或者其他适合的方法，形成层间氧化层2035的方法包括热氧化法、HDP工艺或者其他适合的方法，此外，形成的层间氧化层2035覆盖屏蔽栅极层2033，形成的栅介质层2036覆盖层间氧化层2035、第一开口的两侧壁上。具体的，当对第一介电层2032进行局部刻蚀形成第二开口时，此时，无需去除屏蔽栅极层2033两侧的第一介电层2032，对屏蔽栅极层2033两侧的第一介电层2032进行局部刻蚀形成两个第二开口，然后在两个第二开口内沉积多晶硅形成多晶硅栅极2037，使得多晶硅栅极2037与屏蔽栅极层2033部分重叠，在屏蔽栅极层2033上方的第一开口内形成层间氧化层2035，使得多晶硅栅极2037与屏蔽栅极层2033之间通过层间氧化层2035隔离。
优选地，栅介质层2036的厚度可以小于第一介电层2032的厚度。在满足所述MOS器件结构的性能的情况下，栅介质层2036的厚度可根据实际情况进行选择，在此不作限制。
其次，在第一开口或者第二开口内沉积形成多晶硅栅极2037，其中，多晶硅栅极2037填满第一开口或者第二开口并与屏蔽栅极层2033通过层间氧化层2035实现隔离。
具体的，如图7所示，为形成的一种多晶硅栅极2037后的剖面结构示意图，形成多晶硅栅极2037包括以下步骤：形成填充第一开口并覆盖栅介质层2036表面的多晶硅栅极2037；形成多晶硅栅极2037的方法包括化学气相沉积、物理气相沉积或者其他适合的方法，以得到具有一定厚度的多晶硅栅极2037，且多晶硅栅极2037位于屏蔽栅极层2033的正上方且与屏蔽栅极层2033通过层间氧化层2035实现隔离。
在一些实施例中，如图8所示，为形成的另一种多晶硅栅极2037后的剖面结构示意图，形成多晶硅栅极2037包括以下步骤：形成填充两个第二开口的多晶硅栅极2037并在第一开口内形成层间氧化层2035；形成多晶硅栅极2037的方法包括化学气相沉积、物理气相沉积或者其他适合的方法，以得到具有一定厚度的多晶硅栅极2037，且两个多晶硅栅极2037与屏蔽栅极层2033通过层间氧化层2035实现隔离，两个多晶硅栅极2037与屏蔽栅极层2033部分重叠并关于屏蔽栅极层2033对称分布。为使得本发明描述的内容易于理解，在本实施例中以多晶硅栅极2037位于屏蔽栅极层2033的正上方为例进行描述。
优选地，多晶硅栅极2037的厚度小于屏蔽栅极层2033的厚度。在满足所述MOS器件结构性能的前提下，多晶硅栅极2037的厚度可根据实际情况进行选择，在此不作限制。
具体的，对多晶硅栅极2037进行刻蚀，以使第一开口内的多晶硅栅极2037的上表面低于外延层202的上表面。
具体的，在第一开口内形成多晶硅栅极2037之后，还要对其进行刻蚀，以去除第一开口中预设一定厚度的多晶硅栅极2037，使得多晶硅栅极2037的上表面低于外延层202的上表面，去除多晶硅栅极2037的方法包括干法刻蚀、湿法刻蚀、化学机械研磨或者其他适合的方法。
请参阅图9，于第一开口内的多晶硅栅极2037的上表面形成金属硅化物层2038，金属硅化物层2038覆盖多晶硅栅极2037层并与栅介质层2036齐平设置。
具体的，如图9所示，于多晶硅栅极2037的上表面进行金属硅化物工艺形成金属硅化物层2038，金属硅化物层2038位于第一开口内并与栅介质层2036齐平设置。
优选地，金属硅化物层2038的厚度小于多晶硅栅极2037的厚度，金属硅化物层2038的厚度为，例如，可以为/>或/>。金属硅化物层2038的厚度可根据实际情况进行选择，在此不作限制。
在步骤S3中，请参阅图2和图10，于所述外延层202的上表面进行第二导电类型的离子注入，形成体区204，并对所述体区204的上表面进行第一导电类型的离子注入，形成源区205。
具体的，形成体区204的方法包括离子注入或者其他适合的方法。形成第一导电类型的源区205位于体区204的上方，源区205的底面低于多晶硅栅极2037的上表面且金属硅化物层2038的顶部与源区205的顶部齐平。如图10所示，其为形成源区205和体区204后的剖面结构示意图，形成源区205的方法包括离子注入或者其他适合的方法。
在步骤S4中，请参阅图2和图11，于所述源区205的顶部以及所述金属硅化物层2038的顶部形成层间介质层206，并对所述层间介质层206、所述源区205和所述体区204进行刻蚀，形成多个贯穿所述层间介质层206和所述源区205且显露所述体区204的接触孔2061。
具体的，于所述源区205的顶部以及所述金属硅化物层2038的顶部形成层间介质层206，所述层间介质层206中设置有多个贯穿所述层间介质层206和所述源区205且显露所述体区204的接触孔2061。
具体的，形成层间介质层206的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，形成接触孔2061包括以下步骤：于层间介质层206的上表面形成图案化的第二遮蔽层(图中未示出)；基于图案化的第二遮蔽层形成接触孔2061。
具体的，形成第二遮蔽层及图案化第二遮蔽层为本领域技术人员所熟知的常规技术手段，此处不再赘述。
具体的，形成接触孔2061的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，形成接触孔2061之后，形成源极金属层207之前，还包括在接触孔2061的底部形成第二导电类型的接触区2062的步骤。
具体的，形成接触区2062的方法包括离子注入或者其他适合的方法。
在步骤S5中，请参阅图2和图12，于所述层间介质层206上沉积金属形成源极金属层207，且所述源极金属层207填充所述接触孔2061。
具体的，如图13所示，为所述屏蔽栅沟槽型MOS器件结构的剖面结构示意图，在层间介质层206上沉积金属形成源极金属层207，且源极金属层207填充接触孔2061，形成源极金属层207的方法包括化学气相沉积法、物理气相沉积法或者其他适合的方法。
具体的，所述MOS器件中还形成有缓冲层(图中未示出)、漏极(图中未示出)及栅极(图中未示出)，其中，所述缓冲层位于所述衬底201的背面；所述漏极与所述缓冲层电连接；所述栅极与所述多晶硅栅极2037层电连接。
本实施例的屏蔽栅沟槽型MOS器件结构的制备方法中，通过在多晶硅栅极2037上设置金属硅化物层2038，并调控金属硅化物层2038的厚度，既保证了优良的接触界面特性，又降低了器件的栅极电阻，提升器件的开关速度和截止频率，还能减小器件的静态损耗，且其制备工艺相对简单，可与常规的MOS器件制备工艺相兼容，降低了生产成本，提高了生产效率，具有高度产业价值。
实施例二
本实施例提供一种屏蔽栅沟槽型MOS器件结构，如图13所示，为屏蔽栅沟槽型MOS器件结构的剖面结构示意图，所述屏蔽栅沟槽型MOS器件结构包括：第一导电类型的衬底201以及设置于所述衬底201正面的具有第一导电类型的外延层202；至少一沟槽栅结构203，嵌于所述外延层202中，所述沟槽栅结构203包括屏蔽栅极层2033、栅介质层2036和至少一个多晶硅栅极2037以及金属硅化物层2038，其中，所述多晶硅栅极2037与所述屏蔽栅极层2033之间通过层间氧化层2035隔离，所述至少一个多晶硅栅极2037位于所述屏蔽栅极层2033的上方，所述金属硅化物层2038覆盖所述多晶硅栅极2037的上表面并与所述栅介质层2036齐平；第二导电类型体区204，位于所述外延层202的上方并与所述沟槽栅结构203的侧壁邻接，且所述体区204的底面高于所述多晶硅栅极2037的底面；第一导电类型源区205，位于所述体区204的上方，且所述源区205的底面低于所述多晶硅栅极2037的上表面；层间介质层206，位于所述源区205的上表面且覆盖所述金属硅化物层2038和所述栅介质层2036，所述层间介质层206中设置有多个贯穿所述层间介质层206和所述源区205且底部显露所述体区204的接触孔2061；源极金属层207，所述源极金属层207设置于所述层间介质层206上并填充所述接触孔2061。
具体的，所述第一导电类型包括N型或P型中的一种，所述第二导电类型包括N型或P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
具体的，在本实施例中，所述衬底201为第一导电类型衬底201，衬底201正面形成有第一导电类型的外延层202。
具体的，所述衬底201的材质包括硅、锗硅、碳化硅、氮化镓或其它合适的半导体材料。
在本实施例中，在保证所述MOS器件结构的性能的情况下，所述衬底201的形状、厚度及尺寸可根据实际情况进行选择，在此不作限制；所述外延层202的厚度及尺寸可根据实际情况进行选择，在此不作限制。
具体的，在保证所述MOS器件结构的性能的情况下，所述衬底201的掺杂浓度可根据实际情况进行选择，在此不作限制；所述外延层202的掺杂浓度可根据实际情况进行选择，在此不作限制，但衬底201的掺杂浓度大于外延层202的掺杂浓度。
具体的，在本实施例中，所述MOS器件结构中设置有两个沟槽栅结构203。当然，在保证所述MOS器件结构的性能的情况下，沟槽栅结构203的实际数量可根据实际情况进行选择，在此不作限制。
具体的，深沟槽2031自外延层202的顶面开口并向下延伸。
具体的，在满足所述MOS器件结构的性能的情况下，深沟槽2031的形状、开口尺寸、深度及数量可根据实际情况进行选择，在此不作限制。这里的深度指的是深沟槽2031的开口到深沟槽2031的底面之间的垂直距离。
作为示例，沟槽栅结构203包括屏蔽栅极层2033和第一介电层2032，具体的，第一介电层2032的材质包括氧化硅、氮化硅或者其他适合的介电材料。
具体的，在满足所述MOS器件结构的性能的情况下，第一介电层2032的厚度可根据实际情况进行选择，在此不作限制。这里的厚度指的是第一介电层2032与深沟槽2031内壁相接触的表面到第一介电层2032与屏蔽栅极层2033相接触的表面之间的垂直距离。
具体的，屏蔽栅极层2033的材质包括多晶硅或者其他适合的半导体材料。
具体的，在满足所述MOS器件结构的性能的情况下，屏蔽栅极层2033的高度、尺寸及形状可根据实际情况进行选择，在此不作限制。
具体的，层间氧化层2035的材质包括氧化硅或者其他适合的介电材料。
具体的，在满足所述MOS器件结构的性能的情况下，层间氧化层2035的厚度可根据实际情况进行选择，在此不作限制。
作为示例，所述多晶硅栅极2037的数量为一个，且所述多晶硅栅极2037位于所述屏蔽栅极层2033的正上方。
具体的，多晶硅栅极2037位于屏蔽栅极层2033的正上方并通过层间氧化层2035隔离，且多晶硅栅极2037与衬底201之间设有栅介质层2036，栅介质层2036的材质包括氧化硅或者其他适合的介电材料。
具体的，在满足所述MOS器件结构的性能的情况下，栅介质层2036的厚度可根据实际情况进行选择，在此不作限制。
具体的，多晶硅栅极2037的材质包括多晶硅或者其他适合的导电材料。
具体的，在满足所述MOS器件结构的性能的情况下，多晶硅栅极2037的高度及形状可根据实际情况进行选择，在此不作限制。这里的高度指的是多晶硅栅极2037的上表面到多晶硅栅极2037的下表面的垂直距离，但多晶硅栅极2037的厚度小于屏蔽栅极层2033的厚度。
具体的，金属硅化物层2038的材质包括硅化钴或者其他适合的导电材料。
具体的，在满足所述MOS器件结构的性能的情况下，金属硅化物层2038的高度及形状可根据实际情况进行选择，在此不作限制。
在本实施例中，所述金属硅化物层2038的厚度为例如，可以为 且金属硅化物层2038的顶面与源区205的顶部齐平。由于金属硅化物层2038的电阻要小于多晶硅栅极2037层的电阻，从而能够降低栅极电阻，进而降低器件的导通电阻，提升了器件的开关速度，还能减小器件的静态损耗。
具体的，体区204的底面高于多晶硅栅极2037层的下表面且不高于多晶硅栅极2037层的上表面，源区205的底面低于多晶硅栅极2037层的上表面。
具体的，在保证所述MOS器件结构的性能且源区205的底面低于多晶硅栅极2037层的上表面的情况下，源区205的厚度可以根据实际情况进行选择，这里不作限制。这里的厚度是指源区205的底面到源区205的顶面之间的距离。
具体的，所述层间介质层206覆盖覆盖金属硅化物层2038和栅介质层2036以及源区205。
具体的，所述层间介质层206的材质包括氧化硅、氮化硅或者其他适合的介电材料。在满足所述MOS器件结构性能的情况下，层间介质层206的厚度可以根据实际情况进行选择，这里不作限制。这里的厚度指的是层间介质层206上表面到层间介质层206下表面的垂直距离。
具体的，在保证所述MOS器件结构性能及接触孔2061的底部显露出体区204的情况下，接触孔2061的数量、开口尺寸及深度可以根据实际情况进行选择，这里不作限制。这里的深度指的是接触孔2061的开口处到接触孔2061的底部之间的距离。
作为示例，所述MOS器件结构还设有第二导电类型接触区2062、缓冲层、漏极及栅极，其中，所述第二导电类型接触区2062位于所述接触孔2061的底部；所述缓冲层位于所述衬底201的背面；所述漏极与所述缓冲层电连接；所述栅极与所述多晶硅栅极2037层电连接。
具体的，所述源极金属层207的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。
具体的，所述源金属层极填充所述接触孔2061并与所述接触孔2061形成欧姆接触。
具体的，在满足所述MOS器件结构的性能及源极金属层207与第二导电类型接触区2062形成欧姆接触的情况下，第二导电类型接触区2062的掺杂浓度及尺寸可根据实际情况进行选择，在此不作限制。
具体的，所述缓冲层与所述漏极形成欧姆接触。
具体的，在保证所述MOS器件结构的性能的情况下，缓冲层的掺杂浓度及尺寸可根据实际情况进行选择，在此不作限制。
具体的，漏极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。
具体的，栅极的材质包括钛、氮化钛、银、金、铜、铝、钨或者其他适合的导电材料。
本实施例的屏蔽栅沟槽型MOS器件结构，通过在多晶硅栅极2037层上设置金属硅化物层2038，并调控金属硅化物层2038的厚度，既保证了优良的接触界面特性，又降低了器件的栅极电阻，提升器件的开关速度和截止频率，还能减小器件的静态损耗，实现了降低器件的导通电阻，从而提升了器件的开关性能，具有高度产业价值。
实施例三
本实施例提供一种屏蔽栅沟槽型MOS器件结构，如图14所示，为本实施例中的屏蔽栅沟槽型MOS器件结构的剖面结构示意图，本实施例与实施例二的不同之处在于，所述多晶硅栅极2037的数量为两个，且所述多晶硅栅极2037关于所述屏蔽栅极层2033对称分布并与所述屏蔽栅极层2033部分重叠。
具体的，如图14所示，在屏蔽栅极层2033的两侧设有对称分布的第二开口，在第二开口内形成多晶硅栅极2037，此时，多晶硅栅极2037与屏蔽栅极层2033部分重叠，在多晶硅栅极2037的上方形成金属硅化物层2038，通过调控金属硅化物层2038的厚度，降低器件的栅极电阻，提升器件的开关速度和截止频率。
综上所述，本发明的屏蔽栅沟槽型MOS器件结构及其制备方法，通过在多晶硅栅极层上设置金属硅化物层，并调控金属硅化物层的厚度，从而降低了器件的栅极电阻，既保证了优良的接触界面特性，又降低了器件的栅极电阻，提升器件的开关速度和截止频率，还能减小器件的静态损耗，实现了降低器件的导通电阻，从而提升了器件的开关性能，且其制备工艺相对简单，可与常规的MOS器件制备工艺相兼容，降低了生产成本，提高了生产效率，具有高度产业价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于，包括以下步骤：
提供一具有第一导电类型的衬底，所述衬底的正面形成有第一导电类型外延层；
于所述外延层中形成至少一嵌于所述外延层中的沟槽栅结构，所述沟槽栅结构包括屏蔽栅极层、栅介质层和至少一个多晶硅栅极以及金属硅化物层，其中，所述多晶硅栅极与所述屏蔽栅极层之间通过层间氧化层隔离，所述至少一个多晶硅栅极位于所述屏蔽栅极层的上方，所述金属硅化物层覆盖所述多晶硅栅极的上表面并与所述栅介质层齐平；
于所述外延层的上表面进行第二导电类型的离子注入，形成体区，并对所述体区的上表面进行第一导电类型的离子注入，形成源区；
于所述源区的顶部以及所述金属硅化物层的顶部形成层间介质层，并对所述层间介质层、所述源区和所述体区进行刻蚀，形成多个贯穿所述层间介质层和所述源区且显露所述体区的接触孔；
于所述层间介质层上沉积金属形成源极金属层，且所述源极金属层填充所述接触孔。
2.根据权利要求1所述的屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于：形成所述源极金属层之后，还包括形成缓冲层、漏极和栅极的步骤，其中，所述缓冲层位于所述衬底的背面，所述漏极与所述缓冲层电连接，所述栅极与所述多晶硅栅极电连接。
3.根据权利要求2所述的屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于：所述多晶硅栅极的数量为两个，且所述多晶硅栅极关于所述屏蔽栅极层对称分布并与所述屏蔽栅极层部分重叠。
4.根据权利要求2所述的屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于：所述多晶硅栅极的数量为一个，且所述多晶硅栅极位于所述屏蔽栅极层的正上方。
5.根据权利要求3～4任意一项所述的屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于：所述多晶硅栅极层的厚度小于所述屏蔽栅极层的厚度且所述金属硅化物层的厚度小于所述多晶硅栅极层的厚度。
6.根据权利要求5所述的屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于：所述金属硅化物层的厚度为且所述金属硅化物层的顶部与所述源区的顶部齐平。
7.根据权利要求6所述的屏蔽栅沟槽型MOS器件结构的制备方法，其特征在于：所述衬底及所述外延层的掺杂浓度依次降低，其中，所述衬底为重掺杂，所述外延层为轻掺杂。
8.一种屏蔽栅沟槽型MOS器件结构，其特征在于,包括:
第一导电类型的衬底以及设置于所述衬底正面的具有第一导电类型的外延层；
至少一沟槽栅结构，嵌于所述外延层中，所述沟槽栅结构包括屏蔽栅极层、栅介质层和至少一个多晶硅栅极以及金属硅化物层，其中，所述多晶硅栅极与所述屏蔽栅极层之间通过层间氧化层隔离，所述至少一个多晶硅栅极位于所述屏蔽栅极层的上方，所述金属硅化物层覆盖所述多晶硅栅极的上表面并与所述栅介质层齐平；
第二导电类型体区，位于所述外延层的上方并与所述沟槽栅结构的侧壁邻接，且所述体区的底面高于所述多晶硅栅极的底面；
第一导电类型源区，位于所述体区的上方，且所述源区的底面低于所述多晶硅栅极的上表面；
层间介质层，位于所述源区的上表面且覆盖所述金属硅化物层和所述栅介质层，所述层间介质层中设置有多个贯穿所述层间介质层和所述源区且底部显露所述体区的接触孔；
源极金属层，所述源极金属层设置于所述层间介质层上并填充所述接触孔。
9.根据权利要求8所述的屏蔽栅沟槽型MOS器件结构，其特征在于：所述MOS器件结构还包括有第二导电类型接触区、缓冲层、漏极及栅极，其中，所述第二导电类型接触区位于所述接触孔的底部；所述缓冲层位于所述衬底的背面；所述漏极与所述缓冲层电连接；所述栅极与所述多晶硅栅极电连接。
10.根据权利要求9述的屏蔽栅沟槽型MOS器件结构，其特征在于：所述多晶硅栅极的数量为两个，且所述多晶硅栅极关于所述屏蔽栅极层对称分布并与所述屏蔽栅极层部分重叠。
11.根据权利要求9述的屏蔽栅沟槽型MOS器件结构，其特征在于：所述多晶硅栅极的数量为一个，且所述多晶硅栅极位于所述屏蔽栅极层的正上方，所述多晶硅栅极层的厚度小于所述屏蔽栅极层的厚度。
12.根据权利要求10～11任意一项的屏蔽栅沟槽型MOS器件结构，其特征在于：所述多晶硅栅极层的厚度小于所述屏蔽栅极层的厚度且所述金属硅化物层的厚度小于所述多晶硅栅极层的厚度。
13.根据权利要求12所述的屏蔽栅沟槽型MOS器件结构，其特征在于：所述金属硅化物层的厚度为且所述金属硅化物的顶面与所述源区的顶部齐平。
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