CN112582477A - 一种低损耗和漏电的沟槽mos功率器件和制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 6
- 239000010410 layer Substances 0.000 claims abstract description 162
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 238000002347 injection Methods 0.000 claims abstract description 9
- 239000007924 injection Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000002513 implantation Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005457 optimization Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000004134 energy conservation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002893 slag Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明涉及一种低损耗和漏电的沟槽MOS功率器件和制备方法，包括多个沟槽MOS器件单胞重复排列并联构成；每个单胞结构包括：衬底；设置于衬底表面的外延层；设置于外延层内的沟槽；在沟槽的底部且位于外延层内的部分形成N型杂质的一次注入掺杂；设置于沟槽侧壁的栅沟槽氧化层；在栅沟槽氧化层内部填充有栅极多晶硅层；在栅沟槽氧化层周边形成有P型轻掺杂的阱层；设置于阱层上部且位于栅沟槽氧化层周边的N型重掺杂的源极区；设置于外延层表面的层间介质层；穿透层间介质层连接源极区的源极接触孔。本发明在保持同样击穿电压的情况下，既降低了栅源漏电流，又降低了15％的导通损耗，大大提高了产品的竞争力。
Description
技术领域
本发明涉及半导体器件领域，具体涉及一种低损耗和漏电的沟槽MOS功率器件和制备方法。
背景技术
由于功率半导体器件的发展，许多电子设备的体积变得越来越小而效率却相应提高。而作为功率半导体器件主体之一的沟槽MOS器件(沟槽式金属氧化物半导体场效应管)，是在平面VDMOS的基础上发展起来的一种新型的垂直结构器件，虽然两者均属于高元胞密度器件，但是相比之下沟槽MOS器件优势更为明显：如更低的导通电阻、开关损耗及更快的开关速度。近年来，沟槽MOS器件已被广泛应用于锂电保护，电机驱动和交流/直流电源的同步整流等领域。
对于沟槽MOS器件来讲，有几个关键的参数：击穿电压、栅源漏电和导通电阻。击穿电压体现了器件的阻断能力，栅源漏电体现了栅极的漏电流，而导通损耗则体现了器件的导通能力。理想情况下，一般的，总是希望在同样的击穿电压，较小导通损耗以及同样的栅源电压下，得到较小栅源漏电的沟槽MOS器件。同时导通损耗的优化，也意味着能源的节约，所以这些都是领域内研究的重点。
发明内容
针对现有技术的不足，本发明公开了一种低损耗和漏电的沟槽MOS功率器件和制备方法。
本发明所采用的技术方案如下：
一种低损耗和漏电的沟槽MOS功率器件，包括多个沟槽MOS器件单胞重复排列并联构成；每个单胞结构包括：
衬底；
设置于所述衬底表面的外延层；
设置于所述外延层内的沟槽；在沟槽的底部且位于外延层内的部分形成N型杂质的一次注入掺杂；
设置于所述沟槽侧壁的栅沟槽氧化层；在所述栅沟槽氧化层内部填充有栅极多晶硅层；在栅沟槽氧化层周边形成有P型轻掺杂的阱层；
设置于所述阱层上部且位于所述栅沟槽氧化层周边的N型重掺杂的源极区；
设置于所述外延层表面的层间介质层；
穿透所述层间介质层连接所述源极区的源极接触孔。
其进一步的技术方案为，所述沟槽底部为圆滑的半圆形结构。
其进一步的技术方案为，所述沟槽的宽度为0.18～0.28um，深度为1.4～1.8um。
其进一步的技术方案为，所述栅沟槽氧化层的厚度为80～90nm。
其进一步的技术方案为，一次注入掺杂的杂质浓度为1.5～2.5E12/cm2。
其进一步的技术方案为，一次注入掺杂的杂质离子的性质和外延层的杂质离子的性质为同一导电类型。
一种如上任一项所述的低损耗和漏电的沟槽MOS功率器件的制备方法，其特征在于，包括：
步骤S1.形成衬底和衬底之上外延层；
步骤S2.外延层表面淀积硬掩模层；在硬掩模层表面涂覆光刻胶并在光刻胶表面形成沟槽图形；
步骤S3.用光刻胶做阻挡，刻蚀硬掩模层；
步骤S4.去除硬掩模层表面的光刻胶，利用已刻蚀好的硬掩模层做掩蔽，刻蚀外延层，在外延层之内形成沟槽；
步骤S5.利用已刻蚀好的硬掩模层做掩蔽，对沟槽底部做一次注入掺杂；
步骤S6.去除硬掩模层后，形成做牺牲氧化层；之后去除牺牲氧化层并使用扩散工艺，形成沟槽侧壁的栅沟槽氧化层；
步骤S7.在栅沟槽氧化层内部填充栅极多晶硅层并做回刻，使得栅极多晶硅层低于沟槽的顶部；
步骤S8.对器件的整个平面做P型轻掺杂并退火，形成阱层；
步骤S9.露出源区并进行N型重掺杂并退火，形成源极区；
步骤S10.在整个器件表面淀积层间介质层；
步骤S11.形成穿透层间介质层连接所述源极区的源极接触孔。
其进一步的技术方案为，包括：
在步骤S4之后，还包括：
使用刻蚀工艺，对沟槽底部的形貌优化为圆滑的半圆形结构。
本发明的有益效果如下：
沟槽Mos器件的整个导通损耗为Rds(on)＝RN(源区损耗)+RCH(沟道损耗)+RA(积累区损耗)+RD(外延层损耗)+RS(SUB损耗)，而本发明直接对沟槽底部的外延层部分做同类型的离子注入，降低了RD(外延层损耗)，从而降低了产品15％的导通损耗，提高了产品的竞争力。
进一步的，本发明还对沟槽的底部做形貌优化处理(Rounding Etch)，并直接利用了沟槽底部的外延层部分进行一次注入参杂。使得其在保持同样击穿电压的情况下，既降低了栅源漏电流，又降低了15％的导通损耗，大大提高了产品的竞争力。这是由于使用刻蚀工艺在外延层中形成的纵向结构的沟槽底部做了平滑处理，使其圆滑的半圆形结构，从而减弱了沟槽底部边角处的电场分布，降低了栅源漏电流。
本发明的结构简单巧妙，没有做其他材料或结构上的改变，简洁明了，易于实现。
附图说明
图1为衬底和外延层的淀积以及硬掩膜层的生长和光刻的示意图。
图2为去除光刻胶后的硬掩模层的示意图。
图3为用硬掩模层做掩蔽刻蚀后的沟槽的示意图。
图4为对沟槽底部的形貌做再优化处理之后的示意图。
图5为在沟槽底部进行离子注入的示意图。
图6为去除硬掩模并形成牺牲氧化层的示意图。
图7为去除牺牲氧化层后形成栅沟槽氧化层的示意图。
图8为栅极多晶硅填充并回刻后的示意图。
图9为形成P型阱层的示意图。
图10为形成源极区的示意图。
图11是层间介质层和源极接触孔的示意图。
图中：101、衬底；102、外延层；103、沟槽；104、半圆形结构；105、一次注入参杂；106、栅沟槽氧化层；107、栅极多晶硅层；108、阱层；109、源极区；110、层间介质层；111、源极接触孔；201、硬掩模层；301、光刻胶；401、牺牲氧化层。
具体实施方式
下面结合附图，说明本发明的具体实施方式。
图11是层间介质层和源极接触孔的示意图。图11显示了在沟槽MOS器件的制造工艺结束后所形成的沟槽MOS器件的示意图。参考图11，器件结构包括：
衬底101，在衬底101表面形成外延层102。在本实施例中，衬底为N+型，外延层为N-型。
外延层102内有沟槽103。对沟槽103的底部且位于N-型外延层102内的部分一次注入掺杂105。在本实施例中，一次注入掺杂105为N型参杂。
在沟槽104侧壁设置有栅沟槽氧化层106。在栅沟槽氧化层106内部填充有栅极多晶硅层107，且栅极多晶硅层107的上表面低于沟槽103的上端。
在栅沟槽氧化层106周边形成有的P型轻掺杂阱层108。
在P型轻掺杂阱层108上部且位于栅沟槽氧化层106周边的部位形成N型重掺杂的源极区109。在N-型外延层102表面设置有层间介质层110。
源极接触孔111穿透层间介质层110并连接源极区109。
优选的，沟槽103的底部是优化为圆滑状的半圆形结构104。在图11所示的结构中，由于使用刻蚀工艺在沟槽103的底部做了底部优化，使其成为圆滑的半圆形结构104，从而减弱了沟槽103底部边角处的电场分布，降低了栅源漏电流。在具体的实施例中，栅源电压20V下的栅源漏电流在经过沟槽103底部的圆滑处理后，可以减少10％。
优选的，Trench沟槽103的宽度为0.18～0.28um，深度为1.4～1.8um。
优选的，栅沟槽氧化层106的厚度为80～90nm。
优选的，一次注入掺杂105的杂质浓度为1.5～2.5E12/cm2。
优选的，如上述实施例所述，一次注入掺杂105的杂质离子的性质和外延层的杂质离子的性质为同一导电类型。沟槽MOS器件的整个导通损耗为Rds(on)＝RN(源区损耗)+RCH(沟道损耗)+RA(积累区损耗)+RD(外延层损耗)+RS(SUB损耗)。本发明直接对沟槽103底部的外延层102部分做同类型的离子注入，降低了RD(外延层损耗)，在正向导通压降基本无变化的情况下，可降低了产品15％的导通损耗。
本发明还公开了低损耗和漏电的沟槽MOS功率器件和制备方法，包括：
步骤S1.形成衬底101和衬底101之上的外延层102。在本实施例中，衬底101为N+型，外延层102为N-型。
步骤S2.使用淀积工艺在N-型外延层102表面淀积一层硬掩模层201，即二氧化硅，在硬掩模层201表面涂覆光刻胶301并在光刻胶301表面形成Trench沟槽图形。图1为衬底和外延层的淀积以及硬掩膜层的生长和光刻的示意图，图1示出了实施步骤S1和步骤S2之后的器件结构。
步骤S3.在硬掩模层201表面利用光刻技术，用光刻胶301做阻挡，刻蚀硬掩模层201。
步骤S4.使用清洗工艺，去除硬掩模层201表面的光刻胶301，利用已经刻蚀好的硬掩模层201做掩蔽，刻蚀外延层102，在外延层102之内形成沟槽103；图2为去除光刻胶后的硬掩模层的示意图，图2示出了去除光刻胶301的硬掩模层201之上的图形。图3为用硬掩模层做掩蔽刻蚀后的沟槽的示意图。图3示出了外延层102之内所刻蚀的沟槽103。其特征尺寸为0.25um，深度为1.5um。
优选的，在步骤S4之后增加再刻蚀工艺，对沟槽103底部的形貌做再优化处理，使之成为圆滑的、线条更平滑的半圆形结构104。图4为对沟槽底部的形貌做再优化处理之后的示意图。如图4所示，沟槽103的底部为圆滑状。
步骤S5.使用清洗工艺，去除步骤S4的刻蚀的生成物和硅渣后，直接利用步骤S3中已刻蚀好的硬掩模层201做掩蔽，对沟槽103底部做一次注入掺杂105。优选的，一次注入掺杂105的杂质浓度为1.5～2.5E12/cm2。优选的，一次注入掺杂105的杂质离子的性质和外延层2的杂质离子的性质为同一导电类型，也即一次注入参杂使用N型杂质。图5为在沟槽底部进行离子注入的示意图。
步骤S6.去除硬掩模层201后形成牺牲氧化层401。之后去除牺牲氧化层401并使用扩散工艺，形成沟槽103侧壁的栅沟槽氧化层106。图6为去除硬掩模并形成牺牲氧化层的示意图，图7为去除牺牲氧化层后形成栅沟槽氧化层的示意图。步骤S6可参考图6、图7。
步骤S7.使用淀积工艺，在栅沟槽氧化层106内部填充栅极多晶硅层107并做回刻，使得充栅极多晶硅层107低于沟槽103的顶端。图8为栅极多晶硅填充并回刻后的示意图。
步骤S8.使用注入工艺，对器件整个平面做P型轻掺杂并退火，形成阱层108。图9为形成P型阱层的示意图。
步骤S9.使用光刻工艺，露出源区并进行N型重掺杂并退火，形成源极区109。图10为形成源极区的示意图。
步骤S10.使用淀积工艺，在整个器件表面淀积层间介质层110。
步骤S11.使用光刻和刻蚀工艺，形成穿透层间介质层110连接源极区109的源极接触孔111。图11是层间介质层和源极接触孔的示意图。
在步骤S11之后，还有金属层和钝化层的制造步骤，这些步骤都属于半导体器件制造领域常规的制程，这里不再赘述。
在上述的工艺步骤中，直接利用步骤S3中已刻蚀好的硬掩模层201做掩蔽，对沟槽103底部做一次注入掺杂105，省去了一次光刻胶的涂覆和刻蚀的过程，使得制造成本降低。
且从产品测试数据可以看出，使用以上的工艺流程，在器件正向导通压降基本无变化的同时，可以使得导通损耗减少15％，如果使用优选的方案，即在步骤S4之后增加刻蚀工艺，对沟槽103底部的形貌做再优化处理，使之成为圆滑的、线条更平滑的半圆形结构104，20V下的栅源漏电流可以减少10％。
以上描述是对本发明的解释，不是对发明的限定，本发明所限定的范围参见权利要求，在不违背本发明的基本结构的情况下，本发明可以作任何形式的修改。
Claims (8)
1.一种低损耗和漏电的沟槽MOS功率器件，其特征在于，包括多个沟槽MOS器件单胞重复排列并联构成；每个单胞结构包括：
衬底(101)；
设置于所述衬底(101)表面的外延层(102)；
设置于所述外延层(102)内的沟槽(103)；在沟槽(103)的底部且位于外延层(102)内的部分形成N型杂质的一次注入掺杂(105)；
设置于所述沟槽(103)侧壁的栅沟槽氧化层(106)；在所述栅沟槽氧化层(106)内部填充有栅极多晶硅层(107)；在栅沟槽氧化层(106)周边形成有P型轻掺杂的阱层(108)；
设置于所述阱层(108)上部且位于所述栅沟槽氧化层(106)周边的N型重掺杂的源极区(109)；
设置于所述外延层(102)表面的层间介质层(110)；
穿透所述层间介质层(110)连接所述源极区(109)的源极接触孔(111)。
2.根据权利要求1所述的低损耗和漏电的沟槽MOS功率器件，其特征在于，所述沟槽(103)底部为圆滑的半圆形结构(104)。
3.根据权利要求1所述的低损耗和漏电的沟槽MOS功率器件，其特征在于，所述沟槽(103)的宽度为0.18～0.28um，深度为1.4～1.8um。
4.根据权利要求1所述的低损耗和漏电的沟槽MOS功率器件，其特征在于，所述栅沟槽氧化层(106)的厚度为80～90nm。
5.根据权利要求1所述的低损耗和漏电的沟槽MOS功率器件，其特征在于，一次注入掺杂(105)的杂质浓度为1.5～2.5E12/cm2。
6.根据权利要求1所述的低损耗和漏电的沟槽MOS功率器件，其特征在于，一次注入掺杂(105)的杂质离子的性质和外延层(102)的杂质离子的性质为同一导电类型。
7.一种如权利要求1～6任一项所述的低损耗和漏电的沟槽MOS功率器件的制备方法，其特征在于，包括：
步骤S1.形成衬底(101)和衬底(101)之上外延层(102)；
步骤S2.外延层(102)表面淀积硬掩模层(201)；在硬掩模层(201)表面涂覆光刻胶(301)并在光刻胶(301)表面形成沟槽图形；
步骤S3.用光刻胶(301)做阻挡，刻蚀硬掩模层(201)；
步骤S4.去除硬掩模层(201)表面的光刻胶(301)，利用已刻蚀好的硬掩模层(201)做掩蔽，刻蚀外延层(102)，在外延层(102)之内形成沟槽(103)；
步骤S5.利用已刻蚀好的硬掩模层(201)做掩蔽，对沟槽(103)底部做一次注入掺杂(105)；
步骤S6.去除硬掩模层(201)后，形成做牺牲氧化层(401)；之后去除牺牲氧化层(401)并使用扩散工艺，形成沟槽(103)侧壁的栅沟槽氧化层(106)；
步骤S7.在栅沟槽氧化层(106)内部填充栅极多晶硅层(107)并做回刻，使得栅极多晶硅层(107)低于沟槽(103)的顶部；
步骤S8.对器件的整个平面做P型轻掺杂并退火，形成阱层(108)；
步骤S9.露出源区并进行N型重掺杂并退火，形成源极区(109)；
步骤S10.在整个器件表面淀积层间介质层(110)；
步骤S11.形成穿透层间介质层(110)连接所述源极区(109)的源极接触孔(111)。
8.一种如权利要求7所述的制备方法，其特征在于，包括：
在步骤S4之后，还包括：
使用刻蚀工艺，对沟槽(103)底部的形貌优化为圆滑的半圆形结构(104)；
之后进行步骤S5。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202011591628.5A CN112582477A (zh) | 2020-12-29 | 2020-12-29 | 一种低损耗和漏电的沟槽mos功率器件和制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
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| CN112582477A true CN112582477A (zh) | 2021-03-30 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011591628.5A Pending CN112582477A (zh) | 2020-12-29 | 2020-12-29 | 一种低损耗和漏电的沟槽mos功率器件和制备方法 |
Country Status (1)
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|---|---|
| CN (1) | CN112582477A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113594255A (zh) * | 2021-08-04 | 2021-11-02 | 济南市半导体元件实验所 | 沟槽型mosfet器件及其制备方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
-
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