CN113675078B - Mos器件的形成方法 - Google Patents
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Abstract
本申请公开了一种MOS器件的形成方法，包括：在外延层中形成第一沟槽、第二沟槽和第三沟槽，外延层形成于衬底上，衬底包括第一区域、第二区域和第三区域，第一沟槽的关键尺寸小于第二沟槽的关键尺寸；在第一区域形成第一栅介电层，第一沟槽内形成的第一栅介电层中，上部区域的厚度小于下部区域的厚度；在第二区域和第三区域形成第二栅介电层，第二栅介电层最薄区域的厚度大于第一栅介电层最厚区域的厚度；在第一沟槽、第二沟槽和第三沟槽中填充多晶硅，分别形成第一栅极、第二栅极和终端结构的栅极；在外延层中形成阱区；在第一栅极、第二栅极和终端结构的栅极两侧的阱区中形成重掺杂区。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种MOS器件的形成方法。
背景技术
金属-氧化物半导体场效应晶体管（metal-oxide-semiconductor field-effecttransistor，MOSFET，本申请中简称为“MOS”）器件是应用于模拟电路与数字电路的电子器件。
其中，沟道型MOS（trench MOS）器件由于具有更低的导通电阻和栅漏电荷密度，从而具有更低的导通和开关损耗，以及更快的开关速度，其通常被作为功率器件（又被称为“电子电力器件”）被广泛应用于消费电子产品、新能源汽车、服务器以及控制设备等领域。
相关技术中，MOS器件包括元胞区和终端结构，元胞区形成有功能器件，终端结构用于提高器件的横向耐压能力，其中，元胞区中存在关键尺寸（critical dimension，CD）不同的功能器件，不同关键尺寸的功能器件由于在相同的制备工艺中形成，其具有相同厚度的栅介电层。
然而，在相关技术中提供的MOS器件的制造过程中，由于在干法刻蚀的过程中，关键尺寸越大的区域刻蚀速率越快，因此关键尺寸越大的功能器件在刻蚀形成沟槽时，较之关键尺寸较小的功能器件具有更深的沟槽，由于其与关键尺寸较小的功能器件具有相同厚度的栅介电层，因此其栅介电层的厚度相对较薄，从而导致有较高的几率产生击穿现象，降低了器件的可靠性和良率。
发明内容
本申请提供了一种MOS器件的形成方法，可以解决相关技术中提供的MOS器件的形成方法制作得到的MOS器件，由于关键尺寸较大的功能器件的栅介电层较薄所导致的有较高几率产生击穿现象的问题。
一方面，本申请实施例提供了一种MOS器件的形成方法，包括：
在外延层中形成第一沟槽、第二沟槽和第三沟槽，所述外延层形成于衬底上，所述衬底从俯视角度观察包括第一区域、第二区域和第三区域，所述第一区域和所述第二区域用于形成所述MOS器件的功能器件，所述第三区域用于形成终端结构，所述第一沟槽的关键尺寸小于所述第二沟槽的关键尺寸；
在所述第一区域形成第一栅介电层，所述第一沟槽内形成的第一栅介电层中，上部区域的厚度小于下部区域的厚度；
在所述第二区域和所述第三区域形成第二栅介电层，所述第二栅介电层最薄区域的厚度大于所述第一栅介电层最厚区域的厚度；
在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充多晶硅，所述第一沟槽中的多晶硅形成所述功能器件的第一栅极，所述第二沟槽中的多晶硅形成所述功能器件的第二栅极，所述第三沟槽中的多晶硅形成所述终端结构的栅极；
在所述外延层中形成阱区，所述阱区中的杂质的类型与所述外延层中的杂质类型不同；
在所述第一栅极、所述第二栅极和所述终端结构的栅极两侧的阱区中形成重掺杂区，所述重掺杂区中的杂质的类型与所述外延层中的杂质类型相同，所述重掺杂区中的杂质的浓度大于所述外延层中的杂质的浓度，所述重掺杂区中的杂质的浓度大于所述阱区中的杂质的浓度。
可选的，所述在所述第一区域形成第一栅介电层，包括：
采用光刻工艺在所述第二区域、所述第三区域覆盖光阻；
在所述第一区域形成第一氧化层；
在所述第一沟槽中填充第一硬掩模层；
去除除所述第一沟槽的下部区域以外其它区域的第一氧化层和第一硬掩模层，所述第一沟槽的下部区域是所述第一沟槽中第一深度以下的区域；
去除剩余的第一硬掩模层；
在所述第一区域形成第二氧化层，所述第二氧化层和剩余的第一氧化层形成所述第一栅介电层；
去除光阻。
可选的，所述第一硬掩模层包括硅氮化物。
可选的，所述去除剩余的第一硬掩模层，包括：
采用湿法刻蚀工艺去除所述第一硬掩模层。
可选的，所述在去除除所述第一沟槽的下部区域以外其它区域的第一氧化层和第一硬掩模层的过程中，采用干法刻蚀进行所述去除过程，所述干法刻蚀中离子束的入射角度为5度至75度。
可选的，所述在所述第一区域形成第一氧化层，包括：
采用CVD工艺在所述第一区域沉积硅氧化物形成所述第一氧化层。
可选的，所述在所述第一区域形成第二氧化层，包括：
采用热氧化工艺在所述第一区域形成所述第二氧化层，所述第二氧化层的厚度小于所述第一氧化层的厚度。
可选的，所述在所述第二区域和所述第三区域形成第二栅介电层，包括：
采用光刻工艺在所述第一区域覆盖光阻；
采用热氧化工艺在所述第二区域和所述第三区域形成第三氧化层；
采用CVD工艺在所述第二区域和所述第三区域沉积硅氧化物形成第四氧化层，所述第三氧化层和所述第四氧化层形成所述第二栅介电层；
去除光阻。
可选的，所述在所述第二区域和所述第三区域形成第二栅介电层，包括：
采用光刻工艺在所述第一区域和所述第三区域覆盖光阻；
在所述第二区域形成第五氧化层；
在所述第二沟槽中填充第二硬掩模层；
去除除所述第二沟槽的下部区域以外其它区域的第五氧化层和第二硬掩模层，所述第二沟槽的下部区域是所述第二沟槽中第二深度以下的区域；
去除剩余的第二硬掩模层；
在所述第二区域形成第六氧化层，所述第六氧化层和剩余的第五氧化层形成所述第二区域的第二栅介电层；
去除光阻；
采用光刻工艺在所述第一区域和所述第二区域覆盖光阻；
在所述第三区域形成所述第三区域的第二栅介电层；
去除光阻。
可选的，所述第二硬掩模层包括硅氮化物。
可选的，所述去除剩余的第二硬掩模层，包括：
采用湿法刻蚀工艺去除所述第二硬掩模层。
可选的，所述在去除除所述第二沟槽的下部区域以外其它区域的第五氧化层和第二硬掩模层的过程中，采用干法刻蚀进行所述去除过程，所述干法刻蚀中离子束的入射角度为5度至75度。
可选的，所述在所述第二区域形成第五氧化层，包括：
采用CVD工艺在所述第二区域沉积硅氧化物形成所述第五氧化层。
可选的，所述在所述第二区域形成第六氧化层，包括：
采用热氧化工艺在所述第二区域形成所述第六氧化层，所述第六氧化层的厚度小于所述第五氧化层的厚度。
可选的，所述在所述第三区域形成所述第三区域的第二栅介电层，包括：
采用热氧化工艺在所述第三区域形成所述第七氧化层；
采用CVD工艺在所述第三区域沉积硅氧化物形成所述第八氧化层，所述第七氧化层和所述第八氧化层形成所述第三区域的第二栅介电层。
本申请技术方案，至少包括如下优点：
通过在MOS器件的形成过程中，分别形成关键尺寸较小的功能器件的第一栅介电层和关键尺寸较大的功能器件的第二栅介电层，由于第二栅介电层最薄区域的厚度大于第一栅介电层最厚区域的厚度，因此解决了相关技术中由于关键尺寸较大的功能器件的栅介电层较薄所导致的有较高几率产生击穿现象的问题，提高了器件的可靠性和良率；同时，通过将功能器件的栅介电层形成为下部的厚度大于其上部的厚度，从而进一步降低了器件的击穿几率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的MOS器件的形成方法的流程图；
图2至图9是本申请一个示例性实施例提供的MOS器件的形成过程示意图；
图10是本申请一个示例性实施例提供的后段结构的形成方法的流程图；
图11是本申请一个示例性实施例提供的第一栅介电层的形成方法的流程图；
图12至图16是是本申请一个示例性实施例提供的第一栅介电层的形成过程示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的MOS器件的形成方法的流程图，如图1所示，该方法包括：
步骤S1，在外延层中形成第一沟槽、第二沟槽和第三沟槽，外延层形成于衬底上，衬底从俯视角度观察包括第一区域、第二区域和第三区域。
参考图2，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，形成第一沟槽、第二沟槽和第三沟槽的剖面示意图。如图2所示，衬底110从俯视角度观察包括第一区域101、第二区域102和第三区域103，衬底110上形成有外延层111，外延层111中形成有第一沟槽301、第二沟槽302和第三沟槽303。需要说明的是，图2中第一区域101、第二区域102和第三区域103中形成的沟槽的数量为示例性说明，实际实施中可根据需求设定。
同时，本申请的图2至图9中，第一区域101、第二区域102和第三区域103的结构、分布为示意性说明，在实际实施中，第一区域101、第二区域102和第三区域103可以是相邻的区域，也可以是不相邻的区域，第一区域101、第二区域102和第三区域103在衬底110上的分布可根据需求进行设定，衬底110上也可以包括多个第一区域101、第二区域102和第三区域103。
其中，第一区域101和第二区域102用于形成MOS器件的功能器件，第三区域103用于形成终端结构，第一沟槽301的关键尺寸小于第二沟槽302的关键尺寸。如图2所示，第一沟槽301的关键尺寸为其宽度W1的尺寸，第二沟槽302的尺寸为其宽度W2的尺寸。
示例性的，如图2所示，步骤S1包括但不限于：采用光刻工艺覆盖除第一沟槽301和第二沟槽302所对应的区域以外的其它区域；进行刻蚀，在第一区域101形成第一沟槽301，在第二区域102形成第二沟槽302，由于第二沟槽302的关键尺寸W2大于第一沟槽301的关键尺寸W1，由于关键尺寸越大的区域刻蚀速率越快，因此在相同的刻蚀工艺下，第二沟槽302的深度H2大于第一沟槽301的深度H1；去除光阻；采用光刻工艺覆盖除第三沟槽303所对应的区域以外的其它区域覆盖光阻；进行刻蚀，在第三区域103形成第三沟槽303；去除光阻。可选的，第三沟槽303的关键尺寸（其宽度W3）大于第二沟槽302的关键尺寸W2；可选的，第三沟槽303的深度H3大于第二沟槽302的深度H2。
可选的，本申请实施例中，在“采用光刻工艺覆盖除第三沟槽303所对应的区域以外的其它区域覆盖光阻”之前，可在第一区域101和第二区域102填充底部抗反射涂层（bottom anti-reflective coating，BARC），从而解决了由于存在第一沟槽301和第二沟槽302从而造成在其上覆盖光阻后造成光阻漂移所导致的器件形貌较差的问题，提高了器件的可靠性和良率。
另，需要说明的是，还可以先形成第三沟槽303，再形成第一沟槽301和第二沟槽302，方法可参考先形成第一沟槽301和第二沟槽302，再形成第三沟槽303的方法，在此不做赘述。可选的，若先形成第三沟槽303，再形成第一沟槽301和第二沟槽302，可在对除第一沟槽301和第二沟槽302对应的区域覆盖光阻前，在第三沟槽303中填充BARC。
步骤S2，在第一区域形成第一栅介电层，第一沟槽内形成的第一栅介电层中，上部区域的厚度小于下部区域的厚度。
参考图3，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在第一区域形成第一栅介电层的剖面示意图。如图3所示，形成的第一栅介电层121在第一沟槽301内，上部区域（第一深度h1所对应的区域）的厚度小于下部区域（第一深度h1以下的区域，其深度为h2）的厚度。由于器件的击穿通常发生在沟槽下方的区域，因此将下部区域的栅介电层的厚度设置为大于上部区域的栅介电层的厚度，能够降低器件的击穿几率，提高其可靠性和良率。
步骤S3，在第二区域和第三区域形成第二栅介电层，第二栅介电层最薄区域的厚度大于第一栅介电层最厚区域的厚度。
参考图4，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在第二区域和第三区域形成第二栅介电层的剖面示意图。如图4所示，形成的第二栅介电层122最薄区域的厚度大于第一栅介电层121最厚区域的厚度。
示例性的，步骤S3包括但不限于：采用光刻工艺在第一区域101覆盖光阻；采用热氧化（thermal oxidation）工艺在第二区域和所述第三区域形成第三氧化层；采用化学气相沉积（chemical vapor deposition，CVD）工艺在第二区域102和第三区域103沉积硅氧化物（例如，二氧化硅（SiO2））形成第四氧化层，第三氧化层和第四氧化层形成第二栅介电层122；去除光阻。
可选的，在第二沟槽302内，上部区域（第二深度h3所对应的区域）的厚度小于下部区域（第二深度h3以下的区域，其深度为h4）的厚度。由于器件的击穿通常发生在沟槽下方的区域，因此将下部区域的栅介电层的厚度设置为大于上部区域的栅介电层的厚度，能够降低器件的击穿几率，提高其可靠性和良率。
步骤S4，在第一沟槽、第二沟槽和第三沟槽中填充多晶硅，第一沟槽中的多晶硅形成功能器件的第一栅极，第二沟槽中的多晶硅形成功能器件的第二栅极，第三沟槽中的多晶硅形成终端结构的栅极。
参考图5，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在第一沟槽、第二沟槽和第三沟槽中填充多晶硅的剖面示意图。
示例性的，如图5所示，可采用CVD工艺（例如，可采用等离子体增强化学气相沉积（plasma enhanced chemical vapor deposition，PE CVD）工艺）在第一栅介电层121和第二栅介电层122上沉积多晶硅层，该多晶硅层填充第一沟槽301、第二沟槽302和第三沟槽303，通过普遍性干法刻蚀去除第一沟槽301、第二沟槽302和第三沟槽302以外其它区域的多晶硅层，第一沟槽301中的多晶硅形成功能器件的第一栅极131，第二沟槽302中的多晶硅形成功能器件的第二栅极132，第三沟槽303中的多晶硅形成终端结构的栅极133。
步骤S5，在外延层中形成阱区。
步骤S6，在第一栅极、第二栅极和终端结构的栅极两侧的阱区中形成重掺杂区。
参考图6，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，在外延层中形成阱区（well），在阱区中形成重掺杂区的剖面示意图。
示例性的，可采用光刻工艺覆盖第一栅极131、第二栅极132和终端结构的栅极133，进行离子注入，在外延层111中形成阱区112；进行离子重掺杂注入，在第一栅极131、第二栅极132和终端结构的栅极133两侧的阱区112中形成重掺杂区113。
其中，阱区112中的杂质的类型与外延层111中的杂质类型不同，重掺杂区113中的杂质的类型与外延层111中的杂质类型相同，重掺杂区113中的杂质的浓度大于外延层111中的杂质的浓度，重掺杂区113中的杂质的浓度大于阱区112中的杂质的浓度。
本申请实施例中，当外延层111中的杂质为N（negative）型杂质时，阱区112中的杂质为P（positive）型杂质，重掺杂区113中的杂质为N型杂质；当外延层111中的杂质为P型杂质时，阱区112中的杂质为N型杂质，重掺杂区113中的杂质为P型杂质。
综上所述，本申请实施例中，通过在MOS器件的形成过程中，分别形成关键尺寸较小的功能器件的第一栅介电层和关键尺寸较大的功能器件的第二栅介电层，由于第二栅介电层最薄区域的厚度大于第一栅介电层最厚区域的厚度，因此解决了相关技术中由于关键尺寸较大的功能器件的栅介电层较薄所导致的有较高几率产生击穿现象的问题，提高了器件的可靠性和良率；同时，通过将功能器件的栅介电层形成为下部的厚度大于其上部的厚度，从而进一步降低了器件的击穿几率。
参考图10，其示出了本申请一个示例性实施例提供的后段（back end of line，BEOL）结构的形成方法的流程图，该方法可以是图1实施例中步骤S6之后执行的方法，该方法包括：
步骤S7，在第一栅介电层、第一栅极、第二栅介电层、第二栅极和终端结构的栅极的上方形成介质层。
参考图7，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，形成介质层的剖面示意图。其中，该介质层140包括介电常数（k）小于4的材料。
示例性的，如图7所示，可采用CVD工艺（例如，可采用高密度等离子体化学气相沉积（high density plasma chemical vapor deposition，HDP CVD）工艺和/或次常压化学气相沉积（sub atmospheric pressure chemical vapor deposition，SA CVD）工艺）沉积硅氧化物（例如，二氧化硅）形成介质层140。
步骤S8，在第一栅极两侧，第二栅极两侧，以及终端结构的栅极中形成通孔。
参考图8，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，形成通孔的剖面示意图。示例性的，如图8所示，可采用光刻工艺在除通孔以外的其它区域覆盖光阻；进行刻蚀，刻蚀至阱区112和第三栅极133中的预定深度，在第一栅极131两侧（包括第一栅极131和第二栅极132之间）形成通孔3021，在第二栅极132的两侧（包括第二栅极132和终端结构的栅极133之间）形成通孔3022，在第三栅极133中形成通孔3023。
步骤S9，在功能器件上方和终端结构上方形成金属连线。
参考图9，其示出了本申请一个示例性实施例提供的MOS器件的形成方法中，形成金属连线的剖面示意图。示例性的，如图9所示，可在介质层140和通孔3021、3022、3023上形成金属层，该金属层填充通孔3021、3022、3023；采用光刻工艺在金属层上的目标区域覆盖光阻；进行刻蚀，使功能器件和终端结构之间的介质层140暴露；去除光阻，剩余的金属层形成金属连线。其中，功能器件上方的金属连线151用于引出功能器件，终端结构上方的金属连线152用于引出终端结构的栅极133。
若金属层包括钨（W），可采用CVD工艺沉积钨形成金属层；若金属层包括铝（Al），可采用物理气相沉积（physical vapor deposition，PVD）工艺沉积铝形成金属层；若金属层包括铜（Cu），可采用电镀工艺电镀铜形成金属层。
参考图11，其示出了本申请一个示例性实施例提供的第一栅介电层的形成方法的流程图，该方法可以是图1实施例中步骤S2的一种可选的实施例方式：
步骤S2.1，采用光刻工艺在第二区域、第三区域覆盖光阻。
步骤S2.2，在第一区域形成第一氧化层。
参考图12，其示出了本申请一个示例性实施例提供的第一栅介电层的形成方法中，在第一区域形成第一氧化层的剖面示意图。示例性的，如图12所示，可采用CVD工艺（例如，可采用HDP CVD工艺和/或SA CVD工艺）在第一区域101沉积硅氧化物（例如，二氧化硅）形成第一氧化层1211。
步骤S2.3，在第一沟槽中填充第一硬掩模层。
参考图13，其示出了本申请一个示例性实施例提供的第一栅介电层的形成方法中，在第一沟槽中填充第一硬掩模层的剖面示意图。可选的，该第一硬掩模层170包括硅氮化物（例如，氮化硅（SiN））。示例性的，如图13所示，可采用CVD工艺（例如，可采用PE CVD工艺）沉积氮化硅形成第一硬掩模层170，该第一硬掩模层170填充第一沟槽301，通过普遍性干法刻蚀（或采用湿法刻蚀工艺）去第一沟槽301外的硬掩模层。
步骤S2.4，去除除第一沟槽的下部区域以外其它区域的第一氧化层和第一硬掩模层。
参考图14，其示出了本申请一个示例性实施例提供的第一栅介电层的形成方法中，去除除第一沟槽的下部区域以外其它区域的第一氧化层和第一硬掩模层的剖面示意图。示例性的，如图14所示，可通过普遍性干法刻蚀去除除第一沟槽301的下部区域以外其它区域的第一氧化层1211和第一硬掩模层170，在该干法刻蚀的过程中，可通过控制离子束的入射角度（离子束和衬底110表面所在的平面的夹角）使下部区域的第一氧化层1211和第一硬掩模层170不被去除。可选的，离子束的入射角度为5度（°）至75度。
步骤S2.5，去除剩余的第一硬掩模层。
参考图15，其示出了本申请一个示例性实施例提供的第一栅介电层的形成方法中，去除剩余的第一硬掩模层的剖面示意图。示例性的，如图15所示，可采用湿法刻蚀工艺去除剩余的第一硬掩模层170。其中，湿法刻蚀工艺所使用的药剂包括磷酸（H3PO4）。
步骤S2.6，在第一区域形成第二氧化层，第二氧化层和剩余的第一氧化层形成第一栅介电层。
参考图16，其示出了本申请一个示例性实施例提供的第一栅介电层的形成方法中，在第一区域形成第二氧化层的剖面示意图。示例性的，如图16所示，可采用热氧化工艺在第一区域101形成第二氧化层1212，第二氧化层1212的厚度小于第一氧化层1211的厚度。
步骤S2.7，去除光阻。
相对应的，若第二沟槽302内，上部区域的第二栅介电层的厚度小于下部区域的栅介电层的厚度，步骤S3可包括但不限于：采用光刻工艺在第一区域101和第三区域103覆盖光阻；在第二区域102形成第五氧化层；在第二沟槽302中填充第二硬掩模层；去除除第二沟槽302的下部区域以外其它区域的第五氧化层和第二硬掩模层；去除剩余的第二硬掩模层；在第二区域形成第六氧化层，第六氧化层和剩余的第五氧化层形成第二区域的第二栅介电层122；去除光阻；采用光刻工艺在第一区域和第二区域覆盖光阻；在第三区域形成第三区域的第二栅介电层122；去除光阻。
本实施例中，在第二区域102形成第二栅介电层122的过程可参考图11实施例和图12至图16。其中：
第二硬掩模层可包括硅氮化物（例如，氮化硅（SiN））；可采用CVD工艺（例如，可采用PE CVD工艺）沉积氮化硅形成第二硬掩模层，该第二硬掩模层填充第二沟槽302，通过普遍性干法刻蚀（或采用湿法刻蚀工艺）去第二沟槽302外的硬掩模层；可采用湿法刻蚀工艺去除剩余的第二硬掩模层，湿法刻蚀工艺所使用的药剂包括磷酸。
在去除除第二沟槽302的下部区域以外其它区域的第五氧化层和第二硬掩模层的过程中，可采用干法刻蚀进行该去除过程，干法刻蚀中离子束的入射角度为5度至75度。
可采用CVD工艺（例如，可采用HDP CVD工艺和/或SA CVD工艺）在第二区域102沉积硅氧化物（例如，二氧化硅）形成第五氧化层；可采用热氧化工艺在第二区域102形成第六氧化层，第六氧化层的厚度小于第五氧化层的厚度。
可采用热氧化工艺在第三区域103形成第七氧化层；可采用CVD工艺（例如，可采用HDP CVD工艺和/或SA CVD工艺）在第三区域沉积硅氧化物（例如，二氧化硅）形成第八氧化层，第七氧化层和第八氧化层形成第三区域103的第二栅介电层122。
本申请实施例中，可采用灰化（ashing）工艺去除光阻。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (15)
1.一种MOS器件的形成方法，其特征在于，包括：
在外延层中形成第一沟槽、第二沟槽和第三沟槽，所述外延层形成于衬底上，所述衬底从俯视角度观察包括第一区域、第二区域和第三区域，所述第一区域和所述第二区域用于形成所述MOS器件的功能器件，所述第三区域用于形成终端结构，所述第一沟槽的关键尺寸小于所述第二沟槽的关键尺寸；
在所述第一区域形成第一栅介电层，所述第一沟槽内形成的第一栅介电层中，上部区域的厚度小于下部区域的厚度；
在所述第二区域和所述第三区域形成第二栅介电层，所述第二栅介电层最薄区域的厚度大于所述第一栅介电层最厚区域的厚度；
在所述第一沟槽、所述第二沟槽和所述第三沟槽中填充多晶硅，所述第一沟槽中的多晶硅形成所述功能器件的第一栅极，所述第二沟槽中的多晶硅形成所述功能器件的第二栅极，所述第三沟槽中的多晶硅形成所述终端结构的栅极；
在所述外延层中形成阱区，所述阱区中的杂质的类型与所述外延层中的杂质类型不同；
在所述第一栅极、所述第二栅极和所述终端结构的栅极两侧的阱区中形成重掺杂区，所述重掺杂区中的杂质的类型与所述外延层中的杂质类型相同，所述重掺杂区中的杂质的浓度大于所述外延层中的杂质的浓度，所述重掺杂区中的杂质的浓度大于所述阱区中的杂质的浓度。
2.根据权利要求1所述的方法，其特征在于，所述在所述第一区域形成第一栅介电层，包括：
采用光刻工艺在所述第二区域、所述第三区域覆盖光阻；
在所述第一区域形成第一氧化层；
在所述第一沟槽中填充第一硬掩模层；
去除除所述第一沟槽的下部区域以外其它区域的第一氧化层和第一硬掩模层，所述第一沟槽的下部区域是所述第一沟槽中第一深度以下的区域；
去除剩余的第一硬掩模层；
在所述第一区域形成第二氧化层，所述第二氧化层和剩余的第一氧化层形成所述第一栅介电层；
去除光阻。
3.根据权利要求2所述的方法，其特征在于，所述第一硬掩模层包括硅氮化物。
4.根据权利要求3所述的方法，其特征在于，所述去除剩余的第一硬掩模层，包括：
采用湿法刻蚀工艺去除所述第一硬掩模层。
5.根据权利要求4所述的方法，其特征在于，所述在去除除所述第一沟槽的下部区域以外其它区域的第一氧化层和第一硬掩模层的过程中，采用干法刻蚀进行所述去除过程，所述干法刻蚀中离子束的入射角度为5度至75度。
6.根据权利要求5所述的方法，其特征在于，所述在所述第一区域形成第一氧化层，包括：
采用CVD工艺在所述第一区域沉积硅氧化物形成所述第一氧化层。
7.根据权利要求6所述的方法，其特征在于，所述在所述第一区域形成第二氧化层，包括：
采用热氧化工艺在所述第一区域形成所述第二氧化层，所述第二氧化层的厚度小于所述第一氧化层的厚度。
8.根据权利要求2所述的方法，其特征在于，所述在所述第二区域和所述第三区域形成第二栅介电层，包括：
采用光刻工艺在所述第一区域覆盖光阻；
采用热氧化工艺在所述第二区域和所述第三区域形成第三氧化层；
采用CVD工艺在所述第二区域和所述第三区域沉积硅氧化物形成第四氧化层，所述第三氧化层和所述第四氧化层形成所述第二栅介电层；
去除光阻。
9.根据权利要求2所述的方法，其特征在于，所述在所述第二区域和所述第三区域形成第二栅介电层，包括：
采用光刻工艺在所述第一区域和所述第三区域覆盖光阻；
在所述第二区域形成第五氧化层；
在所述第二沟槽中填充第二硬掩模层；
去除除所述第二沟槽的下部区域以外其它区域的第五氧化层和第二硬掩模层，所述第二沟槽的下部区域是所述第二沟槽中第二深度以下的区域；
去除剩余的第二硬掩模层；
在所述第二区域形成第六氧化层，所述第六氧化层和剩余的第五氧化层形成所述第二区域的第二栅介电层；
去除光阻；
采用光刻工艺在所述第一区域和所述第二区域覆盖光阻；
在所述第三区域形成所述第三区域的第二栅介电层；
去除光阻。
10.根据权利要求9所述的方法，其特征在于，所述第二硬掩模层包括硅氮化物。
11.根据权利要求10所述的方法，其特征在于，所述去除剩余的第二硬掩模层，包括：
采用湿法刻蚀工艺去除所述第二硬掩模层。
12.根据权利要求11所述的方法，其特征在于，所述在去除除所述第二沟槽的下部区域以外其它区域的第五氧化层和第二硬掩模层的过程中，采用干法刻蚀进行所述去除过程，所述干法刻蚀中离子束的入射角度为5度至75度。
13.根据权利要求12所述的方法，其特征在于，所述在所述第二区域形成第五氧化层，包括：
采用CVD工艺在所述第二区域沉积硅氧化物形成所述第五氧化层。
14.根据权利要求13所述的方法，其特征在于，所述在所述第二区域形成第六氧化层，包括：
采用热氧化工艺在所述第二区域形成所述第六氧化层，所述第六氧化层的厚度小于所述第五氧化层的厚度。
15.根据权利要求14所述的方法，其特征在于，所述在所述第三区域形成所述第三区域的第二栅介电层，包括：
采用热氧化工艺在所述第三区域形成第七氧化层；
采用CVD工艺在所述第三区域沉积硅氧化物形成第八氧化层，所述第七氧化层和所述第八氧化层形成所述第三区域的第二栅介电层。
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