CN109524451B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。

Description

半导体装置及其制造方法
相关申请
本申请享受以日本专利申请2017-180645号(申请日：2017年9月20日)为在先申请的优先权。本申请通过参照该在先申请而包含在先申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
功率MOSFET(金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor))等半导体装置作为调节器或开关元件而广泛被使用。例如，在以高耐压设计而形成宽度宽的沟槽的情况下，将多晶硅的成膜厚度加厚，或将多晶硅的成膜以2个阶段累积。
但是，在这样的构造中，应力变大而晶片的弯曲变大。此外，在形成栅极电极的多晶硅的凹处(recess)时，通过干法蚀刻成为在中央为凹型的研钵形状，在形成正上方接触的情况下，难以在栅极电极内取得用于形成接触区域的充分的宽度。进而，在将漏极电压和栅极电压分离的绝缘膜界面中，若栅极电极的形状为锐角，则易于局部地发生电场集中，导致栅极绝缘膜的损坏。相对于此，若要将栅极电极的上表面平坦地形成，则需要CMP(化学机械抛光(Chemical Mechanical Polishing))等过程，制造工序数增加。
发明内容
本发明的实施方式提供栅极区域中的接触电阻低的半导体装置。
实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域并到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面上具有凹部的U形，在U形的双方的端部各自的上表面，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。
附图说明
图1(a)及图1(b)是示意性地表示一实施方式所涉及的半导体装置的剖面图。
图2是示意性地表示一实施方式所涉及的半导体装置的平面图。
图3(a)及图3(b)是图2的各部处的剖面图。
图4(a)及图4(b)是表示一实施方式所涉及的连接了栅极金属和栅极区域的状态的示意图。
图5(a)至图9(c)是示意性地表示一实施方式所涉及的半导体装置的制造过程的剖面图。
图10(a)及图10(b)是示意性地表示一实施方式所涉及的半导体装置的其他例的剖面图。
具体实施方式
以下，参照附图，说明本发明的实施方式。本实施方式并非限定本发明。附图为了易于明白其构造或制造方法而示出，其尺寸、比率、细节的形状等不限于附图所示。例如，即使是一般地歪斜的平面也以直线来表示。
(构造)
首先，说明本实施方式所涉及的半导体装置的构造。在说明中为了方便，使用上表面、下表面的表现，但其是为了说明而使用的语句，并非在使用半导体装置等时始终相对于重力方向保持上下关系。同样，高度这样的词语一般而言是表示上下关系的表现，但并非在使用半导体装置等时始终表示上下关系，有时也表示水平方向的长度。在此，高度例如是指离漏极区域下表面(半导体基板的下表面)的距离。
图1(a)及图1(b)是本实施方式所涉及的半导体装置的示意图。图1(a)是剖面图，图1(b)是图1(a)的A-A剖面图。
如图1(a)所示，半导体装置1具备漏极层10、漂移层12、基底区域14、源极区域16、第一绝缘膜18、场板电极20、第二绝缘膜22、栅极区域24、层间绝缘膜26和层间绝缘膜28而构成。该半导体装置1例如构成功率MOSFET。
另外，图1(a)是为了易于明白半导体装置1的构造地说明而表示出未图示用于向各区域施加电压的接触部及金属层的剖面的图。如后述那样，例如，具备贯通层间绝缘膜26及层间绝缘膜28，从半导体装置1的上表面连接到栅极区域24的阻挡金属(barrier metal)30及栅极金属32。
漏极层10是形成沟槽型(纵型)的功率MOSFET中的漏极的层，第一导电型的半导体例如由n+型的半导体形成。在图1(a)的例中，在漏极层10的下表面，与漏极金属38连接。
漂移层12由第一导电型的半导体、例如n-型的半导体形成。漂移层12以其下表面接触于漏极层10的上表面的方式配置。
基底区域14以其下表面接触于漂移层12的上表面的方式配置。基底区域14由第二导电型的半导体、例如p+型的半导体形成，是在向栅极区域24施加了电压的情况下形成沟道，使得能够从源极区域16向漏极层10流过载流子的区域。
源极区域16以其下表面接触于基底区域14的上表面的方式配置。源极区域16由第一导电型的半导体、例如n+型的半导体形成，在向栅极区域24恰当地施加了电压的情况下，由于源极区域16与漏极层10之间的电位差，从源极区域16向漏极层10流过载流子。
在该漂移层12、基底区域14、源极区域16的上表面，即以从源极区域16的上表面到漂移层12的途中的方式，具备沟槽50。通过有沟槽50，在漂移层12的上表面，选择性地具备基底区域14及源极区域16。
第一绝缘膜18例如是场板绝缘膜，是将场板电极20与漂移层12绝缘的绝缘膜。在沟槽50内，具备该第一绝缘膜18以使场板电极20与漂移层12绝缘。
场板电极20在从漏极层10到源极区域16的方向、即上下方向上沿着沟槽50的方向隔着第一绝缘膜18在沟槽50内配置。场板电极20例如具备多晶硅而形成。另外，该场板电极20也可以与源极电极连接。
此外，在图1(a)中，将场板电极20描绘为单体，但不限于此，也可以由多个不同的种类的导电体或半导体形成场板电极20。例如，也可以在与漂移层12隔着第一绝缘膜18对置之处，并且是接近于漏极层10的下方，在场板电极20与第一绝缘膜18之间，具备其他半导体膜。
第二绝缘膜22是将基底区域14及源极区域16与栅极区域24之间绝缘的绝缘膜，在沟槽50内沿着基底区域14及源极区域16配置。也可以以与第一绝缘膜18连续的方式具备该第二绝缘膜22。此外，根据形成有基底区域14、源极区域16及栅极区域24的区域，也可以在漂移层12与栅极区域24之间也具备第二绝缘膜22。如上述那样，第二绝缘膜22在栅极区域24和基底区域14之间配置，作为绝缘这些区域的栅极氧化膜而发挥作用。
栅极区域24是用于通过被施加的电压在基底区域14中形成沟道或耗尽层的区域，配置为U形的导电体。栅极区域24例如具备多晶硅而形成。在该栅极区域24中，从其上表面具备凹部52。凹部52不贯通栅极区域24，以栅极区域24成为U形的方式配置。凹部52也可以如图4所示，是凹型的凹陷。
层间绝缘膜26是用于将栅极区域24与在其上表面形成的金属层绝缘的绝缘膜，在第二绝缘膜22的上表面及栅极区域24的上表面配置。特别是，在栅极区域24中形成的凹部52内，以嵌入的方式配置层间绝缘膜26。
层间绝缘膜28是为了将上述的各个半导体层与金属层绝缘而在层间绝缘膜26的上表面形成的绝缘膜。另外，该层间绝缘膜28与层间绝缘膜26一起形成第三绝缘膜。进而，也可以在形成层间绝缘膜26的定时还形成层间绝缘膜28。这样，该层间绝缘膜26和层间绝缘膜28也可以是同一膜，该形成为同一的绝缘膜形成第三绝缘膜。也可以在形成了层间绝缘膜26后，通过使上表面平坦化，从而形成第三绝缘膜。
图1(b)是表示图1(a)中的A-A剖面、即示意性的平面的图。如该图1(b)所示，沿着与上述的半导体的层重叠的方向呈直角的方向，形成有上述的各层。金属层在这些半导体层的上部、更详细地说第三绝缘层(层间绝缘膜28)的上表面上配置，与源极区域16、场板电极20及栅极区域24等的所需处经由接触部而连接。
图2是表示形成了各种接触部及金属后的半导体装置1的示意性的上表面的平面图。如该图2所示，在具备漂移层12等而构成的半导体层的上表面，配置为栅极金属32与栅极区域24经由栅极接触部40连接，且源极金属34与源极区域16、场板电极20及基底区域14连接。另外，在该图2中，示出了五条沟槽50，但作为一例而示出，不限于此，也可以具备更多的沟槽50。
栅极接触部40与沟槽50内的栅极区域24电连接。源极接触部42以在半导体层中贯通源极区域16并到达基底区域14的方式，配置为在两个沟槽50之间其区域与沟槽50不邻接。
栅极金属32以经由各栅极接触部40与栅极区域24连接的方式形成。
源极金属36以与各源极接触部42连接的方式，形成为与栅极金属32通过绝缘膜绝缘。
漏极金属38以与漏极层12连接的方式，形成为与漏极层12的下表面接触。
图3(a)及图3(b)分别是表示图2中的B-B剖面、C-C剖面的剖面图。
图3(a)是表示B-B剖面、即具备栅极接触部40的剖面图。例如，在该图3(a)中，栅极接触部40通过阻挡金属30而形成，将处于上表面的栅极金属32和处于下方的栅极区域24电连接。栅极接触部40不限于其全部由阻挡金属30形成，也可以隔着阻挡金属30在接触部内具备栅极金属32而形成。即，也可以在形成栅极接触部40的区域和第三绝缘膜之间、及形成栅极接触部40的区域和栅极区域24之间，阻挡金属30作为薄膜而形成，在隔着该薄膜形成栅极接触部40的区域内形成栅极金属32，从而形成栅极接触部40。
图3(b)是表示C-C剖面、即具备源极接触部42的剖面图。源极接触部42以贯通第三绝缘膜及源极区域16而到达基底区域14的方式形成。源极接触部42的内壁形成有阻挡金属34，在其内侧形成源极金属36。通过该源极接触部42，源极金属36与基底区域14及源极区域16被电连接。
图4(a)是图3(a)中的栅极区域的上表面的扩大图，并且是表示阻挡金属30被形成在栅极接触部40内，栅极区域24和栅极金属32被电连接的一例的图。如该图4(a)所示，栅极区域24也可以不完全成U形，而形成为中央凹陷的研钵状即可。此外，其底面也可以不是平面，也可以有稍微的凹凸。
图4(b)是进一步扩大图4(a)的栅极区域和栅极接触部的连接部分的图。
栅极区域24为：在与第二绝缘膜22相接的外侧的端部、即接近于源极区域16的区域，以其形成的角度成为钝角的方式配置。在与源极区域16相反侧的凹部52的侧即内侧的端部，以与成为钝角的源极区域16侧相比离下表面的高度更高的方式形成为锐角。不限于离下表面的高度，以沿着沟槽50及凹部52的方向，与外侧(源极区域16侧)相比，内侧(凹部侧)变高的方式形成即可。此外，如图1或图4所示，既可以是从外侧向内侧其高度逐渐地变高的形状，也可以存在高度有部分地不变化之处。
硅化物区域24S被形成在栅极区域24和阻挡金属30之间。栅极区域24、和阻挡金属30通过该硅化物区域24S，成为欧姆接触。在凹部52侧中栅极区域24为锐角，所以与一般的半导体装置相比，能够将与阻挡金属30的接触面确保得更大，该硅化物区域24S的区域变大。
以上那样，根据本实施方式所涉及的半导体装置1，与栅极区域24的外侧(源极区域16侧)相比使内侧(凹部52侧)更高，从而在内侧附近成为锐角，在栅极区域24的正上方设置接触部，能够使其与阻挡金属30接触，能够将硅化物的表面积形成得大。其结果，欧姆接触的区域变大，能够使栅极区域24和阻挡金属30之间的接触电阻降低。
通过成U形，在上表面的两端能够充分地取其接触部的深度的余量。此外，在外侧其形成角度成为钝角，所以能够避免该处的电场集中，能够抑制发生故障或损坏。进而，若是这样的形状，如后述那样，能够在左右上改变沟道长度，能够抑制高速开关动作时的过冲(overshoot)。此外，通过在沟槽50内栅极区域24不是均一地形成，而是形成为U形状，例如减少由多晶硅形成的栅极区域24的体积，从而能够抑制应力，能够缓和半导体装置1的弯曲。
在上述中，作为第一导电型为n型而说明，但第一导电型也可以是p型。在该情况下，第二导电型成为n型。在n型的情况下，作为杂质，例如能够举出砷(As)、磷(P)等。在p型的情况下，作为杂质，例如能够举出硼(B)、氟化硼(BF2 +)等。
无论在哪个情况下，漏极层10、漂移层12、基底区域14、源极区域16的主成分例如是硅(Si)。场板电极20、栅极区域24的主成分例如是包含第一导电型的杂质的多晶硅、非晶硅等。第一绝缘膜18、第二绝缘膜22、第三绝缘膜(层间绝缘膜26、层间绝缘膜28)的主成分例如是氧化硅(SiO2)。
另外，通过SEM或TEM等能够以高倍率调查试样的方法调查剖面，从而能够确认以上那样的构造。
(制造方法)
接着，使用附图，说明本实施方式所涉及的半导体装置1的制造方法。
图5是表示在漏极层10及漂移层12中形成沟槽的过程的图。如图5(a)所示，在半导体基板上，形成成为漏极层10及漂移层12的层。例如，将漏极层10设为半导体基板，在漏极层10上通过外延成长而形成漂移层12。或也可以在漏极层10的上表面，连接形成了漂移层12的晶片状的半导体层叠体。
并且，在漂移层12上，从漂移层12的上表面向漏极层10选择性地形成沟槽。作为一例，如图5(a)那样，通过光刻而形成掩膜60(光致抗蚀剂)。接下来，如图5(b)所示，例如经过RIE(反应离子蚀刻(Reactive Ion Etching))的过程，如图5(c)所示，去除掩膜60而在漂移层12的上表面形成沟槽50。
图6是表示形成场板电极20的过程的图。首先，在沟槽50内形成第一绝缘膜18。如图6(a)所示，例如通过热氧化法或CVD(化学气相沉积(Chemical Vapor Deposition))等，在漂移层12的上表面及沟槽50的内壁形成成为第一绝缘膜18的绝缘膜62。
接着，如图6(b)所示，隔着第一绝缘膜18在沟槽50内形成场板电极20。该场板电极20例如通过CVD等形成。场板电极20也可以是不包含杂质的多晶硅。作为其他例，也可以在形成了包含多晶硅或非晶硅的电极后，将三氯氧磷(POCl3)气氛暴露于电极，使磷(P)热扩散而形成场板电极20。进而作为其他例，例如也可以在硅烷(SiHr)等中混合存在膦(PH3)等，一边维持CVD中的减压状态一边在场板电极20中使磷(P)扩散。
接着，直至如图6(c)所示那样场板电极20的上表面变得比第一绝缘膜18的上表面更高为止，选择性地对第一绝缘膜18进行蚀刻。例如，通过CDE(化学干法蚀刻(ChemicalDry Etching))或湿法蚀刻，进行蚀刻。进而，也可以将场板电极20深蚀刻(负蚀刻：etchback)。
图7是表示形成第二绝缘膜22及成为栅极区域24的电极的过程的图。首先，如图7(a)所示，以覆盖第一绝缘膜18及场板电极20的上表面的方式，在漂移层12的上表面及沟槽50的内侧面，通过热氧化法或CDV等，形成第二绝缘膜22。
接着，如图7(b)所示，隔着第二绝缘膜22，在沟槽50内形成成为栅极区域24的导电膜64。在该过程中，以不填埋沟槽50内全部的方式形成导电膜64，从而在栅极区域24的内侧形成凹部52。
导电膜64(栅极区域24)例如通过CVD等形成。导电膜64也可以是不包含杂质的多晶硅。作为其他例，也可以在该定时中在多晶硅中热扩散n型杂质。例如，也可以在暂时形成了不包含杂质的多晶硅或非晶硅后，暴露于三氯氧磷(POCl3)气氛，在多晶硅内使磷(P)热扩散而形成导电膜64。进而作为其他例，例如也可以在硅烷(SiHr)等中混合存在膦(PH3)等，一边维持CVD中的减压状态一边在导电膜64中使磷(P)扩散。
图8是表示形成栅极区域24的U形状的过程的图。首先，如图8(a)所示，在导电膜64中形成的凹部52内及其周边的上表面，形成掩膜66。例如在至图7(b)所示的工序为止已经形成的半导体层的上表面整体形成成为掩膜66的物质之后，通过光刻或RIE(反应离子蚀刻(Reactive Ion Etching))，在导电膜64的凹部52内及导电膜64的上表面选择性地形成掩膜66。
接着，如图8(b)所示，通过对导电膜64进行蚀刻，形成栅极区域24。导电膜64的蚀刻例如通过CDE或湿法蚀刻进行。此外，在该定时中，进行基底区域14及源极区域16的形成。
基底区域14及源极区域16的形成例如通过反离子注入法来进行。例如，向漂移层12的上表面，注入浓度高于漂移层12的n型杂质的浓度的p型杂质(B+、BF2 +等)直至形成基底区域14的深度。接下来，从所形成的基底区域14的表面，注入浓度高于基底区域14的p型杂质的浓度的n型杂质(P+、As+等)直至形成源极区域16的深度。这样，形成基底区域14及源极区域16。另外，此时，漂移层12上的绝缘膜也可以被一旦去除。
接着，如图8(c)所示，通过去除掩膜66，形成栅极区域24内的凹部52。掩膜66的去除例如通过光激励灰化、等离子体灰化或药液来执行。抗蚀剂去除的方法也可以根据掩膜66的形成过程来决定。
图9是表示形成了栅极区域24后的过程的图。首先，如图9(a)所示，以填埋凹部52的方式形成层间绝缘膜26及层间绝缘膜28。该形成例如在通过回流而形成了层间绝缘膜26之后，通过CVD形成层间绝缘膜28，通过CMP(化学机械抛光(Chemical MechanicalPolishing))使表面平坦化从而进行。通过该层间绝缘膜26及层间绝缘膜28，形成第三绝缘膜。
另外，如上述的构造的说明中记载的那样，层间绝缘膜26及层间绝缘膜28不需要分为两个绝缘膜，也可以作为一个绝缘膜(第三绝缘膜)而形成。在该情况下，例如，通过CVD形成第三绝缘膜(层间绝缘膜26及层间绝缘膜28)，通过CMP平坦化。
接着，如图9(b)所示，在第三绝缘膜的上表面形成掩膜68。掩膜68的形成过程与掩膜60或掩膜66等同。该掩膜68形成为能够在栅极区域24的U形的上端部分中选择性地进行接触区域的蚀刻。并且，通过蚀刻、例如干法蚀刻(等离子蚀刻)，形成向栅极区域24的接触部70。
接着，如图9(c)所示，在去除了掩膜68后，形成阻挡金属30。阻挡金属30例如是具备钛(Ti)或氮化钛(TiN)的薄膜。该阻挡金属的形成例如通过喷溅来进行。另外，既可以通过阻挡金属30填埋接触部70，也可以通过阻挡金属30覆盖接触部70的内壁，在所覆盖的接触部70内，形成通过之后的工序形成的栅极金属32。
接着，如图3(a)所示，在阻挡金属30的上表面形成金属，从而形成栅极金属32。栅极金属32例如由具备铝(Al)的金属形成。该栅极金属32的形成例如通过CVD或PVD(物理气相沉积(Physical Vapor Deposition))进行。这样，接触部70形成为栅极接触部40，栅极金属32与栅极区域24被电连接。
与该工序并行、或在该工序的前后的工序中，形成阻挡金属34、源极接触部42及源极金属36。它们的形成的方法经过与阻挡金属30、栅极接触部40及栅极金属32同样的过程来进行。
最后，根据需要而进行热处理。通过进行该热处理，各半导体层、特别是基底区域14及源极区域16被激活，且在栅极区域24及阻挡金属30的接触面中形成硅化物。
以上那样，根据本实施方式，将栅极区域24设为从外侧向内侧高度变高的U形，从而能够在该制造工序中省略对于栅极区域24的平坦化处理、例如CMP处理等。
(变形例)
在图8(a)中，在生成抗蚀剂时，还能够通过错开抗蚀剂的位置，在U形的栅极区域24的左右，形成阈值电压不同的半导体。
图10是表示本变形例所涉及的制造过程的图。图10(a)是表示关于形成图8(a)中的抗蚀剂的处理的变形例的图。如该图10(a)所示，例如，在两个并排的沟槽50中，与前述的实施方式相比将掩膜66形成在分离的位置。通过这样，在图中，位于外侧的沟槽50内的导电膜64的蚀刻不会进行那么多，相对于此，位于内侧的沟槽50内的导电膜64的蚀刻与外侧比较被促进。
通过这样错开掩膜66的位置、或使掩膜66的大小变化，能够在接着的CDE过程中使在U形的左右蚀刻的导电膜64的凹处的深度变化。
图10(b)是表示这样生成的半导体装置1的图，如该图所示，能够改变夹着栅极区域24的凹部52的区域的高度，能够使栅极-源极间的阈值电压变化。
以上那样，根据本变形例，通过错开掩膜66的位置或变更大小这样稍许的工序的变化，能够制造阈值电压在凹部52的左右不同的半导体装置1。
以上说明了本发明的几个实施方式，但这些实施方式作为例子而提示，没有意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，能够在不脱离发明的主旨的范围中进行各种省略、置换、变更。这些实施方式及其变形被包含于发明的范围或主旨中，且被包含于权利要求书所记载的发明及其均等的范围中。此外，在本发明的主旨的范围内，当然能够部分地适当组合这些实施方式。

Claims (12)

1.一种半导体装置，具备：
第一导电型的漏极层；
第一导电型的漂移层，被形成在所述漏极层的上表面；
第二导电型的基底区域，被形成在所述漂移层的上表面；
第一导电型的源极区域，被形成在所述基底区域的上表面；
场板电极，在从所述源极区域的上表面贯通所述基底区域并到达所述漂移层的沟槽内，沿着所述沟槽隔着第一绝缘膜形成；
栅极区域，在所述沟槽内隔着第二绝缘膜形成，并且，形成为在沿着所述沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面，所述凹部侧即内侧的端部的位置比所述第二绝缘膜侧即外侧的端部的位置更高；以及
第三绝缘膜，被形成在所述源极区域及所述栅极区域的上表面及所述凹部内。
2.如权利要求1所述的半导体装置，
所述栅极区域形成为，在U形的双方的端部的上表面，其上表面与侧面所成的角在与所述第二绝缘膜侧接触一侧成为钝角，而在所述凹部侧成为锐角。
3.如权利要求1所述的半导体装置，还具备：
栅极接触部，从所述第三绝缘膜的上表面贯通所述第三绝缘膜，在所述凹部以外的区域中选择性地至少到达所述栅极区域的上表面。
4.如权利要求2所述的半导体装置，还具备：
栅极接触部，从所述第三绝缘膜的上表面贯通所述第三绝缘膜，在所述凹部以外的区域中选择性地至少到达所述栅极区域的上表面。
5.如权利要求3所述的半导体装置，
在所述栅极区域的上表面，在所述栅极接触部与所述栅极区域之间具备硅化物层。
6.如权利要求4所述的半导体装置，
在所述栅极区域的上表面，在所述栅极接触部与所述栅极区域之间具备硅化物层。
7.如权利要求3所述的半导体装置，
所述栅极接触部形成为到达所述栅极区域所形成的U形部分的两个上表面的双方。
8.如权利要求6所述的半导体装置，
所述栅极接触部形成为到达所述栅极区域所形成的U形部分的两个上表面的双方。
9.如权利要求1所述的半导体装置，
所述栅极区域的U形的双方的端部的高度不同。
10.一种半导体装置的制造方法，具备：
在形成于第一导电型的漏极层的上表面上的第一导电型的漂移层，从所述漂移层的上表面侧向所述漂移层的所述漏极层侧形成沟槽的步骤；
在所述沟槽的内壁形成第一绝缘膜的步骤；
隔着所述第一绝缘膜形成场板电极的步骤；
在所述场板电极的上表面及所述沟槽的所述内壁形成第二绝缘膜的步骤；
隔着所述第二绝缘膜，在所述场板电极的上侧及所述沟槽的内侧，形成具有沿着所述沟槽的方向的凹部的U形的栅极区域，以使在U形的双方的端部各自的上表面，所述凹部侧即内侧的端部的位置比所述第二绝缘膜侧即外侧的端部的位置更高的步骤；
在所述漂移层的除了所述沟槽以外的上表面形成基底区域的步骤；
在所述基底区域的上表面形成源极区域的步骤；
在所述源极区域的上表面及所述栅极区域的上表面，以填埋所述凹部的方式形成第三绝缘膜的步骤；
形成贯通所述第三绝缘膜并到达所述栅极区域的栅极接触部的步骤。
11.如权利要求10所述的半导体装置的制造方法，还具备：
在所述栅极区域与所述栅极接触部之间形成硅化物层的步骤。
12.如权利要求10所述的半导体装置的制造方法，
形成所述栅极区域的步骤，是形成为所述U形的双方的端部的高度不同的步骤。
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