JP7265470B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
従来より、電力制御用のスイッチング素子として、ＤＭＯＳ（Diffused Metal-Oxide-Semiconductor Field-Effect Transistor）が使用されている。ＤＭＯＳにおいては、高い耐圧と低いオン抵抗の両立が望まれている。
特開２０１５－１６２５８１号公報
実施形態の目的は、高い耐圧と低いオン抵抗が両立可能な半導体装置を提供することである。
実施形態に係る半導体装置は、上面に凹部が形成された半導体部分と、前記凹部内の一部に設けられた絶縁部材と、第１電極と、前記絶縁部材よりも薄いゲート絶縁膜と、前記半導体部分上に設けられたソースコンタクトと、前記半導体部分上に設けられたドレインコンタクトと、を備える。前記第１電極は、前記凹部内の他の一部に設けられた第１部分と、前記絶縁部材よりも上方に設けられた第２部分と、を有する。前記ゲート絶縁膜は、前記半導体部分と前記第１部分との間に設けられている。前記半導体部分は、前記ゲート絶縁膜に接した第１導電形の第１層と、前記第１層に接し、前記ソースコンタクトに接続された第２導電形の第２層と、前記第１層に接し、前記ドレインコンタクトに接続された第２導電形の第３層と、を有する。上方から見て、前記凹部は前記ソースコンタクトと前記ドレインコンタクトとの間に位置する。前記絶縁部材は、前記第１部分と前記第３層との間に配置されている。
第１の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 （ａ）は第３の実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図である。
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
なお、図１は模式的なものであり、構成要素は適宜省略又は誇張されている。後述する図２、図３（ａ）及び（ｂ）についても、同様である。
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられており、シリコン基板１０上に、エピタキシャル層１１が設けられている。エピタキシャル層１１は、シリコン基板１０の上面からシリコンがエピタキシャル成長して形成された層であり、導電形は例えばｐ形である。
エピタキシャル層１１上の一部には、導電形がｐ形のｐ形ウェル１２が設けられている。ｐ形ウェル１２の不純物濃度は、エピタキシャル層１１の不純物濃度よりも高い。ｐ形ウェル１２上の一部には、導電形がｎ形のソース層１３が設けられている。ソース層１３上の一部には、導電形がｎ＋形のソースコンタクト層１４が設けられている。ソースコンタクト層１４の不純物濃度は、ソース層１３の不純物濃度よりも高い。
ｐ形ウェル１２上の他の一部には、導電形がｐ形のボディ層１５が設けられている。ボディ層１５の不純物濃度は、ｐ形ウェル１２の不純物濃度よりも高い。ボディ層１５上の一部には、導電形がｐ＋形のボディコンタクト層１６が設けられている。ボディコンタクト層１６の不純物濃度は、ボディ層１５の不純物濃度よりも高い。例えば、ボディ層１５はソース層１３に接している。
エピタキシャル層１１上の他の一部には、導電形がｎ形のドリフト層１７及び導電形がｎ形のｎ形ウェル１８が設けられている。ｎ形ウェル１８の不純物濃度はドリフト層１７の不純物濃度よりも高い。ドリフト層１７とｎ形ウェル１８は相互に接している。ドリフト層１７上の一部及びｎ形ウェル１８上には、導電形がｎ形のドレイン層１９が設けられている。ドレイン層１９の不純物濃度は、ｎ形ウェル１８の不純物濃度よりも高い。ドレイン層１９上の一部には、導電形がｎ＋形のドレインコンタクト層２０が設けられている。ドレインコンタクト層２０の不純物濃度は、ドレイン層１９の不純物濃度よりも高い。
シリコン基板１０、エピタキシャル層１１、ｐ形ウェル１２、ソース層１３、ソースコンタクト層１４、ボディ層１５、ボディコンタクト層１６、ドリフト層１７、ｎ形ウェル１８、ドレイン層１９、ドレインコンタクト層２０により、半導体部分３０が形成されている。半導体部分３０は例えば単結晶のシリコンからなり、各部に不純物が導入されている。
半導体部分３０のうち、エピタキシャル層１１、ｐ形ウェル１２、ボディ層１５、ボディコンタクト層１６により、導電形がｐ形の第１層３１が形成されている。半導体部分３０のうち、ソース層１３及びソースコンタクト層１４により、導電形がｎ形の第２層３２が形成されている。半導体部分３０のうち、ドリフト層１７、ｎ形ウェル１８、ドレイン層１９、ドレインコンタクト層２０により、導電形がｎ形の第３層３３が形成されている。第２層３２及び第３層３３は、第１層３１に接し、例えば、第１層３１上に設けられている。すなわち、半導体部分３０は、第１層３１、第２層３２、第３層３３を有する。
なお、エピタキシャル層１１の導電形はｎ形であってもよい。その場合は、ｐ形の第１層３１は、ｐ形ウェル１２、ボディ層１５、ボディコンタクト層１６を含み、ｎ形の第２層３２は、ソース層１３及びソースコンタクト層１４を含み、ｎ形の第３層３３は、エピタキシャル層１１、ドリフト層１７、ｎ形ウェル１８、ドレイン層１９、ドレインコンタクト層２０を含む。この場合も、第２層３２及び第３層３３は第１層３１に接する。
半導体部分３０の上面３５には、凹部３６が形成されている。ソース層１３及びドレイン層１９を含む断面において、凹部３６の形状は逆台形状でありテーパ状である。凹部３６は、ソース層１３側の側面３６ｓ、ドレイン層１９側の側面３６ｄ、底面３６ｂを有する。側面３６ｓ及び側面３６ｄはテーパ状である。なお、ソース層１３及びドレイン層１９を含む断面に直交する断面、すなわち、図１の紙面奥行き方向に沿った断面においては、凹部３６の側面はテーパ状とは限らない。底面３６ｂは、側面３６ｓと側面３６ｄの間に位置し、側面３６ｓ及び側面３６ｄに接している。また、側面３６ｓの上端と側面３６ｄの上端とによって挟まれる仮想的な平面を、凹部３６の上面３６ｕとする。
側面３６ｓの上部にはソース層１３が露出する。側面３６ｓの下部から底面３６ｂの側面３６ｓ側の部分にわたってｐ形ウェル１２が露出する。側面３６ｄの上部にはドレイン層１９が露出する。側面３６ｄの下部から底面３６ｂの側面３６ｄ側の部分にわたってドリフト層１７が露出する。底面３６ｂにおけるｐ形ウェル１２が露出した部分とドリフト層１７が露出した部分との間には、エピタキシャル層１１が露出する。
凹部３６内のドレイン層１９側の部分には、絶縁部材４１が設けられている。絶縁部材４１は例えばシリコン酸化物からなり、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：Si(OC2H5)4）を原料としたＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成されたものである。
絶縁部材４１の側面４１ｄは凹部３６の側面３６ｄと同一である。絶縁部材４１の底面４１ｂは底面３６ｂにおける側面３６ｄ側の部分と同一である。絶縁部材４１の側面４１ｄ及び底面４１ｂは第３層３３に接している。より詳細には、側面４１ｄの上部はドレイン層１９に接しており、側面４１ｄの下部及び底面４１ｂはドリフト層１７に接している。絶縁部材４１の上面４１ｕは凹部３６の上面３６ｕと同一である。絶縁部材４１の側面４１ｄと上面４１ｕとのなす角度θ１は鋭角であり、例えば、１０度以上８５度以下である。
凹部３６内のソース層１３側の部分から、絶縁部材４１上にわたって、電極４２が設けられている。すなわち、電極４２は、凹部３６内に配置された第１部分４２ａと、絶縁部材４１よりも上方に配置された第２部分４２ｂとを有する。第１部分４２ａは、絶縁部材４１とゲート絶縁膜４３との間に配置されている。第２部分４２ｂは第１部分４２ａよりも上方に配置され、凹部３６における絶縁部材４１を除く部分の直上域に設けられた部分と、ドレイン層１９に向けて延出した部分とを有する。これにより、第２部分４２ｂの一部は、絶縁部材４１の上面４１ｕに接している。第１部分４２ａ及び第２部分４２ｂは絶縁部材４１に接している。なお、電極４２は、第１部分４２ａ及び第２部分４２ｂ以外の部分を有していてもよい。絶縁部材４１は、電極４２の第１部分４２ａと第３層３３との間に配置されている。
凹部３６内における電極４２の第１部分４２ａと半導体部分３０との間には、ゲート絶縁膜４３が設けられている。ゲート絶縁膜４３は、凹部３６のソース層１３側の側面３６ｓの全体、及び、底面３６ｂにおけるソース層１３側の部分に設けられている。ゲート絶縁膜４３は、絶縁部材４１よりも薄い。後述するソース－ゲート間の電位差が５Ｖである場合、ゲート絶縁膜４３の厚さは、例えば、１０～１５ｎｍである。ゲート絶縁膜４３は、例えばシリコン酸化物からなり、例えば、半導体部分３０を熱酸化して形成されたものである。ゲート絶縁膜４３の表面と凹部３６の上面３６ｕとのなす角度θ２は鋭角であり、例えば、１０度以上８５度以下である。ゲート絶縁膜４３は、絶縁部材４１と一体的に設けられていてもよく、別体として設けられていてもよい。
半導体部分３０上、絶縁部材４１上、及び、電極４２上には、層間絶縁膜４５が設けられている。層間絶縁膜４５内には、ソースコンタクト４６及びドレインコンタクト４７が設けられている。ソースコンタクト４６の下端はソースコンタクト層１４に接続されている。ドレインコンタクト４７の下端はドレインコンタクト層２０に接続されている。上方から見て、凹部３６はソースコンタクト４６とドレインコンタクト４７との間に位置している。また、上方から見て、電極４２の第２部分４２ｂの一部は、第１部分４２ａとドレインコンタクト４７との間に配置されている。
以上の構成により、半導体装置１には、ｎチャネル形のＤＭＯＳが形成される。なお、上述の各層の導電形は逆でもよい。この場合は、ｐチャネル形のＤＭＯＳが形成される。また、半導体装置１には、ＤＭＯＳを他の素子から分離するための不純物含有層及びＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）等が形成されていてもよい。更に、エピタキシャル層１１を形成せず、導電形がｐ形のシリコン基板１０の上層部分に、上述のｎチャネル形のＤＭＯＳを形成してもよい。半導体部分３０を構成する各層は、境界が明瞭に観察されるとは限らない。
半導体装置１は、例えば、以下の方法により製造することができる。
先ず、シリコン基板１０の上面にシリコンをエピタキシャル成長させて、エピタキシャル層１１を形成する。次に、例えばドライエッチング法により、エピタキシャル層１１の上面にテーパ状の凹部３６を形成する。次に、熱酸化処理を施して、エピタキシャル層１１の表面を酸化する。次に、不純物を選択的にイオン注入することにより、ｐ形ウェル１２、ドリフト層１７、ｎ形ウェル１８を形成する。
次に、ＴＥＯＳを原料としたＣＶＤ法により、凹部３６内にシリコン酸化物を埋め込んで、上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法等により平坦化する。次に、凹部３６内に埋め込まれたシリコン酸化物の一部を選択的に除去する。これにより、シリコン酸化物の残留部分が、絶縁部材４１となる。次に、熱酸化処理を施して、凹部３６における半導体部分３０の露出面にゲート絶縁膜４３を形成する。次に、ポリシリコンを堆積させて、パターニングすることにより、電極４２を形成する。次に、不純物を選択的にイオン注入することにより、ソース層１３、ドレイン層１９、ボディ層１５、ソースコンタクト層１４、ドレインコンタクト層２０、ボディコンタクト層１６を形成する。
次に、ＴＥＯＳを原料としたＣＶＤ法により、半導体部分３０上に層間絶縁膜４５を形成する。次に、層間絶縁膜４５内にソースコンタクト４６及びドレインコンタクト４７を形成する。ソースコンタクト４６はソースコンタクト層１４に接続し、ドレインコンタクト４７はドレインコンタクト層２０に接続する。このようにして、半導体装置１が製造される。
次に、本実施形態に係る半導体装置１の動作について説明する。
半導体装置１を駆動させる際には、ソースコンタクト４６とドレインコンタクト４７との間に直流電圧を印加する。例えば、ソースコンタクト４６にソース電位として接地電位（０Ｖ）を印加し、ドレインコンタクト４７に正のドレイン電位、例えば４０Ｖを印加する。また、ボディコンタクト層１６には例えばソース電位を印加する。
この状態で、電極４２にオン電位、例えば５Ｖを印加すると、第１層３１におけるゲート絶縁膜４３に近接した部分に反転層が形成されて、ソースコンタクト４６とドレインコンタクト４７との間に電流が流れる。すなわち、ＤＭＯＳがオン状態となる。一方、電極４２にオフ電位、例えば０Ｖを印加すると、反転層が消滅して空乏層が拡がり、電流が遮断される。すなわち、ＤＭＯＳがオフ状態となる。このとき、０Ｖが印加された電極４２と４０Ｖが印加された第３層３３との間には、電界が形成される。
次に、本実施形態の効果について説明する。
半導体装置１においては、電極４２における凹部３６内に配置された第１部分４２ａがゲート電極として機能し、ＤＭＯＳのオン状態とオフ状態を切り替える。一方、電極４２における絶縁部材４１上に乗り上げた第２部分４２ｂが、フィールドプレート電極として機能し、オフ状態における電界の集中を緩和する。
このとき、角度θ１は鋭角であるため、絶縁部材４１のドレイン層１９に対向した側面４１ｄは、下方にいくほど第２部分４２ｂの直下に近づくように傾斜している。これにより、電極４２の第２部分４２ｂと第３層３３との距離が均一化され、電界の集中を抑制することができる。この結果、ＤＭＯＳの耐圧が向上する。なお、電極４２の第２部分４２ｂのドレイン側の端部と絶縁部材４１の側面４１ｄとの位置関係を調整することにより、ソース－ドレイン間耐圧を制御することができる。半導体装置１におけるＤＭＯＳのソース－ドレイン間耐圧は、例えば、１０Ｖ以上である。
また、オン状態時にソース層１３からドレイン層１９に流れる電子電流は、第１層３１におけるゲート絶縁膜４３に沿った部分、第３層３３におけるゲート絶縁膜４３、絶縁部材４１の底面４１ｂ及び側面４１ｄに沿った部分を流れる。そして、角度θ２及び角度θ１は鋭角であるため、電子電流は、第１層３１におけるゲート絶縁膜４３に沿った部分、第３層３３における絶縁部材４１の側面４１ｄに沿った部分を流れやすい。この結果、ＤＭＯＳはオン抵抗が低い。
更に、電極４２の第１部分４２ａは、ゲート絶縁膜４３を介して、半導体部分３０の第１層３１に対向している。これにより、第１層３１におけるゲート絶縁膜４３に沿った部分がチャネル層となる。チャネル層の一部は、凹部３６の側面３６ｓに沿って形成されるため、横方向、すなわち、ソース層１３からドレイン層１９に向かう方向に加えて、縦方向、すなわち、ソース層１３からシリコン基板１０に向かう方向にも延びる。このため、横方向におけるチャネル層のサイズを抑えつつ、全体として必要なチャネル長を実現することができる。これにより、半導体装置１の小型化を図ることができる。
更にまた、半導体装置１においては、ソースコンタクト４６がソースコンタクト層１４に接続されており、ドレインコンタクト４７がドレインコンタクト層２０に接続されている。これにより、半導体部分３０の上面側からソース及びドレインに電位を供給することができる。したがって、半導体装置１においては、ソース及びドレインに電位を供給するために深いトレンチを形成したり、シリコン基板１０の裏面側から電極構造を形成したりする必要がなく、汎用性が高い。
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図２は、本実施形態に係る半導体装置を示す断面図である。
図２に示すように、本実施形態に係る半導体装置２においては、第１の実施形態に係る半導体装置１の構成に加えて、電極５２が設けられている。電極５２は、絶縁部材４１上における電極４２の第２部分４２ｂとドレインコンタクト４７との間に配置されている。電極５２は、電極４２から離隔し、絶縁部材４１及び層間絶縁膜４５に接している。電極５２には、電極４２から独立して電位を印加することができる。
半導体装置２においては、ＤＭＯＳのオフ状態時に、電極５２に、電極４２に印加するオフ電位と、ドレインコンタクト４７に印加するドレイン電位との間の中間電位を印加する。中間電位は、例えば、オン状態時に電極４２に印加するオン電位と同じ電位にすることができる。例えば、オフ電位が０Ｖであり、ドレイン電位が４０Ｖであるときに、電極５２には５Ｖの中間電位を印加してもよい。
これにより、電極４２と第３層３３との間に生じる電界の分布を制御することができ、電界の集中を緩和することができる。この結果、ＤＭＯＳの耐圧がより向上する。一方、オン状態時には、電極５２にはオン電位（例えば、５Ｖ）を印加するか、浮遊状態としておくことができる。本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図３（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図である。
図３（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置３においては、第１の実施形態において説明したＤＭＯＳが複数形成されている。具体的には、共通のシリコン基板１０及びエピタキシャル層１１上に、ソース層１３とドレイン層１９が交互に配列されており、ソース層１３とドレイン層１９の間毎に凹部３６が形成されている。各凹部３６内及びその上方には、絶縁部材４１、電極４２及びゲート絶縁膜４３が設けられている。各凹部３６内において、絶縁部材４１はドレイン層１９側に配置され、電極４２及びゲート絶縁膜４３はソース層１３側に配置されている。
また、ソース層１３とボディ層１５は、ソース層１３及びドレイン層１９の配列方向（ゲート長方向）に対して直交する方向（ゲート幅方向）に沿って、交互に配列されている。これにより、隣り合う２つのＤＭＯＳ間で、ソース層１３及びボディ層１５が共有されるか、又は、ドレイン層１９が共有される。半導体部分３０の各層、絶縁部材４１、電極４２、ゲート絶縁膜４３は、ゲート幅方向に沿って延びている。更に、複数のＤＭＯＳが設けられた領域を囲むように、半導体部分３０上にはＳＴＩ６０が設けられている。上方から見て、ＳＴＩ６０の形状は例えば枠状である。
本実施形態によれば、隣り合う２つのＤＭＯＳ間で、ソース層１３及びボディ層１５が共有されるか、又は、ドレイン層１９が共有されることにより、複数のＤＭＯＳを高い集積度で配列することができる。これにより、半導体装置３が制御する電流の密度を向上させて、半導体装置３の小型化を図ることができる。
本実施形態における上記以外の構成、動作及び効果は、第１の実施形態と同様である。なお、第２の実施形態で説明したように、半導体装置３に電極５２を設けてもよい。
以上説明した実施形態によれば、高い耐圧と低いオン抵抗が両立可能な半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２、３：半導体装置
１０：シリコン基板
１１：エピタキシャル層
１２：ｐ形ウェル
１３：ソース層
１４：ソースコンタクト層
１５：ボディ層
１６：ボディコンタクト層
１７：ドリフト層
１８：ｎ形ウェル
１９：ドレイン層
２０：ドレインコンタクト層
３０：半導体部分
３１：第１層
３２：第２層
３３：第３層
３５：半導体部分３０の上面
３６：凹部
３６ｂ：凹部の底面
３６ｄ：凹部の側面
３６ｓ：凹部の側面
３６ｕ：凹部の上面
４１：絶縁部材
４１ｂ：絶縁部材４１の底面
４１ｄ：絶縁部材４１の側面
４１ｕ：絶縁部材４１の上面
４２：電極
４２ａ：第１部分
４２ｂ：第２部分
４３：ゲート絶縁膜
４５：層間絶縁膜
４６：ソースコンタクト
４７：ドレインコンタクト
５２：電極
６０：ＳＴＩ
θ１、θ２：角度

Claims (7)

  1. 上面に凹部が形成された半導体部分と、
    前記凹部内の一部に設けられた絶縁部材と、
    前記凹部内の他の一部に設けられた第１部分と、前記絶縁部材よりも上方に設けられた第２部分と、を有する第１電極と、
    前記半導体部分と前記第１部分との間に設けられ、前記絶縁部材よりも薄いゲート絶縁膜と、
    前記半導体部分上に設けられたソースコンタクトと、
    前記半導体部分上に設けられたドレインコンタクトと、
    を備え、
    前記半導体部分は、
    前記ゲート絶縁膜に接した第１導電形の第１層と、
    前記第１層に接し、前記ソースコンタクトに接続された第２導電形の第２層と、
    前記第１層に接し、前記ドレインコンタクトに接続された第２導電形の第３層と、
    を有し、
    上方から見て、前記凹部は前記ソースコンタクトと前記ドレインコンタクトとの間に位置し、
    前記絶縁部材は、前記第１部分と前記第３層との間に配置され、
    前記絶縁部材の前記第３層側の側面と前記絶縁部材の上面とのなす第１角度は鋭角であり、
    前記ゲート絶縁膜の表面と前記凹部の上面とのなす第２角度は鋭角であり、
    前記絶縁部材と前記第１部分との界面と前記絶縁部材の上面とのなす第３角度は、前記第１角度及び前記第２角度よりも大きい半導体装置。
  2. 上方から見て、前記第２部分の一部は、前記第１部分と前記ドレインコンタクトとの間に配置された請求項１に記載の半導体装置。
  3. 前記第３層は前記絶縁部材に接している請求項１または２に記載の半導体装置。
  4. 前記凹部の側面はテーパ状である請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１角度は１０度以上８５度以下である請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第１部分は、前記絶縁部材と前記ゲート絶縁膜との間に配置された請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記絶縁部材上であって、前記第１電極と前記ドレインコンタクトとの間に設けられた第２電極をさらに備えた請求項１～６のいずれか１つに記載の半導体装置。
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