JP7021416B2 - トレンチゲートトレンチフィールドプレート半垂直半横方向ｍｏｓｆｅｔ - Google Patents

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Description

本願は、概して半導体デバイスに関し、特に、半導体デバイスにおけるドレイン拡張されたトランジスタに関する。
拡張されたドレイン金属酸化物半導体（ＭＯＳ）トランジスタは、オン状態でのトランジスタの抵抗と、トランジスタを含む基板の頂部表面においてトランジスタが占める横方向のエリアと、トランジスタの最大動作電位を制限する、トランジスタのドレインノードとソースノードとの間のブレークダウン電位とにより特徴付けられ得る。オン状態抵抗及びブレークダウン電位の所与の値のためトランジスタのエリアを低減することが望ましい場合がある。そのエリアを低減するための一つの手法は、ドリフト領域におけるドレイン電流が基板の頂部表面へ垂直に流れるように、拡張されたドレインにおいて垂直の方位にドリフト領域を構成することである。プレーナープロセスを用いて半導体デバイスにおいて垂直に向けられるドリフト領域をインテグレートする一方で、製造コスト及び複雑度を所望のレベルまで制限することが課題となり得る。
記載される例において、垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスが、トランジスタの垂直ドリフト領域を画定するように、及びディープトレンチ構造の少なくとも一つのインスタンスだけ垂直ドリフト領域から分離される、ドリフト領域に近接する少なくとも一つの垂直ドレインコンタクト領域を画定するようにディープトレンチ構造を形成することによって形成され得る。垂直ドレインコンタクト領域にドーパントが注入され、注入されたドーパントが、ディープトレンチ構造の底部に近接して拡散するように半導体デバイスがアニーリングされる。垂直ドレインコンタクト領域は、介在するディープトレンチ構造の底部において近接する垂直ドリフト領域に対する電気的コンタクトを成す。少なくとも一つのゲート、ボディ領域、及びソース領域が、半導体デバイスの基板の頂部表面において又はそこに近接して、ドリフト領域上方に形成される。ディープトレンチ構造は、ドリフト領域のためのＲＥＳＵＲＦ領域を形成するため間隔が空けられる。
垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの断面図である。
垂直のドレイン拡張されたＭＯＳトランジスタを有する別の半導体デバイスの断面図である。
垂直のドレイン拡張されたＭＯＳトランジスタを有する更なる半導体デバイスの断面図である。
垂直のドレイン拡張されたＭＯＳトランジスタを有する別の半導体デバイスの断面図である。
垂直のドレイン拡張されたＭＯＳトランジスタを有する更なる半導体デバイスの断面図である。
製造の継続的段階における半導体デバイスの断面図である。 製造の継続的段階における半導体デバイスの断面図である。 製造の継続的段階における半導体デバイスの断面図である。 製造の継続的段階における半導体デバイスの断面図である。 製造の継続的段階における半導体デバイスの断面図である。
垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの上面図である。
垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの上面図である。
下記の同時係属中の特許出願が参照により本願に組み込まれる。
米国特許出願番号ＵＳ１４／０４４，９１５ 米国特許出願番号ＵＳ１４／０４４，９２６
少なくとも一つの例において、半導体デバイスが、垂直のドレイン拡張されたＭＯＳトランジスタと少なくとも一つの他のトランジスタとを含む集積回路であり得る。半導体デバイスは、別の例において、垂直のドレイン拡張されたＭＯＳトランジスタが唯一のトランジスタであるディスクリートデバイスであり得る。
この説明の目的のため、トランジスタに対する「特定の抵抗率」という用語は、そのトランジスタが形成される基板の頂部表面においてトランジスタが占めるエリアを、そのトランジスタがフルにオンになるときのトランジスタの抵抗で乗じた積である。
この説明の目的のため、「ＲＥＳＵＲＦ」という用語は、近傍の半導体領域における電界を低減する材料を指す。例えば、ＲＥＳＵＲＦ領域は、近傍の半導体領域とは反対の導電型の半導体領域であり得る。ＲＥＳＵＲＦ構造は、アペルらの「薄層高電圧デバイス」Ｐｈｉｌｉｐｓ Ｊ， Ｒｅｓ． ３５ １－１３， １９８０に記載されている。
Ａｐｐｅｌｓ， ｅｔ ａｌ． "Ｔｈｉｎ Ｌａｙｅｒ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｄｅｖｉｃｅｓ" Ｐｈｉｌｉｐｓ Ｊ， Ｒｅｓ． ３５ １－１３， １９８０
本開示に記載される例は、ｎチャネルデバイスを説明する。対応するｐチャネルデバイスが、ドーピング極性の適切な変更により形成され得る。図１は、垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの断面図である。半導体デバイス１００が、ｐ型半導体基板１０２内及び上に形成される。ディープトレンチ構造１０４が、垂直のドレイン拡張されたＭＯＳトランジスタ１１０の、少なくとも一つのｎ型の垂直ドレインコンタクト領域１０６及び少なくとも一つのｎ型の垂直に向けられるドリフト領域１０８を画定するように基板１０２に配置される。垂直ドレインコンタクト領域１０６は、ディープトレンチ構造１０４により少なくとも２つの対向する側部で区分される。垂直ドレインコンタクト領域１０６は、ｎ型であり、この例ではディープトレンチ構造１０４の底部１１２より下に延在する。垂直ドレインコンタクト領域１０６は、図１に示すように、垂直に向けられるドリフト領域１０８を基板１０２のｐ型底部領域から分離するように、ディープトレンチ構造１０４の底部１１２の下で横方向に延在し得る。他の例において、垂直ドレインコンタクト領域１０６は、一層制限された横方向範囲を有し得る。垂直に向けられるドリフト領域１０８は、ｎ型であり、ディープトレンチ構造１０４の底部に近接する垂直ドレインコンタクト領域１０６への電気的接続を成す。この例では、垂直ドレインコンタクト領域１０６への電気的接続は、基板１０２の頂部表面において成される。
少なくとも一つのゲート１１４及び対応するゲート誘電体層１１６が、垂直に向けられるドリフト領域１０８の上に配置される。この例では、ゲート１１４は、基板１０２内のトレンチに配置され、ディープトレンチ構造１０４の隣り合うインスタンス間に延在する。少なくとも一つのｐ型ボディ領域１１８が、ゲート１１４及び垂直に向けられるドリフト領域１０８の近傍で基板１０２に配置される。少なくとも一つのｎ型ソース領域１２０が、ゲート１１４の近傍で基板に配置される。一つ又はそれ以上の任意選択のｐ型ボディコンタクト領域１２２が、ボディ領域１１８に隣接して基板１０２に配置され得る。この例では、ソース領域１２０及びボディコンタクト領域１２２への電気的接続は、基板１０２の頂部表面において成される。ゲート他の構成を、図１に示す、ディープトレンチ構造１０４、垂直ドレインコンタクト領域１０６、及び垂直に向けられるドリフト領域１０８の構成を備えた、垂直のドレイン拡張されたＭＯＳトランジスタ１１０に用いることができる。
ディープトレンチ構造１０４は、１～５ミクロンの深さ及び０．５～１．５ミクロン幅であり得る。例えば、２．５ミクロンの深さのディープトレンチ構造１０４は、垂直のドレイン拡張されたＭＯＳトランジスタ１１０に対し３０ボルトオペレーションを提供し得る。４ミクロンの深さのディープトレンチ構造１０４は、垂直のドレイン拡張されたＭＯＳトランジスタ１１０のための５０ボルトオペレーションを提供し得る。ディープトレンチ構造１０４は、誘電体ライナー１２４を有し、導電性中央部材１２６を任意選択で有し得る。垂直に向けられるドリフト領域１０８に隣接するディープトレンチ構造１０４のインスタンスが、垂直に向けられるドリフト領域１０８のためのＲＥＳＵＲＦ領域を提供するために０．５～２ミクロン離れて配置され得る。垂直ドレインコンタクト領域１０６に隣接するディープトレンチ構造１０４のインスタンスが、０．５～２．５ミクロン離れて配置され得る。垂直のドレイン拡張されたＭＯＳトランジスタ１１０のオペレーションの間、存在する場合、導電性中央部材１２６が、垂直に向けられるドリフト領域１０８におけるピーク電界を低減するように電気的にバイアスされ得る。例えば、導電性中央部材１２６は、ソース領域１２０に、ゲート１１４に、又は所望の電位を有するバイアスソースに接続され得る。
垂直に向けられるドリフト領域１０８のインスタンスが、垂直ドレインコンタクト領域１０６近傍に配置される。例えば、垂直に向けられるドリフト領域１０８のインスタンスは、図１に示すように、垂直ドレインコンタクト領域１０６と互い違いにされ得る。ディープトレンチ構造１０４は、図１に示すように、垂直に向けられるドリフト領域１０８を囲み得る。図１に示すように、垂直ドレインコンタクト領域１０６は連続的であり得る。ディープトレンチ構造１０４の互い違いの構成をこれ以降に説明する。ディープトレンチ構造１０４が、垂直に向けられるドリフト領域１０８のためのＲＥＳＵＲＦ領域を提供するように、垂直のドレイン拡張されたＭＯＳトランジスタ１１０を形成することが、垂直のドレイン拡張されたＭＯＳトランジスタ１１０のための動作電圧と特定の抵抗率との間の所望のバランスを提供し得る。垂直に向けられるドリフト領域１０８を基板１０２の底部領域から隔離するように垂直ドレインコンタクト領域１０６を形成することが、垂直のドレイン拡張されたＭＯＳトランジスタ１１０の抵抗を望ましく低減し得る。
図２は、垂直のドレイン拡張されたＭＯＳトランジスタを有する別の半導体デバイスの断面図である。半導体デバイス２００が、ｐ型半導体基板２０２内及び上に形成される。図１を参照して説明したように、垂直のドレイン拡張されたＭＯＳトランジスタ２１０の、少なくとも一つのｎ型垂直ドレインコンタクト領域２０６及び少なくとも一つのｎ型の垂直に向けられるドリフト領域２０８を画定するように、ディープトレンチ構造２０４が基板２０２に配置され得る。垂直ドレインコンタクト領域２０６は、ディープトレンチ構造２０４により少なくとも２つの対向する側部で区分される。垂直ドレインコンタクト領域２０６は、ｎ型であり、この例ではディープトレンチ構造２０４の底部２１２より下に延在する。垂直ドレインコンタクト領域２０６は、ディープトレンチ構造２０４の底部２１２を超えて横方向に延在し得るが、図２に示すように、垂直に向けられるドリフト領域２０８を基板２０２の底部領域から隔離するほど充分に延在しない。他の例において、垂直ドレインコンタクト領域２０６は、一層制限された垂直及び／又は横方向範囲を有し得る。垂直に向けられるドリフト領域２０８は、ｎ型であり、ディープトレンチ構造２０４の底部に近接する垂直ドレインコンタクト領域２０６への電気的接続を成す。この例では、垂直ドレインコンタクト領域２０６への電気的接続は、基板２０２の頂部表面において成される。
少なくとも一つのゲート２１４及び対応するゲート誘電体層２１６が、垂直に向けられるドリフト領域２０８の上に配置される。この例では、ゲート２１４は、基板２０２内のトレンチに配置され、ディープトレンチ構造２０４の隣り合うインスタンスに隣接しない。少なくとも一つのｐ型ボディ領域２１８が、ゲート２１４及び垂直に向けられるドリフト領域２０８近傍で基板２０２に配置される。少なくとも一つのｎ型ソース領域２２０が、ゲート２１４近傍の基板に配置される。一つ又はそれ以上の任意選択のｐ型ボディコンタクト領域２２２が、ボディ領域２１８に隣接して基板２０２に配置され得る。この例では、ソース領域２２０及びボディコンタクト領域２２２への電気的接続は、基板２０２の頂部表面において成される。ゲートの他の構成を、図２に示す、ディープトレンチ構造２０４、垂直ドレインコンタクト領域２０６、及び垂直に向けられるドリフト領域２０８の構成を備えた、垂直のドレイン拡張されたＭＯＳトランジスタ２１０に用いることができる。
垂直に向けられるドリフト領域２０８のインスタンスが、垂直ドレインコンタクト領域２０６近傍に配置される。例えば、垂直に向けられるドリフト領域２０８のインスタンスは、図２に示すように、垂直ドレインコンタクト領域２０６と互い違いにされ得る。ディープトレンチ構造２０４は、図２に示すように、垂直に向けられるドリフト領域１０８を囲み得る。図２に示すように、垂直ドレインコンタクト領域１０６は連続的であり得る。ディープトレンチ構造２０４が、垂直に向けられるドリフト領域２０８のためのＲＥＳＵＲＦ領域を提供するように、垂直のドレイン拡張されたＭＯＳトランジスタ２１０を形成することが、垂直のドレイン拡張されたＭＯＳトランジスタ２１０のための動作電圧及び特定の抵抗率との間の所望のバランスを提供し得る。ディープトレンチ構造２０４の底部２１２を超えて横方向に延在するように、ただし、垂直に向けられるドリフト領域２０８を基板２０２の底部領域から隔離するほど充分に延在しないように、垂直ドレインコンタクト領域２０６を形成することが、一層大きな垂直距離に沿った垂直に向けられるドリフト領域２０８のデプリーションを可能にし得、一層高い電圧でのオペレーションを所望に可能にし得る。
図３は、垂直のドレイン拡張されたＭＯＳトランジスタを有する更なる半導体デバイスの断面図である。半導体デバイス３００が、ｐ型半導体基板３０２内及び上に形成される。ディープトレンチ構造３０４が、図１を参照して説明したように、垂直のドレイン拡張されたＭＯＳトランジスタ３１０の、少なくとも一つのｎ型垂直ドレインコンタクト領域３０６及び少なくとも一つのｎ型の垂直に向けられるドリフト領域３０８を画定するように、基板３０２に配置され得る。垂直ドレインコンタクト領域３０６は、ディープトレンチ構造３０４により少なくとも２つの対向する側部で区分される。垂直ドレインコンタクト領域３０６は、ｎ型であり、図３に示すようにディープトレンチ構造３０４の底部３１２より下に延在し得る。この例では、垂直に向けられるドリフト領域３０８は、ディープトレンチ構造３０４の少なくとも２つのインスタンスだけ垂直ドレインコンタクト領域３０６から横方向にずらされて、垂直のドレイン拡張されたＭＯＳトランジスタ３１０の拡張されたドレインに水平ドリフト構成要素を提供する。この例では、垂直ドレインコンタクト領域３０６への電気的接続は、基板３０２の頂部表面において成される。
少なくとも一つのゲート３１４及び対応するゲート誘電体層３１６が、垂直に向けられるドリフト領域３０８の上に配置される。この例では、ゲート３１４は、ｐ型ボディ領域３１８及びｎ型ソース領域３２０の上の基板３０２上方に配置される。一つ又はそれ以上の任意選択のｐ型ボディコンタクト領域３２２が、ボディ領域３１８に隣接して基板３０２に配置され得る。この例では、ソース領域３２０及びボディコンタクト領域３２２への電気的接続が、基板３０２の頂部表面において成される。ゲートの他の構成が、図３に示す、ディープトレンチ構造３０４、垂直ドレインコンタクト領域３０６、及び横方向にずらされた垂直に向けられるドリフト領域３０８の構成を備えた、垂直のドレイン拡張されたＭＯＳトランジスタ３１０に用いられ得る。垂直に向けられるドリフト領域３０８を、垂直ドレインコンタクト領域３０６から横方向にずらして形成することにより、垂直に向けられるドリフト領域３０８の横方向デプリーションが可能となり得、また、ディープトレンチ構造３０４の一層深いインスタンスを必要とすることなく垂直のドレイン拡張されたＭＯＳトランジスタ３１０の動作電圧が有利に増大され得る。
図４は、垂直のドレイン拡張されたＭＯＳトランジスタを有する別の半導体デバイスの断面図である。半導体デバイス４００が、ｐ型半導体基板４０２内及び上に形成される。ディープトレンチ構造４０４が、垂直のドレイン拡張されたＭＯＳトランジスタ４１０の、少なくとも一つの垂直ドレインコンタクト領域４０６及び少なくとも一つの垂直に向けられるドリフト領域４０８を画定するように、図１を参照して説明したように基板４０２に配置される。垂直ドレインコンタクト領域４０６は、ディープトレンチ構造４０４により少なくとも２つの対向する側部で区分される。垂直ドレインコンタクト領域４０６は、ｎ型であり、この例ではディープトレンチ構造４０４の底部４１２に近接して延在するが、底部４１２より下には延在しない。垂直に向けられるドリフト領域４０８は、ｎ型であり、ディープトレンチ構造４０４の底部４１２に近接する垂直ドレインコンタクト領域４０６への電気的接続を成す。
少なくとも一つのゲート４１４及び対応するゲート誘電体層４１６が、垂直に向けられるドリフト領域４０８の上に配置される。この例では、ゲート４１４は、ｐ型ボディ領域４１８及びｎ型ソース領域４２０の上の基板４０２上方に配置される。一つ又はそれ以上の任意選択のｐ型ボディコンタクト領域４２２が、ボディ領域４１８に隣接して基板４０２に配置され得る。この例では、ゲート４１４の直下の垂直に向けられるドリフト領域４０８の一部が、フィールド酸化物４３４などの誘電性材料４３４により、ディープトレンチ構造４０４の最も近いインスタンスから横方向に分離される。このような構成が、垂直のドレイン拡張されたＭＯＳトランジスタ４１０に水平ドリフト構成要素を付加し得、また、垂直のドレイン拡張されたＭＯＳトランジスタ４１０の動作電圧を有利に増大させ得る。ゲート４１４の直下の垂直に向けられるドリフト領域４０８の一部はまた、場合によっては、図３に示すように、ディープトレンチ構造４０４の少なくとも２つのインスタンスにより垂直ドレインコンタクト領域４０６の最も近いインスタンスから横方向に分離され得る。ゲートの他の構成が、図４に示す、ディープトレンチ構造４０４、垂直ドレインコンタクト領域４０６、及び垂直に向けられるドリフト領域４０８の構成を備えた、垂直のドレイン拡張されたＭＯＳトランジスタ４１０に用いられ得る。垂直に向けられるドリフト領域４０８を垂直ドレインコンタクト領域４０６から横方向にずらして形成することにより、垂直に向けられるドリフト領域４０８の横方向のデプリーションが可能となり得、また、一層深いインスタンス又はディープトレンチ構造４０４の付加的なインスタンスを必要とすることなく垂直のドレイン拡張されたＭＯＳトランジスタ４１０の動作電圧を有利に増大させ得る。
図５は、垂直のドレイン拡張されたＭＯＳトランジスタを有する更なる半導体デバイスの断面図である。半導体デバイス５００が、図１を参照して説明したようにｐ型半導体基板５０２内及び上に形成される。ディープトレンチ構造５０４が、垂直のドレイン拡張されたＭＯＳトランジスタ５１０の、少なくとも一つの垂直ドレインコンタクト領域５０６及び少なくとも一つの垂直に向けられるドリフト領域５０８の垂直の部分を画定するように、図１を参照して説明したように基板５０２に配置される。垂直ドレインコンタクト領域５０６は、ディープトレンチ構造５０４により少なくとも２つの対向する側部で区分される。垂直ドレインコンタクト領域５０６は、ｎ型であり、この例では、ディープトレンチ構造５０４の底部５１２に近接して延在し、及び場合によっては底部５１２より下に延在する。この例では、垂直に向けられるドリフト領域５０８は、ディープトレンチ構造５０４の底部５１２より下に延在し、連続的なｎ型領域を形成するために横方向に延在する。垂直に向けられるドリフト領域５０８は、ｎ型であり、垂直ドレインコンタクト領域５０６への電気的接続を成す。このような構成が、垂直のドレイン拡張されたＭＯＳトランジスタ５１０のオン状態抵抗を有利に低減する。
少なくとも一つのゲート５１４及び対応するゲート誘電体層５１６が、垂直に向けられるドリフト領域５０８上方に配置される。この例では、ゲート５１４は、ｐ型ボディ領域５１８及びｎ型ソース領域５２０近傍で、ディープトレンチ構造５０４の誘電体ライナー５２４に配置される。一つ又はそれ以上の任意選択のｐ型ボディコンタクト領域５２２が、ボディ領域５１８に隣接して基板５０２に配置され得る。ゲートの他の構成を、図５に示す、ディープトレンチ構造５０４、垂直ドレインコンタクト領域５０６、及び垂直に向けられるドリフト領域５０８の構成を備えた、垂直のドレイン拡張されたＭＯＳトランジスタ５１０に用いることができる。
図６Ａ～図６Ｅは、製造の継続的段階における半導体デバイスの断面図である。図６Ａを参照すると、半導体デバイス６００が、単結晶シリコンウエハなどのｐ型半導体基板６０２内及び上に形成される。ドリフト領域イオン注入プロセスが実施され、このプロセスは、ドリフト注入された領域６３０を形成するために、垂直に向けられるドリフト領域のために画定されたエリアにおける基板６０２にリンなどのｎ型ドーパントを注入する。例えば、ドリフト領域イオン注入プロセスのドーズ量が１×１０１２ｃｍ２～１×１０１３ｃｍ２であり得る。この実施例の少なくとも一つのバージョンにおいて、図６Ａに示すように、ドリフト注入された領域６３０は、垂直ドレインコンタクト領域のために画定されたエリアにわたって延在し得る。代替のバージョンにおいて、ドリフト注入された領域６３０は、垂直に向けられるドリフト領域のために画定された基板の或るエリアに限定され得る。
図６Ｂを参照すると、基板６０２の頂部表面の上にハードマスク材料の層を形成することで始まるプロセスなどによって、ディープ隔離トレンチ６２８が基板６０２に形成される。フォトリソグラフィによりエッチングマスクを形成することによりハードマスクが形成され得、その後、反応性イオンエッチング（ＲＩＥ）プロセスを用いてディープ隔離トレンチ６２８のために画定された領域の上のハードマスク材料を取り除くことが続く。ハードマスクをパターニングした後、ＢｏｓｃｈディープＲＩＥプロセス又は連続的ディープＲＩＥプロセスなどの異方性エッチプロセスを用いて、ディープ隔離トレンチ６２８における基板６０２から材料が取り除かれる。
図６Ｃを参照すると、誘電体ライナー６２４が基板６０２に隣接するように、ディープ隔離トレンチ６２８に誘電体ライナー６２４が形成される。例えば、誘電体ライナー６２４は、熱成長された二酸化シリコンを含み得る。誘電体ライナー６２４はまた、化学気相成長（ＣＶＤ）プロセスによって形成される、二酸化シリコン、シリコン窒化物、及び／又はシリコンオキシナイトライドなどの誘電性材料の一つ又はそれ以上の層を含み得る。
任意選択の導電性中央部材６２６が、誘電体ライナー６２４上に形成され得る。例えば、導電性中央部材６２６は、ＳｉＨ４ガスを５８０℃～６５０℃の温度で低圧力リアクター内で熱分解させることによって形成される、通常はポリシリコンと称される、多結晶シリコンを含み得る。ポリシリコンは、所望の電気伝導率を提供するために形成の間ドープされ得る。誘電体ライナー６２４で及び存在する場合には導電性中央部材６２６で充填されるディープ隔離トレンチ６２８は、ディープトレンチ構造６０４を形成する。誘電体ライナー６２４の形成からの基板６０２の頂部表面の上の不要な誘電体材料、及び導電性中央部材６２６の形成からの基板６０２の頂部表面の上の不要な導電性材料は、エッチバック及び／又は化学機械研磨（ＣＭＰ）プロセスなどを用いることによって取り除かれ得る。
図６Ｄを参照すると、ドレインコンタクトイオン注入プロセスが実施され、このプロセスは、ドレインコンタクト注入された領域６３２を形成するために、垂直ドレインコンタクト領域のために画定されたエリアにおける基板６０２にリンなどのｎ型ドーパントを注入する。ドリフト領域イオン注入プロセスのドーズ量は、ドリフト領域イオン注入ドーズ量より少なくとも１０倍高く、例えば１×１０１６ｃｍ－２～３×１０１６ｃｍ－２であり得る。ドレインコンタクトイオン注入プロセスは、所望の電気伝導率を得るために、導電性中央部材６２６のポリシリコンバージョンにドーパントを提供し得る。
図６Ｅを参照すると、熱駆動オペレーションが実施される。このオペレーションは、ドリフト注入された領域６３０及びドレインコンタクト注入された領域６３２における注入されたドーパントを活性化及び拡散するように、及びそれにより、それぞれ、垂直に向けられるドリフト領域６０８及び垂直ドレインコンタクト領域６０６を形成するように、基板６０２を加熱する。熱駆動オペレーションの条件は、ディープトレンチ構造６０４の深さ、及びディープトレンチ構造６０４の底部における垂直ドレインコンタクト領域６０６の所望の横方向範囲に依存する。例えば、２．５ミクロンの深さのディープトレンチ構造６０４を備えた垂直のドレイン拡張されたＭＯＳトランジスタは、１１００℃で３．５～４時間、或いは、１１２５℃で２時間又は１０５０℃で１２時間などの同等のアニール条件で基板６０２を加熱する熱駆動オペレーションを有し得る。
図７及び図８は、垂直のドレイン拡張されたＭＯＳトランジスタを有する半導体デバイスの上面図である。図７及び図８に示すゲートは、図２を参照して説明したようにトレンチに配置されるが、これらの例においてゲートの他の構成も用いられ得る。図７を参照すると、半導体デバイス７００が、図６Ａを参照して説明したように半導体基板７０２内及び上に形成される。閉ループ構成を備えたディープトレンチ構造７０４が基板７０２に配置され得る。ディープトレンチ構造７０４のインスタンスが、垂直ドレインコンタクト領域７０６を横方向に囲む。垂直のドレイン拡張されたＭＯＳトランジスタ７１０のゲート７１４及びゲート誘電体層７１６が、垂直ドレインコンタクト領域７０６を横方向に囲むディープトレンチ構造７０４間に配置される。垂直ドリフト領域７０８が、垂直ドレインコンタクト領域７０６を囲むディープトレンチ構造７０４間に配置される。垂直のドレイン拡張されたＭＯＳトランジスタ７１０のボディ領域、ソース領域、及びボディコンタクト領域は、垂直ドリフト領域７０８及び垂直ドレインコンタクト領域７０６の配置をよりはっきりと示すために図７には示していない。ディープトレンチ構造７０４のインスタンスが、垂直のドレイン拡張されたＭＯＳトランジスタ７１０を横方向に囲む。垂直ドレインコンタクト領域７０６への電気的接続は、基板７０２の頂部表面において成される。垂直ドレインコンタクト領域７０６をディープトレンチ構造７０４で囲むことが、垂直のドレイン拡張されたＭＯＳトランジスタ７１０のドレインコンタクトとボディ領域との間のブレークダウン電界を防止し得、また、垂直のドレイン拡張されたＭＯＳトランジスタ７１０を、その他の方式よりも高い電圧で有利に動作させ得る。
図８を参照すると、半導体デバイス８００が、図６Ａを参照して説明したように半導体基板８０２内及び上に形成される。線形構成を備えたディープトレンチ構造８０４が基板８０２に配置され得る。垂直ドレインコンタクト領域８０６が、線形ディープトレンチ構造８０４の隣り合う対の間に配置される。ゲート８１４及びゲート誘電体層８１６が、垂直ドレインコンタクト領域８０６と互い違いに、ディープトレンチ構造８０４の隣り合う対の間に配置される。垂直ドリフト領域８０８が、ゲート８１４を備えたディープトレンチ構造８０４の互い違いの対の間に配置される。ボディ領域８１８が、線形ディープトレンチ構造８０４の周りに配置され、ゲート８１４に隣接するように垂直ドリフト領域８０８の上に延在する。この場合、垂直ドリフト領域８０８の上に延在するボディ領域８１８の一部と、垂直のドレイン拡張されたＭＯＳトランジスタ８１０のソース領域及びボディコンタクト領域は、垂直ドリフト領域８０８及び垂直ドレインコンタクト領域８０６の配置をよりはっきりと示すために図８には示していない。ディープトレンチ構造８０４のインスタンスが、垂直のドレイン拡張されたＭＯＳトランジスタ８１０を横方向に囲む。垂直ドレインコンタクト領域８０６への電気的接続は、基板８０２の頂部表面において成される。線形ディープトレンチ構造８０４間に垂直ドレインコンタクト領域８０６を配置することが、垂直のドレイン拡張されたＭＯＳトランジスタ８１０のために必要とされるエリアを有利に低減し得、それにより、半導体デバイス８００の製造コストを低減する。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。

Claims (23)

  1. 縦型ＭＯＳトランジスタであって、
    半導体基板と、
    前記半導体基板の表面に形成される第１のトレンチと、
    前記半導体基板の表面に形成される第２のトレンチであって、前記第１のトレンチの内側に位置する、前記第２のトレンチと、
    第１の導電型を有するソース領域と、
    第２の導電型を有するボディ領域と、
    前記第１の導電型を有するドレイン領域と、
    を含み、
    前記ソース領域と前記ボディ領域と前記ドレイン領域とが、前記半導体基板の表面から垂直方向に順に配置され、
    前記ソース領域と前記ドレイン領域とが、前記第１のトレンチの閉ループ状の側壁と前記第２のトレンチの閉ループ状の側壁とにより画定される略環状の半導体領域に配置され、
    前記ソース領域が、前記半導体基板の表面において、前記第１のトレンチの閉ループ状の側壁と前記第２のトレンチの閉ループ状の側壁とに隣接してその間に延在し、
    前記ドレイン領域が、前記略環状の半導体領域に配置され、前記第１及び第２のトレンチの深さよりも深い前記半導体基板の領域まで延在する、縦型ＭＯＳトランジスタ。
  2. 請求項１に記載の縦型ＭＯＳトランジスタであって、
    前記ソース領域が、前記半導体基板の表面において、前記第２トレンチの閉ループ状の側壁の全てにわたって隣接して延在する、縦型ＭＯＳトランジスタ。
  3. 請求項１又は２に記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチと前記第２のトレンチとが、それぞれ、側壁と底部上に形成される誘電体層と、前記誘電体層上であってトレンチ内部に形成される導電材料とを含む、縦型ＭＯＳトランジスタ。
  4. 請求項３記載の縦型ＭＯＳトランジスタであって、
    前記第２のトレンチの内部に形成される導電材料が、ゲート電極である、縦型ＭＯＳトランジスタ。
  5. 請求項４に記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチの内部に形成される導電材料が、前記第２のトレンチの内部の前記ゲート電極に電気的に接続される、縦型ＭＯＳトランジスタ。
  6. 請求項３又は４に記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチの内部に形成される導電材料が、前記ソース領域に電気的に接続される、縦型ＭＯＳトランジスタ。
  7. 請求項１乃至６の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチが、１～５マイクロメートルの間の深さを有する、縦型ＭＯＳトランジスタ。
  8. 請求項１乃至７の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチが、０．５～１．５マイクロメートルの間の幅を有する、縦型ＭＯＳトランジスタ。
  9. 請求項１乃至８の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチが、前記第２のトレンチの深さよりも深い深さを有する、縦型ＭＯＳトランジスタ。
  10. 請求項３乃至９の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチと前記第２のトレンチとの側壁と底部上に形成される誘電体層が、シリコン窒化物を含む、縦型ＭＯＳトランジスタ。
  11. 請求項３乃至９の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第１のトレンチと前記第２のトレンチとの側壁と底部上に形成される誘電体層が、シリコンオキシナイトライドを含む、縦型ＭＯＳトランジスタ。
  12. 請求項１乃至１１の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記半導体基板の表面に形成される第３のトレンチであって、前記第１のトレンチから離れている、前記第３のトレンチと、
    前記半導体基板の表面に形成される第４のトレンチであって、前記第３のトレンチの内側に位置する、前記第４のトレンチと、
    前記第１の導電型を有する第２のソース領域と、
    前記第２の導電型を有する第２のボディ領域と、
    前記第１の導電型を有する第２のドレイン領域と、
    を更に含み、
    前記第２のソース領域と前記第２ボディ領域と前記２のドレイン領域とが、前記半導体基板の表面から垂直方向に順に配置され、
    前記第２のソース領域と前記第２のボディ領域とが、前記第３のトレンチの閉ループ状の側壁と前記第４のトレンチの閉ループ状の側壁とにより画定される第２の略環状の半導体領域に配置され、
    前記第２のドレイン領域が、前記第２の略環状の半導体領域に配置され、前記第３及び第４のトレンチよりも深い前記半導体基板の領域まで延在し、
    前記ドレイン領域と前記第２のドレイン領域とが、前記第１のトレンチと前記第２のトレンチと前記第３のトレンチと前記第４のトレンチの下方に位置して前記第１のトレンチと前記第３のトレンチとの間に延在し、前記第１の導電型を有する前記半導体基板の領域により接続される、縦型ＭＯＳトランジスタ。
  13. 請求項１２に記載の縦型ＭＯＳトランジスタであって、
    前記第２のソース領域が、前記半導体基板の表面において、前記第３のトレンチの閉ループ状の側壁と前記第４のトレンチの閉ループ状の側壁とに隣接してその間にわたって延在する、縦型ＭＯＳトランジスタ。
  14. 請求項１２又は１３に記載の縦型ＭＯＳトランジスタであって、
    前記第２のソース領域が、前記半導体基板の表面において、前記第４のトレンチの閉ループ状の側壁の全てにわたって隣接して延在する、縦型ＭＯＳトランジスタ。
  15. 請求項１２乃至１４の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチと前記第４のトレンチとが、それぞれ、側壁と底部上に形成される誘電体層と、前記誘電体層上であってトレンチ内部に形成される導電材料とを含む、縦型ＭＯＳトランジスタ。
  16. 請求項１５に記載の縦型ＭＯＳトランジスタであって、
    前記第４のトレンチの内部に形成される導電材料が、ゲート電極である、縦型ＭＯＳトランジスタ。
  17. 請求項１６に記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチの内部に形成される導電材料が、前記第４のトレンチの内部の前記ゲート電極に電気的に接続される、縦型ＭＯＳトランジスタ。
  18. 請求項１５又は１６に記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチの内部に形成される導電材料が、前記第２のソース領域に電気的に接続される、縦型ＭＯＳトランジスタ。
  19. 請求項１２乃至１８の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチが、１～５マイクロメートルの間の深さを有する、縦型ＭＯＳトランジスタ。
  20. 請求項１２乃至１９の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチが、０．５～１．５マイクロメートルの間の幅を有する、縦型ＭＯＳトランジスタ。
  21. 請求項１２乃至２０の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチが、前記第４のトレンチのよりも深い深さを有する、縦型ＭＯＳトランジスタ。
  22. 請求項１５乃至２１の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチと前記第４のトレンチとの側壁と底部上に形成される誘電体層が、シリコン窒化物を含む、縦型ＭＯＳトランジスタ。
  23. 請求項１５乃至２１の何れかに記載の縦型ＭＯＳトランジスタであって、
    前記第３のトレンチと前記第４のトレンチとの側壁と底部上に形成される誘電体層が、シリコンオキシナイトライドを含む、縦型ＭＯＳトランジスタ。
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