JP6245118B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明の第1の形態は、半導体装置であって、
窒化ガリウムを含み、溝部が形成された半導体層と、
前記溝部内に形成されたゲート電極と、
を備え、
前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、
前記溝部の幅に対する前記溝部の深さの比は、1以上3以下であり、
前記ゲート電極は、前記溝部内に落ち込む窪みを有しており、
前記窪みの底面の幅W1に対する前記窪みの開口部の幅W2の比(W2/W1)が、1よりも大きく、
更に、前記溝部の内面に沿って一定の厚みで形成された絶縁体層を有し、
前記ゲート電極は、前記ゲート電極の主成分からなる主成分層を備え、
前記ゲート電極は、更に、前記主成分が前記絶縁体層に拡散することを抑制するためのバリア層を、前記主成分層と前記絶縁体層との間に備える、
半導体装置である。
本発明の第2の形態は、半導体装置の製造方法であって、
(A)窒化ガリウムを含み、溝部と、前記溝部の内面に沿って一定の厚みを有する絶縁体層とが形成された半導体層を用意する工程と、
(B)前記溝部内に落ち込む窪みを有するゲート電極を、前記溝部内に形成する工程と、
を含み、
前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、
前記溝部の幅に対する前記溝部の深さの比は、1以上3以下であり、
前記工程(B)では、前記窪みの底面の幅W1に対する前記窪みの開口部の幅W2の比(W2/W1)が、1より大きくなるように前記ゲート電極が形成され、
前記ゲート電極は、前記ゲート電極の主成分からなる主成分層を備え、
前記工程(B)では、前記主成分が前記絶縁体層に拡散することを抑制するためのバリア層と、前記主成分層とをこの順で前記溝部内に成膜することにより前記ゲート電極を形成する、
製造方法である。
本発明は以下の形態としても実現できる。
図1は、第1実施形態における半導体装置10の構成を模式的に示す断面図である。半導体装置10は、トレンチゲート構造を有する窒化ガリウム(GaN)系の縦型MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)である。半導体装置10は、例えば、電力制御に用いられ、パワーデバイスとも呼ばれる。
上記第1実施形態では、縦型MISFETの構成について説明した。これに対して、第2実施形態では、横型MISFETの構成について説明する。
図3は、第1実施形態の半導体装置10の製造方法を示すフローチャートである。半導体装置10の製造にあたっては、まず、トレンチ250が形成された半導体層120が用意される(ステップS10)。ここで用意された半導体層120の上面およびトレンチ250の内面には、ALD(Atomic Layer Deposition)成膜方法によって、略一定の厚みの絶縁体層110が形成されている。なお、半導体層120の製造方法、トレンチ250の形成方法、および、ソース電極等のゲート電極以外の電極の形成方法、については周知であるため、説明を省略する。
上述した第1実施形態の半導体装置10では、ゲート電極100が、アルミニウムのみによって形成されている。これに対して、ゲート電極100は、複数種類の金属を用いた多層構造として形成することが可能である。
試料s9・・・図8の試料s7
試料s10・・・図8の試料s6
試料s11・・・図8の試料s4
試料s12・・・図8の試料s3
試料s13・・・図8の試料s2
E1.第1変形例:
図10は、第1変形例におけるゲート電極の構成を模式的に示す断面図である。本変形例のゲート電極100dは、第1の窒化チタン層112と絶縁体層110との間に、密着層として、略一定の厚みのチタン層111を備えている点において、図5に示したゲート電極100cの構成と異なり、他の構成は同じである。
図11は、第2変形例における半導体装置10bの構成を模式的に示す断面図である。半導体装置10bは、第1実施形態における半導体装置10に加えて、更に、トレンチを用いた終端構造を有する。終端構造として形成されたトレンチ250bは、半導体装置10のトレンチ250と同じ構造であり、トレンチ250b内には、絶縁体層110を介して電極100bが形成されている。電極100bは、第1実施形態におけるゲート電極100と同じ構造であり、テーパ状の窪み103bを備えている。
図12は、第3変形例における半導体装置10cの構成を模式的に示す断面図である。本変形例の半導体装置10cは、ショットキーバリアダイオードとして構成されている。半導体装置10cは、トレンチ250cと、ショットキー電極100fと、オーミック電極160と、n型半導体層161と、p型半導体162と、絶縁体層163と、n−型半導体基板164と、を備えている。
上述した各実施形態における電極の材料(アルミニウム)は一例であり、他の材料を用いることも可能である。例えば、アルミニウム合金によって電極を形成してもよい。アルミニウム合金としては、例えば、Al−Si合金や、Al−Cu合金を用いることができる。また、電極は、銅(Cu)や銀(Ag)、によって形成してもよいし、アルミニウム、銅、銀のうちの1種以上を含む合金によって形成してもよい。
上述した各実施形態におけるバリア層の材料(窒化チタン)は一例であり、他の材料を用いることも可能である、例えば、金属窒化物である窒化タンタル(TaN)や、窒化タングステン(WN)によってバリア層を形成してもよいし、金属炭化物である炭化チタン(TiC)や、炭化タングステン(WC)、炭化タンタル(TaC)によってバリア層を形成してもよい。
上述した各実施形態における半導体層の材料(窒化ガリウム)は一例であり、他の材料を用いることも可能である。例えば、シリコン(Si)や、炭化ケイ素(SiC)、酸化亜鉛(ZnO)、ヒ化ガリウム(GaAs)等によって半導体層を形成してもよい。
上述した各実施形態における絶縁体層の材料(酸化シリコン)は一例であり、他の材料を用いることも可能である。例えば、Si3N4、HfO2、ZrO2、La2O3、Al2O3などの高誘電率絶縁体によって絶縁体層を形成してもよい。あるいは、これらの酸窒化物によって絶縁体層を形成してもよい。
上述した各実施形態では、トレンチのテーパ角αは、略90°としている。この「略90°」の範囲には、84°以上90°以下の範囲が含まれてもよい。下限値を84°としたのは、例えば、深さが1μmのトレンチ250において、オーバハングが0.1μm発生した場合に、テーパ角αが84°以上であると、オーバハングが生じている開口部の幅よりもトレンチ250の底部の幅が広くなる。そのため、上述した各実施形態の電極の構造を採用しない場合には、トレンチ250内に空隙が発生する可能性があるからである。
以下では、上述した実施形態や変形例で示したゲート電極100(図1),100a(図2),100c(図5),100d(図10)、電極100b(図11)、および、ショットキー電極100f(図12)上に、厚膜電極を形成する方法について説明する。厚膜電極は、コンタクト用の電極であり、ワイヤボンディング等が行われる電極である。ゲート電極100,100a,100c,100d、電極100b、および、ショットキー電極100f上に、厚膜電極を形成する方法は、すべて共通であるため、以下では、代表して、第1実施形態のゲート電極100に対して厚膜電極を形成する方法を説明する。厚膜電極の材料としては、例えば、アルミニウム、金、銀、銅、ニッケル、これらのうちの1種以上含む合金などを用いることが可能である。また、厚膜電極の厚みは、0.5〜4.0μmである。厚膜電極300の厚みは、ワイヤボンディングの接合強度等に応じて決定される。
図13は、第1の厚膜電極形成方法を示す説明図である。この第1の厚膜電極形成方法では、図3のステップS20において、トレンチ250内にゲート電極100がテーパ状に形成された後に、図13(A),(B)に示すように、ゲート電極100上に、電子ビーム蒸着法によって厚膜電極300が形成される。具体的には、電子ビームによって蒸発源310(厚膜電極の材料)を加熱して蒸発させることにより、蒸発した材料をゲート電極100上に堆積させ、厚膜電極300を形成する。なお、図13(A)では、図示の都合上、ゲート電極100の上側に蒸発源310を示しているが、一般的に、蒸発源310は、ゲート電極100の鉛直下方にゲート電極100と対向するように配置される。そのため、図13(A)は、図の下側が鉛直上方であり、上側が鉛直下方である。
図15は、第2の厚膜電極形成方法を示す説明図である。この第2の厚膜電極形成方法では、まず、図15(A)に示すように、上述の第1の厚膜電極形成方法を用いることにより、図14に示した厚膜電極300よりも更に厚い厚膜電極300が形成される。そして、図15(B)に示すように、厚膜電極300の表面がレジスト320で被膜される。その後、レジスト320の表面全体からドライエッチングが行われることで、レジスト320と厚膜電極300との不要な部分が除去され、図15(C)に示すように、平坦な表面を有する厚膜電極300が形成される。ドライエッチングにおけるレジストと厚膜電極材料との選択比は、エッチングガスの成分を調整することで、1:1〜1:6程度で調整することができる。図15に示した例では、レジストと厚膜電極材料との選択比は、1:1である。この第2の厚膜電極形成方法によれば、厚膜電極300の表面を平坦にすることができるので、厚膜電極300に対してワイヤボンディング等の配線を良好に行うことが可能になる。なお、レジストに対して厚膜電極材料の選択比を高くすれば、厚膜電極300の表面側に凸状の突起部を形成することが可能である。
上述した第1および第2の厚膜電極形成方法では、電子ビーム蒸着法によって厚膜電極を形成している。これに対して、第3の厚膜電極形成方法では、めっき法によって厚膜電極が形成される。具体的には、図3のステップS20において、トレンチ250内にゲート電極100がテーパ状に形成された後に、めっき法によって、厚膜電極材料をゲート電極100上に堆積させることによって、厚膜電極300が形成される。めっき法としては、無電解めっき法または電解めっき法を用いることができる。めっき法では、ゲート電極100内の窪み130に対して、等方的に厚膜電極材料の堆積が進むので、窪み130を埋め込むために必要な厚膜電極300の厚みを小さくすることができる。また、上述の実施形態や変形例では、ゲート電極100の窪み130がテーパ状に形成されているので、等方的に、つまり、窪み103の形状に沿って、厚膜電極300が形成されるめっき法であっても、トレンチ250に空隙を生じさせることなく、良好に厚膜電極300を形成することができる。
100…ゲート電極
100a,100c,100d…ゲート電極
100b…電極
100f…ショットキー電極
101…開口部
102…底面
103…窪み
110,110a…絶縁体層
111…チタン層
112…第1の窒化チタン層
113…アルミニウム層
114…第2の窒化チタン層
120,120a…半導体層
121…n+型半導体層
122…p型半導体層
123…n型半導体層
124…基板
126…バリア層
128…バッファ層
129…二次元電子ガス
143…ソース電極
145…ドレイン電極
146…ソース電極
150…ドレイン電極
151…基板
160…オーミック電極
163…絶縁体層
164…基板
250,250a,250c…トレンチ
251…側壁面
252…底面
253…水平面
300…厚膜電極
310…蒸発源
320…レジスト
Claims (8)
- 半導体装置であって、
窒化ガリウムを含み、溝部が形成された半導体層と、
前記溝部内に形成されたゲート電極と、
を備え、
前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、
前記溝部の幅に対する前記溝部の深さの比は、1以上3以下であり、
前記ゲート電極は、前記溝部内に落ち込む窪みを有しており、
前記窪みの底面の幅W1に対する前記窪みの開口部の幅W2の比(W2/W1)が、1よりも大きく、
更に、前記溝部の内面に沿って一定の厚みで形成された絶縁体層を有し、
前記ゲート電極は、前記ゲート電極の主成分からなる主成分層を備え、
前記ゲート電極は、更に、前記主成分が前記絶縁体層に拡散することを抑制するためのバリア層を、前記主成分層と前記絶縁体層との間に備える、
半導体装置。 - 請求項1に記載の半導体装置であって、
前記バリア層は、窒化チタンを含む、半導体装置。 - 請求項1または請求項2に記載の半導体装置であって、
前記主成分層と前記バリア層との、前記溝部内の任意の位置における厚みの比が、3:1〜12:1である、半導体装置。 - 請求項1から請求項3までのいずれか一項に記載の半導体装置であって、
前記ゲート電極は、前記バリア層と前記絶縁体層との間、前記主成分層と前記バリア層との間、前記主成分層の前記バリア層とは逆側の面上、の少なくともいずれか一箇所に、層同士を密着させるための密着層を備える、半導体装置。 - 請求項4に記載の半導体装置であって、
前記密着層は、チタンを含む、半導体装置。 - 請求項1から請求項5までのいずれか一項に記載の半導体装置であって、
前記ゲート電極の前記主成分は、アルミニウム、銅、銀、または、これらのうちの1種以上を含む合金である、半導体装置。 - 半導体装置の製造方法であって、
(A)窒化ガリウムを含み、溝部と、前記溝部の内面に沿って一定の厚みを有する絶縁体層とが形成された半導体層を用意する工程と、
(B)前記溝部内に落ち込む窪みを有するゲート電極を、前記溝部内に形成する工程と、
を含み、
前記溝部は、前記溝部の幅方向に沿った断面が矩形状であり、
前記溝部の幅に対する前記溝部の深さの比は、1以上3以下であり、
前記工程(B)では、前記窪みの底面の幅W1に対する前記窪みの開口部の幅W2の比(W2/W1)が、1より大きくなるように前記ゲート電極が形成され、
前記ゲート電極は、前記ゲート電極の主成分からなる主成分層を備え、
前記工程(B)では、前記主成分が前記絶縁体層に拡散することを抑制するためのバリア層と、前記主成分層とをこの順で前記溝部内に成膜することにより前記ゲート電極を形成する、
製造方法。 - 請求項7に記載の半導体の製造方法であって、
前記工程(B)では、RFバイアススパッタ法において、ターゲットに印加する電力の2〜10%の電力を、バイアス電力として前記半導体層が載置されるステージに印加することによって、前記主成分層の形成を行う、製造方法。
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