JP5949516B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
ｐ型半導体層と、ｐ型半導体層に接続されたｎ型半導体層とを備える半導体装置が知られている。このような半導体装置の半導体層に形成される電極層には、半導体層に対する密着性を確保しつつ良好なオーム性接触を実現することが求められる。このような要件を満たすため、例えば、主として窒化ガリウム（ＧａＮ）により形成されたｎ型半導体層に形成される電極層としてチタン（Ｔｉ）層にアルミニウム（Ａｌ）層を積層した電極を用いることや（例えば、特許文献１を参照）、主として窒化ガリウムにより形成されたｐ型半導体層に形成される電極層としてニッケル（Ｎｉ）層に金（Ａｕ）層を積層した電極を用いることが知られている（例えば、特許文献２を参照）。
特開平７−４５８６７号公報 特開平９−６４３３７号公報
上記従来の技術では、半導体装置のｎ型半導体層に電極層（第１の電極層）を形成し、ｐ型半導体層に電極層（第２の電極層）を形成する場合に、第１の電極層および第２の電極層のそれぞれを形成するためのフォトリソグラフィの重ね合わせ精度に応じて、第１の電極層と第２の電極層とを離隔して形成する必要があり、半導体装置の微細化が制限されるという問題があった。また、上記従来の技術では、各半導体層と各電極層との間での良好なオーム性接触の実現という点で、さらなる向上の余地があった。そのほか、従来の半導体装置の製造方法においては、製造の容易化、省資源化などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、主として窒化ガリウム（ＧａＮ）により形成されたｐ型半導体層と、主として窒化ガリウム（ＧａＮ）により形成されると共に前記ｐ型半導体層に接続されたｎ型半導体層と、前記ｎ型半導体層に形成された第１の電極層と、前記ｐ型半導体層に形成された第２の電極層と、を有し、前記第１の電極層と前記第２の電極層とは互いに同電位で動作するように電気的に接続されており、前記第１の電極層は前記第２の電極層における前記ｐ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている半導体装置の製造方法が提供される。半導体装置の製造方法は、前記ｎ型半導体層上に前記第１の電極層を形成する工程と、前記ｐ型半導体層上に前記第２の電極層を形成する工程と、前記半導体層上に形成された前記第１の電極層と前記第２の電極層とに対して熱処理を行う工程と、を備え、前記熱処理の温度は、摂氏４００度以上６５０度以下である。この形態の半導体装置の製造方法によれば、第１の電極層が第２の電極層上に積層され電極周辺部分が微細化された小型の半導体装置を製造することができ、半導体装置の製造コストを低減することができる。また、この形態の半導体装置の製造方法によれば、半導体層上に形成された第１の電極層と第２の電極層とに対して行われる熱処理の温度が摂氏４００度以上６５０度以下であり、この条件によれば各半導体層と各電極層との間での良好なオーム性接触を実現することができる。
（２）本発明の他の一形態によれば、主として窒化ガリウム（ＧａＮ）により形成されたｐ型半導体層と、主として窒化ガリウム（ＧａＮ）により形成されると共に前記ｐ型半導体層に接続されたｎ型半導体層と、前記ｎ型半導体層に形成された第１の電極層と、前記ｐ型半導体層に形成された第２の電極層と、を有し、前記第１の電極層と前記第２の電極層とは互いに同電位で動作するように電気的に接続されており、前記第２の電極層は前記第１の電極層における前記ｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている半導体装置の製造方法が提供される。半導体装置の製造方法は、前記ｎ型半導体層上に前記第１の電極層を形成する工程と、前記ｐ型半導体層上に前記第２の電極層を形成する工程と、前記半導体層上に形成された前記第１の電極層と前記第２の電極層とに対して熱処理を行う工程と、を備える。この形態の半導体装置の製造方法によれば、第２の電極層が第１の電極層上に積層され電極周辺部分が微細化された小型の半導体装置を製造することができ、半導体装置の製造コストを低減することができる。
（３）上記形態の半導体装置の製造方法において、前記熱処理の温度は、摂氏４５０度以上７００度以下であるとしてもよい。この形態の半導体装置の製造方法によれば、各半導体層と各電極層との間での良好なオーム性接触を実現することができる。
（４）上記形態の半導体装置の製造方法において、前記熱処理を行う工程は、前記第１の電極層と前記第２の電極層との両方に対して同時に熱処理を行う工程であるとしてもよい。この形態の半導体装置の製造方法によれば、一度の熱処理によって、第１の電極層と前記第２の電極層との両方について、各半導体層と各電極層との間での良好なオーム性接触を実現することができる。
（５）上記形態の半導体装置の製造方法において、前記熱処理を行う工程は、前記第１の電極層に対して第１の熱処理を行う工程と、前記第２の電極層に対して第２の熱処理を行う工程と、を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層と前記第２の電極層とのそれぞれについて熱処理条件を最適化することができ、半導体層と電極層との間でのより良好なオーム性接触を実現することができる。
（６）上記形態の半導体装置の製造方法において、前記熱処理の継続時間は、１分間以上１時間間以下であるとしてもよい。この形態の半導体装置の製造方法によれば、各半導体層と各電極層との間でのより良好なオーム性接触を実現することができる。
（７）上記形態の半導体装置の製造方法において、前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、前記ｐコンタクト形成層は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層とｐ型半導体層との間でほぼオーム性接触を確保することができる。
（８）上記形態の半導体装置の製造方法において、前記ｐコンタクト形成層の層厚は、３ｎｍ以上１０００ｎｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層とｐ型半導体層との間でより良好なオーム性接触を実現することができると共に、第２の電極層の層厚が過大となって、第２の電極層の上に積層される第１の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（９）上記形態の半導体装置の製造方法において、前記第２の電極層は、前記ｐコンタクト形成層における前記ｐ型半導体層と接続される側とは反対側に配置されたｐバリア層を備え、前記ｐバリア層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層と第１の電極層との反応を抑制することができる。
（１０）上記形態の半導体装置の製造方法において、前記ｐバリア層の層厚は、３ｎｍ以上１０００ｎｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層と第１の電極層との反応をより良好に抑制することができると共に、第２の電極層の層厚が過大となって、第２の電極層の上に積層される第１の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（１１）上記形態の半導体装置の製造方法において、前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、を備え、前記第１のｎコンタクト形成層は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でほぼオーム性接触を確保することができる。
（１２）上記形態の半導体装置の製造方法において、前記第１のｎコンタクト形成層の層厚は、３ｎｍ以上１００ｎｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でより良好なオーム性接触を実現することができると共に、第１のｎコンタクト形成層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（１３）上記形態の半導体装置の製造方法において、前記第２のｎコンタクト形成層は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でより良好なオーム性接触を実現することができる。
（１４）上記形態の半導体装置の製造方法において、前記第２のｎコンタクト形成層の層厚は、１００ｎｍ以上１００μｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でさらに良好なオーム性接触を実現することができると共に、第２のｎコンタクト形成層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（１５）上記形態の半導体装置の製造方法において、前記第１の電極層は、前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎキャップ層を備え、前記ｎキャップ層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層がエッチング耐性を有するｎキャップ層を有することとなるため、第１の電極層上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、第１のｎコンタクト形成層や第２のｎコンタクト形成層の材料としてエッチング耐性の無い材料を用いることができ、第１のｎコンタクト形成層や第２のｎコンタクト形成層の材料選択自由度を向上させることができる。
（１６）上記形態の半導体装置の製造方法において、前記ｎキャップ層の層厚は、３ｎｍ以上１００μｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、ｎキャップ層のエッチング耐性をさらに高めることができると共に、ｎキャップ層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（１７）上記形態の半導体装置の製造方法において、前記ｎ型半導体層上に形成される前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層を備え、前記ｐバリア層と前記第１のｎコンタクト形成層とは、同一のプロセスにより形成されるとしてもよい。この形態の半導体装置の製造方法によれば、第１のｎコンタクト形成層にｐバリア層を兼ねさせることができ、プロセスを簡略化することができると共に材料コストを低減することができる。
（１８）上記形態の半導体装置の製造方法において、前記ｎ型半導体層上に形成される前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、を備え、前記第１のｎコンタクト形成層は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でほぼオーム性接触を確保することができる。
（１９）上記形態の半導体装置の製造方法において、前記第１のｎコンタクト形成層の層厚は、３ｎｍ以上１００ｎｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でより良好なオーム性接触を実現することができると共に、第１の電極層の層厚が過大となって、第１の電極層の上に積層される第２の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（２０）上記形態の半導体装置の製造方法において、前記第２のｎコンタクト形成層は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でより良好なオーム性接触を実現することができる。
（２１）上記形態の半導体装置の製造方法において、前記第２のｎコンタクト形成層の層厚は、１００ｎｍ以上１０００ｎｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層とｎ型半導体層との間でさらに良好なオーム性接触を実現することができると共に、第１の電極層の層厚が過大となって、第１の電極層の上に積層される第２の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（２２）上記形態の半導体装置の製造方法において、前記ｎ型半導体層上に形成される前記第１の電極層は、前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎバリア層を備え、前記ｎバリア層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層と第２の電極層との反応を抑制することができる。
（２３）上記形態の半導体装置の製造方法において、前記ｎバリア層の層厚は、３ｎｍ以上１０００ｎｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第１の電極層と第２の電極層との反応をより良好に抑制することができると共に、第１の電極層の層厚が過大となって、第１の電極層の上に積層される第２の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（２４）上記形態の半導体装置の製造方法において、前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、前記ｐコンタクト形成層は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層とｐ型半導体層との間でほぼオーム性接触を確保することができる。
（２５）上記形態の半導体装置の製造方法において、前記ｐコンタクト形成層の層厚は、３ｎｍ以上１００μｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層とｐ型半導体層との間でより良好なオーム性接触を実現することができると共に、ｐコンタクト形成層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（２６）上記形態の半導体装置の製造方法において、前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐコンタクト形成層における前記ｐ型半導体層と接続される側とは反対側に配置されたｐキャップ層を備え、前記ｐキャップ層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置の製造方法によれば、第２の電極層がエッチング耐性を有するｐキャップ層を有することとなるため、第２の電極層上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、ｐコンタクト形成層の材料としてエッチング耐性の無い材料を用いることができ、ｐコンタクト形成層の材料選択自由度を向上させることができる。
（２７）上記形態の半導体装置の製造方法において、前記ｐキャップ層の層厚は、３ｎｍ以上１００μｍ以下であるとしてもよい。この形態の半導体装置の製造方法によれば、ｐキャップ層のエッチング耐性をさらに高めることができると共に、ｐキャップ層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（２８）上記形態の半導体装置の製造方法において、前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、前記ｎバリア層と前記ｐコンタクト形成層とは、同一のプロセスにより形成されるとしてもよい。この形態の半導体装置の製造方法によれば、ｐコンタクト形成層にｎバリア層を兼ねさせることができ、プロセスを簡略化することができると共に材料コストを低減することができる。
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
本発明は、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置、半導体装置を備える電力変換装置等の形態で実現することができる。
本発明によれば、第１の電極層が第２の電極層上に積層され電極周辺部分が微細化された小型の半導体装置を製造することができ、半導体装置の製造コストを低減することができる。また、本発明によれば、半導体層上に形成された第１の電極層と第２の電極層とに対して行われる熱処理の温度が摂氏４００度以上６５０度以下であり、この条件によれば各半導体層と各電極層との間での良好なオーム性接触を実現することができる。
第１実施形態における半導体装置５０の構成を模式的に示す断面図である。 第１実施形態における半導体装置５０の製造方法を示すフローチャートである。 第１実施形態の変形例における半導体装置５０ａの構成を模式的に示す断面図である。 第１実施形態の変形例における半導体装置５０ａの製造方法を示すフローチャートである。 第１実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。 第１実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。 第１実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。 第２実施形態における半導体装置５０ｂの構成を模式的に示す断面図である。 第２実施形態における半導体装置５０ｂの製造方法を示すフローチャートである。 第２実施形態の変形例における半導体装置５０ｃの構成を模式的に示す断面図である。 第２実施形態の変形例における半導体装置５０ｃの製造方法を示すフローチャートである。 第２実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。 第２実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。 第２実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。
Ａ．第１実施形態：
Ａ−１．半導体装置の構成：
図１は、第１実施形態における半導体装置５０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置５０の断面の一部を示している。なお、図１は、半導体装置５０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。以降の図についても同様である。
第１実施形態における半導体装置５０は、トレンチ型ＭＯＳＦＥＴであり、ｎ型基板５１０と、第１のｎ型半導体層５２０と、ｐ型半導体層５３０と、第２のｎ型半導体層５４０とが順に積層された構成を有する。以下、第１のｎ型半導体層５２０を「ｎ−（エヌマイナス）層５２０」とも呼び、ｐ型半導体層５３０を「ｐ型層５３０」とも呼び、第２のｎ型半導体層５４０を「ｎ＋（エヌプラス）層５４０」とも呼ぶ。また、各層が積層される方向（Ｘ軸方向）を「積層方向」とも呼ぶ。また、ｎ型基板５１０とｎ−層５２０とｐ型層５３０とｎ＋層５４０との積層体５００の表面の内、ｎ型基板５１０で構成される表面（−Ｘ軸方向側の表面）を「ドレイン側表面ＤＳ」とも呼び、ドレイン側表面ＤＳとは反対側の表面（＋Ｘ軸方向側の表面）を「ソース側表面ＳＳ」とも呼ぶ。
ｎ型基板５１０は、積層方向に略直交する略板状形状であり、主として窒化ガリウム（ＧａＮ）により形成されている。ｎ−層５２０は、ｎ型基板５１０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。ｎ−層５２０は、主として窒化ガリウム（ＧａＮ）により形成されている。
ｐ型層５３０は、結晶成長によって形成された層であり、ｎ−層５２０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。
ｎ＋層５４０は、結晶成長によって形成された層であり、ｐ型層５３０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。
ｎ型基板５１０のドレイン側表面ＤＳ上には、ドレイン電極層６１０が設けられている。ドレイン電極層６１０は、チタン（Ｔｉ）層にアルミニウム（Ａｌ）層が積層された構成（チタン層がｎ型基板５１０側）である。
積層体５００のソース側表面ＳＳには、トレンチ７２０とリセス７１０とが形成されている。トレンチ７２０は、ソース側表面ＳＳからｎ−層５２０まで達する凹部である。そのため、トレンチ７２０の内部表面は、ｎ−層５２０とｐ型層５３０とｎ＋層５４０とにより構成される。他方、リセス７１０は、ソース側表面ＳＳからｐ型層５３０まで達する凹部である。そのため、リセス７１０の内部表面は、ｐ型層５３０とｎ＋層５４０とにより構成される。なお、トレンチ７２０およびリセス７１０の断面形状は、任意に設定可能であり、例えば、図１のように側面が積層方向に平行な矩形形状であってもよいし、側面が積層方向に平行ではない台形形状やくさび形形状であってもよいし、部分円形形状や部分楕円形状であってもよいし、上記矩形形状、台形形状、くさび形形状の角部分が曲線状となった形状であってもよい。また、トレンチ７２０およびリセス７１０の底面形状は、任意に設定可能であり、例えば、矩形形状であってもよいし、多角形形状や円形形状、楕円形状であってもよい。
リセス７１０の内部表面の内、ｐ型層５３０で構成される部分には、ｐ電極層６３０が設けられている。ｐ電極層６３０は、請求項における第２の電極層に相当する。ｐ電極層６３０は、ｐ型層５３０に接触するｐコンタクト形成層６３１と、ｐコンタクト形成層６３１上に形成されたｐキャップ層６３６との２層構成である。ｐコンタクト形成層６３１は、パラジウム（Ｐｄ）により形成されており、ｐキャップ層６３６は、モリブデン（Ｍｏ）により形成されている。ｐコンタクト形成層６３１の層厚は、３ｎｍ以上１００μｍ以下であることが好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でほぼオーム性接触を確保しつつ、ｐコンタクト形成層６３１の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、ｐコンタクト形成層６３１の層厚は、５ｎｍ以上５０μｍ以下であることがより好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でより良好なオーム性接触を実現しつつ、ｐコンタクト形成層６３１の層厚をより制限して上記問題をより確実に回避することができる。また、ｐコンタクト形成層６３１の層厚は、５ｎｍ以上１０μｍ以下であることがさらに好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でさらに良好なオーム性接触を実現しつつ、ｐコンタクト形成層６３１の層厚を一層制限して上記問題をより確実に回避することができる。また、ｐキャップ層６３６の層厚は、３ｎｍ以上１００μｍ以下であることが好ましい。このようにすれば、ｐキャップ層６３６のエッチング耐性を十分に確保できるため、ｐ電極層６３０上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、ｐコンタクト形成層６３１の材料としてエッチング耐性の無い材料を用いることができ、ｐコンタクト形成層６３１の材料選択自由度を向上させることができると共に、ｐキャップ層６３６の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、ｐキャップ層６３６の層厚は、５ｎｍ以上５０μｍ以下であることがより好ましい。このようにすれば、ｐキャップ層６３６のエッチング耐性をさらに高めることができると共に、ｐキャップ層６３６の層厚をより制限して上記問題をより確実に回避することができる。また、ｐキャップ層６３６の層厚は、５ｎｍ以上１０μｍ以下であることがさらに好ましい。このようにすれば、ｐキャップ層６３６の層厚を一層制限して上記問題をより確実に回避することができる。
ｎ＋層５４０のソース側表面ＳＳ上には、ソース電極層６４０が設けられている。ソース電極層６４０は、請求項における第１の電極層に相当する。ソース電極層６４０は、ｎ＋層５４０に接触する第１のｎコンタクト形成層６４１と、第１のｎコンタクト形成層６４１上に形成された第２のｎコンタクト形成層６４２と、第２のｎコンタクト形成層６４２上に形成されたｎバリア層６４３との３層構成である。第１のｎコンタクト形成層６４１は、チタン（Ｔｉ）により形成されており、第２のｎコンタクト形成層６４２は、アルミニウム（Ａｌ）により形成されており、ｎバリア層６４３は、バナジウム（Ｖ）により形成されている。第１のｎコンタクト形成層６４１の層厚は、３ｎｍ以上１００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でほぼオーム性接触を確保しつつ、ソース電極層６４０の層厚が過大となることを防止することができる。ソース電極層６４０の層厚が過大であると、ソース電極層６４０の上に積層されるｐ電極層６３０に段切れ等の不具合が発生する恐れがあるという問題や、ソース電極層６４０およびｐ電極層６３０をリセス７１０に埋め込む場合にリセス７１０を微細化するとｐ電極層６３０の埋め込みが困難となるという問題、材料コストが増大するという問題が生ずるため、望ましくない。また、第１のｎコンタクト形成層６４１の層厚は、５ｎｍ以上５０ｎｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でより良好なオーム性接触を実現しつつ、ソース電極層６４０の層厚をより制限して上記問題をより確実に回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、１００ｎｍ以上１０００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でより良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、２００ｎｍ以上５００ｎｍ以下であることがより好ましい。い。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でさらに良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚をより制限して上記問題をより確実に回避することができる。また、ｎバリア層６４３の層厚は、３ｎｍ以上１０００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｐ電極層６３０との反応を抑制しつつ、ソース電極層６４０の層厚が過大となることを防止することができる。また、ｎバリア層６４３の層厚は、５ｎｍ以上５００ｎｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｐ電極層６３０との反応をより確実に抑制しつつ、ソース電極層６４０の層厚をより制限して上記問題をより確実に回避することができる。なお、ｐ電極層６３０およびソース電極層６４０の詳細構成については、後述する。
なお、ｐコンタクト形成層６３１は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でほぼオーム性接触を確保することができる。また、ｐキャップ層６３６は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０がエッチング耐性を有するｐキャップ層６３６を有することとなるため、ｐ電極層６３０上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、ｐコンタクト形成層６３１の材料としてエッチング耐性の無い材料を用いることができ、ｐコンタクト形成層６３１の材料選択自由度を向上させることができる。
また、第１のｎコンタクト形成層６４１は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でほぼオーム性接触を確保することができる。また、第２のｎコンタクト形成層６４２は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間で良好なオーム性接触を実現することができる。また、ｎバリア層６４３は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０とソース電極層６４０との反応を抑制することができる。
また、ｐ電極層６３０およびソース電極層６４０を構成する層数は任意に設定可能であり、例えば、ｐ電極層６３０が、ｐコンタクト形成層６３１から構成される単層構成であるとしてもよいし、ソース電極層６４０が、第１のｎコンタクト形成層６４１から構成される単層構成や第１のｎコンタクト形成層６４１と第２のｎコンタクト形成層６４２とから構成される２層構成であるとしてもよい。
トレンチ７２０の内部表面上には、ゲート絶縁膜７４０が形成されている。ゲート絶縁膜７４０は、二酸化ケイ素（ＳｉＯ２）により形成されている。ゲート絶縁膜７４０は、トレンチ７２０の内部表面全体と、トレンチ７２０に隣接するｎ＋層５４０のソース側表面ＳＳの一部とを連続的に覆っている。ゲート絶縁膜７４０における半導体層と接する側とは反対側の表面上には、ゲート電極層６５０が設けられている。ゲート電極層６５０は、アルミニウム（Ａｌ）により形成されている。ゲート電極層６５０は、半導体装置５０における電流を制御する電極層であり、制御電極層とも呼ばれる。
このように構成された半導体装置５０において、ゲート電極層６５０に電圧が印加されていない状態では、ｐ型層５３０の存在により、ソース電極層６４０とドレイン電極層６１０との間は導通していない。一方、ゲート電極層６５０に所定値以上の電圧が印加されると、ｐ型層５３０におけるゲート絶縁膜７４０との境界面付近に反転層が形成される。この反転層がチャネルとして機能することにより、ソース電極層６４０とドレイン電極層６１０との間が、ｎ＋層５４０と、ｐ型層５３０に形成された反転層と、ｎ−層５２０と、ｎ型基板５１０とを介して導通する。
ここで、ｐ電極層６３０およびソース電極層６４０の構成について、より詳細に説明する。上述したように、ソース電極層６４０は、ｎ＋層５４０のソース側表面ＳＳ上に形成されているが、ｎ＋層５４０のソース側表面ＳＳ上からさらに他の部分に延伸した形状となっている。より詳細には、ソース電極層６４０は、ｎ＋層５４０のソース側表面ＳＳの一部と、リセス７１０の内部表面の一部（ｎ＋層５４０とｐ型層５３０との接合界面における外周線の内のｐ電極層６３０とｐ型層５３０との界面側の線である接続線ＴＬを挟んだｎ＋層５４０の表面とｐ型層５３０の表面とを含む部分）とを連続的に覆っている。
他方、ｐ電極層６３０は、リセス７１０の内部表面上に形成されているが、リセス７１０の内部表面のすべてを覆うように形成されてはいない。より詳細には、ｐ電極層６３０は、リセス７１０の内部表面の内、ｐ型層５３０により構成される部分の一部のみを覆っている。また、ｐ電極層６３０は、ソース電極層６４０の表面の内のｎ＋層５４０およびｐ型層５３０によって覆われた部分を除く部分（ｎ＋層５４０に接する表面とは反対側の表面、および、ｎ＋層５４０のソース側表面ＳＳに略直交する表面）の一部を覆っている。このように、ｐ電極層６３０がソース電極層６４０の表面を覆っているため、ｐ電極層６３０とソース電極層６４０とは、互いに同電位で動作する（例えば共にグラウンドとなる）。
このように、本実施形態の半導体装置５０では、ｐ電極層６３０が、ソース電極層６４０におけるｎ＋層５４０に接する表面とは反対側の表面を覆うように形成されている。すなわち、ｐ電極層６３０とソース電極層６４０とは、積層方向に沿って積層されるように形成されている。そのため、本実施形態の半導体装置５０では、ｐ電極層６３０とソース電極層６４０とが離隔して形成された半導体装置と比較して、合わせ余裕をとる必要がなくなるため、電極周辺部分を微細化することができる。従って、本実施形態では、半導体装置５０を小型化することができ、半導体装置５０の製造コストを低減することができる。
また、本実施形態の半導体装置５０では、少なくともｐ電極層６３０とソース電極層６４０とが積層された部分に関しては、ソース電極層６４０がｐ電極層６３０により覆われる。そのため、ソース電極層６４０は、積層部分以外の部分が他の層によって半導体装置５０に対するエッチングプロセスから隔離されることを条件に、プロセス耐性を有しない材料によって形成されることができる。そのため、本実施形態の半導体装置５０では、ソース電極層６４０の材料の選択自由度を向上させることができる。
また、本実施形態の半導体装置５０では、ソース電極層６４０が、リセス７１０の内部表面の内の上記接続線ＴＬを構成する部分と、当該接続線ＴＬに隣接するｐ型層５３０の表面の一部とを連続的に覆っている。そのため、本実施形態の半導体装置５０では、ソース電極層６４０が、ｎ＋層５４０の表面の内、ソース側表面ＳＳを構成する部分に加えて、リセス７１０の内部表面を構成する部分にも接触する。そのため、本実施形態の半導体装置５０では、ソース電極層６４０とｎ＋層５４０とのコンタクト面積を広く取ることができ、半導体装置５０の性能を向上させる（オン抵抗を低下させる）ことができる。また、本実施形態の半導体装置５０では、ｐ電極層６３０の製造時の位置ずれを考慮しても、ｐ電極層６３０によってソース電極層６４０とｎ＋層５４０とのコンタクト面積が低減されることがなく、コンタクト抵抗が増大することがない。従って、本実施形態では、半導体装置５０の性能低下（オン抵抗の増大）を抑制することができる。
Ａ−２．半導体装置の製造方法：
図２は、第１実施形態における半導体装置５０の製造方法を示すフローチャートである。はじめに、ｎ型基板５１０上に、結晶成長によってｎ−層５２０が形成され（ステップＳ２１０）、さらに結晶成長によってｐ型層５３０およびｎ＋層５４０が形成される（ステップＳ２２０およびＳ２３０）。次に、ドライエッチングによって積層体５００のソース側表面ＳＳ側にトレンチ７２０およびリセス７１０が形成され（ステップＳ２３２）、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスによって、ｎ＋層５４０上にソース電極層６４０が形成されると共に（ステップＳ２４０）、ｐ型層５３０上にｐ電極層６３０が形成され（ステップＳ２５０）、各電極層と各半導体層との間のコンタクト抵抗低減のための熱処理が実行される（ステップＳ２６０）。このような製造方法によれば、ｐ電極層６３０がソース電極層６４０上に積層され電極周辺部分が微細化された小型の半導体装置５０を製造することができ、半導体装置５０の製造コストを低減することができる。なお、本実施形態では、熱処理は、ｐ電極層６３０およびソース電極層６４０に対して同時に行われる。このようにすれば、一度の熱処理によって、ｐ電極層６３０およびソース電極層６４０の両方について、各半導体層と各電極層との間での良好なオーム性接触を実現することができる。
その後、トレンチ７２０の表面上にゲート絶縁膜７４０およびゲート電極層６５０が形成されると共に（ステップＳ２７０）、ｎ型基板５１０上にドレイン電極層６１０が形成され（ステップＳ２８０）、コンタクト抵抗低減のための熱処理が実行される（ステップＳ２９０）。以上の工程により、本実施形態の半導体装置５０が製造される。
Ａ−３．第１実施形態の変形例：
図３は、第１実施形態の変形例における半導体装置５０ａの構成を模式的に示す断面図である。第１実施形態の変形例における半導体装置５０ａは、ソース電極層６４０およびｐ電極層６３０の構成と層間絶縁膜８１０および配線電極層８２０を備える点とが図１に示した第１実施形態の半導体装置５０と異なっており、その他の構成は第１実施形態の半導体装置５０と同じである。
第１実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０は、リセス７１０の内部表面の内のｐ型層５３０で構成される領域上に形成されているが、当該領域からさらに他の部分に延伸した形状となっている。より詳細には、ｐ電極層６３０は、ｐ型層５３０の上記領域と、ｎ＋層５４０とｐ型層５３０との接合界面における外周線の内のｐ電極層６３０とｐ型層５３０との界面側の線である接続線ＴＬと、リセス７１０の内部表面の内のｎ＋層５４０ので構成される領域と、ｎ＋層５４０のソース側表面ＳＳの一部とを連続的に覆っている。すなわち、ｐ電極層６３０は、上記接続線ＴＬよりもゲート電極層６５０側の位置まで、ｎ＋層５４０の表面上を延伸するように形成されている。本実施形態では、接続線ＴＬから、ｐ電極層６３０のｎ＋層５４０に接する表面におけるゲート電極層６５０側の端までの距離Ｌ１は、ｎ＋層５４０の層厚ｔ１以上である。なお、距離Ｌ１の設計値は、プロセスに使用するマスクの合わせ精度を考慮しても常にｐ電極層６３０がｎ＋層５４０の表面を覆うこととなるように、十分な距離（十分な大きさ）に設定されており、本実施形態では、０．５μｍ以上とされている。なお、距離Ｌ１が長過ぎると電極周辺の微細化に逆行するため、距離Ｌ１は２０μｍ以下であることが好ましい。他方、ソース電極層６４０は、ｎ＋層５４０の表面の内、少なくとも、ｐ型層５３０とｎ＋層５４０との接合界面における上記接続線ＴＬを構成する部分を覆っていない（この部分は、ｐ電極層６３０により覆われている）。
また、第１実施形態の変形例における半導体装置５０ａでは、各電極が形成された積層体５００上に層間絶縁膜８１０が形成されている。層間絶縁膜８１０には、コンタクトホール８１２が形成されている。コンタクトホール８１２は、積層体５００におけるｐ電極層６３０およびソース電極層６４０が形成された位置に設けられている。層間絶縁膜８１０上には配線電極層８２０が形成されている。配線電極層８２０は、層間絶縁膜８１０の表面およびコンタクトホール８１２の内部表面（側面）に接触しており、また、コンタクトホール８１２を介してｐ電極層６３０に電気的に接続されている。ｐ電極層６３０とソース電極層６４０とは互いに同電位で動作するため、配線電極層８２０はソース電極層６４０にも電気的に接続されていることとなる。また、ｐ電極層６３０は、ソース電極層６４０がコンタクトホール８１２から隔離されるように、ソース電極層６４０の表面を覆っている。
図４は、第１実施形態の変形例における半導体装置５０ａの製造方法を示すフローチャートである。ｎ−層５２０の形成（ステップＳ２１０）からゲート絶縁膜７４０およびゲート電極層６５０の形成（ステップＳ２７０）までは、図２に示した第１実施形態の製造方法と同様である。ゲート絶縁膜７４０およびゲート電極層６５０の形成の後、積層体５００上に層間絶縁膜８１０が堆積され（ステップＳ２７２）、エッチングにより層間絶縁膜８１０の一部が除去されてコンタクトホール８１２が形成される（ステップＳ２７４）。次に、コンタクトホール８１２を介してｐ電極層６３０と接続されるように配線電極層８２０が形成される（ステップＳ２７６）。その後は、第１実施形態の製造方法と同様に、ドレイン電極層６１０が形成され（ステップＳ２８０）、コンタクト抵抗低減のための熱処理が実行される（ステップＳ２９０）。以上の工程により、第１実施形態の変形例における半導体装置５０ａが製造される。
以上説明したように、第１実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０が、接続線ＴＬよりもゲート電極層６５０側の位置まで、ｎ＋層５４０の表面上を延伸するように形成されている。そのため、第１実施形態の変形例における半導体装置５０ａでは、高電圧印加時にゲート電極層６５０付近で形成される正孔がｐ電極層６３０によって効果的に引き抜かれ、半導体装置５０ａの耐圧性能を向上させることができる。なお、第１実施形態の変形例における半導体装置５０ａでは、上記接続線ＴＬからｐ電極層６３０のｎ＋層５４０に接する表面におけるゲート電極層６５０側の端までの距離Ｌ１は、ｎ＋層５４０の層厚以上であるため、ｎ＋層５４０に阻まれることなく、ｐ電極層６３０による正孔の引き抜きが効果的に実行され、耐圧性能を効果的に向上させることができる。
また、第１実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０が、リセス７１０の内部表面の内、ｐ型層５３０で構成される底面に加えて、ｐ型層５３０とｎ＋層５４０とで構成される側面においても、ｐ型層５３０に接触するため、ｐ電極層６３０による正孔の引き抜きがさらに効果的に実行され、耐圧性能をさらに効果的に向上させることができる。
また、第１実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０が、ソース電極層６４０がコンタクトホール８１２から隔離されるように、ソース電極層６４０の表面を覆っている。そのため、コンタクトホール８１２を形成するためのエッチングプロセスに関して、ソース電極層６４０をプロセス耐性を有しない材料により形成しても、ｐ電極層６３０をプロセス耐性を有する材料により形成しさえすれば、ソース電極層６４０に悪影響を及ぼすことなくコンタクトホール８１２の形成と、配線電極層８２０とｐ電極層６３０およびソース電極層６４０との電気的接続とを実現することができる。そのため、第１実施形態の変形例における半導体装置５０ａでは、ソース電極層６４０の材料の選択自由度を向上させることができる。
Ａ−４．性能評価：
図５ないし図７は、第１実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。実験に使用した実施例および比較例における各電極層の構成は以下の通りである。
［実施例１−１］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）２０ｎｍ
ｐキャップ層６３６：なし
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）チタン（Ｔｉ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎバリア層６４３：（材料）パラジウム（Ｐｄ） （層厚）２０ｎｍ
＊この実施例では、１つのパラジウム層が、ｐコンタクト形成層６３１およびｎバリア層６４３として機能する。
［実施例１−２］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
ｐキャップ層６３６：なし
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）チタン（Ｔｉ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎバリア層６４３：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
＊この実施例では、１つのパラジウム層が、ｐコンタクト形成層６３１およびｎバリア層６４３として機能する。
［実施例２］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
ｐキャップ層６３６：なし
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）バナジウム（Ｖ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎバリア層６４３：（材料）モリブデン（Ｍｏ） （層厚）５０ｎｍ
［比較例］
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）チタン（Ｔｉ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎバリア層６４３：なし
＊この比較例は、ソース電極層６４０単独の例（すなわち、ソース電極層６４０上にｐ電極層６３０が積層されていない例）
図５には、各実施例および比較例に対して、窒素雰囲気下、各温度で５分間熱処理を行った場合のソース電極層６４０とｎ＋層５４０との間のコンタクト抵抗の測定値を示している。各実施例において、熱処理温度が摂氏４５０度以上７００度以下であれば、コンタクト抵抗が１．０×１０-3（Ωｃｍ2）以下程度という十分低い値となっていることから、ソース電極層６４０とｎ＋層５４０との間で良好なオーム性接触が実現されていることがわかる。また、実施例２では、比較例と同様に、熱処理温度が摂氏５００度以上６５０度以下であれば、コンタクト抵抗が１．０×１０-5（Ωｃｍ2）以下程度という非常に低い値となっていることから、ソース電極層６４０とｎ＋層５４０との間で極めて良好なオーム性接触が実現されていることがわかる。また、実施例１では、熱処理温度が摂氏５５０度以上６５０度以下であれば、コンタクト抵抗が１．０×１０-5（Ωｃｍ2）以下程度という非常に低い値となっていることから、ソース電極層６４０とｎ＋層５４０との間で極めて良好なオーム性接触が実現されていることがわかる。この実験結果から、熱処理の温度は、摂氏４５０度以上７００度以下であることが好ましく、摂氏５００度以上６５０度以下であることがより好ましく、摂氏５５０度以上６５０度以下であることがさらに好ましいことがわかる。
図６には、各実施例および比較例に対して、窒素雰囲気下、摂氏５５０度で各継続時間だけ熱処理を行った場合のソース電極層６４０とｎ＋層５４０との間のコンタクト抵抗の測定値を示している。各実施例において、比較例と同様に、熱処理の継続時間が１分間以上であれば、コンタクト抵抗が１．０×１０-5（Ωｃｍ2）以下程度という極めて低い値となっていることから、ソース電極層６４０とｎ＋層５４０との間で極めて良好なオーム性接触が実現されていることがわかる。また、各実施例において、比較例と同様に、熱処理の継続時間が２分間以上であれば、コンタクト抵抗が１．０×１０-6（Ωｃｍ2）以下程度というさらに低い値となっていることから、ソース電極層６４０とｎ＋層５４０との間でさらに良好なオーム性接触が実現されていることがわかる。なお、実験における継続時間の最長値は１０分間であるが、熱処理の継続時間は、電極間の反応抑制や半導体装置製造に要する時間の短縮の観点から、１時間以下であることが好ましく、１０分間以下であることがさらに好ましい。この実験結果から、熱処理の継続時間は、１分間以上１時間以下であることが好ましく、２分間以上１０分以下であることがさらに好ましいことがわかる。
図７には、電極のエッチング耐性を確認するため、各実施例および比較例に対して、熱処理後にエッチング処理を行った場合のソース電極層６４０とｎ＋層５４０との間のコンタクト抵抗の測定値を示している。実施したエッチング処理は、ＢＨＦ処理（バッファードフッ酸の水溶液を用いたウェットエッチング処理）およびＩＣＰ処理（Ｃｌ系ガスを用いた誘導結合プラズマ（ｉｎｄｕｃｔｉｖｅ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）による塩素系ドライエッチング処理）である。処理時間は、配線用コンタクトホールを確実に形成することを想定して、１分間とした。ＢＨＦ処理を行った場合には、実施例１−１，１−２および比較例については、コンタクト抵抗は若干増加するものの、１．０×１０-6（Ωｃｍ2）以下程度という極めて低い値を維持していることから、ソース電極層６４０とｎ＋層５４０との間で極めて良好なオーム性接触が維持されていることがわかる。なお、ｐコンタクト形成層６３１とは別にｎバリア層６４３が設けられた実施例２については、コンタクト抵抗の増加は見られない。また、ＩＣＰ処理を行った場合には、実施例１−１および比較例については、コンタクト抵抗が大幅に増加し、ソース電極層６４０とｎ＋層５４０との間の接触のオーム性が低下した。また、実施例１−１よりパラジウム層の厚さが厚い実施例１−２については、コンタクト抵抗は増加するものの、１．０×１０-4（Ωｃｍ2）以下程度という低い値となっていることから、ソース電極層６４０とｎ＋層５４０との間で良好なオーム性接触が維持されていることがわかる。なお、ｐコンタクト形成層６３１とは別にｎバリア層６４３が設けられた実施例２については、コンタクト抵抗の増加は見られない。
なお、上記性能評価は、ｐ電極層６３０がｐキャップ層６３６を有しない実施例を対象として行ったが、ｐ電極層６３０が上述のように構成されたｐキャップ層６３６を有する実施例についても同様に実施することができ、同様の結果を類推することができる。また、上記性能評価は、上記性能評価の対象の実施例における各電極の材料を上述した他の材料に変更した実施例についても同様に実施することができ、同様の結果を類推することができる。
Ｂ．第２実施形態：
Ｂ−１．半導体装置の構成：
図８は、第２実施形態における半導体装置５０ｂの構成を模式的に示す断面図である。第２実施形態における半導体装置５０ｂは、ソース電極層６４０およびｐ電極層６３０の構成が図１に示した第１実施形態の半導体装置５０と異なっており、その他の構成は第１実施形態の半導体装置５０と同じである。
リセス７１０の内部表面の内、ｐ型層５３０で構成される部分には、ｐ電極層６３０が設けられている。ｐ電極層６３０は、請求項における第２の電極層に相当する。ｐ電極層６３０は、ｐ型層５３０に接触するｐコンタクト形成層６３１と、ｐコンタクト形成層６３１上に形成されたｐバリア層６３２との２層構成である。ｐコンタクト形成層６３１は、パラジウム（Ｐｄ）により形成されており、ｐバリア層６３２は、モリブデン（Ｍｏ）により形成されている。ｐコンタクト形成層６３１の層厚は、３ｎｍ以上１０００ｎｍ以下であることが好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でほぼオーム性接触を確保しつつ、ｐ電極層６３０の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、ｐコンタクト形成層６３１の層厚は、５ｎｍ以上５００ｎｍ以下であることがより好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でより良好なオーム性接触を実現しつつ、ｐ電極層６３０の層厚をより制限して上記問題をより確実に回避することができる。また、ｐバリア層６３２の層厚は、３ｎｍ以上１０００ｎｍ以下であることが好ましい。このようにすれば、ｐ電極層６３０とソース電極層６４０との反応を抑制しつつ、ｐ電極層６３０の層厚が過大となることを防止することができる。また、ｐバリア層６３２の層厚は、５ｎｍ以上５００ｎｍ以下であることがより好ましい。このようにすれば、ｐ電極層６３０とソース電極層６４０との反応をより確実に抑制しつつ、ｐ電極層６３０の層厚をより制限して上記問題をより確実に回避することができる。
ｎ＋層５４０のソース側表面ＳＳ上には、ソース電極層６４０が設けられている。ソース電極層６４０は、請求項における第１の電極層に相当する。ソース電極層６４０は、ｎ＋層５４０に接触する第１のｎコンタクト形成層６４１と、第１のｎコンタクト形成層６４１上に形成された第２のｎコンタクト形成層６４２と、第２のｎコンタクト形成層６４２上に形成されたｎキャップ層６４６との３層構成である。第１のｎコンタクト形成層６４１は、チタン（Ｔｉ）により形成されており、第２のｎコンタクト形成層６４２は、アルミニウム（Ａｌ）により形成されており、ｎキャップ層６４６は、バナジウム（Ｖ）により形成されている。第１のｎコンタクト形成層６４１の層厚は、３ｎｍ以上１００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でほぼオーム性接触を確保しつつ、第１のｎコンタクト形成層６４１の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、第１のｎコンタクト形成層６４１の層厚は、５ｎｍ以上５０ｎｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でより良好なオーム性接触を実現しつつ、第１のｎコンタクト形成層６４１の層厚をより制限して上記問題をより確実に回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、１００ｎｍ以上１００μｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でより良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、２００ｎｍ以上５０μｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でさらに良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚をより制限して上記問題をより確実に回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、３００ｎｍ以上１０μｍ以下であることがさらに好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間で一層良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚をさらに制限して上記問題を一層確実に回避することができる。また、ｎキャップ層６４６の層厚は、３ｎｍ以上１００μｍ以下であることが好ましい。このようにすれば、ｎキャップ層６４６のエッチング耐性を十分に確保できるため、ソース電極層６４０上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、第１のｎコンタクト形成層６４１や第２のｎコンタクト形成層６４２の材料としてエッチング耐性の無い材料を用いることができ、第１のｎコンタクト形成層６４１や第２のｎコンタクト形成層６４２の材料選択自由度を向上させることができると共に、ｎキャップ層６４６の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、ｎキャップ層６４６の層厚は、５ｎｍ以上５０μｍ以下であることがより好ましい。このようにすれば、ｎキャップ層６４６のエッチング耐性をさらに高めることができると共に、ｎキャップ層６４６の層厚をより制限して上記問題をより確実に回避することができる。また、ｎキャップ層６４６の層厚は、５ｎｍ以上１０μｍ以下であることがさらに好ましい。このようにすれば、ｎキャップ層６４６の層厚をさらに制限して上記問題を一層確実に回避することができる。なお、ｐ電極層６３０およびソース電極層６４０の詳細構成については、後述する。
なお、ｐコンタクト形成層６３１は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でほぼオーム性接触を確保することができる。また、ｐバリア層６３２は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０とソース電極層６４０との反応を抑制することができる。
また、第１のｎコンタクト形成層６４１は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でほぼオーム性接触を確保することができる。また、第２のｎコンタクト形成層６４２は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間で良好なオーム性接触を実現することができる。また、ｎキャップ層６４６は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０がエッチング耐性を有するｎキャップ層６４６を有することとなるため、ソース電極層６４０上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、第１のｎコンタクト形成層６４１や第２のｎコンタクト形成層６４２の材料としてエッチング耐性の無い材料を用いることができ、第１のｎコンタクト形成層６４１や第２のｎコンタクト形成層６４２の材料選択自由度を向上させることができる。
また、ｐ電極層６３０およびソース電極層６４０を構成する層数は任意に設定可能であり、例えば、ｐ電極層６３０が、ｐコンタクト形成層６３１から構成される単層構成であるとしてもよいし、ソース電極層６４０が、第１のｎコンタクト形成層６４１から構成される単層構成や第１のｎコンタクト形成層６４１と第２のｎコンタクト形成層６４２とから構成される２層構成であるとしてもよい。
第２実施形態の半導体装置５０ｂでは、ｐ電極層６３０は、リセス７１０の内部表面上に形成されているが、リセス７１０の内部表面のすべてを覆うように形成されてはいない。より詳細には、ｐ電極層６３０は、リセス７１０の内部表面の内、ｐ型層５３０により構成される部分の一部のみを覆っている。
他方、ソース電極層６４０は、ｎ＋層５４０のソース側表面ＳＳ上に形成されているが、ｎ＋層５４０のソース側表面ＳＳ上からさらに他の部分に延伸した形状となっている。より詳細には、ソース電極層６４０は、ｎ＋層５４０のソース側表面ＳＳの一部と、リセス７１０の内部表面の一部（ｎ＋層５４０とｐ型層５３０との接合界面における外周線の内のｐ電極層６３０とｐ型層５３０との界面側の線である接続線ＴＬを挟んだｎ＋層５４０の表面とｐ型層５３０の表面とを含む部分）と、ｐ電極層６３０の表面の一部（ｐ型層５３０に接する表面とは反対側の表面の一部を含む部分）とを連続的に覆っている。このように、ソース電極層６４０がｐ電極層６３０の表面を覆っているため、ｐ電極層６３０とソース電極層６４０とは、互いに同電位で動作する（例えば共にグラウンドとなる）。また、上記接続線ＴＬからｐ電極層６３０までの設計上の距離（ソース電極層６４０に覆われるｐ型層５３０の表面の設計上の大きさ）は、製造時の最大位置ずれを考慮してもｐ型層５３０の表面の一部がソース電極層６４０に覆われることとなるように、十分な距離（十分な大きさ）に設定されている。
このように、本実施形態の半導体装置５０ｂでは、ソース電極層６４０が、ｐ電極層６３０におけるｐ型層５３０に接する表面とは反対側の表面を覆うように形成されている。すなわち、ｐ電極層６３０とソース電極層６４０とは、積層方向に沿って積層されるように形成されている。そのため、本実施形態の半導体装置５０ｂでは、ｐ電極層６３０とソース電極層６４０とが離隔して形成された半導体装置と比較して、合わせ余裕をとる必要がなくなるため、電極周辺部分を微細化することができる。従って、本実施形態では、半導体装置５０ｂを小型化することができ、半導体装置５０ｂの製造コストを低減することができる。
また、本実施形態の半導体装置５０ｂでは、ソース電極層６４０が、リセス７１０の内部表面の内の上記接続線ＴＬを構成する部分と、当該接続線ＴＬに隣接するｐ型層５３０の表面の一部とを連続的に覆っている。そのため、本実施形態の半導体装置５０ｂでは、ソース電極層６４０が、ｎ＋層５４０の表面の内、ソース側表面ＳＳを構成する部分に加えて、リセス７１０の内部表面を構成する部分にも接触する。そのため、本実施形態の半導体装置５０ｂでは、ソース電極層６４０とｎ＋層５４０とのコンタクト面積を広く取ることができ、半導体装置５０ｂの性能を向上させる（オン抵抗を低下させる）ことができる。また、本実施形態の半導体装置５０ｂでは、ｐ電極層６３０の製造時の位置ずれを考慮しても、ｐ電極層６３０によってソース電極層６４０とｎ＋層５４０とのコンタクト面積が低減されることがなく、コンタクト抵抗が増大することがない。従って、本実施形態では、半導体装置５０ｂの性能低下（オン抵抗の増大）を抑制することができる。
Ｂ−２．半導体装置の製造方法：
図９は、第２実施形態における半導体装置５０ｂの製造方法を示すフローチャートである。第２実施形態における半導体装置５０ｂの製造方法は、ソース電極層６４０およびｐ電極層６３０の形成順序が図２に示した第１実施形態の製造方法と異なっており、その他のステップは第１実施形態の製造方法と同じである。
すなわち、ｎ−層５２０の形成（ステップＳ２１０）からトレンチ７２０およびリセス７１０の形成（ステップＳ２３２）までは、図２に示した第１実施形態の製造方法と同様である。次に、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスによって、ｐ型層５３０上にｐ電極層６３０が形成されると共に（ステップＳ２４２）、ｎ＋層５４０上にソース電極層６４０が形成される（ステップＳ２５２）。その後、各電極層と各半導体層との間のコンタクト抵抗低減のための熱処理が実行される（ステップＳ２６０）。このような製造方法によれば、ソース電極層６４０がｐ電極層６３０上に積層され電極周辺部分が微細化された小型の半導体装置５０ｂを製造することができ、半導体装置５０ｂの製造コストを低減することができる。本実施形態では、熱処理は、ｐ電極層６３０およびソース電極層６４０に対して同時に行われる。このようにすれば、一度の熱処理によって、ｐ電極層６３０およびソース電極層６４０の両方について、各半導体層と各電極層との間での良好なオーム性接触を実現することができる。これ以降の処理は、図２に示した第１実施形態の製造方法と同様である。以上の工程により、第２実施形態における半導体装置５０ｂが製造される。
Ｂ−３．第２実施形態の変形例：
図１０は、第２実施形態の変形例における半導体装置５０ｃの構成を模式的に示す断面図である。第２実施形態の変形例における半導体装置５０ｃは、ソース電極層６４０およびｐ電極層６３０の構成と層間絶縁膜８１０および配線電極層８２０を備える点とが図８に示した第２実施形態の半導体装置５０ｂと異なっており、その他の構成は第２実施形態の半導体装置５０ｂと同じである。
第２実施形態の変形例における半導体装置５０ｃでは、ｐ電極層６３０は、リセス７１０の内部表面の内のｐ型層５３０で構成される領域上に形成されているが、当該領域からさらに他の部分に延伸した形状となっている。より詳細には、ｐ電極層６３０は、ｐ型層５３０の上記領域と、ｎ＋層５４０とｐ型層５３０との接合界面における外周線の内のｐ電極層６３０とｐ型層５３０との界面側の線である接続線ＴＬと、リセス７１０の内部表面の内のｎ＋層５４０で構成される領域と、ｎ＋層５４０のソース側表面ＳＳの一部とを連続的に覆っている。すなわち、ｐ電極層６３０は、上記接続線ＴＬよりもゲート電極層６５０側の位置まで、ｎ＋層５４０の表面上を延伸するように形成されている。第２実施形態の変形例では、接続線ＴＬから、ｐ電極層６３０のｎ＋層５４０に接する表面におけるゲート電極層６５０側の端までの距離Ｌ１は、ｎ＋層５４０の層厚ｔ１以上である。なお、距離Ｌ１の設計値は、プロセスに使用するマスクの合わせ精度を考慮しても常にｐ電極層６３０がｎ＋層５４０の表面を覆うこととなるように、十分な距離（十分な大きさ）に設定されており、第２実施形態の変形例では、０．５μｍ以上とされている。なお、距離Ｌ１が長過ぎると電極周辺の微細化に逆行するため、距離Ｌ１は２０μｍ以下であることが好ましい。他方、ソース電極層６４０は、ｎ＋層５４０の表面の内、少なくとも、上記接続線ＴＬを構成する部分を覆っていない（この部分は、ｐ電極層６３０により覆われている）。
また、第２実施形態の変形例における半導体装置５０ｃでは、各電極が形成された積層体５００上に層間絶縁膜８１０が形成されている。層間絶縁膜８１０には、コンタクトホール８１２が形成されている。コンタクトホール８１２は、積層体５００におけるｐ電極層６３０およびソース電極層６４０が形成された位置に設けられている。層間絶縁膜８１０上には配線電極層８２０が形成されている。配線電極層８２０は、層間絶縁膜８１０の表面およびコンタクトホール８１２の内部表面（側面）に接触しており、また、コンタクトホール８１２を介してソース電極層６４０に電気的に接続されている。ｐ電極層６３０とソース電極層６４０とは互いに同電位で動作するため、配線電極層８２０はｐ電極層６３０にも電気的に接続されていることとなる。また、ソース電極層６４０は、ｐ電極層６３０がコンタクトホール８１２から隔離されるように、ｐ電極層６３０の表面を覆っている。
図１１は、第２実施形態の変形例における半導体装置５０ｃの製造方法を示すフローチャートである。ｎ−層５２０の形成（ステップＳ２１０）からゲート絶縁膜７４０およびゲート電極層６５０の形成（ステップＳ２７０）までは、図９に示した第２実施形態の製造方法と同様である。ゲート絶縁膜７４０およびゲート電極層６５０の形成の後、積層体５００上に層間絶縁膜８１０が堆積され（ステップＳ２７２）、エッチングにより層間絶縁膜８１０の一部が除去されてコンタクトホール８１２が形成される（ステップＳ２７４）。次に、コンタクトホール８１２を介してソース電極層６４０と接続されるように配線電極層８２０が形成される（ステップＳ２７６）。その後は、第２実施形態の製造方法と同様に、ドレイン電極層６１０が形成され（ステップＳ２８０）、コンタクト抵抗低減のための熱処理が実行される（ステップＳ２９０）。以上の工程により、第２実施形態の変形例における半導体装置５０ｃが製造される。
以上説明したように、第２実施形態の変形例における半導体装置５０ｃでは、ｐ電極層６３０が、接続線ＴＬよりもゲート電極層６５０側の位置まで、ｎ＋層５４０の表面上を延伸するように形成されている。そのため、第２実施形態の変形例における半導体装置５０ｃでは、高電圧印加時にゲート電極層６５０付近で形成される正孔がｐ電極層６３０によって効果的に引き抜かれ、半導体装置５０ｃの耐圧性能を向上させることができる。なお、第２実施形態の変形例における半導体装置５０ｃでは、上記接続線ＴＬからｐ電極層６３０のｎ＋層５４０に接する表面におけるゲート電極層６５０側の端までの距離Ｌ１は、ｎ＋層５４０の層厚以上であるため、ｎ＋層５４０に阻まれることなく、ｐ電極層６３０による正孔の引き抜きが効果的に実行され、耐圧性能を効果的に向上させることができる。
また、第２実施形態の変形例における半導体装置５０ｃでは、ｐ電極層６３０が、リセス７１０の内部表面の内、ｐ型層５３０で構成される底面に加えて、ｐ型層５３０とｎ＋層５４０とで構成される側面においても、ｐ型層５３０に接触するため、ｐ電極層６３０による正孔の引き抜きがさらに効果的に実行され、耐圧性能をさらに効果的に向上させることができる。
また、第２実施形態の変形例における半導体装置５０ｃでは、ソース電極層６４０が、ｐ電極層６３０がコンタクトホール８１２から隔離されるように、ｐ電極層６３０の表面を覆っている。そのため、コンタクトホール８１２を形成するためのエッチングプロセスに関して、ｐ電極層６３０をプロセス耐性を有しない材料により形成しても、ソース電極層６４０をプロセス耐性を有する材料により形成しさえすれば、ｐ電極層６３０に悪影響を及ぼすことなくコンタクトホール８１２の形成と、配線電極層８２０とｐ電極層６３０およびソース電極層６４０との電気的接続とを実現することができる。そのため、第２実施形態の変形例における半導体装置５０ｃでは、ｐ電極層６３０の材料の選択自由度を向上させることができる。
Ｂ−４．性能評価：
図１２ないし図１４は、第２実施形態（およびその変形例）の半導体装置の性能を評価するための実験結果の一例を示す説明図である。実験に使用した実施例および比較例における各電極層の構成は以下の通りである。
［実施例１−１］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）２０ｎｍ
ｐバリア層６３２：なし
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）チタン（Ｔｉ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎキャップ層６４６：なし
［実施例１−２］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
ｐバリア層６３２：なし
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）チタン（Ｔｉ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎキャップ層６４６：なし
［実施例２］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
ｐバリア層６３２：（材料）バナジウム（Ｖ） （層厚）１７．５ｎｍ
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）バナジウム（Ｖ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎキャップ層６４６：（材料）モリブデン（Ｍｏ） （層厚）５０ｎｍ
＊この実施例では、１つのバナジウム層が、ｐバリア層６３２および第１のｎコンタクト形成層６４１として機能する。
［実施例３］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
ｐバリア層６３２：（材料）モリブデン（Ｍｏ） （層厚）５０ｎｍ
・ソース電極層６４０
第１のｎコンタクト形成層６４１：（材料）チタン（Ｔｉ） （層厚）１７．５ｎｍ
第２のｎコンタクト形成層６４２：（材料）アルミニウム（Ａｌ） （層厚）３００ｎｍ
ｎキャップ層６４６：（材料）モリブデン（Ｍｏ） （層厚）５０ｎｍ
［比較例］
・ｐ電極層６３０
ｐコンタクト形成層６３１：（材料）パラジウム（Ｐｄ） （層厚）５０ｎｍ
ｐバリア層６３２：なし
＊この比較例は、ｐ電極層６３０単独の例（すなわち、ｐ電極層６３０上にソース電極層６４０が積層されていない例）
図１２には、実施例１−１，１−２，２および比較例に対して、窒素雰囲気下、各温度で５分間熱処理を行った場合のｐ電極層６３０とｐ型層５３０との間のコンタクト抵抗の測定値を示している。各実施例において、熱処理温度が摂氏４００度以下の場合には、コンタクト抵抗が１．０×１０-2（Ωｃｍ2）以下程度という十分低い値となった（図示せず）。このことから、ｐ電極層６３０とｐ型層５３０との間で良好なオーム性接触が実現されていることがわかる。また、実施例２では、比較例と同様に、熱処理温度が摂氏６５０度以下であれば、コンタクト抵抗が１．０×１０-1（Ωｃｍ2）以下程度という低い値となっていることから、ｐ電極層６３０とｐ型層５３０との間で良好なオーム性接触が実現されていることがわかる。また、実施例２では、比較例と同様に、熱処理温度が摂氏４５０度以上５５０度以下であれば、コンタクト抵抗が１．０×１０-2（Ωｃｍ2）以下程度という非常に低い値となっていることから、ｐ電極層６３０とｐ型層５３０との間でさらに良好なオーム性接触が実現されていることがわかる。また、実施例１では、熱処理温度が摂氏４５０度以下であれば、コンタクト抵抗が１．０×１０-1（Ωｃｍ2）以下程度という低い値となっていることから、ｐ電極層６３０とｐ型層５３０との間で良好なオーム性接触が実現されていることがわかるが、熱処理温度が摂氏５００度以上の場合には、コンタクト抵抗が１．０×１０-1（Ωｃｍ2）以上という高い値となっていることから、ｐ電極層６３０とｐ型層５３０との間の接触のオーム性が低下していることがわかる。この実験結果から、熱処理を実行する場合には、熱処理の温度は、摂氏６５０度以下であることが好ましく、摂氏４５０度以上５５０度以下であることがより好ましいことがわかる。
図１３には、実施例２および比較例に対して、窒素雰囲気下、摂氏５５０度で各継続時間だけ熱処理を行った場合のｐ電極層６３０とｐ型層５３０との間のコンタクト抵抗の測定値を示している。実施例２において、比較例と同様に、熱処理の継続時間が１分間以上であれば、コンタクト抵抗が１．０×１０-2（Ωｃｍ2）以下程度という十分に低い値となっていることから、ｐ電極層６３０とｐ型層５３０との間で良好なオーム性接触が実現されていることがわかる。また、実施例２において、比較例と同様に、熱処理の継続時間が２分間以上であれば、コンタクト抵抗が１．０×１０-3（Ωｃｍ2）程度というさらに低い値となっていることから、ｐ電極層６３０とｐ型層５３０との間でさらに良好なオーム性接触が実現されていることがわかる。なお、実験における継続時間の最長値は１０分間であるが、熱処理の継続時間は、電極間の反応抑制や半導体装置製造に要する時間の短縮の観点から、１時間以下であることが好ましく、１０分間以下であることがさらに好ましい。この実験結果から、熱処理の継続時間は、１分間以上１時間以下であることが好ましく、２分間以上１０分以下であることがさらに好ましいことがわかる。
図１４には、電極のエッチング耐性を確認するため、実施例２，３および比較例に対して、熱処理後にエッチング処理を行った場合のｐ電極層６３０とｐ型層５３０との間のコンタクト抵抗の測定値を示している。実施したエッチング処理は、ＢＨＦ処理およびＩＣＰ処理である。処理時間は、配線用コンタクトホールを確実に形成することを想定して、１分間とした。ＢＨＦ処理を行った場合およびＩＣＰ処理を行った場合のいずれも、実施例２，３および比較例について、コンタクト抵抗の増加は見られないことから、ｐ電極層６３０とｐ型層５３０との間で良好なオーム性接触が維持されていることがわかる。
なお、上記性能評価は、上記性能評価の対象の実施例における各電極の材料を上述した他の材料に変更した実施例についても同様に実施することができ、同様の結果を類推することができる。
Ｃ．その他の変形例：
この発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
Ｃ１．その他の変形例１：
上記各実施形態では、半導体装置としてのトレンチ型ＭＯＳＦＥＴについて説明したが、本発明はそれ以外の半導体装置の製造方法にも適用可能である。例えば、本発明は、横型のＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、（制御電極層としてのベース電極層を備える）バイポーラトランジスタの製造方法にも適用可能である。その他、本発明は、ｎ型半導体層に形成された第１の電極層とｐ型半導体層に形成された第２の電極層とが互いに同電位で動作するような半導体装置全般の製造方法に適用可能である。
Ｃ２．その他の変形例２：
上記各実施形態における半導体装置の製造方法はあくまで一例であり、種々変形可能である。例えば、上記各実施形態では、ｐ電極層６３０およびソース電極層６４０が形成された後にｐ電極層６３０およびソース電極層６４０の両方に対する熱処理（図２，４，６，８のステップＳ２６０）が行われるとしているが、ｐ電極層６３０が形成された後に行われるｐ電極層６３０のための熱処理と、ソース電極層６４０が形成された後に行われるソース電極層のための熱処理とが、別々に行われるとしてもよい。このようにすれば、ｐ電極層６３０とソース電極層６４０とのそれぞれについて熱処理条件を最適化することができる。
また、上記各実施例では、ｐ電極層６３０やソース電極層６４０は、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスにより形成されるとしているが、ｐ電極層６３０やソース電極層６４０は、例えばフォトリソグラフィによるレジストパタンをマスクとして加工する方法といった他の方法を用いて形成されてもよい。
また、上記各実施例では、制御電極層であるゲート電極層６５０としてアルミニウムを用いているが、ゲート電極層６５０は、ポリシリコンといった他の材料により形成されていてもよい。また、ゲート電極層６５０は、複数層構成であってもよい。例えば、ゲート電極層６５０は、Ａｕ／Ｎｉ構成や、Ａｌ／Ｔｉ構成、Ａｌ／ＴｉＮ構成（それぞれ、Ｎｉ、Ｔｉ、ＴｉＮがゲート絶縁膜側）のような２層構成であってもよいし、ＴｉＮ／Ａｌ／ＴｉＮ構成のような３層構成であってもよい。
また、上記第２実施形態において、ｐバリア層６３２と第１のｎコンタクト形成層６４１とが同一のプロセスによって形成されるとしてもよい。このようにすれば、第１のｎコンタクト形成層６４１にｐバリア層６３２を兼ねさせることができ、プロセスを簡略化することができると共に材料コストを低減することができる。例えば、ｐ電極層６３０およびソース電極層６４０の構成として、ｐコンタクト形成層６３１がパラジウム（Ｐｄ）により形成され、バナジウム（Ｖ）で形成された層がｐバリア層６３２および第１のｎコンタクト形成層６４１として機能し、第２のｎコンタクト形成層６４２がアルミニウム（Ａｌ）により形成され、ｎキャップ層６４６がモリブデン（Ｍｏ）により形成された構成を採用してもよい。
また、上記第１実施形態において、ｎバリア層６４３とｐコンタクト形成層６３１とが同一のプロセスによって形成されるとしてもよい。このようにすれば、ｐコンタクト形成層６３１にｎバリア層６４３を兼ねさせることができ、プロセスを簡略化することができると共に材料コストを低減することができる。例えば、ｐ電極層６３０およびソース電極層６４０の構成として、第１のｎコンタクト形成層６４１がチタン（Ｔｉ）により形成され、第２のｎコンタクト形成層６４２がアルミニウム（Ａｌ）により形成され、パラジウム（Ｐｄ）で形成された層がｎバリア層６４３およびｐコンタクト形成層６３１（ｐ電極層６３０）として機能する構成を採用してもよい。
Ｃ３．その他の変形例３：
上記各実施形態では、ゲート絶縁膜７４０は二酸化ケイ素（ＳｉＯ２）により形成されているとしているが、酸化アルミニウム（Ａｌ２Ｏ３）や窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）といった他の材料により形成されているとしてもよい。また、ゲート絶縁膜７４０は複数層構成であるとしてもよい。例えば、ゲート絶縁膜７４０は、ＳｉＯ２の上にＺｒＯ２を設けたＺｒＯ２／ＳｉＯ２構成をはじめ、ＨｆＯ２／ＳｉＯ２構成、Ａｌ２Ｏ３／ＳｉＯ２構成、ＳｉＯ２／ＳｉＮ構成といった２層構成や、ＳｉＮの上にＳｉＯ２を設け、さらにその上にＺｒＯ２を設けたＺｒＯ２／ＳｉＯ２／ＳｉＮ構成をはじめ、ＨｆＯ２／Ａｌ２Ｏ３／ＳｉＯ２構成といった３層構成であるとしてもよい。
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
５０…半導体装置
５００…積層体
５１０…ｎ型基板
５２０…ｎ型半導体層（ｎ−層）
５３０…ｐ型半導体層（ｐ型層）
５４０…第２のｎ型半導体層（ｎ＋層）
６１０…ドレイン電極層
６３０…ｐ電極層
６３１…ｐコンタクト形成層
６３２…ｐバリア層
６３６…ｐキャップ層
６４０…ソース電極層
６４１…第１のｎコンタクト形成層
６４２…第２のｎコンタクト形成層
６４３…ｎバリア層
６４６…ｎキャップ層
６５０…ゲート電極層
７１０…リセス
７２０…トレンチ
７４０…ゲート絶縁膜
８１０…層間絶縁膜
８１２…コンタクトホール
８２０…配線電極層

Claims (26)

  1. 主として窒化ガリウム（ＧａＮ）により形成されたｐ型半導体層と、主として窒化ガリウム（ＧａＮ）により形成されると共に前記ｐ型半導体層に接続されたｎ型半導体層と、前記ｎ型半導体層に形成された第１の電極層と、前記ｐ型半導体層に形成された第２の電極層と、を有し、前記第１の電極層と前記第２の電極層とは互いに同電位で動作するように電気的に接続されており、前記第１の電極層は前記第２の電極層における前記ｐ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている半導体装置の製造方法であって、
    前記ｎ型半導体層上に前記第１の電極層を形成する工程と、
    前記ｐ型半導体層上に前記第２の電極層を形成する工程と、
    前記半導体層上に形成された前記第１の電極層と前記第２の電極層とに対して熱処理を行う工程と、を備え、
    前記熱処理の温度は、摂氏４００度以上６５０度以下であり、
    前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、
    前記ｐコンタクト形成層は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含み、
    前記ｐコンタクト形成層の層厚は、３ｎｍ以上１０００ｎｍ以下である、半導体装置の製造方法。
  2. 主として窒化ガリウム（ＧａＮ）により形成されたｐ型半導体層と、主として窒化ガリウム（ＧａＮ）により形成されると共に前記ｐ型半導体層に接続されたｎ型半導体層と、前記ｎ型半導体層に形成された第１の電極層と、前記ｐ型半導体層に形成された第２の電極層と、を有し、前記第１の電極層と前記第２の電極層とは互いに同電位で動作するように電気的に接続されており、前記第２の電極層は前記第１の電極層における前記ｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている半導体装置の製造方法であって、
    前記ｎ型半導体層上に前記第１の電極層を形成する工程と、
    前記ｐ型半導体層上に前記第２の電極層を形成する工程と、
    前記半導体層上に形成された前記第１の電極層と前記第２の電極層とに対して熱処理を行う工程と、を備える、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記熱処理の温度は、摂氏４５０度以上７００度以下である、半導体装置の製造方法。
  4. 請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法であって、
    前記熱処理を行う工程は、前記第１の電極層と前記第２の電極層との両方に対して同時に熱処理を行う工程である、半導体装置の製造方法。
  5. 請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法であって、
    前記熱処理を行う工程は、
    前記第１の電極層に対して第１の熱処理を行う工程と、
    前記第２の電極層に対して第２の熱処理を行う工程と、を含む、半導体装置の製造方法。
  6. 請求項１から請求項５までのいずれか一項に記載の半導体装置の製造方法であって、
    前記熱処理の継続時間は、１分間以上１時間間以下である、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法であって、
    前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐコンタクト形成層における前記ｐ型半導体層と接続される側とは反対側に配置されたｐバリア層を備え、
    前記ｐバリア層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記ｐバリア層の層厚は、３ｎｍ以上１０００ｎｍ以下である、半導体装置の製造方法。
  9. 請求項１、請求項７、または請求項８に記載の半導体装置の製造方法であって、
    前記ｎ型半導体層上に形成される前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、を備え、
    前記第１のｎコンタクト形成層は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法であって、
    前記第１のｎコンタクト形成層の層厚は、３ｎｍ以上１００ｎｍ以下である、半導体装置の製造方法。
  11. 請求項９または請求項１０に記載の半導体装置の製造方法であって、
    前記第２のｎコンタクト形成層は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含む、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法であって、
    前記第２のｎコンタクト形成層の層厚は、１００ｎｍ以上１００μｍ以下である、半導体装置の製造方法。
  13. 請求項１１または請求項１２に記載の半導体装置の製造方法であって、
    前記ｎ型半導体層上に形成される前記第１の電極層は、前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎキャップ層を備え、
    前記ｎキャップ層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法であって、
    前記ｎキャップ層の層厚は、３ｎｍ以上１００μｍ以下である、半導体装置の製造方法。
  15. 請求項７または請求項８に記載の半導体装置であって、
    前記ｎ型半導体層上に形成される前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層を備え、
    前記ｐバリア層と前記第１のｎコンタクト形成層とは、同一のプロセスにより形成される、半導体装置の製造方法。
  16. 請求項２または請求項３に記載の半導体装置の製造方法であって、
    前記ｎ型半導体層上に形成される前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、を備え、
    前記第１のｎコンタクト形成層は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法であって、
    前記第１のｎコンタクト形成層の層厚は、３ｎｍ以上１００ｎｍ以下である、半導体装置の製造方法。
  18. 請求項１６または請求項１７に記載の半導体装置の製造方法であって、
    前記第２のｎコンタクト形成層は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含む、半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法であって、
    前記第２のｎコンタクト形成層の層厚は、１００ｎｍ以上１０００ｎｍ以下である、半導体装置の製造方法。
  20. 請求項１８または請求項１９に記載の半導体装置の製造方法であって、
    前記ｎ型半導体層上に形成される前記第１の電極層は、前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎバリア層を備え、
    前記ｎバリア層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  21. 請求項２０に記載の半導体装置の製造方法であって、
    前記ｎバリア層の層厚は、３ｎｍ以上１０００ｎｍ以下である、半導体装置の製造方法。
  22. 請求項１６から請求項２１までのいずれか一項に記載の半導体装置の製造方法であって、
    前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、
    前記ｐコンタクト形成層は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  23. 請求項２２に記載の半導体装置の製造方法であって、
    前記ｐコンタクト形成層の層厚は、３ｎｍ以上１００μｍ以下である、半導体装置の製造方法。
  24. 請求項２２または請求項２３に記載の半導体装置の製造方法であって、
    前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐコンタクト形成層における前記ｐ型半導体層と接続される側とは反対側に配置されたｐキャップ層を備え、
    前記ｐキャップ層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置の製造方法。
  25. 請求項２４に記載の半導体装置の製造方法であって、
    前記ｐキャップ層の層厚は、３ｎｍ以上１００μｍ以下である、半導体装置の製造方法。
  26. 請求項２０または請求項２１に記載の半導体装置の製造方法であって、
    前記ｐ型半導体層上に形成される前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、
    前記ｎバリア層と前記ｐコンタクト形成層とは、同一のプロセスにより形成される、半導体装置の製造方法。
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