JP2015204335A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】電極層と半導体層とのバリア高さを向上できる技術を提供する。
【解決手段】この半導体装置の製造方法は、半導体層と少なくとも一部においてショットキー接合する電極層であり、主にニッケルから形成される第１の電極層を形成する工程と、前記第１の電極層を形成後、熱処理を行なう工程と、前記熱処理の後、主に、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から形成される第２の電極層を、前記第１の電極層の上に形成する工程と、を含む。
【選択図】図２

Description

本発明は、半導体装置に関する。

半導体装置（半導体デバイス、半導体素子）として、窒化ガリウム（ＧａＮ）から主に形成される１つ以上の半導体層を備えるＧａＮ系の半導体装置が知られている。ＧａＮ系の半導体装置には、ショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）として機能するものがある（例えば、特許文献１）。

ＧａＮ系のショットキーバリアダイオードにおいて、高電圧動作を可能とするために、ショットキー電極と半導体層とのバリア高さを向上させる技術が望まれている。バリア高さは、ショットキー電極に用いる金属の仕事関数が大きいほど高くすることができる。しかしながら、仕事関数の大きい白金（Ｐｔ）やパラジウム（Ｐｄ）などの金属は、ＧａＮとの密着性が悪いという課題があった。

特許文献１では、ＧａＮとショットキー電極とのバリア高さを高くするため、かつ、ＧａＮとショットキー電極との密着性を向上させるため、以下の製造方法が開示されている。

図９は、特許文献１に記載の製造方法により製造された半導体装置を示す模式図である。特許文献１の製造方法は、（ｉ）窒化物半導体３の上に電極を形成する工程を備え、電極を形成する工程が、窒化物半導体の上に第１の元素を含む第１の物質６を積層する工程と、第１の物質６の層の上に第１の元素よりも仕事関数の大きい第２の元素７ａを含む第２の物質７を積層する工程と、（ｉｉ）第２の元素７ａを、窒化物半導体と第１の物質との界面付近に、熱処理によって拡散させる工程とを含む。

特開２００４−８７５８７号公報

しかし、発明者らが、この方法で半導体装置を作製したところ、バリア高さがむしろ低下することが判明した。つまり、第２の元素７ａを窒化物半導体と第１の物質との界面付近に拡散させると、バリア高さが低下することを、発明者らは発見した。バリア高さが低下することは、半導体装置のリーク電流が増えることを意味し、半導体装置の耐圧が低下することを意味する。

このため、半導体とショットキー電極とのバリア高さを向上させる方法であって、上記の方法とは異なった方法が望まれていた。そのほか、半導体装置においては、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体層と少なくとも一部においてショットキー接合する電極層であり、主にニッケルから形成される第１の電極層を形成する工程と、前記第１の電極層を形成後、熱処理を行なう工程と、前記熱処理の後、主に、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から形成される第２の電極層を、前記第１の電極層の上に形成する工程と、を含む。この形態の半導体装置によれば、電極層と半導体層とのバリア高さを向上できる。

（２）上述の半導体装置の製造方法において、前記第１の電極層は、膜厚が１０ｎｍ以上２００ｎｍ以下であるとしてもよい。

（３）上述の半導体装置の製造方法において、前記半導体層は、主に窒化ガリウムから形成されるとしてもよい。

（４）上述の半導体装置の製造方法において、前記第２の電極層の膜厚は、前記第１の電極層の膜厚以上であるとしてもよい。

（５）本発明の他の形態によれば、半導体装置が提供される。半導体装置は、上述の半導体装置の製造方法により製造される。

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、上述の半導体装置を備える電気機器、上述の半導体装置を製造する製造装置などの形態で実現することができる。

本願発明によれば、電極層と半導体層とのバリア高さを向上できる。

第１実施形態における半導体装置１０の構成を模式的に示す断面図である。 半導体装置１０の製造方法を示す工程図である。 基板１１０の上に半導体層１２０が形成された構成を示す模式図である。 半導体層１２０上に絶縁層１８０が形成された構成を示す模式図である。 開口部１８５が形成された構成を示す模式図である。 ショットキー電極１９２が形成された構成を示す模式図である。 バリアメタル層１７０と配線層１６０が形成された構成を示す模式図である。 半導体層とショットキー電極とのバリア高さの評価結果を示すグラフである。 特許文献１に記載の製造方法により製造された半導体装置を示す模式図である。

Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、相互に直交するＸＹＺ軸が図示されている。

図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸であり、＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸であり、＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸であり、＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。

半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、縦型ショットキーバリアダイオードである。半導体装置１０は、基板１１０と、半導体層１２０と、配線層１６０と、バリアメタル層１７０と、絶縁層１８０と、ショットキー電極１９２と、裏面電極１９８とを備える。

半導体装置１０の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体層である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナーとして含有するｎ型半導体層である。窒化ガリウム（ＧａＮ）から主に形成されるとは、モル分率において、窒化ガリウム（ＧａＮ）を９０％以上含有することを示す。

半導体装置１０の半導体層１２０は、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層１２０は、窒化ガリウム（ＧａＮ）から主に形成され、ケイ素（Ｓｉ）をドナーとして含有する。半導体層１２０は、基板１１０の＋Ｚ軸方向側に積層されている。半導体層１２０は、界面１２１を有する。界面１２１は、半導体層１２０が広がるＸＹ平面に沿うとともに＋Ｚ軸方向を向いた面である。界面１２１の少なくとも一部は、曲面であってもよいし、起伏を有してもよい。本実施形態において、半導体層１２０の膜厚は１０μｍであり、ドナー濃度は１×１０^１６ｃｍ^−３である。

半導体装置１０の絶縁層１８０は、電気絶縁性を有し、半導体層１２０の界面１２１を被覆する。絶縁層１８０は、第１の絶縁層１８１と、第２の絶縁層１８２とを備える。

絶縁層１８０における第１の絶縁層１８１は、酸化アルミニウム（Ａｌ₂Ｏ₃）から形成され、半導体層１２０の界面１２１に接する層である。本実施形態では、第１の絶縁層１８１の厚みは、１００ｎｍである。絶縁層１８０における第２の絶縁層１８２は、二酸化ケイ素（ＳｉＯ₂）から形成される。本実施形態では、第２の絶縁層１８２の厚みは、５００ｎｍである。

絶縁層１８０には、第１の絶縁層１８１および第２の絶縁層１８２を貫通する開口部１８５が形成されている。開口部１８５は、ウエットエッチングにより形成される。

半導体装置１０のショットキー電極１９２は、導電性を有し、半導体層１２０の界面１２１にショットキー接合された電極である。本実施形態では、ショットキー電極１９２は、半導体層１２０側から順に、ニッケル（Ｎｉ）から主に形成されるニッケル層１９３と、パラジウム（Ｐｄ）から主に形成されるパラジウム層１９４とを備える。

本実施形態において、ニッケル層１９３の膜厚は５０ｎｍであり、パラジウム層１９４の膜厚は１００ｎｍである。本明細書において、ショットキー電極とは、半導体層１２０の電子親和力とショットキー電極として用いられる金属の仕事関数との差が、０．５ｅＶ以上の電極をいう。主にニッケル（Ｎｉ）から形成されるとは、モル分率において、ニッケル（Ｎｉ）を９０％以上含有することを示し、主にパラジウム（Ｐｄ）から形成されるとは、モル分率において、パラジウム（Ｐｄ）を９０％以上含有することを示す。

なお、「ニッケル層１９３」が、発明が解決しようとする課題における「第１の電極層」に相当する。同様に、「パラジウム層１９４」が、「第２の電極層」に相当する。

ニッケル層１９３の膜厚は、薄くしすぎると均一な膜質の層が形成できず、安定したバリア高さを得ることが困難となるため、５ｎｍ以上が望ましく、１０ｎｍ以上がより望ましい。また、ニッケル層１９３の膜厚は、厚くしすぎるとバリア高さ向上の効果が得られなくなるため、５００ｎｍ以下が望ましく、２００ｎｍ以下がより望ましい。本実施形態において、ニッケル層１９３の膜厚は、５０ｎｍとする。パラジウム層とニッケル層との膜厚の関係に関しては、バリア高さ向上の効果を十分得るためにはパラジウム層の膜厚がニッケル層の膜厚以上であることが望ましい。また、製造コストを抑える観点、および、製造時間を短縮する観点から、Ｐｄ／Ｎｉ膜厚比は１００以下が望ましい。本実施形態において、パラジウム層１９４は、これに代えて、白金（Ｐｔ）から主に形成される白金層でもよく、イリジウム（Ｉｒ）から主に形成されるイリジウム層でもよい。主に白金（Ｐｔ）から形成されるとは、モル分率において、白金（Ｐｔ）を９０％以上含有することを示し、主にイリジウム（Ｉｒ）から形成されるとは、モル分率において、イリジウム（Ｉｒ）を９０％以上含有することを示す。

本実施形態では、ショットキー電極１９２は、開口部１８５の一部分を占める半導体層１２０の界面１２１と、開口部１８５の一部分を占める絶縁層１８０の側面と、絶縁層１８０の＋Ｚ軸方向側の面の一部とを覆う導体層である。このようにすることにより、ショットキー電極１９２は、半導体層１２０との間に絶縁層１８０を挟むフィールドプレート構造を形成する。なお、フィールドプレート構造とは、一つないしは複数の電極が接続され、半導体層の表面から半導体層上に設けられた絶縁層の表面にかけて配置されることで、電極と半導体層とが接触する部分の端部における電界を緩和するために設けられた構造をいう。本実施形態では、ショットキー電極が、半導体層に形成され、絶縁層の表面まで延伸することにより、フィールドプレート電極として機能するフィールドプレート構造となっている。

半導体装置１０のバリアメタル層１７０は、金属の拡散を抑制するために設けられた層である。バリアメタル層１７０は、ショットキー電極１９２の上に形成される。

バリアメタル層１７０は、主にモリブデン（Ｍｏ）から形成される。なお、主にモリブデン（Ｍｏ）から形成されるとは、モル分率において、モリブデン（Ｍｏ）を９０％以上含有することを示す。本実施形態において、バリアメタル層１７０の膜厚は、１００ｎｍである。

半導体装置１０の配線層１６０は、ショットキーバリアダイオードをプリント基板などに実装したり、回路部品として用いる場合などにおいて、ボンディング用ワイヤを形成するためのパッド電極や引き出し配線用の電極としてショットキー電極の上に設けられた電極層であり、ショットキー電極層よりも抵抗が小さくなるよう、Ａｌ、Ａｕ、Ｃｕなどの比較的抵抗率の低い金属材料を含み厚く設けることが多い。半導体装置１０の配線層１６０は、バリアメタル層１７０の上に形成される。配線層１６０は、半導体装置１０を他の半導体装置と接続する配線と接続するための層である。配線層１６０は、主にアルミニウム（Ａｌ）から形成される層である。主にアルミニウム（Ａｌ）から形成されるとは、モル分率において、アルミニウム（Ａｌ）を９０％以上含有することを示す。本実施形態において、配線層１６０は、アルミニウム（Ａｌ）にケイ素（Ｓｉ）が１％添加されたアルミニウムシリコン（ＡｌＳｉ）から形成される。本実施形態において、配線層１６０の膜厚は、４μｍである。配線層１６０、バリアメタル層１７０、およびショットキー電極１９２が、ショットキーバリアダイオードのアノード電極となる。

半導体装置１０の裏面電極１９８は、基板１１０の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、裏面電極１９８は、チタン（Ｔｉ）から成る層にアルミニウムシリコン（ＡｌＳｉ）から成る層を積層（Ｔｉが基板側）した後に熱処理によって合金化した電極である。

Ａ−２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。半導体装置１０を製造する際には、製造者は、工程Ｐ１１０において、エピタキシャル成長によって基板１１０の上に半導体層１２０を形成する。

図３は、基板１１０の上に半導体層１２０が形成された構成を示す模式図である。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を実現するＭＯＣＶＤ装置を用いたエピタキシャル成長によって、基板１１０上に半導体層１２０を形成する。

半導体層１２０を形成した後（工程Ｐ１１０）、製造者は、工程Ｐ１２０において、半導体層１２０の界面１２１の上に、絶縁層１８０を形成する。

図４は、半導体層１２０上に絶縁層１８０が形成された構成を示す模式図である。

製造者は、半導体層１２０の界面１２１の上に、まず、絶縁層１８０として酸化アルミニウム（Ａｌ₂Ｏ₃）から形成される第１の絶縁層１８１を形成する。本実施形態では、製造者は、ＡＬＤ(Atomic Layer Deposition）法によって第１の絶縁層１８１を形成する。

次に、製造者は、第２の絶縁層１８２を形成する。第２の絶縁層１８２は、二酸化ケイ素（ＳｉＯ₂）から形成される。本実施形態では、製造者は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって第２の絶縁層１８２を形成する。

絶縁層１８０を形成した後（工程Ｐ１２０）、製造者は、工程Ｐ１２５において、基板１１０の−Ｚ軸方向側に裏面電極１９８を形成する。本実施形態では、製造者は、基板１１０の−Ｚ軸方向側にチタン（Ｔｉ）から成る層を蒸着によって形成し、その上にアルミニウムシリコン（ＡｌＳｉ）から成る層を蒸着によってさらに形成し、これらの層を熱処理によって合金化することによって、裏面電極１９８を形成する。熱処理により、裏面電極１９８のコンタクト抵抗を低減できる。本実施形態において、熱処理は、窒素雰囲気において４００℃３０分行なわれる。なお、裏面電極の形成はスパッタ法を用いても良い。

裏面電極１９８を形成した後（工程Ｐ１２５）、製造者は、工程Ｐ１３０において、絶縁層１８０に、ウエットエッチングを用いて開口部１８５を形成する。本実施形態では、製造者は、フォトリソグラフィによって絶縁層１８０の上にマスクを形成した後、ウエットエッチングによって絶縁層１８０の一部を除去することによって、開口部１８５を形成する。

図５は、開口部１８５が形成された構成を示す模式図である。本実施形態において、開口部１８５の側面である絶縁層１８０の側壁Ｌは、電界緩和の観点から、半導体層１２０に対して角度θ（９０°＜θ＜１８０°）となるように傾斜しており、角度θは、１００°以上１７０°以下が好ましい。なお、絶縁層１８０の側壁Ｌは、半導体層１２０に対して垂直（θ＝９０°）であってもよい。

開口部１８５を形成した後（工程Ｐ１３０）、製造者は、工程Ｐ１４０において、絶縁層１８０の開口部１８５から露出した半導体層１２０の界面１２１に、ショットキー電極１９２として、まずニッケル層１９３を形成する。具体的には、製造者は、フォトリソグラフィによってニッケル層１９３が形成されるべき部分以外の絶縁層１８０の上にマスクを形成した後、絶縁層１８０および開口部１８５の上にニッケル層１９３をＥＢ(Electron Beam）蒸着する。その後、製造者は、ニッケル層１９３が形成される部分を残して、絶縁層１８０からマスクを除去する。

その後、工程Ｐ１４５において、ショットキー電極１９２と半導体層１２０との界面を安定化させるため、製造者は窒素雰囲気において４００℃３０分の熱処理を行なう。この熱処理により、ショットキー電極１９２と半導体層１２０との界面を安定化させることができる。

熱処理（工程Ｐ１４５）後、工程Ｐ１４７において、製造者はニッケル層１９３の上にパラジウム層１９４を形成する。具体的には、製造者は、フォトリソグラフィによってパラジウム層１９４が形成されるべき部分以外の絶縁層１８０の上にマスクを形成した後、ニッケル層１９３の上にパラジウム層１９４をＥＢ蒸着する。その後、製造者は、パラジウム層１９４が形成される部分を残して、絶縁層１８０からマスクを除去する。パラジウム層１９４を形成する前に熱処理を行なうことにより、熱処理によるパラジウム層１９４のパラジウムのニッケル層１９３への拡散を抑制できる。

図６は、ショットキー電極１９２が形成された構成を示す模式図である。本実施形態では、開口部１８５の一部分を占める半導体層１２０の界面１２１と、開口部１８５の一部分を占める絶縁層１８０の側壁Ｌと、絶縁層１８０の＋Ｚ軸方向側の面の一部とを覆うように、ショットキー電極１９２が形成される。

ショットキー電極１９２の端部と開口部１８５の開口端部との距離ｒを、図６に示す。フィールドプレート構造による電界の緩和効果を十分に得る観点、および、後に形成するバリアメタル層１７０および配線層１６０の半導体層１２０への拡散による半導体装置１０の素子としての特性が劣化することを抑制する観点から、距離ｒの下限は、好ましくは２μｍ以上であり、より好ましくは５μｍ以上であり、さらに好ましくは１０μｍ以上である。一方、距離ｒが長すぎる場合、半導体装置１０のサイズが大きくなり、製造コストが増大する。このため、距離ｒの上限は、１ｍｍ以下が好ましい。本実施形態において、距離ｒは１０μｍとする。

パラジウム層１９４の形成後（工程Ｐ１４７）、製造者は、工程Ｐ１５０において、ショットキー電極１９２の上に、バリアメタル層１７０をスパッタ法により積層する。バリアメタル層１７０は、モリブデン（Ｍｏ）から形成される。なお、バリアメタル層はモリブデン（Ｍｏ）に限らず、バナジウム（Ｖ）やチタン（Ｔｉ）、窒化チタン（ＴｉＮ）など、他の材料であってもよい。つまり、バリアメタル層は、モリブデン、バナジウム、チタンおよび窒化チタンからなる群より選ばれた少なくとも1種の金属またはその合金を含むとしてもよい。また、バリアメタル層は単層ではなく、例えば、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）（分母側がショットキー電極側。以下、この段落において同じ）やチタン（Ｔｉ）／窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）／バナジウム（Ｖ）、バナジウム（Ｖ）／モリブデン（Ｍｏ）、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）などの積層構造としてもよい。

バリアメタル層１７０を積層した後（工程Ｐ１５０）、製造者は、工程Ｐ１６０において、配線層１６０を積層する。配線層１６０についても、スパッタ法により積層する。本実施形態において、配線層１６０は、アルミニウムシリコン（ＡｌＳｉ）から形成される。なお、配線層の材質は、アルミニウムシリコン（ＡｌＳｉ）に限らず、アルミニウム（Ａｌ）や、主にアルミニウム（Ａｌ）から形成されるアルミニウム銅（ＡｌＣｕ）やアルミニウムシリコン銅（ＡｌＳｉＣｕ）、または金（Ａｕ）や銅（Ｃｕ）などアルミニウム（Ａｌ）以外の材料であってもよい。また、配線層は、単層ではなく、積層構造としてもよい。

本実施の形態において、配線層１６０はバリアメタル層１７０の形成後に連続して形成されている。すなわち、スパッタ法を用いてモリブデン（Ｍｏ）の層と、アルミニウムシリコン（ＡｌＳｉ）の層が連続して形成されている。

スパッタ法により、バリアメタル層１７０と配線層１６０とを積層した後、フォトレジストによりマスクパタンを形成する。このとき、マスクパタンは、工程Ｐ１４０において形成されたショットキー電極１９２全体を覆うように形成される。その後、フォトレジストで覆われた部分以外の部分を塩素系のドライエッチングにより除去し、バリアメタル層１７０と配線層１６０とを形成する。なお、バリアメタル層１７０および配線層１６０の形成方法として、例えば、スパッタ法の代わりにＥＢ蒸着法を用いる方法や、エッチングは用いずに、フォトレジストによりマスクパタンを形成した後に電極材料を積層しリフトオフ法を用いて形成する方法など、他の方法を採用してもよい。

図７は、バリアメタル層１７０と配線層１６０が形成された構成を示す模式図である。
ショットキー電極１９２の端部と配線層１６０の端部との距離ｓを、図７に示す。ショットキー電極１９２の絶縁層１８０からの剥離を十分に抑制する観点から、距離ｓの下限は、３μｍ以上が好ましく、５μｍ以上がより好ましく、１０μｍ以上がさらに好ましい。一方、距離ｓが長すぎる場合、半導体装置１０のサイズが大きくなり、製造コストが増大する。このため、距離ｓの上限は、１ｍｍ以下が好ましい。本実施形態において、距離ｓは１０μｍとする。

これらの工程を経て、半導体装置１０が完成する。

Ａ−３．半導体層とショットキー電極とのバリア高さの評価
図８は、半導体層とショットキー電極とのバリア高さの評価結果を示すグラフである。図８の評価試験では、半導体装置として複数の試作例を用意し、半導体層とショットキー電極とのバリア高さを測定した。

試作例１は、半導体層１２０の上にニッケル層を５０ｎｍ積層した後、５５０℃１０分の熱処理を行い、その後、パラジウム層を１００ｎｍ積層した半導体装置である。試作例２は、半導体層１２０の上にニッケル層を５０ｎｍ積層した後、パラジウム層を１００ｎｍ積層し、その後、５５０℃１０分の熱処理を行なった半導体装置である。

図８の結果から、試作例２と比較して、試作例１のバリア高さが高いことが分かる。この理由としては、以下の理由が考えられる。パラジウム層を積層した後に熱処理を実施しないため、パラジウムがニッケル層に拡散することがない。このため、ニッケル層の膜厚を薄くしても、パラジウムのニッケル層への拡散によるバリア高さの低下が生じることはない。この結果、ニッケル層１９３の膜厚を薄くすることが可能となり、パラジウムを積層することによるバリア高さ向上の効果をより得ることができる。このように本発明を用いることでバリア高さを向上することができた。

Ｂ．その他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

上述の実施形態において、裏面電極形成工程（工程Ｐ１２５）は絶縁膜形成工程（工程Ｐ１２０）の後に実施したが、エピタキシャル成長工程（工程Ｐ１１０）とパラジウム層形成工程（工程Ｐ１４７）の間であればいつ実施してもよく、例えば、ニッケル層形成工程（工程Ｐ１４０）の後や、熱処理工程（工程Ｐ１４５）の後でもよい。

また、裏面電極形成工程（工程Ｐ１２５）の熱処理と、熱処理工程（工程Ｐ１４５）の熱処理は同時に実施してもよい。このように熱処理を同時に実施することで、製造コストを抑制し、かつ、製造時間を短縮することができる。

上述の実施形態において、半導体装置としてショットキーバリアダイオードを用いたが、これに限らず、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＦＥＴ（hetero-FET）などショットキー電極を用いた半導体装置に用いてもよい。つまり、本発明は、半導体層とショットキー電極とを備えた半導体装置に用いることができる。

上述の実施形態において、絶縁層の各層を形成する手法は、ＡＬＤ法やＣＶＤ法に限らず、スパッタ法や塗布法などであってもよい。

上述の実施形態において、ショットキー電極、バリアメタル層、配線層の形成は、ショットキー電極を形成した後に、バリアメタル層、配線層を連続して形成する方法や、ショットキー電極とバリアメタル層を連続して形成した後に配線層、または、更なるバリアメタル層と配線層を形成する方法について説明したが、この方法に限られず、例えば、ショットキー電極、バリアメタル層、配線層を個別に形成してもよい。

上述の実施形態において、半導体装置は、バリアメタル層を備えているが、バリアメタル層を備えていなくてもよい。また、配線層は、アルミニウム（Ａｌ）や金（Ａｕ）などの単層でもよく、バリアメタル層を含む積層構造でもよい。

上述の実施形態において、絶縁層は酸化シリコン（ＳｉＯ_２）／酸化アルミニウム（Ａｌ_２Ｏ_３）を用いたが、これに限られず、単層や上記以外の積層構造であってもよい。絶縁層としては、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ジルコニウム（ＺｒＯ_２）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯ_２）などが挙げられる。

上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ₂Ｏ₃）、炭化ケイ素（ＳｉＣ）などであってもよい。

上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。

上述の実施形態において、裏面電極の材質は、チタン（Ｔｉ）およびアルミニウムシリコン（ＡｌＳｉ）の合金に限らず、アルミニウム（Ａｌ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）などの他の金属であってもよい。

１０…半導体装置
１１０…基板
１２０…半導体層
１２１…界面
１６０…配線層
１７０…バリアメタル層
１８０…絶縁層
１８１…第１の絶縁層
１８２…第２の絶縁層
１８５…開口部
１９２…ショットキー電極
１９３…ニッケル層
１９４…パラジウム層
１９８…裏面電極
Ｌ…側壁
ｒ…距離
ｓ…距離

Claims (5)

1. 半導体装置の製造方法であって、
   半導体層と少なくとも一部においてショットキー接合する電極層であり、主にニッケルから形成される第１の電極層を形成する工程と、
   前記第１の電極層を形成後、熱処理を行なう工程と、
   前記熱処理の後、主に、パラジウム、白金、およびイリジウムから選ばれる少なくとも１つの金属から形成される第２の電極層を、前記第１の電極層の上に形成する工程と、
   を含む、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法であって、
   前記第１の電極層は、膜厚が１０ｎｍ以上２００ｎｍ以下である、半導体装置の製造方法。
3. 請求項１に記載の製造方法であって、
   前記半導体層は、主に窒化ガリウムから形成される、半導体装置の製造方法。
4. 請求項１または請求項２に記載の半導体装置の製造方法であって、
   前記第２の電極層の膜厚は、前記第１の電極層の膜厚以上である、半導体装置の製造方法。
5. 請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法により製造された半導体装置。

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