JP2014029975A - チップダイオードおよびダイオードパッケージ - Google Patents

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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
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    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract

【課題】外部との電気接続用のパッドに大きなストレスが加わっても、半導体層に形成されたｐｎ接合の破壊を防止したり、特性の変動を抑制したりできるチップダイオードおよびそれを備えるダイオードパッケージを提供すること。
【解決手段】ダイオード素子２９を構成するｐｎ接合２８が形成されたエピタキシャル層２１と、エピタキシャル層２１の表面２２に沿って配置され、ｐｎ接合２８のｐ側の極であるダイオード不純物領域２３に電気的に接続されており、外部との電気接続用のパッド３７を有するアノード電極３４と、ｐｎ接合２８のｎ側の極であるエピタキシャル層２１に電気的に接続されたカソード電極４１とを含む、チップダイオード１５において、パッド３７を、ｐｎ接合２８の直上位置から離れた位置に設ける。
【選択図】図５

Description

本発明は、ダイオード素子を備えるチップダイオードおよびそのチップダイオードを搭載するダイオードパッケージに関する。
特許文献１は、ダイオード素子を有する半導体装置を開示している。この半導体装置は、ｎ型の半導体基板と、半導体基板上に形成されたｎ型エピタキシャル層と、ｎ型エピタキシャル層中に形成されたｎ型半導体領域と、ｎ型半導体領域の上に形成されたｐ型半導体領域と、ｎ型エピタキシャル層上に形成された絶縁膜と、絶縁膜を貫通してｐ型半導体領域に接続されたアノード電極と、半導体基板の裏面に接続されたカソード電極とを含む。
特開２００２−２７０８５８号公報 特開平８−３１６００１号公報 特開２００１−３２６３５４号公報
特許文献１の半導体装置では、アノード電極が絶縁膜に埋設されており、このアノード電極の露出した上面が、外部電源との電気接続用のコンタクトとして使用される。
そのため、当該コンタクトにボンディングワイヤを超音波で接合したり、コンタクトに接合したバンプ電極を用いてフリップチップボンディングしたりすることによって、実装基板に実装する際に、コンタクトの直下にあるｐｎ接合が物理的なストレスにより破壊するおそれがある。
そこで、本発明の目的は、外部との電気接続用のパッドに大きなストレスが加わっても、半導体層に形成されたｐｎ接合の破壊を防止したり、特性の変動を抑制したりできるチップダイオードおよびそれを備えるダイオードパッケージを提供することである。
上記目的を達成するための本発明のチップダイオードは、ダイオード素子を構成するｐｎ接合が形成された半導体層と、前記半導体層の表面に沿って配置され、前記ｐｎ接合の一方の第１極に電気的に接続されており、外部との電気接続用のパッドを有する第１電極と、前記ｐｎ接合の他方の第２極に電気的に接続された第２電極とを含み、前記パッドは、前記ｐｎ接合の直上位置から離れた位置に設けられている。
この構成によれば、外部との電気接続用のパッドがｐｎ接合の直上位置から離れた位置に設けられている。言い換えれば、パッドがｐｎ接合からずれた位置に設けられていて、そのパッドの直下に、ダイオード素子を構成するｐｎ接合が配置されていない。
従って、たとえば、パッドにボンディングワイヤを超音波で接合したり、パッドに接合したバンプを用いてフリップチップボンディングしたりすることによって、チップダイオードを実装する際にパッドに大きなストレスが加わっても、ｐｎ接合に伝わる物理的ストレスを軽減することができるので、ｐｎ接合の破壊を防止することができる。
なお、本発明において「チップダイオード」とは、前記ｐｎ接合により構成された前記ダイオード素子以外の半導体素子が前記半導体層に設けられていないことを意味している。ただし、当該ダイオード素子は、たとえば、複数のダイオード（ｐｎ接合）が並列に接続された回路や、複数のダイオードのカソード同士が直列に接続された回路等を構成する複合ダイオード素子を含む概念である。また、前記ｐｎ接合は、たとえば、前記半導体層の前記表面に沿う方向に互いに隣接したｐ型部分およびｎ型部分からなり、電流が前記半導体層の前記表面に沿う方向に流れる構成であってもよいし、前記半導体層の前記表面に交差する方向（半導体層の厚さ方向）に互いに隣接したｐ型部分およびｎ型部分からなり、電流が前記半導体層の厚さ方向に流れる構成であってもよい。
具体的には、前記半導体層が、前記表面近傍に第２導電型のダイオード不純物領域が選択的に形成された第１導電型の半導体層を含み、当該半導体層に形成された前記ｐｎ接合は、前記第１極としての前記ダイオード不純物領域と、前記第２極としての前記半導体層の残余の部分との接合部で構成されており、前記第１電極は、前記ダイオード不純物領域に接続されていることが好ましい。この場合、前記第２電極は、前記半導体層の裏面に接続されていてもよい。
この構成により、前記半導体層の厚さ方向に対向する半導体層のダイオード不純物領域とその残余の部分との間に、当該厚さ方向に電流を流すことができる。
また、本発明のチップダイオードでは、前記半導体層上に形成され、前記第１電極と前記ダイオード不純物領域との接続用のコンタクトホールが形成された絶縁膜をさらに含み、前記第１電極は、前記コンタクトホールから前記絶縁膜の表面に沿って横方向に引き出されており、その引き出された部分に前記パッドが形成されていることが好ましい。
この構成によれば、パッドと半導体層との間に絶縁膜が介在するので、パッドに加わるストレスが半導体層に伝わる前に、絶縁膜が緩衝材としてそのストレスを緩和することができる。そのため、ｐｎ接合に伝わる物理的ストレスを一層軽減することができる。
また、本発明のチップダイオードでは、前記絶縁膜は、前記半導体層の前記表面に形成されたＳｉＯ２膜と、当該ＳｉＯ２膜上に形成されたＰＳＧ膜などとの積層膜を含んでいてもよい。前記絶縁膜は、他にはＳｉＯ２膜のみからなる単層膜であってもよいし、ＳｉＯ２膜と、当該ＳｉＯ２膜上に形成されたＢＰＳＧ（Boron Phosphorus Silicon Glass）膜との積層膜であってもよい。
また、本発明のチップダイオードでは、前記半導体層の前記表面近傍における前記パッドの直下位置に形成され、前記ダイオード素子に対して電気的にフローティングされた前記第２導電型のフローティング領域をさらに含むことが好ましい。
この構成によれば、パッドに加わったストレスにより絶縁膜が破壊して、その破壊箇所にパッドと半導体層との間を導通させるリーク電流の道筋が形成されても、パッドの直下位置には電気的にフローティングされた領域が配置されているので、その電流の道筋にリーク電流が流れることを防止することができる。
また、パッドと半導体層との間に、絶縁膜による第１キャパシタＣ１に対して、フローティング領域（第２導電型）と半導体層（第１導電型）とのｐｎ接合によって構成された第２キャパシタＣｐｎが直列に配置されることになる。そのため、この第２キャパシタＣｐｎの分圧によって第１キャパシタＣ１に対する実効電圧を低下させることができる。その結果、その低下分だけ耐圧を向上させることができる。
また、フローティング領域は、前記ダイオード不純物領域よりも深く形成されていることが好ましく、その不純物濃度は、前記ダイオード不純物領域の不純物濃度よりも低いことが好ましい。
また、本発明のチップダイオードでは、前記半導体層の前記表面近傍に、前記ダイオード不純物領域を取り囲むように形成され、当該ダイオード不純物領域よりも不純物濃度の低いガードリング層をさらに含むことが好ましい。さらに、前記ガードリング層は、前記ダイオード不純物領域の周縁に側方および下方から接するように、前記ダイオード不純物領域の外周に沿って形成されていることが好ましい。
この構成により、チップダイオードのサージ耐量を向上させることができる。
また、本発明にチップダイオードでは、前記第１電極を覆うように形成され、前記第１電極の一部を前記パッドとして露出させるパッド開口が形成された表面保護膜をさらに含んでいてもよい。その場合、前記パッド開口は、一辺が０．１ｍｍ以下の四角形状に形成されていてもよい。
また、本発明のチップダイオードは、一辺が０．２５ｍｍ以下の四角形状に形成されていてもよい。つまり、本発明の構成は、一辺が０．２５ｍｍ以下の小さなチップサイズを有するチップダイオードにも好適に採用することができる。
また、前記パッドおよび前記ダイオード不純物領域は、前記チップダイオードの任意の一辺に沿って互いに隣り合うように配置されていてもよい。
また、本発明のダイオードパッケージは、本発明のチップダイオードと、前記チップダイオードを封止する樹脂パッケージと、前記樹脂パッケージ内でボンディングワイヤを介して前記パッドに接続され、前記ｐｎ接合の前記第１極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第１端子と、前記樹脂パッケージ内で前記ｐｎ接合の前記第２極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第２端子とを含む。
このダイオードパッケージ製造時、ボンディングワイヤがチップダイオードのパッドに接続されるが、パッドの直下位置にｐｎ接合が配置されていないので、ワイヤボンディング時にパッドに大きなストレスが加わっても、ｐｎ接合に伝わる物理的ストレスを軽減することができる。そのため、ｐｎ接合が破壊されていないチップダイオードをパッケージに搭載できるため、当該パッケージを信頼性の高いデバイスとして製造することができる。
また、本発明のダイオードパッケージは、本発明のチップダイオードと、前記チップダイオードを封止する樹脂パッケージと、前記樹脂パッケージ内でバンプを介して前記パッドに接続され、前記ｐｎ接合の前記第１極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第１端子と、前記樹脂パッケージ内で前記ｐｎ接合の前記第２極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第２端子とを含んでいてもよい。
このダイオードパッケージ製造時、チップダイオードのパッドに接続されたバンプが第１端子に接合されるが、パッドの直下位置にｐｎ接合が配置されていないので、第１端子へのバンプ接合時にパッドに大きなストレスが加わっても、ｐｎ接合に伝わる物理的ストレスを軽減することができる。そのため、ｐｎ接合が破壊されていないチップダイオードをパッケージに搭載できるため、当該パッケージを信頼性の高いデバイスとして製造することができる。
第１発明のダイオードパッケージの第１実施形態を示す上面図である。 図１のダイオードパッケージの側面図である。 図１のダイオードパッケージの断面図であって、図１の切断線III−IIIでの断面を示している。 図３のチップダイオードの平面図である。 図４のチップダイオードの断面図であって、図４の切断線V−Vでの断面を示している。 第１発明のダイオードパッケージの第２実施形態を示す上面図である。 図６のダイオードパッケージの側面図である。 図６のダイオードパッケージの断面図であって、図６の切断線VIII−VIIIでの断面を示している。 図８のチップダイオードの平面図である。 図９のチップダイオードの断面図であって、図９の切断線X−Xでの断面を示している。 図１１は、第２発明の第１の実施形態に係るチップダイオードの平面図である。 図１２は、図１１のXII−XII線でとった断面図である。 図１３は、図１１のXIII−XIIIでとった断面図である。 図１４は、前記第１の実施形態のチップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図１５は、第２発明の前記第１の実施形態のチップダイオードの内部の電気的構造を示す電気回路図である。 図１６は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図１７は、第２発明の第２の実施形態に係るチップダイオードの構成を説明するための断面図である。 図１８は、第２発明の第３の実施形態に係るチップダイオードの構成を説明するための平面図である。 図１９は、図１８のXIX−XIX線でとった断面図である。 図２０は、第２発明の第４の実施形態に係るチップダイオードの構成を説明するための図解的な断面図である。 図２１は、第３発明の一実施形態に係るチップダイオードの斜視図である。 図２２は、第３発明の前記第１の実施形態に係るチップダイオードの平面図である。 図２３は、図２２のXXIII−XXIII線でとった断面図である。 図２４は、図２のXXIV−XXIVでとった断面図である。 図２５は、第３発明の前記第１の実施形態のチップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図２６は、第３発明の前記第１の実施形態のチップダイオードの内部の電気的構造を示す電気回路図である。 図２７は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図２８は、第３発明の前記第１の実施形態のチップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。 図２９は、第３発明の前記第１の実施形態のチップダイオードの製造工程の一例を説明するための工程図である。 図３０Ａは、第３発明の前記第１の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。 図３０Ｂは、図３０Ａの後の工程での構成を示す断面図である。 図３１は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図３２Ａおよび図３２Ｂは、ＡｌＳｉ電極膜とｐ＋型半導体基板とのオーミック接触を説明するための図である。 図３３は、チップダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。 図３４は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。 図３５は、第３発明の第２の実施形態に係るチップダイオードの図解的の平面図である。 図３６は、図３５の線XXXVI-XXXVIでとった断面図である。 図３７は、図３５の線XXXVII-XXXVIIでとった断面図である。 図３８は、第３発明の前記第２の実施形態に係るチップダイオードの製造工程の一例を説明するための工程図である。 図３９Ａは、図３８の製造工程途中の構成を示す断面図である。 図３９Ｂは、図３８の製造工程途中の構成を示す断面図であり、図３９Ａの後の工程における構成を示す。 図３９Ｃは、図３８の製造工程途中の構成を示す断面図であり、図３９Ｂの後の工程における構成を示す。 図３９Ｄは、図３８の製造工程途中の構成を示す断面図であり、図３９Ｃの後の工程における構成を示す。 図４０は、不純物を活性化するための熱処理前にＣＶＤ酸化膜を形成することによる効果を説明するための図であり、半導体基板とアノード電極膜との間における電圧対電流特性を示す。 図４１は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図４２は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。 図４３は、第４発明の第１の実施形態に係るチップダイオードの斜視図である。 図４４は、第４発明の前記第１の実施形態に係るチップダイオードの平面図である。 図４５は、図４４のXLV−XLV 線でとった断面図である。 図４６は、図４４のXLVI−XLVIでとった断面図である。 図４７は、第４発明の前記第１の実施形態のチップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図４８は、第４発明の前記第１の実施形態のチップダイオードの内部の電気的構造を示す電気回路図である。 図４９は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図５０は、第４発明の前記第１の実施形態のチップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。 図５１は、第４発明の前記第１の実施形態のチップダイオードの製造工程の一例を説明するための工程図である。 図５２Ａは、第４発明の前記第１の実施形態のチップダイオードの製造工程途中の構成を示す断面図である。 図５２Ｂは、図５２Ａの後の工程での構成を示す断面図である。 図５３は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図５４Ａおよび図５４Ｂは、ＡｌＳｉ電極膜とｐ＋型半導体基板とのオーミック接触を説明するための図である。 図５５は、チップダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。 図５６は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。 図５７は、第４発明の第２の実施形態に係るチップダイオードの図解的の平面図である。 図５８は、図５７の線LVIII-LVIIIでとった断面図である。 図５９は、図５７の線LIX-LIXでとった断面図である。 図６０は、第４発明の前記第２の実施形態に係るチップダイオードの製造工程の一例を説明するための工程図である。 図６１Ａは、図６０の製造工程途中の構成を示す断面図である。 図６１Ｂは、図６０の製造工程途中の構成を示す断面図であり、図６１Ａの後の工程における構成を示す。 図６１Ｃは、図６０の製造工程途中の構成を示す断面図であり、図６１Ｂの後の工程における構成を示す。 図６１Ｄは、図６０の製造工程途中の構成を示す断面図であり、図６１Ｃの後の工程における構成を示す。 図６２は、不純物を活性化するための熱処理前にＣＶＤ酸化膜を形成することによる効果を説明するための図であり、半導体基板とアノード電極膜との間における電圧対電流特性を示す。 図６３は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図６４は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。 図６５は、第５発明の一実施形態に係るチップダイオードの斜視図である。 図６６は、前記チップダイオードの平面図である。 図６７は、図６６のLXVII−LXVII 線でとった断面図である。 図６８は、図６６のLXVIII−LXVIIIでとった断面図である。 図６９は、前記チップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図７０は、前記チップダイオードの内部の電気的構造を示す電気回路図である。 図７１は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図７２は、前記チップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。 図７３は、前記チップダイオードの製造工程の一例を説明するための工程図である。 図７４Ａは、前記チップダイオードの製造工程途中の構成を示す断面図である。 図７４Ｂは、図７４Ａの後の工程での構成を示す断面図である。 図７５は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図７６Ａおよび図７６Ｂは、ＡｌＳｉ電極膜とｐ＋型半導体基板とのオーミック接触を説明するための図である。 図７７は、チップダイオードのツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。 図７８は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。 図７９は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図８０は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。 図８１は、第６発明の一実施形態に係るチップ部品の外観構成を示す斜視図である。 図８２Ａ〜図８２Ｃは、チップ部品を裏面側から見た平面図（すなわちチップ部品の底面図）であり、凹マークの構成を説明するための図である。 図８３Ａ〜図８３Ｃは、チップ部品を裏面側から見た平面図であり、凹マークの変形例を示す図である。 図８４Ａおよび図８４Ｂは、凹マーク溝の種類と位置を変化させて、凹マークにより表示できる情報の種類を豊富にする例を示す図である。 図８５は、チップ部品の製造工程の一部を説明するための図解的な平面図である。 図８６は、チップ部品の製造工程の一例を示す図解的な断面図である。 図８７は、第６発明の一実施形態に係るチップ部品の外観構成を示す斜視図であり、凸マークが設けられた実施形態の一例を示す図である。 図８８Ａ〜図８８Ｃは、チップ部品を裏面側から見た平面図（すなわちチップ部品の底面図）であり、凸マークの構成を説明するための図である。 図８９Ａ〜図８９Ｃは、チップ部品を裏面側から見た平面図であり、凸マークの変形例を示す図である。 図９０Ａおよび図９０Ｂは、凸マークの種類と位置を変化させて、凸マークにより表示できる情報の種類を豊富にする例を示す図である。 図９１は、チップ部品１の製造工程の一部を説明するための図解的な平面図である。 図９２は、チップ部品１の製造工程の一例を示す図解的な断面図である。 図９３Ａは、第６発明の一実施形態に係るチップ抵抗器の外観構成を示す図解的な斜視図であり、図９３Ｂは、チップ抵抗器が基板上に実装された状態を示す側面図である。 図９４は、チップ抵抗器の平面図であり、第１接続電極、第２接続電極および抵抗回路網の配置関係ならびに抵抗回路網の平面視の構成を示す図である。 図９５Ａは、図９４に示す抵抗回路網の一部分を拡大して描いた平面図である。 図９５Ｂは、図９５ＡのＢ−Ｂに沿う断面構造を示す図である。 図９５Ｃは、図９５ＡのＣ−Ｃに沿う断面構造を示す図である。 図９６は、抵抗膜ラインおよび導体膜の電気的特徴を回路記号および電気回路図で示した図である。 図９７Ａは、図９４に示すチップ抵抗器の平面図の一部分を拡大して描いたヒューズＦを含む領域の部分拡大平面図であり、図９７Ｂは、図９７ＡのＢ−Ｂに沿う断面構造を示す図である。 図９８は、図９４に示す抵抗回路網における複数種類の抵抗単位体を接続する接続用導体膜およびヒューズの配列関係と、その接続用導体膜およびヒューズ膜に接続された複数種類の抵抗単位体との接続関係を図解的に示す図である。 図９９は、抵抗回路網の電気回路図である。 図１００は、チップ抵抗器の製造工程の一例を示すフロー図である。 図１０１Ａ〜図１０１Ｃは、ヒューズ膜の溶断工程とその後に形成するパッシベーション膜および樹脂膜を示す図解的な断面図である。 図１０２Ａ〜図１０２Ｆは、基板から個々のチップ抵抗器に分離する処理工程を示す図解図である。 図１０３は、チップ抵抗器の平面図であり、凹マークに代えて凸マークが設けられた実施形態の平面図である。 図１０４は、第６発明の他の実施形態に係るチップコンデンサの平面図である。 図１０５は、図１０４の切断面線CV−CVから見た断面図である。 図１０６は、前記チップコンデンサの一部の構成を分離して示す分解斜視図である。 図１０７は、前記チップコンデンサの内部の電気的構成を示す回路図である。 図１０８は、前記チップコンデンサの製造工程の一例を説明するための流れ図である。 図１０９Ａ、図１０９Ｂおよび図１０９Ｃは、ヒューズの切断に関連する工程を説明するための断面図である。 図１１０は、前記チップコンデンサにおいて、凹マークに代えて凸マークを設けた実施形態の平面図である。 図１１１は、第６発明の他の実施形態に係るチップダイオードの斜視図である。 図１１２は、前記チップダイオードの平面図である。 図１１３は、図１１２のCXIII−CXIII線でとった断面図である。 図１１４は、図１１２のCXIV−CXIVでとった断面図である。 図１１５は、前記チップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図１１６は、前記チップダイオードの内部の電気的構造を示す電気回路図である。 図１１７は、前記チップダイオードの製造工程の一例を説明するための工程図である。 図１１８Ａは、前記チップダイオードの製造工程途中の構成を示す断面図である。 図１１８Ｂは、図１１８Ａの後の工程での構成を示す断面図である。 図１１９は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図１２０は、前記チップダイオードにおいて、凹マークに代えて凸マークを設けた実施形態の平面図である。 図１２１は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図１２２は、チップ部品が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１２３は、スマートフォン内に収容された電子回路アセンブリの構成例を示す図解的な平面図である。 図１２４は、第７発明の一実施形態に係るチップダイオードの斜視図である。 図１２５は、前記チップダイオードの平面図である。 図１２６は、図１２５のCXXVI−CXXVI線に沿う断面図である。 図１２７は、図１２５のCXXVII−CXXVII線に沿う断面図である。 図１２８は、前記チップダイオードにおいて、カソード電極およびアノード電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図１２９は、前記チップダイオードの内部の電気的構造を示す電気回路図である。 図１３０は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図１３１は、前記チップダイオードを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。 図１３２は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、カソード電極とｎ＋型領域との接合領域の周縁からｎ＋型領域の周縁までの距離Ｄを異ならせた複数のサンプルについてＥＤＳ耐量を測定した実験結果を示す。 図１３３は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについてリーク電流を測定した実験結果を示す。 図１３４は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについてツェナー電圧を測定した実験結果を示す。 図１３５は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについて端子間容量を測定した実験結果を示す。 図１３６は、前記チップダイオードの製造工程の一例を説明するための工程図である。 図１３７Ａは、前記チップダイオードの製造工程途中の構成を示す断面図である。 図１３７Ｂは、図１３７Ａの後の工程での構成を示す断面図である。 図１３８は、チップダイオードの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図１３９は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１４０は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。 図１４１は、第８発明の一実施形態に係る双方向ツェナーダイオードチップの斜視図である。 図１４２は、前記双方向ツェナーダイオードチップの平面図である。 図１４３は、図１４２のCXLIII−CXLIII線に沿う断面図である。 図１４４は、図１４２のCXLIV−CXLIV線に沿う断面図である。 図１４５は、前記双方向ツェナーダイオードチップにおいて、第１電極および第２電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図１４６は、前記双方向ツェナーダイオードチップの内部の電気的構造を示す電気回路図である。 図１４７Ａは、前記双方向ツェナーダイオードチップについて、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図１４７Ｂは、第１電極および第１拡散領域と第２電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオードチップ（比較例）について、各電流方向に対する電圧対電流特性を測定した実験結果を示すグラフである。 図１４８は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示すグラフである。 図１４９は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示すグラフである。 図１５０は、前記双方向ツェナーダイオードチップを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。 図１５１は、前記双方向ツェナーダイオードチップの製造工程の一例を説明するための工程図である。 図１５２Ａは、前記双方向ツェナーダイオードチップの製造工程途中の構成を示す断面図である。 図１５２Ｂは、図１５２Ａの後の工程での構成を示す断面図である。 図１５３は、双方向ツェナーダイオードチップの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図１５４は、双方向ツェナーダイオードチップが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１５５は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。 図１５６Ａは、双方向ツェナーダイオードチップの変形例を示す平面図である。 図１５６Ｂは、双方向ツェナーダイオードチップの他の変形例を示す平面図である。 図１５６Ｃは、双方向ツェナーダイオードチップのさらに他の変形例を示す平面図である。 図１５６Ｄは、双方向ツェナーダイオードチップのさらに他の変形例を示す平面図である。 図１５６Ｅは、双方向ツェナーダイオードチップのさらに他の変形例を示す平面図である。 図１５７は、双方向ツェナーダイオードチップのさらに他の変形例を示す平面図である。 図１５８は、第９発明の一実施形態に係る双方向ツェナーダイオードチップの斜視図である。 図１５９は、前記双方向ツェナーダイオードチップの平面図である。 図１６０は、図１５９のCLX−CLX 線に沿う断面図である。 図１６１は、図１５９のCLXI−CLXI線に沿う断面図である。 図１６２は、前記双方向ツェナーダイオードチップにおいて、第１電極および第２電極ならびにその上に形成された構成を取り除いて、半導体基板の表面の構造を示す平面図である。 図１６３は、前記双方向ツェナーダイオードチップの内部の電気的構造を示す電気回路図である。 図１６４は、同面積の半導体基板上に形成する第１拡散領域の大きさおよび／または個数を様々に設定して、前記双方向ツェナーダイオードチップに内蔵された第１ツェナーダイオードのｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。 図１６５は、前記双方向ツェナーダイオードチップを実装基板上にフリップチップ接続した回路アセンブリの構成を示す断面図である。 図１６６は、前記双方向ツェナーダイオードチップの製造工程の一例を説明するための工程図である。 図１６７Ａは、前記双方向ツェナーダイオードチップの製造工程途中の構成を示す断面図である。 図１６７Ｂは、図１６７Ａの後の工程での構成を示す断面図である。 図１６８は、双方向ツェナーダイオードチップの半導体基板の元基板としての半導体ウエハの平面図であり、一部の領域を拡大して示してある。 図１６９は、双方向ツェナーダイオードチップが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。 図１７０は、前記スマートフォンの筐体に収容された電子回路アセンブリの構成を示す図解的な平面図である。
以下では、第１発明〜第９発明の実施の形態を、添付図面を参照して詳細に説明する。
［１］第１発明について
＜第１実施形態＞
図１は、第１発明のダイオードパッケージ１の第１実施形態を示す上面図である。図２は、図１のダイオードパッケージ１の側面図である。
ダイオードパッケージ１は、小型２端子タイプの定電圧ダイオードパッケージであり、縦長の直方体形状の樹脂パッケージ２によって外形が形成されている。樹脂パッケージ２の各側面３は、下部が垂直に立ち上がり、途中から斜め内側に向かって緩く傾斜した面となっている。
樹脂パッケージ２の長手方向一方側端部およびその反対側端部では、側面３の下部と底面４とが交わってできた下端エッジ部の幅方向中央位置から長手方向に沿って、金属板状のアノード端子５（第１端子）およびカソード端子６（第２端子）の一部がそれぞれ、アノード側アウターリード７およびカソード側アウターリード８として突出して露出している。アノード側アウターリード７およびカソード側アウターリード８は、各底面９，１０が樹脂パッケージ２の底面４の内外に跨っており、この露出した底面９，１０が実装基板へのコンタクトとして使用される。また、アノード端子５およびカソード端子６は、同じ形状同じ突出量で突出していて、ダイオードパッケージ１は、長手方向中央に対して左右対称となっている。
ダイオードパッケージ１の外形寸法は、たとえば、樹脂パッケージ２の長さＬ１が１．２±０．０５ｍｍであり、樹脂パッケージ２の幅Ｗ１が０．８±０．０５ｍｍである。また、各アウターリード７，８の突出量を含むダイオードパッケージ１の長さＬ２は、１．６±０．１ｍｍであり、ダイオードパッケージ１の高さＨ１は、０．６±０．１ｍｍである。また、各アウターリード７，８の幅Ｗ２は、０．３±０．０５ｍｍであり、各端子５，６の厚さＴ１は、０．１２±０．０５ｍｍである。なお、ここで例示した寸法は、必要に応じて適宜変更することができる。
次に、図３を参照して、ダイオードパッケージ１の内部構造を説明する。
図３は、図１のダイオードパッケージ１の断面図であって、図１の切断線III−IIIでの断面を示している。
樹脂パッケージ２内部には、アノード端子５およびカソード端子６の残りの部分が、それぞれアノード側インナーリード１１およびカソード側インナーリード１２として配置されている。アノード側インナーリード１１およびカソード側インナーリード１２は、各アウターリード７，８の端部から同じ高さ位置まで垂直に立ち上がり、樹脂パッケージ２の長手方向に互いに近づくように水平方向に屈曲する鉤形に形成されている。
同一平面上で対向するアノード側インナーリード１１とカソード側インナーリード１２との間には、チップの支持用のランド（たとえば、ダイパッド等）が設けられておらず、一方のインナーリード（この実施形態では、カソード側インナーリード１２）が、チップの支持用のランドを兼ねている。
具体的には、ランドを兼ねるカソード側インナーリード１２の上面１３には、半田などの接合材１４を介してチップダイオード１５の裏面１６が接合されている。カソード端子６により下方から支持されたチップダイオード１５の表面１７とアノード側インナーリード１１の上面１８との間には、上方へ凸状に湾曲した円弧状のボンディングワイヤ１９（たとえば、Ａｕ（金）からなる）が架設されている。これにより、カソード端子６は、チップダイオード１５の裏面１６（下面）に電気的に接続され、アノード端子５は、チップダイオード１５の表面１７（上面）に電気的に接続されている。
そして、ダイオードパッケージ１は、チップダイオード１５、ボンディングワイヤ１９、アノード側インナーリード１１およびカソード側インナーリード１２を、樹脂パッケージ２で一括して封止することによって構成されている。
次に、図４および図５を参照して、チップダイオード１５の具体的な構造を説明する。 図４は、図３のチップダイオード１５の平面図である。図５は、図４のチップダイオード１５の断面図であって、図４の切断線V−Vでの断面を示している。
チップダイオード１５は、一辺が０．２５ｍｍ程度の四角形状に形成されており、ｎ＋型のＳｉからなる半導体基板２０と、半導体基板２０上に形成されたｎ−型のＳｉからなるエピタキシャル層２１とを含む。半導体基板２０の不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３であり、エピタキシャル層２１の不純物濃度は、たとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。
エピタキシャル層２１の表面２２近傍には、第１極としてのｐ＋型のダイオード不純物領域２３と、ダイオード不純物領域２３を取り囲み、ダイオード不純物領域２３よりも不純物濃度の低いｐ型のガードリング層２４が、チップダイオード１５の一対の対向辺の中心線２５（当該辺の二等分線）で区画された２つの領域２６，２７の一方側の領域２６に選択的に形成されている。ダイオード不純物領域２３の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３であり、ガードリング層２４の不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。このガードリング層２４により、チップダイオード１５のサージ耐量を向上させることができる。
ダイオード不純物領域２３は、円形のウェル状（たとえば、深さが１μｍ〜１０μｍ）に形成されている。ガードリング層２４は、このダイオード不純物領域２３の周縁に側方および下方から接するように、ダイオード不純物領域２３の外周に沿って円環状に形成され、側方に接する部分がエピタキシャル層２１の表面２２で円環状に露出している。
エピタキシャル層２１では、表面２２近傍のｐ＋型のダイオード不純物領域２３（ｐ極）と、第２極としてのエピタキシャル層２１の残余のｎ−型部分（ｎ極）とがエピタキシャル層２１の厚さ方向に積層されて隣接した状態となっている。これにより、エピタキシャル層２１には、これらのｐｎ接合２８からなるダイオード素子２９が設けられている。
エピタキシャル層２１上には、絶縁膜３０が形成されている。この実施形態では、絶縁膜３０は、エピタキシャル層２１の表面２２に形成されたＳｉＯ２（酸化シリコン）膜３１と、ＳｉＯ２膜３１上に形成されたＰＳＧ（リン・シリケートガラス）膜３２との積層膜で構成されている。ＳｉＯ２膜３１の厚さは、たとえば、５０００Å〜２００００Åであり、ＰＳＧ膜３２の厚さは、たとえば、５０００Å〜１００００Åである。
絶縁膜３０には、ＰＳＧ膜３２およびＳｉＯ２膜３１を貫通し、ダイオード不純物領域２３の外周に一致する円形のコンタクトホール３３が形成されている。これにより、たとえば、エピタキシャル層２１の表面２２を熱酸化してＳｉＯ２膜３１を形成し、次にＰＳＧ膜３２を形成し、その後、円形のコンタクトホール３３を形成しておけば、絶縁膜３０をマスクとして利用してｐ型不純物をイオン注入することにより、コンタクトホール３３に対して自己整合的にダイオード不純物領域２３を形成することができる。
絶縁膜３０上には、Ａｌ（アルミニウム）からなる第１電極としてのアノード電極３４（たとえば、厚さが１００００Å〜３００００Å）が形成されている。なお、アノード電極３４の材料としては、Ａｌ以外にも種々の導電材料を用いることができる。
アノード電極３４は、コンタクトホール３３に入り込み、コンタクトホール３３と外周を共有するダイオード不純物領域２３のみにオーミック接触している（つまり、ダイオード不純物領域２３の周囲のガードリング層２４に接しない）。また、アノード電極３４は、コンタクトホール３３から中心線２５に対してダイオード不純物領域２３が形成された領域２６の反対側の領域２７にあるチップダイオード１５の角部まで、ダイオード不純物領域２３に最も近いチップダイオード１５の一辺に沿って横方向に引き出されている。
絶縁膜３０上には、アノード電極３４を覆うようにエピタキシャル層２１の全面に、ＳｉＮ（窒化シリコン）からなる表面保護膜３５（たとえば、厚さが１００００Å〜３００００Å）が形成されている。なお、表面保護膜３５の材料としては、ＳｉＮ以外にも種々の絶縁材料を用いることができる。
表面保護膜３５には、アノード電極３４の終端部が配置されたチップダイオード１５の角部の直上位置に、一辺が０．１ｍｍ以下の四角形状のパッド開口３６が形成されている。このパッド開口３６から、アノード電極３４の一部がパッド３７として露出している。すなわち、パッド開口３６から露出するパッド３７は、ダイオード素子２９のｐｎ接合２８の直上位置（つまり、コンタクトホール３３の位置）からエピタキシャル層２１の表面２２に沿って離れた位置に設けられている。これにより、中心線２５に対して一方側のダ
イオード不純物領域２３と、その反対側のパッド３７とが、チップダイオード１５の一辺に沿って互いに隣り合っている。そして、このパッド３７（アノード電極３４）上には、ボンディングワイヤ１９のＦＡＢ（Free Air Ball）が超音波で接合されることにより、ボンディングワイヤ１９のファーストボンディング部３８が形成されることとなる。
また、エピタキシャル層２１の表面２２近傍におけるパッド３７の直下位置には、ダイオード素子２９に対して電気的にフローティング（絶縁）されたｐ型のフローティング領域３９が、平面視でパッド開口３６を取り囲むようにパッド開口３６よりも大きな面積の四角形のウェル状に形成されている。また、フローティング領域３９は、ダイオード不純物領域２３よりも深く（たとえば、深さが５μｍ〜１５μｍ）形成されている。また、フローティング領域３９の不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３であり、ダイオード不純物領域２３の不純物濃度よりも低い。
半導体基板２０の裏面４０には、Ａｕ（金）からなる第２電極としてのカソード電極４１（たとえば、厚さが１００００Å〜３００００Å）が形成されている。カソード電極４１は、半導体基板２０の裏面４０で、ダイオード素子２９のｎ極を構成する半導体基板２０およびエピタキシャル層２１にオーミック接触している。このカソード電極４１には、接合材１４を介してカソード側インナーリード１２が接合されることとなる。なお、カソード電極４１の材料としては、Ａｕ以外にも種々の導電材料を用いることができる。
以上のように、このチップダイオード１５によれば、外部との電気接続用のパッド３７が、チップダイオード１５の角部の直上位置に設けられていて、チップダイオード１５のダイオード素子２９のｐｎ接合２８の直上位置から離れた位置に設けられている。言い換えれば、パッド３７がｐｎ接合２８からずれた位置に設けられていて、そのパッド３７の直下に、ダイオード素子２９を構成するｐｎ接合２８が配置されていない。
従って、ダイオードパッケージ１の製造工程において、たとえば、超音波接合により、ボンディングワイヤ１９のファーストボンディング部３８をパッド３７上に形成するときにパッド３７に大きなストレスが加わっても、ｐｎ接合２８に伝わる物理的ストレスを軽減することができる。そのため、ｐｎ接合２８が破壊されていないチップダイオード１５をダイオードパッケージ１に搭載することができる。その結果、ダイオードパッケージ１を信頼性の高いデバイスとして製造することができる。しかも、パッド３７とエピタキシャル層２１との間に絶縁膜３０が介在するので、パッド３７に加わるストレスがエピタキシャル層２１に伝わる前に、絶縁膜３０が緩衝材としてそのストレスを緩和することができる。そのため、ｐｎ接合２８に伝わる物理的ストレスを一層軽減することができる。
一方、パッド３７に加わったストレスにより絶縁膜３０が破壊して、その破壊箇所にパッド３７とエピタキシャル層２１との間を導通させるリーク電流の道筋が形成されても、パッド３７の直下位置には、ダイオード不純物領域２３よりも不純物濃度が低く、深さの深いフローティング領域３９が配置されているので、その電流の道筋にリーク電流が流れることを防止することができる。
また、パッド３７とエピタキシャル層２１との間に、絶縁膜３０による第１キャパシタＣ１に対して、フローティング領域３９（ｐ型）とエピタキシャル層２１（ｎ型）とのｐｎ接合４２によって構成された第２キャパシタＣｐｎが直列に配置されることになる。そのため、この第２キャパシタＣｐｎの分圧によって第１キャパシタＣ１に対する実効電圧を低下させることができる。その結果、その低下分だけ耐圧を向上させることができる。
＜第２実施形態＞
図６は、第１発明のダイオードパッケージ５１の第２実施形態を示す上面図である。図７は、図６のダイオードパッケージ５１の側面図である。
ダイオードパッケージ５１は、小型２端子タイプのスイッチングダイオードパッケージであり、縦長の直方体形状の樹脂パッケージ５２によって外形が形成されている。樹脂パッケージ５２の各側面５３は、下部が垂直に立ち上がり、途中から斜め内側に向かって緩く傾斜した面となっている。
樹脂パッケージ５２の長手方向一方側端部およびその反対側端部では、側面５３の下部と底面５４とが交わってできた下端エッジ部の幅方向中央位置から長手方向に沿って、金属板状のアノード端子５５（第１端子）およびカソード端子５６（第２端子）の一部がそれぞれ、アノード側アウターリード５７およびカソード側アウターリード５８として突出して露出している。アノード側アウターリード５７およびカソード側アウターリード５８は、各底面５９，６０が樹脂パッケージ５２の底面５４の内外に跨っており、この露出した底面５９，６０が実装基板へのコンタクトとして使用される。また、アノード端子５５およびカソード端子５６は、同じ形状同じ突出量で突出していて、ダイオードパッケージ５１は、長手方向中央に対して左右対称となっている。
ダイオードパッケージ５１の外形寸法は、たとえば、樹脂パッケージ５２の長さＬ３が１．７±０．１ｍｍであり、樹脂パッケージ５２の幅Ｗ３が１．２５±０．１ｍｍである。また、各アウターリード５７，５８の突出量を含むダイオードパッケージ５１の長さＬ４は、２．５±０．２ｍｍであり、ダイオードパッケージ５１の高さＨ２は、０．７±０．２ｍｍである。また、各アウターリード５７，５８の幅Ｗ４は、０．３±０．０５ｍｍであり、各端子５５，５６の厚さＴ２は、０．１±０．０５ｍｍである。なお、ここで例示した寸法は、必要に応じて適宜変更することができる。
次に、図８を参照して、ダイオードパッケージ５１の内部構造を説明する。
図８は、図６のダイオードパッケージ５１の断面図であって、図６の切断線VIII−VIIIでの断面を示している。
樹脂パッケージ５２内部には、アノード端子５５およびカソード端子５６の残りの部分が、それぞれアノード側インナーリード６１およびカソード側インナーリード６２として配置されている。アノード側インナーリード６１およびカソード側インナーリード６２は、各アウターリード５７，５８の端部から垂直に立ち上がり、互いに段違いとなるように水平方向に屈曲する鉤形に形成されている。段違いの位置関係は、この実施形態では、アノード側インナーリード６１が上側であり、カソード側インナーリード６２が下側である。そして、互いに対向するアノード側インナーリード６１の下面６８とカソード側インナーリード６２の上面６３との間に挟まれる形でチップダイオード６５が配置される。
具体的には、チップの支持用のランドを兼ねるカソード側インナーリード６２の上面６３には、半田などの接合材６４を介してチップダイオード６５の裏面６６が接合されている。また、チップダイオード６５の表面６７は、半田などのバンプ６９を介してアノード側インナーリード６１の下面６８に接合されている。これにより、カソード端子５６は、チップダイオード６５の裏面６６（下面）に電気的に接続され、アノード端子５５は、チップダイオード６５の表面６７（上面）に電気的に接続されている。
そして、ダイオードパッケージ５１は、チップダイオード６５、ボンディングワイヤ、アノード側インナーリード６１およびカソード側インナーリード６２を、樹脂パッケージ５２で一括して封止することによって構成されている。
次に、図９および図１０を参照して、チップダイオード６５の具体的な構造を説明する。
図９は、図８のチップダイオード６５の平面図である。図１０は、図９のチップダイオード６５の断面図であって、図９の切断線X−Xでの断面を示している。
チップダイオード６５は、一辺が０．２５ｍｍ程度の四角形状に形成されており、ｎ＋型のＳｉからなる半導体基板７０と、半導体基板７０上に形成されたｎ−型のＳｉからなるエピタキシャル層７１とを含む。半導体基板７０の不純物濃度は、たとえば、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３であり、エピタキシャル層７１の不純物濃度は、たとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。
エピタキシャル層７１の表面７２近傍には、第１極としてのｐ＋型のダイオード不純物領域７３が、チップダイオード６５の一対の対向辺の中心線７４（当該辺の二等分線）で区画される２つの領域７５，７６の一方側の領域７５に選択的に形成されている。ダイオード不純物領域７３の不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である。
ダイオード不純物領域７３は、円形のウェル状（たとえば、深さが１μｍ〜１０μｍ）に形成されている。
エピタキシャル層７１では、表面７２近傍のｐ＋型のダイオード不純物領域７３（ｐ極）と、第２極としてのエピタキシャル層７１の残余のｎ−型部分（ｎ極）とがエピタキシャル層７１の厚さ方向に積層されて隣接した状態となっている。これにより、エピタキシャル層７１には、これらのｐｎ接合７７からなるダイオード素子７８が設けられている。
エピタキシャル層７１上には、絶縁膜７９が形成されている。この実施形態では、絶縁膜７９は、エピタキシャル層７１の表面７２に形成されたＳｉＯ２（酸化シリコン）膜８０と、ＳｉＯ２膜８０上に形成されたＰＳＧ（リン・シリケートガラス）膜８１との積層膜で構成されている。ＳｉＯ２膜８０の厚さは、たとえば、５０００Å〜２００００Åであり、ＰＳＧ膜８１の厚さは、たとえば、５０００Å〜１００００Åである。
絶縁膜７９には、ＰＳＧ膜８１およびＳｉＯ２膜８０を貫通し、ダイオード不純物領域７３の外周よりも小径の円形のコンタクトホール８２が形成されている。
絶縁膜７９上には、Ａｌ（アルミニウム）からなる第１電極としてのアノード電極８３（たとえば、厚さが１００００Å〜３００００Å）が形成されている。なお、アノード電極８３の材料としては、Ａｌ以外にも種々の導電材料を用いることができる。
アノード電極８３は、コンタクトホール８２に入り込み、ダイオード不純物領域７３にオーミック接触している。また、アノード電極８３は、コンタクトホール８２から中心線７４に対してダイオード不純物領域７３が形成された領域７５の反対側の領域７６にあるチップダイオード６５の角部まで、ダイオード不純物領域７３に最も近いチップダイオード６５の一辺に沿って横方向に引き出されている。
絶縁膜７９上には、アノード電極８３を覆うようにエピタキシャル層７１の全面に、ＳｉＮ（窒化シリコン）からなる表面保護膜８４（たとえば、厚さが１００００Å〜３００００Å）が形成されている。なお、表面保護膜８４の材料としては、ＳｉＮ以外にも種々の絶縁材料を用いることができる。
表面保護膜８４には、アノード電極８３の終端部が配置されたチップダイオード６５の角部の直上位置に、長辺が０．１ｍｍ程度の四角形状のパッド開口８５が形成されている。このパッド開口８５から、アノード電極８３の一部がパッド８６として露出している。すなわち、パッド開口８５から露出するパッド８６は、ダイオード素子７８のｐｎ接合７７の直上位置（つまり、コンタクトホール８２の位置）からエピタキシャル層７１の表面７２に沿って離れた位置に設けられている。これにより、中心線７４に対して一方側のダイオード不純物領域７３と、その反対側のパッド８６とが、チップダイオード６５の一辺に沿って互いに隣り合っている。そして、このパッド８６（アノード電極８３）上には、バンプ６９が形成されることとなる。
半導体基板７０の裏面８７には、Ａｕ（金）からなる第２電極としてのカソード電極８８（たとえば、厚さが１００００Å〜３００００Å）が形成されている。カソード電極８８は、半導体基板７０の裏面８７で、ダイオード素子７８のｎ極を構成する半導体基板７０およびエピタキシャル層７１にオーミック接触している。このカソード電極８８には、接合材６４を介してカソード側インナーリード６２が接合されることとなる。なお、カソード電極８８の材料としては、Ａｕ以外にも種々の導電材料を用いることができる。
以上のように、このチップダイオード６５によれば、外部との電気接続用のパッド８６が、チップダイオード６５の角部の直上位置に設けられていて、チップダイオード６５のダイオード素子７８のｐｎ接合７７の直上位置から離れた位置に設けられている。言い換えれば、パッド８６がｐｎ接合７７からずれた位置に設けられていて、そのパッド８６の直下に、ダイオード素子７８を構成するｐｎ接合７７が配置されていない。
従って、ダイオードパッケージ５１の製造工程において、たとえば、パッド８６上に形成されたバンプ６９にアノード端子５５を圧着接合するときにパッド８６に大きなストレスが加わっても、ｐｎ接合７７に伝わる物理的ストレスを軽減することができる。そのため、ｐｎ接合７７が破壊されていないチップダイオード６５をダイオードパッケージ５１に搭載することができる。その結果、ダイオードパッケージ５１を信頼性の高いデバイスとして製造することができる。しかも、パッド８６とエピタキシャル層７１との間に絶縁膜７９が介在するので、パッド８６に加わるストレスがエピタキシャル層７１に伝わる前に、絶縁膜７９が緩衝材としてそのストレスを緩和することができる。そのため、ｐｎ接合７７に伝わる物理的ストレスを一層軽減することができる。
以上、第１発明の実施形態について説明したが、第１発明はさらに他の形態で実施することもできる。
たとえば、チップダイオード１５，６５において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。また、各半導体部分を構成する材料は、Ｓｉでなくてもよい。
また、ダイオード素子２９，７８を構成するｐｎ接合２８，７７は、たとえば、エピタキシャル層２１，７１の表面２２，７２に沿う方向に互いに隣接したｐ型部分およびｎ型部分からなり、電流がエピタキシャル層２１，７１の表面２２，７２に沿う方向に流れる構成であってもよい。
また、チップダイオードのサイズは、前述の実施形態ではともに、一辺が０．１ｍｍ以下のサイズを有するチップダイオード１５，６５を例として採り上げたが、パッケージの大きさに応じて適宜変更することが可能である。たとえば、比較的大きいサイズのパッケージに収容する場合には、そのパッケージに収まる範囲で、チップサイズを大きくすることができる。
また、パッド開口のサイズは、前述の実施形態ではともに、０．２５ｍｍ程度のサイズを有するチップダイオード１５，６５用として一辺が０．１ｍｍ程度の場合を採り上げたが、チップサイズやパッド開口から露出するパッドに接合する端子の種類に応じて適宜変更することが可能である。たとえば、チップダイオード６５のように、パッド８６上にバンプ６９を形成する場合には、パッド開口のサイズは、０．１９ｍｍ×０．０７ｍｍであってもよい。
また、チップダイオード６５は、カソード電極８８に代えて、絶縁膜７９上の表面にアノード電極８３と間隔を隔てて形成されたカソード電極を備えていてもよい。この場合、表面保護膜８４に当該カソード電極の一部をパッドとして露出させるパッド開口を形成することにより、当該パッド（カソードパッド）上にバンプを形成することができる。これにより、そのバンプと、アノード電極８３上のバンプ６９を介して、チップダイオード６５を、たとえば、ダイオードパッケージ５１内のアイランドやリードに対してフリップチップボンディングすることができる。また、バンプを用いる場合であっても、図１の場合と同様に、パッドの下方にフローティング領域を設ければ、同様の効果を得ることができる。
第１発明は、電気・電子機器全般の用途に用いるチップ部品として用いることができる。たとえば、冷蔵庫、掃除機、ノート型パソコン、携帯電話等に好適に採用することができる。
［２］第２発明について
携帯電話機に代表される携帯型電子機器においては、内部回路を構成する回路部品の小型化が求められている。したがって、チップダイオードについても、その小型化が求められており、それに伴って、電流能力を確保し、併せてＥＳＤ(electrostatic discharge)耐量を確保することが困難となってきている。
第２発明は、ＥＳＤ耐量の向上を図ったチップダイオードを提供することである。第２発明のより具体的な目的は、小型化とＥＳＤ耐量の確保とを両立することができるチップダイオードを提供することである。
第２発明は、次のような特徴を有している。
Ａ１．半導体基板に形成された複数のダイオードセルと、前記半導体基板上に設けられ、前記複数のダイオードセルを並列接続する並列接続部とを含む、チップダイオード。この構成によれば、半導体基板に複数のダイオードセルが形成されていて、それらの複数のダイオードセルが並列接続部によって並列接続されている。これにより、ＥＳＤ耐量の向上を図ることができ、特に、チップサイズの小型化とＥＳＤ耐量の確保とを両立することができる。
Ａ２．前記複数のダイオードセルが、それぞれ個別のダイオード接合領域を有している、「Ａ１．」に記載のチップダイオード。この構成では、ダイオードセル毎に分離されたダイオード接合領域が形成されていて、それらが並列接続部によって並列接続されている。複数のダイオードセルにそれぞれダイオード接合領域が形成されていることによって、半導体基板上におけるダイオード接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ダイオード接合領域の周囲長とは、半導体基板の表面におけるダイオード接合領域の周囲の長さの合計である。
Ａ３．前記ダイオード接合領域が、ｐｎ接合領域である、「Ａ２．」に記載のチップダイオード。この構成では、ダイオードセル毎に分離されたｐｎ接合領域が形成されていて、それらが並列接続部によって並列接続される。このように、複数のダイオードセルを並列接続したｐｎ接合型のチップダイオードを提供できる。複数のダイオードセルにそれぞれｐｎ接合領域が形成されていることによって、半導体基板上におけるｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐ型領域とｎ型領域との境界線の総延長である。
Ａ４．前記半導体基板が第１導電型の半導体からなり、各ダイオードセルが前記半導体基板に形成された第２導電型の領域を有している、「Ａ３．」に記載のチップダイオード。この構成により、第１導電型半導体基板にダイオードセル毎に分離された第２導電型の領域を形成することによって、それぞれｐｎ接合領域を有する複数のダイオードセルを半導体基板上に形成することができる。
Ａ５．前記並列接続部が、前記複数のダイオードセルにそれぞれ設けられた前記第２導電型の領域に共通に接する第１電極を含み、前記半導体基板に電気的に接続された第２電極をさらに含む、「Ａ４．」に記載のチップダイオード。この構成により、各ダイオードセルの第２導電型領域が第１電極によって共通に接続され、複数のダイオードセルによって共有される第１導電型領域に第２電極が電気的に接続されることによって、複数のダイオードセルが並列接続される。
Ａ６．前記半導体基板に形成され、前記半導体基板よりも高不純物濃度の第１導電型領域をさらに含み、前記第２電極が前記第１導電型領域に接合されている、「Ａ４．」に記載のチップダイオード。この構成によれば、高不純物濃度の第１導電型領域が半導体基板に形成されていて、この第１導電型領域に第２電極が接合されているので、それらの間にオーミック接合を形成することができる。
Ａ７．前記ダイオード接合領域が、ショットキ接合領域である、「Ａ２．」に記載のチップダイオード。この構成では、半導体基板上に互いに分離された複数のショットキ接合領域が形成されて、それらが複数のダイオードセル（ショットキバリアダイオードセル）を構成している。したがって、複数のショットキバリアダイオードセルを並列接続したショットキバリアダイオード型のチップダイオードを提供することができる。
複数のダイオードセルにそれぞれショットキ接合領域が形成されていることによって、半導体基板上におけるショットキ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ショットキ接合領域の周囲長とは、ショットキメタルと半導体基板表面との接触領域（ショットキ接合領域）の周囲の総延長である。
Ａ８．前記並列接続部が、前記複数のダイオードセルの前記ショットキ接合領域に接し、各ショットキ接合領域に対してショットキ接合するショットキメタルを有する第１電極を含み、前記半導体基板に電気的に接続された第２電極をさらに含む、「Ａ７．」に記載のチップダイオード。
この構成によれば、複数のダイオードセルのショットキ接合領域にショットキメタルがそれぞれ接合されることによって、個々のダイオードセル毎のショットキ接合が形成される。こうして形成される複数のショットキバリアダイオードセルが第１電極に共通に接続されている。半導体基板は、複数のショットキバリアダイオードセルに対して共通の領域となり、第２電極に接続される。こうして、第１および第２電極の間に、複数のショットキバリアダイオードセルが並列に接続されている。
Ａ９．前記第１電極および前記第２電極が前記半導体基板の一方の表面に形成されている、「Ａ５．」、「Ａ６．」または「Ａ８．」に記載のチップダイオード。この構成では、半導体基板の一方の表面に第１電極および第２電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。
Ａ１０．前記複数のダイオードセルの前記ダイオード接合領域が等しい大きさに形成されている、「Ａ２．」〜「Ａ９．」のいずれかに記載のチップダイオード。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
Ａ１１．各ダイオード接合領域が、多角形の領域である、「Ａ２．」〜「Ａ１０．」のいずれかに記載のチップダイオード。この構成により、各ダイオードセルが、長い周囲長のダイオード接合領域を有するので、全体の周囲長を長くすることができるから、ＥＳＤ耐量を向上することができる。
Ａ１２．前記複数のダイオードセルが等しい大きさ（より具体的には複数のダイオードセルのｐｎ接合領域またはショットキ接合領域が等しい大きさ）に形成されている、請求項「Ａ２．」〜「Ａ１１．」のいずれかに記載のチップダイオード。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
Ａ１３．前記複数のダイオードセルが等間隔で二次元配列されている、「Ａ２．」〜「Ａ１２．」のいずれかに記載のチップダイオード。この構成により、複数のダイオードセルが等間隔に二次元配列されていることによって、ＥＳＤ耐量を一層向上することができる。
Ａ１４．前記ダイオードセルが、４個以上設けられている、「Ａ２．」〜「Ａ１３．」のいずれかに記載のチップダイオード。この構成により、４個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ＥＳＤ耐量を効率的に向上することができる。
第２発明の実施の形態を、添付図面を参照して詳細に説明する。
図１１は、第２発明の第１の実施形態に係るチップダイオードの平面図であり、図１２は、図１１のXII−XII線でとった断面図である。さらに、図１３は、図１１のXIII−XIIIでとった断面図である。
チップダイオードＡ１は、ｐ＋型の半導体基板Ａ２（たとえばシリコン基板）と、半導体基板Ａ２に形成された複数のダイオードセルＡＤ１〜ＡＤ４と、これらの複数のダイオードセルＡＤ１〜ＡＤ４を並列に接続するカソード電極Ａ３およびアノード電極Ａ４とを含む。半導体基板Ａ２は、平面視において矩形に形成されており、たとえば、長手方向の長さが０．５ｍｍ程度、短手方向の長さが０．２５ｍｍ程度であってもよい。半導体基板Ａ２の両端部に、カソード電極Ａ３との接続のためのカソードパッドＡ５と、アノード電極Ａ４との接続のためのアノードパッドＡ６とが配置されている。これらのパッドＡ５，Ａ６の間に、ダイオードセル領域Ａ７が設けられている。
ダイオードセル領域Ａ７は、この実施形態では、矩形に形成されている。ダイオードセル領域Ａ７内に、複数のダイオードセルＡＤ１〜ＡＤ４が配置されている。複数のダイオードセルＡＤ１〜ＡＤ４は、この実施形態では４個設けられており、半導体基板Ａ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図１４は、カソード電極Ａ３およびアノード電極Ａ４ならびにその上に形成された構成を取り除いて、半導体基板Ａ２の表面の構造を示す平面図である。ダイオードセルＡＤ１〜ＡＤ４の各領域内には、それぞれ、ｐ＋型の半導体基板Ａ２の表層領域にｎ＋型領域Ａ１０が形成されている。ｎ＋型領域Ａ１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＡＤ１〜ＡＤ４は、ダイオードセル毎に分離されたｐｎ接合領域Ａ１１をそれぞれ有している。
複数のダイオードセルＡＤ１〜ＡＤ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域Ａ１０が形成されている。この実施形態では、ｎ＋型領域Ａ１０は、正八角形に形成されており、ダイオードセルＡＤ１〜ＡＤ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＡＤ１〜ＡＤ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。半導体基板Ａ２の表層領域には、さらに、ｎ＋型領域Ａ１０から所定の間隔を空けて分離された状態でｐ＋型領域Ａ１２が形成されている。ｐ＋型領域Ａ１２は、ダイオードセル領域Ａ７内において、カソード電極Ａ３が配置される領域を回避したパターンに形成されている。
図１２および図１３に示されているように、半導体基板Ａ２の表面には、酸化膜等からなる絶縁膜Ａ１５（図１１では図示省略）が形成されている。絶縁膜Ａ１５には、ダイオードセルＡＤ１〜ＡＤ４のそれぞれのｎ＋型領域Ａ１０の表面を露出させるコンタクト孔Ａ１６と、ｐ＋型領域Ａ１２を露出させるコンタクト孔Ａ１７とが形成されている。絶縁膜Ａ１５の表面には、カソード電極Ａ３およびアノード電極Ａ４が形成されている。カソード電極Ａ３は、絶縁膜Ａ１５の表面からコンタクト孔Ａ１６内に入り込み、このコンタクト孔Ａ１６内でダイオードセルＡＤ１〜ＡＤ４の各ｎ＋型領域Ａ１０にオーミック接触している。アノード電極Ａ４は、絶縁膜Ａ１５の表面からコンタクト孔Ａ１７の内方へと延びており、コンタクト孔Ａ１７内でｐ＋型領域Ａ１２にオーミック接触している。カソード電極Ａ３およびアノード電極Ａ４は、この実施形態では、同じ材料からなる電極膜からなっている。
電極膜としては、Ｔｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、ＡｌＣｕ膜を適用できる。その他、ＡｌＳｉ膜を電極膜として用いることもできる。ＡｌＳｉ膜を用いると、半導体基板Ａ２の表面にｐ＋型領域Ａ１２を設けることなく、アノード電極Ａ４を半導体基板２にオーミック接触させることができる。したがって、ｐ＋型領域Ａ１２を形成するための工程を省くことができる。
カソード電極Ａ３およびアノード電極Ａ４の間は、スリットＡ１８によって分離されている。この実施形態では、スリットＡ１８は、ダイオードセルＡＤ１〜ＡＤ４のｎ＋型領域Ａ１０を縁取るように、ｎ＋型領域Ａ１０の平面形状と整合する枠形状（すなわち正八角形枠状）に形成されている。それに応じて、カソード電極Ａ３は、ｎ＋型領域Ａ１０の形状に整合する平面形状（すなわち正八角形形状）のセル接合部Ａ３ａを各ダイオードセルＡＤ１〜ＡＤ４の領域に有し、当該セル接合部Ａ３ａの間が直線状の架橋部Ａ３ｂによって連絡されており、さらに、直線状の別の架橋部Ａ３ｃによってカソードパッドＡ５の直下に形成された大きな矩形形状の外部接続部Ａ３ｄへと接続されている。一方、アノード電極Ａ４は、ほぼ一定の幅のスリットＡ１８に対応した間隔を開けて、カソード電極Ａ３を取り囲むように、絶縁膜Ａ１５の表面に形成されていて、アノードパッドＡ６の直下の矩形領域へ延びて一体的に形成されている。
カソード電極Ａ３およびアノード電極Ａ４は、たとえば窒化膜からなるパッシベーション膜Ａ２０（図１１では図示省略）によって覆われており、さらにパッシベーション膜Ａ２０の上にはポリイミド等の樹脂膜Ａ２１が形成されている。パッシベーション膜Ａ２０および樹脂膜Ａ２１を貫通するように、カソードパッドＡ５を露出させるパッド開口Ａ２２と、アノードパッドＡ６を露出させるパッド開口Ａ２３とが形成されている。さらに、図１２に二点鎖線で示すように、パッド開口Ａ２２，Ａ２３に外部接続電極Ａ２４，Ａ２５が埋め込まれてもよい。外部接続電極Ａ２４，Ａ２５は、樹脂膜Ａ２１の表面よりも低い位置（半導体基板Ａ２に近い位置）に表面を有していてもよいし、樹脂膜Ａ２１の表面から突出していて、樹脂膜Ａ２１よりも高い位置（半導体基板Ａ２から遠い位置）に表面を有していてもよい。図１２には、外部接続電極Ａ２４，Ａ２５が樹脂膜Ａ２１の表面から突出している例を示す。外部接続電極Ａ２４，Ａ２５は、たとえば、電極Ａ３，Ａ４に接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルＡＤ１〜ＡＤ４では、ｐ型の半導体基板Ａ２とｎ＋型領域Ａ１０との間にｐｎ接合領域Ａ１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＡＤ１〜ＡＤ４のｎ＋型領域Ａ１０がカソード電極Ａ３に共通に接続され、ダイオードセルＡＤ１〜ＡＤ４の共通のｐ型領域であるｐ＋型の半導体基板Ａ２がｐ＋型領域Ａ１２を介してアノード電極Ａ４に共通に接続されている。これによって、半導体基板Ａ２上に形成された複数のダイオードセルＡＤ１〜ＡＤ４は、すべて並列に接続されている。
図１５は、チップダイオードＡ１の内部の電気的構造を示す電気回路図である。ダイオードセルＡＤ１〜ＡＤ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極Ａ３によって共通接続され、アノード側がアノード電極Ａ４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードＡ１は複数のダイオードセルＡＤ１〜ＡＤ４を有しており、各ダイオードセルＡＤ１〜ＡＤ４がｐｎ接合領域Ａ１１を有している。ｐｎ接合領域Ａ１１は、ダイオードセルＡＤ１〜ＡＤ４毎に分離されている。そのため、チップダイオードＡ１は、ｐｎ接合領域Ａ１１の周囲長、すなわち、半導体基板Ａ２におけるｎ＋型領域Ａ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ａ１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオードＡ１を小型に形成する場合であっても、ｐｎ接合領域Ａ１１の総周囲長を大きくすることができるから、チップダイオードＡ１の小型化とＥＳＤ耐量の確保とを両立することができる。
図１６は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
チップダイオードＡ１の製造工程を概説すれば、次の通りである。
まず、ｐ＋型半導体基板Ａ２の表面に、熱酸化膜等の絶縁膜Ａ１５が形成され、その上にレジストマスクを形成する。このレジストマスクを介するｎ型不純物（たとえば燐）のイオン注入または拡散によって、ｎ＋型領域Ａ１０が形成される。さらに、ｐ＋型領域Ａ１２に整合する開口を有する別のレジストマスクが形成され、このレジストマスクを介するｐ型不純物（たとえば砒素）のイオン注入または拡散によって、ｐ＋型領域Ａ１２が形成される。レジストマスクを剥離し、必要に応じて絶縁膜Ａ１５を厚膜化（たとえばＣＶＤにより厚膜化）した後、コンタクト孔Ａ１６，Ａ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ａ１５の上に形成される。このレジストマスクを介するエッチングによって、絶縁膜Ａ１５にコンタクト孔Ａ１６，Ａ１７が形成される。
次いで、たとえばスパッタリングによって、カソード電極Ａ３およびアノード電極Ａ４を構成する電極膜が絶縁膜Ａ１５上に形成される。そして、この電極膜上に、スリットＡ１８に対応する開口パターンを有するレジスト膜が形成され、このレジスト膜を介するエッチングによって、電極膜にスリットＡ１８が形成される。これにより、前記電極膜がカソード電極Ａ３およびアノード電極Ａ４に分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ａ２０が形成され、さらにポリイミド等を塗布することにより樹脂膜Ａ２１が形成される。そして、これらのパッシベーション膜Ａ２０および樹脂膜Ａ２１に対して、フォトリソグラフィを利用したエッチングを施すことにより、パッド開口Ａ２２，Ａ２３が形成される。その後、必要に応じて、パッド開口Ａ２２，Ａ２３内に外部接続電極Ａ２４，Ａ２５が形成される。外部接続電極Ａ２４，Ａ２５の形成は、めっきによって行うことができる。こうして、前述の構造のチップダイオードＡ１を得ることができる。
図１７は、第２発明の第２の実施形態に係るチップダイオードの構成を説明するための断面図である。図１７において、前述の図１１〜図１４に示された各部に対応する部分には同一参照符号を付して示す。この実施形態では、半導体基板Ａ２の表面にカソード電極Ａ３が配置され、半導体基板Ａ２の裏面にアノード電極Ａ２８が配置されている。したがって、この実施形態では、半導体基板Ａ２の表面側（カソード電極Ａ３側）にアノードパッドＡ６を設ける必要がないので、それに応じて半導体基板Ａ２のサイズを縮小したり、ダイオードセルＡＤ１〜ＡＤ４の個数を多くしたりすることができる。カソード電極Ａ３は、半導体基板Ａ２の表面のほぼ全域を覆うように形成されていて、ダイオードセルＡＤ１〜ＡＤ４の各ｎ＋型領域Ａ１０にオーミック接触している。アノード電極Ａ２８は、半導体基板Ａ２の裏面にオーミック接触している。アノード電極Ａ２８は、たとえば金からなっていてもよい。
図１８は、第２発明の第３の実施形態に係るチップダイオードＡ３１の構成を説明するための平面図であり、図１９は、図１８のXIX−XIX線でとった断面図である。チップダイオードＡ３１は、半導体基板Ａ３２と、半導体基板Ａ３２上に形成されたカソード電極Ａ３３およびアノード電極Ａ３４と、カソード電極Ａ３３およびアノード電極Ａ３４の間に並列に接続された複数のダイオードセルＡＤ１１〜ＡＤ１４とを有している。半導体基板Ａ３２は、平面視においてほぼ矩形に形成されており、その長手方向の両端部にカソードパッドＡ３５およびアノードパッドＡ３６がそれぞれ配置されている。これらのカソードパッドＡ３５およびアノードパッドＡ３６の間に矩形形状のダイオードセル領域Ａ３７が設定されている。このダイオードセル領域Ａ３７内に、複数のダイオードセルＡＤ１１〜ＡＤ１４が二次元配列されている。この実施形態では、複数のダイオードセルＡＤ１１〜ＡＤ１４は、半導体基板Ａ３２の長手方向および短手方向に沿ってマトリックス状に等間隔で配列されている。半導体基板Ａ３２の大きさは、第１の実施形態における半導体基板Ａ２と同程度であってもよい。
ダイオードセルＡＤ１１〜ＡＤ１４は、それぞれ矩形の領域からなり、その矩形の領域の内部に、平面視多角形形状（この実施形態では正八角形形状）のショットキ接合領域Ａ４１を有している。各ショットキ接合領域Ａ４１に接触するように、ショットキメタルＡ４０が配置されている。すなわち、ショットキメタルＡ４０は、ショットキ接合領域Ａ４１において半導体基板Ａ３２にショットキ接合している。
半導体基板Ａ３２は、この実施形態では、ｐ型シリコン基板Ａ５０と、その上にエピタキシャル成長させられたｎ型エピタキシャル層Ａ５１とを有している。ｐ型シリコン基板Ａ５０の表面には、ｎ型不純物（たとえば砒素）を導入して形成されたｎ＋型埋め込み層Ａ５２が形成されている。ショットキ接合領域Ａ４１は、ｎ型エピタキシャル層Ａ５１の表面に設定されており、このｎ型エピタキシャル層Ａ５１の表面にショットキメタルＡ４０が接合されることによって、ショットキ接合が形成されている。ショットキ接合領域Ａ４１の周囲には、コンタクトエッジのリークを抑制するためのガードリングＡ５３が形成されている。
ショットキメタルＡ４０は、たとえばＴｉまたはＴｉＮからなっていてもよく、このショットキメタルＡ４０にＡｉＳｉ合金等の金属膜Ａ４２が積層されてカソード電極Ａ３３が構成されている。ショットキメタルＡ４０は、ダイオードセルＡＤ１１〜ＡＤ１４毎に分離されていてもよいが、この実施形態では、複数のダイオードセルＡＤ１１〜ＡＤ１４の各ショットキ接合領域Ａ４１に共通に接触するようにショットキメタルＡ４０が形成されている。
ｎ型エピタキシャル層Ａ５１には、ショットキ接合領域Ａ４１を回避した領域に、エピタキシャル層Ａ５１の表面からｎ＋型埋め込み層Ａ５２に達するｎ＋型ウェルＡ５４が形成されている。そして、ｎ＋型ウェルＡ５４の表面にオーミック接触するようにアノード電極Ａ３４が形成されている。アノード電極Ａ３４は、カソード電極Ａ３３と同様の構成の電極膜からなっていてもよい。
ｎ型エピタキシャル層Ａ５１の表面には、たとえば酸化膜からなる絶縁膜Ａ４５が形成されている。絶縁膜Ａ４５には、ショットキ接合領域Ａ４１に対応したコンタクト孔Ａ４６と、ｎ＋型ウェルＡ５４を露出させるコンタクト孔Ａ４７とが形成されている。カソード電極Ａ３３は、絶縁膜Ａ４５を覆うように形成されていて、コンタクト孔Ａ４６の内部にまで達し、コンタクト孔Ａ４６内においてｎ型エピタキシャル層Ａ５１にショットキ接合している。一方、アノード電極Ａ３４は、絶縁膜Ａ４５上に形成されていて、コンタクト孔Ａ４７内に延び、このコンタクト孔Ａ４７内においてｎ＋型ウェルＡ５４にオーミック接触している。カソード電極Ａ３３とアノード電極Ａ３４とは、スリットＡ４８によって分離されている。
カソード電極Ａ３３およびアノード電極Ａ３４を覆うように、たとえば窒化膜からなるパッシベーション膜Ａ５６が形成されている。さらに、パッシベーション膜Ａ５６を覆うように、ポリイミド等の樹脂膜Ａ５７が形成されている。パッシベーション膜Ａ５６および樹脂膜Ａ５７を貫通して、カソードパッドＡ３５となるカソード電極Ａ３３の表面の一部の領域を露出させるパッド開口Ａ５８が形成されている。さらに、パッシベーション膜Ａ５６および樹脂膜Ａ５７を貫通するように、アノードパッドＡ３６となるアノード電極Ａ３４の表面の一部領域を露出させるようにパッド開口Ａ５９が形成されている。パッド開口Ａ５８，Ａ５９には、外部接続電極Ａ６０，Ａ６１がそれぞれ埋め込まれており、それらは、樹脂膜Ａ５７の表面から上方に突出している。外部接続電極Ａ６０，Ａ６１は、たとえば、電極Ａ３３，Ａ３４に接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
このような構成によって、カソード電極Ａ３３は、ダイオードセルＡＤ１１〜ＡＤ１４がそれぞれ有するショットキ接合領域Ａ４１に共通に接続されている。また、アノード電極Ａ３４は、ｎ＋型ウェルＡ５４およびｎ＋型埋め込み層Ａ５２を介してｎ型エピタキシャル層Ａ５１に接続されており、したがって、複数のダイオードセルＡＤ１１〜ＡＤ１４に形成されたショットキ接合領域Ａ４１に共通に並列接続されていることになる。これにより、複数のダイオードセルＡＤ１１〜ＡＤ１４のショットキ接合領域Ａ４１を有する複数のショットキバリアダイオードが、カソード電極Ａ３３とアノード電極Ａ３４との間に並列に接続されている。
このように、この実施形態においても、複数のダイオードセルＡＤ１１〜ＡＤ１４がそれぞれ互いに分離されたショットキ接合領域Ａ４１を有しているため、ショットキ接合領域Ａ４１の周囲長（ｎ型エピタキシャル層Ａ５１の表面におけるショットキ接合領域Ａ４１の周囲長）の総延長が大きくなる。これによって、電界の集中を抑制できるので、ＥＳＤ耐量を向上することができる。すなわち、チップダイオードＡ３１を小型に形成する場合であっても、ショットキ接合領域Ａ４１の総周囲長を大きくすることができるから、チップダイオードＡ３１の小型化とＥＳＤ耐量の確保とを両立することができる。
図２０は、第２発明の第４の実施形態に係るチップダイオードの構成を説明するための図解的な断面図である。図２０において、図１８および図１９に示された各部に対応する部分には同一参照符号を付して示す。この実施形態では、ｎ＋型シリコン基板Ａ７２の表面にｎ型エピタキシャル層Ａ５１が形成されている。そして、ｎ＋型半導体基板Ａ７２の裏面（ｎ型エピタキシャル層Ａ５１とは反対側の表面）に、オーミック接触するようにアノード電極Ａ７３が形成されている。ｎ型エピタキシャル層Ａ５１の表面にはアノード電極が形成されておらず、ｎ型エピタキシャル層Ａ５１に形成されたショットキ接合領域Ａ４１に並列に接続されるカソード電極Ａ３３だけが形成されている。このような構成によっても、第３の実施形態と同様の作用効果を奏することができる。加えて、ｎ型エピタキシャル層Ａ５１の表面にアノード電極を設けなくてもよいから、ｎ型エピタキシャル層Ａ５１の表面により多くのダイオードセルを配置することができ、ショットキ接合領域Ａ４１の周囲長の総延長を一層長くして、ＥＳＤ耐量を向上することができる。あるいは、ｎ＋型半導体基板Ａ７２の大きさを小さくして、ＥＳＤ耐量が確保された一層小型のチップダイオードを提供することができる。
以上、第２発明の実施形態について説明したが、第２発明はさらに他の形態で実施することもできる。たとえば、前述の第１〜第４の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の実施形態では、ｐｎ接合領域またはショットキ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域またはショットキ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域またはショットキ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域またはショットキ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域またはショットキ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域またはショットキ接合領域が半導体基板上で混在していてもよい。
［３］第３発明について
携帯電話機に代表される携帯型電子機器においては、内部回路を構成する回路部品の小型化が求められている。したがって、チップダイオードについても、その小型化が求められており、それに伴って、電流能力を確保し、併せてＥＳＤ(electrostatic discharge)耐量を確保することが困難となってきている。すなわち、小型で信頼性の高いチップダイオードを実現することが困難になっている。
第３発明の目的は、小型化と信頼性の確保とを両立できるチップダイオードを提供することである。
第３発明は、さらに、チップダイオードを備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供する。
第３発明は、次のような特徴を有している。
Ｂ１．半導体基板に形成され、それぞれ個別のダイオード接合領域を有する複数のダイオードセルと、前記複数のダイオードセルの一方の極にそれぞれ接続された複数の引き出し電極、および前記複数の引き出し電極に接続された外部接続部を有する第１電極と、前記複数のダイオードセルの他方の極に接続された第２電極とを含み、前記引き出し電極が、前記ダイオードセルの前記一方の極に接続されたセル接続部を有し、前記セル接続部から前記外部接続部までの間の至るところで、前記セル接続部よりも広い幅を有している、チップダイオード。
この構成によれば、半導体基板に複数のダイオードセルが形成されている。それらの複数のダイオードセルの一方の極は、複数の引き出し電極によって第１電極の外部接続部に共通に接続されており、他方の極は第２電極に接続されている。このようにして、複数のダイオードセルが第１電極および第２電極の間に並列に接続されている。これにより、ＥＳＤ耐量の向上を図ることができ、特に、チップサイズの小型化とＥＳＤ耐量の確保とを両立することができる。より具体的には、ダイオードセル毎に分離されたダイオード接合領域が形成されていて、それらが並列接続されている。複数のダイオードセルにそれぞれ個別のダイオード接合領域が形成されていることによって、半導体基板上におけるダイオード接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ダイオード接合領域の周囲長とは、半導体基板の表面におけるダイオード接合領域の周囲の長さの合計である。
さらにこの発明では、引き出し電極の幅が、ダイオードセルの一方の極に接続されたセル接続部から外部接続部までの間の至るところで、前記セル接続部の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
引き出し電極の幅とは、半導体基板の主面（素子形成面）の法線方向から見た平面視において、引き出し電極の延在方向に直交する方向の長さである。延在方向とは、基板の主面（素子形成面）に沿う方向であって、引き出し電極が延びている方向である。引き出し電極は必ずしも直線状に形成する必要はなく、引き出し電極が湾曲または屈曲している場合には、各位置における引き出し電極の延在方向に直交する方向の長さが引き出し電極の幅である。セル接続部の幅とは、半導体基板の法線方向からみた平面視において、引き出し電極の引き出し方向に直交する方向に沿う長さである。引き出し方向とは、平面視において引き出し電極がダイオード接合領域の縁を横切って延びている方向である。
Ｂ２．前記ダイオード接合領域が、ｐｎ接合領域である、「Ｂ１．」に記載のチップダイオード。この構成では、ダイオードセル毎に分離されたｐｎ接合領域が形成されていて、それらが並列接続されている。このように、複数のダイオードセルを並列接続したｐｎ接合型のチップダイオードを提供できる。複数のダイオードセルにそれぞれｐｎ接合領域が形成されていることによって、半導体基板上におけるｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐ型領域とｎ型領域との境界線の総延長である。
Ｂ３．前記半導体基板がｐ型半導体基板からなり、前記ｐ型半導体基板との間に前記ｐｎ接合領域を形成するｎ型拡散層が前記ダイオードセル毎に分離されて前記ｐ型半導体基板に形成されており、前記第２電極が前記半導体基板に電気的に接続されており、前記引き出し電極のセル接続部が、前記ｎ型拡散層に接している、「Ｂ２．」に記載のチップダイオード。
この構成によれば、各ダイオードセルの一方の極に対応するｎ型拡散層が引き出し電極を介して第１電極の外部接続部に接続されており、各ダイオードセルの他方の極に対応するｐ型半導体基板が第２電極に電気的に接続されている。これによって、複数のダイオードセルが並列接続されている。また、ｐ型半導体基板にダイオードセル毎に分離されたｎ型拡散層が形成されており、それによって、それぞれｐｎ接合領域を有する複数のダイオードセルがｐ型半導体基板上に形成されている。そして、引き出し電極のセル接続部がｎ型拡散層に接し、引き出し電極は、至るところでセル接続部よりも広い幅を有している。これにより、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。
さらに、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｂ４．前記第２電極が、前記ｐ型半導体基板に接し、ＡｌＳｉからなる電極膜を含む、「Ｂ２．」または「Ｂ３．」に記載のチップダイオード。ＡｌＳｉは、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉ電極膜は、ｐ型半導体との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が一層簡単になるので、それに応じて生産性および生産コストを低減できる。
ｐ型半導体基板に接する電極膜としては、他にも、Ｔｉ／Ａｌ積層膜、Ｔｉ／ＴｉＮ／ＡｉＣｕ積層膜その他の電極膜材料を適用できる。この場合には、ｐ型半導体基板に当該ｐ型半導体基板よりも高不純物濃度のｐ＋型拡散層を形成し、このｐ＋型拡散層に電極膜を接合してオーミック接触を形成することが好ましい。
Ｂ５．前記複数のダイオードセルが、前記外部接続部に向かって直線上に並んだ複数のダイオードセルを含み、当該直線上に並んだ複数のダイオードセルが前記直線に沿って直線状に形成された共通の前記引き出し電極によって前記外部接続部に接続されている、「Ｂ１．」〜「Ｂ４．」のいずれかに記載のチップダイオード。この構成によれば、第１電極の外部接続部に向かって直線上に並んだ複数のダイオードセルが直線状の共通の引き出し電極によって、当該外部接続部に接続されている。これにより、ダイオードセルから第１電極の外部接続部までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルで一つの引き出し電極を共有できるから、多数のダイオードセルを形成してダイオード接合領域（ｐｎ接合領域）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、一層信頼性の高いチップダイオードを提供できる。
Ｂ６．前記直線状の引き出し電極において前記外部接続部とは反対側の端部が、前記ダイオード接合領域の形状に整合するように整形されている、「Ｂ５．」に記載のチップダイオード。この構成によれば、引き出し電極の端部がダイオード接合領域の形状に整合しているので、引き出し電極の占有面積を少なくしながら、ダイオード接合領域との接続を実現できる。
Ｂ７．前記複数のダイオードセルが、前記半導体基板上に二次元配列されている、「Ｂ１．」〜「Ｂ６．」のいずれかに記載のチップダイオード。この構成により、複数のダイオードセルが二次元配列（好ましくは、等間隔に二次元配列）されていることによって、ＥＳＤ耐量を一層向上することができる。
Ｂ８．前記第１電極および前記第２電極が前記半導体基板の一方の主面側に配置されている、「Ｂ１．」〜「Ｂ７．」のいずれかに記載のチップダイオード。この構成によれば、半導体基板の一方の表面に第１電極および第２電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。これによって、チップダイオードの占有空間を小さくできる。とくに、実装基板上におけるチップダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
Ｂ９．前記半導体基板の主面を覆う絶縁膜をさらに含み、前記引き出し電極の前記セル接続部が前記絶縁膜に形成されたコンタクト孔を介して前記ダイオードセルの一方の極に接続されており、前記外部接続部が、前記コンタクト孔の外の領域において前記絶縁膜上に配置されている、「Ｂ１．」〜「Ｂ８．」のいずれかに記載のチップダイオード。この構成によれば、半導体基板上に絶縁膜が形成されており、その絶縁膜に形成されたコンタクト孔を介してダイオードセルに引き出し電極のセル接続部が接続されている。そして、コンタクト孔の外の領域において絶縁膜上に第１電極の外部接続部が配置されている。これにより、チップダイオードを実装基板に実装したり、外部接続部にボンディングワイヤを接続したりするときに、ダイオード接合領域に大きな衝撃が加わることを回避できる。それによって、ダイオード接合領域の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。
Ｂ１０．前記第１電極および前記第２電極を露出させ、前記引き出し電極を覆うように前記半導体基板の主面に形成された保護膜をさらに含む、「Ｂ１．」〜「Ｂ９．」のいずれか一項に記載のチップダイオード。この構成によれば、第１および第２電極を露出させながら引き出し電極を覆う保護膜が形成されているので、引き出し電極およびダイオード接合領域への水分の浸入を抑制または防止でき。そのうえ、保護膜によって、外力に対する耐久性を向上できる。
Ｂ１１．前記引き出し電極が前記半導体基板の一方の主面に形成されており、前記半導体基板の前記一方の主面が、コーナー部を丸めた矩形形状を有している、「Ｂ１．」〜「Ｂ１０．」のいずれかに記載のチップダイオード。この構成によれば、引き出し電極が形成されている側の半導体基板の表面は、コーナー部が丸められた矩形形状を有している。それによって、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。
Ｂ１２．前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、「Ｂ１１．」に記載のチップダイオード。この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面（たとえば保護膜の表面）に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。
Ｂ１３．実装基板と、前記実装基板に実装された「Ｂ１．」〜「Ｂ１２．」のいずれかに記載のチップダイオードとを含む、回路アセンブリ。この構成により、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを用いた回路アセンブリを提供できる。
Ｂ１４．前記チップダイオードが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されている、「Ｂ１３．」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
Ｂ１５．「Ｂ１３．」または「Ｂ１４．」に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。この構成により、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを用いた回路アセンブリを筐体内に収容した電子機器を提供できる。したがって、信頼性の高い電子機器を提供できる。
前記複数のダイオードセルの前記ダイオード接合領域は、等しい大きさに形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
各ダイオード接合領域は、多角形の領域であってもよい。この構成により、各ダイオードセルが、長い周囲長のダイオード接合領域を有するので、全体の周囲長を長くすることができるから、ＥＳＤ耐量を向上することができる。
前記複数のダイオードセルは、等しい大きさ（より具体的には複数のダイオードセルのｐｎ接合領域が等しい大きさ）に形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
前記ダイオードセルが、４個以上設けられていることが好ましい。この構成により、４個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ＥＳＤ耐量を効率的に向上することができる。
第３発明の実施の形態を、添付図面を参照して詳細に説明する。
図２１は、第３発明の第１の実施形態に係るチップダイオードの斜視図であり、図２２はその平面図であり、図２３は、図２２のXXIII−XXIII線でとった断面図である。さらに、図２４は、図２２のXXIV−XXIVでとった断面図である。
チップダイオードＢ１は、ｐ＋型の半導体基板Ｂ２（たとえばシリコン基板）と、半導体基板Ｂ２に形成された複数のダイオードセルＢＤ１〜ＢＤ４と、これらの複数のダイオードセルＢＤ１〜ＢＤ４を並列に接続するカソード電極Ｂ３およびアノード電極Ｂ４とを含む。半導体基板Ｂ２は、一対の主面Ｂ２ａ，Ｂ２ｂと、その一対の主面Ｂ２ａ，Ｂ２ｂと直交する複数の側面Ｂ２ｃとを含み、前記一対の主面Ｂ２ａ，Ｂ２ｂのうちの一方（主面Ｂ２ａ）が素子形成面とされている。以下、この主面Ｂ２ａを「素子形成面Ｂ２ａ」という。素子形成面Ｂ２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオードＢ１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｂ２ａの両端部に、カソード電極Ｂ３の外部接続電極Ｂ３Ｂと、アノード電極Ｂ４の外部接続電極Ｂ４Ｂとが配置されている。これらの外部接続電極Ｂ３Ｂ，Ｂ４Ｂの間の素子形成面Ｂ２ａに、ダイオードセル領域Ｂ７が設けられている。
素子形成面Ｂ２ａの一つの短辺（この実施形態ではカソード側外部接続電極Ｂ３Ｂに近い短辺）に連なる一つの側面Ｂ２ｃには、半導体基板Ｂ２の厚さ方向に延びて切り欠かれた凹部Ｂ８が形成されている。凹部Ｂ８は、この実施形態では、半導体基板Ｂ２の厚さ方向の全域にわたって延びている。凹部Ｂ８は、平面視において、素子形成面Ｂ２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面Ｂ２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部Ｂ８は、チップダイオードＢ１の向き（チップ方向）を表す。より具体的には、凹部Ｂ８は、カソード側外部接続電極Ｂ３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオードＢ１の実装時に、その外観によって極性を把握できる構造となっている。
半導体基板Ｂ２は、４つの側面Ｂ２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｂ９を有している。この４つのコーナー部Ｂ９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｂ９は、素子形成面Ｂ２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオードＢ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
ダイオードセル領域Ｂ７は、この実施形態では、矩形に形成されている。ダイオードセル領域Ｂ７内に、複数のダイオードセルＢＤ１〜ＢＤ４が配置されている。複数のダイオードセルＢＤ１〜ＢＤ４は、この実施形態では４個設けられており、半導体基板Ｂ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図２５は、カソード電極Ｂ３およびアノード電極Ｂ４ならびにその上に形成された構成を取り除いて、半導体基板Ｂ２の表面（素子形成面Ｂ２ａ）の構造を示す平面図である。ダイオードセルＢＤ１〜ＢＤ４の各領域内には、それぞれ、ｐ＋型の半導体基板Ｂ２の表層領域にｎ＋型領域Ｂ１０が形成されている。ｎ＋型領域Ｂ１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＢＤ１〜ＢＤ４は、ダイオードセル毎に分離されたｐｎ接合領域Ｂ１１をそれぞれ有している。
複数のダイオードセルＢＤ１〜ＢＤ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域Ｂ１０が形成されている。この実施形態では、ｎ＋型領域Ｂ１０は、正八角形に形成されており、ダイオードセルＢＤ１〜ＢＤ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＢＤ１〜ＢＤ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
図２３および図２４に示されているように、半導体基板Ｂ２の素子形成面Ｂ２ａには、酸化膜等からなる絶縁膜Ｂ１５（図２２では図示省略）が形成されている。絶縁膜Ｂ１５には、ダイオードセルＢＤ１〜ＢＤ４のそれぞれのｎ＋型領域Ｂ１０の表面を露出させるコンタクト孔Ｂ１６（カソードコンタクト孔）と、素子形成面Ｂ２ａを露出させるコンタクト孔Ｂ１７（アノードコンタクト孔）とが形成されている。絶縁膜Ｂ１５の表面には、カソード電極Ｂ３およびアノード電極Ｂ４が形成されている。カソード電極Ｂ３は、絶縁膜Ｂ１５の表面に形成されたカソード電極膜Ｂ３Ａと、カソード電極膜Ｂ３Ａに接合された外部接続電極Ｂ３Ｂとを含む。カソード電極膜Ｂ３Ａは、複数のダイオードセルＢＤ１，ＢＤ３に接続された引き出し電極ＢＬ１と、複数のダイオードＢＤ２，ＢＤ４に接続された引き出し電極ＢＬ２と、引き出し電極ＢＬ１，ＢＬ２（カソード引き出し電極）と一体的に形成されたカソードパッドＢ５とを有している。カソードパッドＢ５は、素子形成面Ｂ２ａの一端部に矩形に形成されている。このカソードパッドＢ５に外部接続電極Ｂ３Ｂが接続されている。このようにして、外部接続電極Ｂ３Ｂは、引き出し電極ＢＬ１，ＢＬ２に共通に接続されている。カソードパッドＢ５および外部接続電極Ｂ３Ｂは、カソード電極Ｂ３の外部接続部（カソード外部接続部）を構成している。
アノード電極Ｂ４は、絶縁膜Ｂ１５の表面に形成されたアノード電極膜Ｂ４Ａと、アノード電極膜Ｂ４Ａに接合された外部接続電極Ｂ４Ｂとを含む。アノード電極膜Ｂ４Ａは、ｐ＋型半導体基板Ｂ２に接続されており、素子形成面Ｂ２ａの一端部付近にアノードパッドＢ６を有している。アノードパッドＢ６は、アノード電極膜Ｂ４Ａにおいて素子形成面Ｂ２ａの一端部に配置された領域からなる。このアノードパッドＢ６に外部接続電極Ｂ４Ｂが接続されている。アノードパッドＢ６および外部接続電極Ｂ４Ｂは、アノード電極Ｂ４の外部接続部（アノード外部接続部）を構成している。アノード電極膜Ｂ４Ａにおいて、アノードパッドＢ６以外の領域は、アノードコンタクト孔Ｂ１７から引き出されたアノード引き出し電極である。
引き出し電極ＢＬ１は、絶縁膜Ｂ１５の表面からダイオードセルＢＤ１，ＢＤ３のコンタクト孔Ｂ１６内に入り込み、各コンタクト孔Ｂ１６内でダイオードセルＢＤ１，ＢＤ３の各ｎ＋型領域Ｂ１０にオーミック接触している。引き出し電極ＢＬ１において、コンタクト孔Ｂ１６内でダイオードセルＢＤ１，ＢＤ３に接続されている部分は、セル接続部ＢＣ１，ＢＣ３を構成している。同様に、引き出し電極ＢＬ２は、絶縁膜Ｂ１５の表面からダイオードセルＢＤ２，ＢＤ４のコンタクト孔Ｂ１６内に入り込み、各コンタクト孔Ｂ１６内でダイオードセルＢＤ２，ＢＤ４の各ｎ＋型領域Ｂ１０にオーミック接触している。引き出し電極ＢＬ２において、コンタクト孔Ｂ１６内でダイオードセルＢＤ２，ＢＤ４に接続されている部分は、セル接続部ＢＣ２，ＢＣ４を構成している。アノード電極膜Ｂ４Ａは、絶縁膜Ｂ１５の表面からコンタクト孔Ｂ１７の内方へと延びており、コンタクト孔Ｂ１７内でｐ＋型の半導体基板Ｂ２にオーミック接触している。カソード電極膜Ｂ３Ａおよびアノード電極膜Ｂ４Ａは、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。ＡｌＳｉ膜を用いると、半導体基板Ｂ２の表面にｐ＋型領域を設けることなく、アノード電極膜Ｂ４Ａをｐ＋型の半導体基板Ｂ２にオーミック接触させることができる。すなわち、アノード電極膜Ｂ４Ａをｐ＋型の半導体基板Ｂ２に直接接触させてオーミック接合を形成できる。したがって、ｐ＋型領域を形成するための工程を省くことができる。
カソード電極膜Ｂ３Ａとアノード電極膜Ｂ４Ａとの間は、スリットＢ１８によって分離されている。引き出し電極ＢＬ１は、ダイオードセルＢＤ１からダイオードセルＢＤ３を通ってカソードパッドＢ５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＢＬ２は、ダイオードセルＢＤ２からダイオードセルＢＤ４を通ってカソードパッドＢ５に至る直線に沿って直線状に形成されている。引き出し電極ＢＬ１，ＢＬ２は、ｎ＋型領域Ｂ１０からカソードパッドＢ５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部ＢＣ１，ＢＣ２，ＢＣ３，ＢＣ４の幅よりも広い。セル接続部ＢＣ１〜ＢＣ４の幅は、引き出し電極ＢＬ１，ＢＬ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＢＬ１，ＢＬ２の先端部は、ｎ＋型領域Ｂ１０の平面形状と整合するように整形されている。引き出し電極ＢＬ１，ＢＬ２の基端部は、カソードパッドＢ５に接続されている。スリットＢ１８は、引き出し電極ＢＬ１，ＢＬ２を縁取るように形成されている。一方、アノード電極膜Ｂ４Ａは、ほぼ一定の幅のスリットＢ１８に対応した間隔を開けて、カソード電極膜Ｂ３Ａを取り囲むように、絶縁膜Ｂ１５の表面に形成されている。アノード電極膜Ｂ４Ａは、素子形成面Ｂ２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドＢ６とを一体的に有している。
カソード電極膜Ｂ３Ａおよびアノード電極膜Ｂ４Ａは、たとえば窒化膜からなるパッシベーション膜Ｂ２０（図２２では図示省略）によって覆われており、さらにパッシベーション膜Ｂ２０の上にはポリイミド等の樹脂膜Ｂ２１が形成されている。パッシベーション膜Ｂ２０および樹脂膜Ｂ２１を貫通するように、カソードパッドＢ５を露出させるパッド開口Ｂ２２と、アノードパッドＢ６を露出させるパッド開口Ｂ２３とが形成されている。パッド開口Ｂ２２，Ｂ２３に外部接続電極Ｂ３Ｂ，Ｂ４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｂ２０および樹脂膜Ｂ２１は、保護膜を構成しており、引き出し電極ＢＬ１，ＢＬ２およびｐｎ接合領域Ｂ１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードＢ１の耐久性の向上に寄与している。
外部接続電極Ｂ３Ｂ，Ｂ４Ｂは、樹脂膜Ｂ２１の表面よりも低い位置（半導体基板Ｂ２に近い位置）に表面を有していてもよいし、樹脂膜Ｂ２１の表面から突出していて、樹脂膜Ｂ２１よりも高い位置（半導体基板Ｂ２から遠い位置）に表面を有していてもよい。図２３には、外部接続電極Ｂ３Ｂ，Ｂ４Ｂが樹脂膜Ｂ２１の表面から突出している例を示す。外部接続電極Ｂ３Ｂ，Ｂ４Ｂは、たとえば、電極膜Ｂ３Ａ，Ｂ４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルＢＤ１〜ＢＤ４では、ｐ型の半導体基板Ｂ２とｎ＋型領域Ｂ１０との間にｐｎ接合領域Ｂ１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＢＤ１〜ＢＤ４のｎ＋型領域Ｂ１０がカソード電極Ｂ３に共通に接続され、ダイオードセルＢＤ１〜ＢＤ４の共通のｐ型領域であるｐ＋型の半導体基板Ｂ２がアノード電極Ｂ４に共通に接続されている。これによって、半導体基板Ｂ２上に形成された複数のダイオードセルＢＤ１〜ＢＤ４は、すべて並列に接続されている。
図２６は、チップダイオードＢ１の内部の電気的構造を示す電気回路図である。ダイオードセルＢＤ１〜ＢＤ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極Ｂ３によって共通接続され、アノード側がアノード電極Ｂ４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードＢ１は複数のダイオードセルＢＤ１〜ＢＤ４を有しており、各ダイオードセルＢＤ１〜ＢＤ４がｐｎ接合領域Ｂ１１を有している。ｐｎ接合領域Ｂ１１は、ダイオードセルＢＤ１〜ＢＤ４毎に分離されている。そのため、チップダイオードＢ１は、ｐｎ接合領域Ｂ１１の周囲長、すなわち、半導体基板Ｂ２におけるｎ＋型領域Ｂ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｂ１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオードＢ１を小型に形成する場合であっても、ｐｎ接合領域Ｂ１１の総周囲長を大きくすることができるから、チップダイオードＢ１の小型化とＥＳＤ耐量の確保とを両立することができる。
図２７は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
さらに、この実施形態では、引き出し電極ＢＬ１，ＢＬ２の幅Ｗ１，Ｗ２が、セル接続部ＢＣ１〜ＢＣ４からカソードパッドＢ５までの間の至るところで、セル接続部ＢＣ１〜ＢＣ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
また、この実施形態では、カソードパッドＢ５に向かう直線上に並んだ複数のダイオードセルＢＤ１，ＢＤ３；ＢＤ２，ＢＤ４が直線状の共通の引き出し電極ＢＬ１，ＢＬ２によって、カソードパッドＢ５に接続されている。これにより、ダイオードセルＢＤ１〜ＢＤ４からカソードパッドＢ５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＢＤ１，ＢＤ３；ＢＤ２，ＢＤ４で一つの引き出し電極ＢＬ１；ＢＬ２を共有できるから、多数のダイオードセルＢＤ１〜ＢＤ４を形成してダイオード接合領域（ｐｎ接合領域Ｂ１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
また、引き出し電極ＢＬ１，ＢＬ２の端部がｎ＋型領域Ｂ１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極ＢＬ１，ＢＬ２の占有面積を小さくしながら、ｎ＋型領域Ｂ１０と接続できる。
さらに、半導体基板Ｂ２の一方の表面である素子形成面Ｂ２ａにカソード側およびアノード側の外部接続電極Ｂ３Ｂ，Ｂ４Ｂがいずれも形成されている。そこで、図２８に示すように、素子形成面Ｂ２ａを実装基板Ｂ２５に対向させて、外部接続電極Ｂ３Ｂ，Ｂ４ＢをはんだＢ２６によって実装基板Ｂ２５上に接合することにより、チップダイオードＢ１を実装基板Ｂ２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードＢ１を提供することができ、素子形成面Ｂ２ａを実装基板Ｂ２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードＢ１を実装基板Ｂ２５に接続できる。これによって、実装基板Ｂ２５上におけるチップダイオードＢ１の占有空間を小さくできる。とくに、実装基板Ｂ２５上におけるチップダイオードＢ１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、この実施形態では、半導体基板Ｂ２上に絶縁膜Ｂ１５が形成されており、その絶縁膜Ｂ１５に形成されたコンタクト孔Ｂ１６を介してダイオードセルＢＤ１〜ＢＤ４に引き出し電極ＢＬ１，ＢＬ２のセル接続部ＢＣ１〜ＢＣ４が接続されている。そして、コンタクト孔Ｂ１６の外の領域において絶縁膜Ｂ１５上にカソードパッドＢ５が配置されている。つまり、ｐｎ接合領域Ｂ１１の直上から離れた位置にカソードパッドＢ５が設けられている。また、絶縁膜Ｂ１５に形成されたコンタクト孔Ｂ１７を介してアノード電極膜Ｂ４Ａが半導体基板Ｂ２に接続されており、コンタクト孔Ｂ１７の外の領域において絶縁膜Ｂ１５上にアノードパッドＢ６が配置されている。アノードパッドＢ６もまた、ｐｎ接合領域Ｂ１１の直上から離れた位置にある。これにより、チップダイオードＢ１を実装基板Ｂ２５に実装するときに、ｐｎ接合領域Ｂ１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域Ｂ１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極Ｂ３Ｂ，Ｂ４Ｂを設けずに、カソードパッドＢ５およびアノードパッドＢ６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッドＢ５およびアノードパッドＢ６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域Ｂ１１が破壊されることを回避できる。
また、この実施形態では、アノード電極膜Ｂ４ＡがＡｌＳｉ膜からなっている。ＡｌＳｉ膜は、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ＋型半導体基板Ｂ２との間に良好なオーミック接合を形成することができる。よって、ｐ型＋半導体基板Ｂ２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
さらに、この実施形態では、半導体基板Ｂ２は、コーナー部Ｂ９が丸められた矩形形状を有している。それによって、チップダイオードＢ１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードＢ１を提供できる。
さらに、この実施形態では、半導体基板Ｂ２のカソード側外部接続電極Ｂ３Ｂに近い短辺に陰極方向を表す凹部Ｂ８が形成されているので、半導体基板Ｂ２の裏面（素子形成面Ｂ２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部Ｂ８は、チップダイオードＢ１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードＢ１のサイズが微小で、標印が困難な場合にも凹部Ｂ８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードＢ１に対してもカソードマークを付与できる。
図２９は、チップダイオードＢ１の製造工程の一例を説明するための工程図である。また、図３０Ａおよび図３０Ｂは、図２９の製造工程途中の構成を示す断面図であり、図２３に対応する切断面を示す。図３１は、半導体基板Ｂ２の元基板としてのｐ＋型半導体ウエハＢＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｂ２の元基板としてのｐ＋型半導体ウエハＢＷが用意される。半導体ウエハＢＷの表面は素子形成面ＢＷａであり、半導体基板Ｂ２の素子形成面Ｂ２ａに対応している。素子形成面ＢＷａには、複数のチップダイオードＢ１に対応した複数のチップダイオード領域Ｂ１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域Ｂ１ａの間には、境界領域Ｂ８０が設けられている。境界領域Ｂ８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＢＷに対して必要な工程を行った後に、境界領域Ｂ８０に沿って半導体ウエハＢＷを切り離すことにより、複数のチップダイオードＢ１が得られる。
半導体ウエハＢＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＢＷの素子形成面ＢＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｂ１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＢＳ１）、その上にレジストマスクが形成される（ＢＳ２）。このレジストマスクを用いたエッチングによって、ｎ＋型領域Ｂ１０に対応する開口が絶縁膜Ｂ１５に形成される（ＢＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｂ１５に形成された開口から露出する半導体ウエハＢＷの表層部にｎ型不純物が導入される（ＢＳ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハＢＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｂ１５の開口内で露出する半導体ウエハＢＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｂ１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＢＳ５）、半導体ウエハＢＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＢＳ６）。これにより、半導体ウエハＢＷの表層部にｎ＋型領域Ｂ１０が形成される。
次いで、コンタクト孔Ｂ１６，Ｂ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｂ１５の上に形成される（ＢＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｂ１５にコンタクト孔Ｂ１６，Ｂ１７が形成される（ＢＳ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、カソード電極Ｂ３およびアノード電極Ｂ４を構成する電極膜が絶縁膜Ｂ１５上に形成される（ＢＳ９）。この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＢ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＢＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＢ１８が形成される（ＢＳ１１）。スリットＢ１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜Ｂ３Ａおよびアノード電極膜Ｂ４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｂ２０が形成され（ＢＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｂ２１が形成される（ＢＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｂ２３，Ｂ２４に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＢＳ１４）。これにより、パッド開口Ｂ２３，Ｂ２４に対応した開口を有する樹脂膜Ｂ２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＢＳ１５）。そして、樹脂膜Ｂ２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｂ２０にパッド開口Ｂ２２，Ｂ２３が形成される（ＢＳ１６）。その後、パッド開口Ｂ２２，Ｂ２３内に外部接続電極Ｂ３Ｂ，Ｂ４Ｂが形成される（ＢＳ１７）。外部接続電極Ｂ３Ｂ，Ｂ４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｂ８０（図３１参照）に整合する格子状の開口を有するレジストマスクＢ８３（図３０Ａ参照）が形成される（ＢＳ１８）。このレジストマスクＢ８３を介してプラズマエッチングが行われ、それによって、図３０Ａに示すように、半導体ウエハＢＷがその素子形成面ＢＷａから所定の深さまでエッチングされる。これによって、境界領域Ｂ８０に沿って、切断用の溝Ｂ８１が形成される（ＢＳ１９）。レジストマスクＢ８３が剥離された後、図３０Ｂに示すように、半導体ウエハＢＷが裏面ＢＷｂから、溝Ｂ８１の底部に到達するまで研削される（ＢＳ２０）。これによって、複数のチップダイオード領域Ｂ１ａが個片化され、前述の構造のチップダイオードＢ１を得ることができる。
境界領域Ｂ８０に溝Ｂ８１を形成するためのレジストマスクＢ８３は、図３１に示すように、チップダイオード領域Ｂ１ａの四隅に接する位置に、チップダイオード領域Ｂ１ａの外側に凸の湾曲形状のラウンド形状部Ｂ８４を有している。ラウンド形状部Ｂ８４は、チップダイオード領域Ｂ１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域Ｂ８０に溝Ｂ８１を形成するためのレジストマスクＢ８３は、チップダイオード領域Ｂ１ａの一つの短辺に接する位置に、チップダイオード領域Ｂ１ａの内側に向かって窪んだ凹部Ｂ８５を有している。したがって、このレジストマスクＢ８３をマスクとして行うプラズマエッチングによって溝Ｂ８１を形成すると、溝Ｂ８１は、チップダイオード領域Ｂ１ａの四隅に接する位置に、チップダイオード領域Ｂ１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域Ｂ１ａの一つの短辺に接する位置に、チップダイオード領域Ｂ１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域Ｂ１ａを半導体ウエハＢＷから切り出すための溝Ｂ８１を形成する工程において、同時に、チップダイオードＢ１の四隅のコーナー部Ｂ９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部Ｂ８を形成できる。すなわち、専用の工程を追加することなく、コーナー部Ｂ９をラウンド形状に加工でき、かつカソードマークとしての凹部Ｂ８を形成できる。
この実施形態では、半導体基板Ｂ２がｐ型半導体からなっているので、半導体基板Ｂ２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。
これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型半導体基板２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図３２Ａおよび図３２Ｂは、ＡｌＳｉ電極膜とｐ＋型半導体基板とのオーミック接触を説明するための図である。図３２Ａは、ｐ＋型シリコン基板上にＡｌＳｉ膜を形成したときの、ｐ＋型シリコン基板とＡｌＳｉ膜との間における電圧対電流特性を示す。印加電圧に対して電流が比例しており、良好なオーミック接触が形成されていることがわかる。図３２Ｂには、比較のために、ｐ＋型シリコン基板上に形成する電極膜を、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜で構成した場合における同様の特性を曲線Ｂ９０で示す。電圧対電流特性がリニアな特性となっておらず、オーミック接触が得られないことが分かる。一方、ｐ＋型シリコン基板の表面に、より高濃度にｐ型不純物を導入した高濃度領域を形成し、その高濃度領域に対して、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜からなる電極膜を接触させた場合の電圧対電流特性を曲線Ｂ９１で示す。この場合には、電圧対電流特性がリニアな特性となっていて、良好なオーミック接触が得られていることが分かる。これらのことから、電極膜としてＡｌＳｉ膜を用いることによって、ｐ＋型半導体基板に高濃度領域を形成することなく、ｐ＋型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成でき、それによって、製造工程を簡単にできることが分かる。
図３３は、チップダイオードＢ１のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、チップダイオードＢ１をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。より具体的に説明すると、ｎ＋型領域Ｂ１０を形成するためにｎ型不純物（たとえば燐）を半導体基板Ｂ２の表層部に導入した後、その導入された不純物を活性化するための熱処理（ドライブ）が行われる。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板Ｂ２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図３３から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。
図３４は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、半導体基板Ｂ２に導入されたｎ型不純物を活性化するための熱処理時の温度に対するツェナー電圧の変化が示されており、曲線Ｂ９３は抵抗率の比較的低い（たとえば５ｍΩ）半導体基板を用いた場合のツェナー電圧を示し、曲線Ｂ９４は抵抗率の比較的高い（たとえば１５〜１８ｍΩ）半導体基板を用いた場合のツェナー電圧を示している。曲線Ｂ９３，Ｂ９４の比較から、ツェナー電圧が半導体基板の抵抗率に依存することが分かる。したがって、目的とするツェナー電圧に応じて適切な抵抗率の半導体基板を適用することによって、ツェナー電圧を設計値に合わせることができる。
図３５は、第３発明の第２の実施形態に係るチップダイオードＢ３０の図解的の平面図である。チップダイオードＢ３０の外観および電極の配置は、前述の第１の実施形態とほぼ同様であり、図２１および図２２に示されているとおりである。図３５には、前述の図２５と同様に、半導体基板Ｂ２の素子形成面Ｂ２ａに現れている構成が示されている。図３６は、図３５の線XXXVI-XXXVIでとった断面図であり、図３７は、図３５の線XXXVII-XXXVIIでとった断面図である。図３５〜図３７において、前述の第１の実施形態における各部に対応する部分には同一参照符号を付して示す。また、図２１および図２２を併せて参照する。
この実施形態では、半導体基板Ｂ２の表層領域には、ｎ＋型領域Ｂ１０から所定の間隔を空けて分離された状態でｐ＋型領域Ｂ１２が形成されている。ｐ＋型領域Ｂ１２は、ダイオードセル領域Ｂ７内において、ｎ＋型領域Ｂ１０を回避したパターンに形成されている。カソード電極膜Ｂ３Ａおよびアノード電極膜Ｂ４Ａには、この実施形態では、たとえばＴｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、基板Ｂ２側から順にＴｉ膜（たとえば厚さ３００〜４００Å）、ＴｉＮ膜（たとえば厚さ１０００Å程度）およびＡｌＣｕ膜（たえば厚さ３００００Å程度）を積層したＴｉ／ＴｉＮ／Ａｌ積層膜などのように、ＡｌＳｉ膜以外の電極膜が適用されている。アノード電極膜Ｂ４Ａは、絶縁膜Ｂ１５の表面からコンタクト孔Ｂ１７の内方へと延びており、コンタクト孔Ｂ１７内で、ｐ＋型領域Ｂ１２にオーミック接触している。第１の実施形態において参照した図３２Ｂ（曲線Ｂ９１）から理解されるとおり、このような構成においても、アノード電極膜Ｂ４Ａとｐ＋型領域Ｂ１２との間でオーミック接触を形成することができ、アノード電極膜Ｂ４Ａと半導体基板Ｂ２とを電気的に接続することができる。
図３８は、チップダイオードＢ３０の製造工程の一例を説明するための工程図である。また、図３９Ａ〜３９Ｄは、図３８の製造工程途中の構成を示す断面図である。図３８において、前述の図２９に示された各工程と同様の工程には同一参照符号を付して、重複する説明を省く。
まず、ｐ＋型半導体ウエハＢＷの素子形成面ＢＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｂ１５（たとえば８０００Åの厚さ）が形成され（ＢＳ１）、その上にレジストマスクが形成される（ＢＳ２）。このレジストマスクを用いたエッチングによって、図３９Ａに示すように、ｎ＋型領域Ｂ１０およびｐ＋型領域Ｂ１２に対応する開口Ｂ６５，Ｂ６６が絶縁膜Ｂ１５に形成される（ＢＳ３１）。さらに、レジストマスクを剥離した後に、必要に応じて、イオン注入によるダメージ抑制のための酸化膜（たとえばＴＥＯＳ膜（テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜））が全面に形成される（ＢＳ３２）。次いで、別のレジストマスクＢ６７が形成される（ＢＳ３３）。このレジストマスクＢ６７は、ｎ＋型領域Ｂ１０に対応する開口を有し、ｐ＋型領域Ｂ１２を形成すべき領域を覆っている。このレジストマスクＢ６７を介してｎ型不純物イオン（たとえば燐イオン）が半導体ウエハＢＷに注入される（ＢＳ３４）。次に、そのレジストマスクＢ６７を剥離し、図３９Ｂに示すように、別のレジストマスクＢ６８が形成される（ＢＳ３５）。このレジストマスクＢ６８は、ｐ＋型領域Ｂ１２に対応する開口を有し、ｎ＋型領域Ｂ１０を形成すべき領域を覆っている。このレジストマスクＢ６８を介してｐ型不純物イオン（たとえばホウ素イオン）が半導体ウエハＢＷに注入される（ＢＳ３６）。次に、そのレジストマスクＢ６８を剥離し、図３９Ｃに示すように、半導体ウエハＢＷの全面を覆うＣＶＤ酸化膜Ｂ６９が形成される（ＢＳ３７）。ＣＶＤ酸化膜Ｂ６９の厚さは、６００Å以上が好ましく、１２００Å以上がさらに好ましい。ＣＶＤ酸化膜Ｂ６９は、絶縁膜Ｂ１５を厚膜化して当該絶縁膜Ｂ１５と一部となり、さらに、絶縁膜Ｂ１５の開口Ｂ６５，Ｂ６６においては、半導体ウエハＢＷの素子形成面ＢＷａを覆う。この状態で、半導体ウエハＢＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＢＳ６）。これにより、半導体ウエハＢＷに注入されたｎ型不純物イオンおよびｐ型不純物イオンがそれぞれ活性化されて、ｎ＋型領域Ｂ１０およびｐ＋型領域Ｂ１２が形成される。次いで、図３９Ｄに示すように、コンタクト孔Ｂ１６，Ｂ１７に整合する開口を有するさらに別のレジストマスクＢ７０が絶縁膜Ｂ１５の上に形成される（ＢＳ７）。このレジストマスクＢ７０を介するエッチングによって、絶縁膜Ｂ１５にコンタクト孔Ｂ１６，Ｂ１７が形成される（ＢＳ８）、その後、レジストマスクＢ７０が剥離される（ＢＳ９）。
次いで、たとえばスパッタリングによって、カソード電極Ｂ３およびアノード電極Ｂ４を構成する電極膜が絶縁膜Ｂ１５上に形成される（ＢＳ４０）。この実施形態では、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜が順にスパッタリングされ、それらの積層膜からなる電極膜が形成される。そして、この電極膜上に、スリットＢ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＢＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＢ１８が形成される（ＢＳ１１）。これにより、前記電極膜がカソード電極膜Ｂ３Ａおよびアノード電極膜Ｂ４Ａに分離される。
この後の工程は、前述の第１の実施形態と同様である。
この製造工程では、半導体ウエハＢＷに導入した不純物を活性化するための熱処理（ドライブ）の前にウエハ全面がＣＶＤ酸化膜Ｂ６９で覆われる。これにより、ｎ＋型不純物である燐が雰囲気中に拡散してｐ＋型領域Ｂ１２に入り込むことを防ぐことができる。それによって、ｐ＋型領域Ｂ１２とアノード電極膜Ｂ４Ａとの間のオーミック接触がｎ型不純物によって阻害されることを回避できるから、それらの間で良好なオーミック接触を得ることができる。これによって、優れた特性のチップダイオードＢ３０を提供できる。
図４０は、ＣＶＤ酸化膜Ｂ６９を形成することによる効果を説明するための図であり、ｐ＋型半導体基板Ｂ２とアノード電極膜Ｂ４Ａとの間における電圧対電流特性を示す。曲線Ｂ１００は、ＣＶＤ酸化膜Ｂ６９を形成しなかった場合の特性であり、電圧変化に対する電流の変化が鈍く、良好なオーミック接触が得られていないことが分かる。これは、不純物を活性化するための熱処理において、ｎ＋型不純物である燐が雰囲気中に拡散してｐ＋型領域Ｂ１２に入り込み、ｐ＋型領域Ｂ１２とアノード電極膜Ｂ４Ａとの間のオーミック接触がｎ型不純物によって阻害されたことが原因であると考えられる。曲線Ｂ１０１，Ｂ１０２，Ｂ１０３は、それぞれ、ＣＶＤ酸化膜Ｂ６９の膜厚を６００Å、１２００Åおよび４８００Åとした場合の特性を示す。曲線Ｂ１００と曲線Ｂ１０１，Ｂ１０２，Ｂ１０３との比較から、不純物を活性化するための熱処理の前にＣＶＤ酸化膜Ｂ６９を設けることによって、電圧対電流特性を著しく改善できることが分かる。とくに、ＣＶＤ酸化膜Ｂ６９の膜厚を１２００Å以上としたときには、電圧変化に対してリニアリティの高い電流変動が得られ、良好なオーミック接触を実現できることが分かる。
図４１は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＢ２０１は、扁平な直方体形状の筐体Ｂ２０２の内部に電子部品を収納して構成されている。筐体Ｂ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｂ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＢ２０３の表示面が露出している。表示パネルＢ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＢ２０３は、筐体Ｂ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＢ２０３の一つの短辺に沿うように、操作ボタンＢ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＢ２０４が表示パネルＢ２０３の短辺に沿って配列されている。使用者は、操作ボタンＢ２０４およびタッチパネルを操作することによって、スマートフォンＢ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＢ２０３の別の一つの短辺の近傍には、スピーカＢ２０５が配置されている。スピーカＢ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＢ２０４の近くには、筐体Ｂ２０２の一つの側面にマイクロフォンＢ２０６が配置されている。マイクロフォンＢ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図４２は、筐体Ｂ２０２の内部に収容された電子回路アセンブリＢ２１０の構成を示す図解的な平面図である。電子回路アセンブリＢ２１０は、配線基板Ｂ２１１と、配線基板Ｂ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｂ２１２−Ｂ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｂ２１２、ワンセグＴＶ受信ＩＣ Ｂ２１３、ＧＰＳ受信ＩＣ Ｂ２１４、ＦＭチューナＩＣ Ｂ２１５、電源ＩＣ Ｂ２１６、フラッシュメモリＢ２１７、マイクロコンピュータＢ２１８、電源ＩＣ Ｂ２１９およびベースバンドＩＣ Ｂ２２０を含む。複数のチップ部品は、チップインダクタＢ２２１，Ｂ２２５，Ｂ２３５、チップ抵抗器Ｂ２２２，Ｂ２２４，Ｂ２３３、チップキャパシタＢ２２７，Ｂ２３０，Ｂ２３４、およびチップダイオードＢ２２８，Ｂ２３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｂ２１１の実装面上に実装されている。チップダイオードＢ２２８，Ｂ２３１には、前述のいずれかの実施形態に係るチップダイオードを適用できる。
伝送処理ＩＣ Ｂ２１２は、表示パネルＢ２０３に対する表示制御信号を生成し、かつ表示パネルＢ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＢ２０３との接続のために、伝送処理ＩＣ Ｂ２１２には、フレキシブル配線Ｂ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｂ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｂ２１３の近傍には、複数のチップインダクタＢ２２１と、複数のチップ抵抗器Ｂ２２２とが配置されている。ワンセグＴＶ受信ＩＣ Ｂ２１３、チップインダクタＢ２２１およびチップ抵抗器Ｂ２２２は、ワンセグ放送受信回路Ｂ２２３を構成している。チップインダクタＢ２２１およびチップ抵抗器Ｂ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｂ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｂ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＢ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ Ｂ２１５は、その近傍において配線基板Ｂ２１１に実装された複数のチップ抵抗器Ｂ２２４および複数のチップインダクタＢ２２５とともに、ＦＭ放送受信回路Ｂ２２６を構成している。チップ抵抗器Ｂ２２４およびチップインダクタＢ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｂ２２６に高精度な回路定数を与える。
電源ＩＣ Ｂ２１６の近傍には、複数のチップキャパシタＢ２２７および複数のチップダイオードＢ２２８が配線基板Ｂ２１１の実装面に実装されている。電源ＩＣ Ｂ２１６は、チップキャパシタＢ２２７およびチップダイオードＢ２２８とともに、電源回路Ｂ２２９を構成している。
フラッシュメモリＢ２１７は、オペレーティングシステムプログラム、スマートフォンＢ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータＢ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＢ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＢ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ Ｂ２１９の近くには、複数のチップキャパシタＢ２３０および複数のチップダイオードＢ２３１が配線基板Ｂ２１１の実装面に実装されている。電源ＩＣ Ｂ２１９は、チップキャパシタＢ２３０およびチップダイオードＢ２３１とともに、電源回路Ｂ２３２を構成している。
ベースバンドＩＣ Ｂ２２０の近くには、複数のチップ抵抗器Ｂ２３３、複数のチップキャパシタＢ２３４、および複数のチップインダクタＢ２３５が、配線基板Ｂ２１１の実装面に実装されている。ベースバンドＩＣ Ｂ２２０は、チップ抵抗器Ｂ２３３、チップキャパシタＢ２３４およびチップインダクタＢ２３５とともに、ベースバンド通信回路Ｂ２３６を構成している。ベースバンド通信回路Ｂ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｂ２２９，Ｂ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｂ２１２、ＧＰＳ受信ＩＣ Ｂ２１４、ワンセグ放送受信回路Ｂ２２３、ＦＭ放送受信回路Ｂ２２６、ベースバンド通信回路Ｂ２３６、フラッシュメモリＢ２１７およびマイクロコンピュータＢ２１８に供給される。マイクロコンピュータＢ２１８は、伝送処理ＩＣ Ｂ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｂ２１２から表示パネルＢ２０３に表示制御信号を出力して表示パネルＢ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＢ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｂ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＢ２０３に出力し、受信された音声をスピーカＢ２０５から音響化させるための演算処理が、マイクロコンピュータＢ２１８によって実行される。
また、スマートフォンＢ２０１の位置情報が必要とされるときには、マイクロコンピュータＢ２１８は、ＧＰＳ受信ＩＣ Ｂ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＢ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＢ２１８は、ＦＭ放送受信回路Ｂ２２６を起動し、受信された音声をスピーカＢ２０５から出力させるための演算処理を実行する。
フラッシュメモリＢ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＢ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＢ２１８は、必要に応じて、フラッシュメモリＢ２１７に対してデータを書き込み、またフラッシュメモリＢ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｂ２３６によって実現される。マイクロコンピュータＢ２１８は、ベースバンド通信回路Ｂ２３６を制御して、音声またはデータを送受信するための処理を行う。
以上、第３発明の実施形態について説明したが、第３発明はさらに他の形態で実施することもできる。たとえば、前述の第１および第２の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
［４］第４発明について
前記特許文献１（特開２００２−２７０８５８号公報）の構成では、アノード電極が絶縁膜に埋設されており、このアノード電極の露出した上面が、外部接続のために用いられる。具体的には、アノード電極の上面にボンディングワイヤを接合したりすることによって、ダイオード素子の外部接続が達成される。ところが、アノード電極は、絶縁膜に埋設されていて、その直下にｐｎ接合が位置している。そのため、外部接続の際にアノード電極に加わる物理的なストレスがｐｎ接合に伝達され、ｐｎ接合が破壊されたり、素子特性が変動したりするおそれがある。したがって、実装後におけるダイオード素子の信頼性が必ずしもよくない。
第４発明の目的は、信頼性を向上したチップダイオードを提供することである。
第４発明は、さらに、チップダイオードを備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供する。
第４発明は、次のような特徴を有している。
Ｃ１．ｐ型半導体基板と、前記ｐ型半導体基板に形成され、前記ｐ型半導体基板との間にｐｎ接合領域を形成するｎ型拡散層と、前記ｐ型半導体基板の主面を覆い、前記ｎ型拡散層を露出させるカソードコンタクト孔を有する絶縁膜と、前記カソードコンタクト孔を介して前記ｎ型拡散層に接し、前記カソードコンタクト孔の外の領域の前記絶縁膜上に引き出されたカソード引き出し電極、および前記カソード引き出し電極に接続され前記カソードコンタクト孔の外の領域において前記絶縁膜上に配置されたカソード外部接続部を有するカソード電極と、前記ｐ型半導体基板に接続されたアノード電極とを含む、チップダイオード。
この構成によれば、ｐ型半導体基板上に絶縁膜が形成されており、その絶縁膜に形成されたカソードコンタクト孔を介してｎ型拡散層にカソード引き出し電極が接続されている。そして、カソードコンタクト孔の外の領域において絶縁膜上にカソード外部接続部が配置されている。これにより、カソード外部接続部をｐｎ接合領域の直上を回避して配置できるので、チップダイオードを実装基板に実装したり、カソード外部接続部にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上したチップダイオードを実現できる。
さらに、この発明では、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｃ２．前記カソード外部接続部が、前記ｐｎ接合領域の直上から離れた位置に設けられている「Ｃ１．」に記載のチップダイオード。この構成によれば、ｐｎ接合領域への物理的なストレスを確実に低減して、チップダイオードの信頼性を向上できる。
Ｃ３．前記絶縁膜は、さらに、前記ｐ型半導体基板を露出させるアノードコンタクト孔を有しており、前記アノード電極は、前記アノードコンタクト孔を介して前記ｐ型半導体基板に接し、前記アノードコンタクト孔の外の領域の前記絶縁膜上に引き出されたアノード引き出し電極、および前記アノード引き出し電極に接続され前記アノードコンタクト孔の外の領域において前記絶縁膜上に配置されたアノード外部接続部を有している、「Ｃ１．」または「Ｃ２．」に記載のチップダイオード。
この構成により、アノード外部接続部もｐｎ接合領域の直上を避けて配置できるから、チップダイオードを実装基板に実装したり、アノード外部接続部にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、一層信頼性を向上したチップダイオードを実現できる。
Ｃ４．前記アノード引き出し電極が、ＡｌＳｉ電極膜からなり、前記ｐ型半導体基板に前記ＡｌＳｉ電極膜が接している、「Ｃ３．」に記載のチップダイオード。この構成によれば、アノード電極がｐ型半導体基板に接するＡｌＳｉ電極膜を有している。ＡｌＳｉは、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉ電極膜は、ｐ型半導体基板との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
Ｃ５．前記ｐ型半導体基板に形成され、前記ｐ型半導体基板よりも高濃度にｐ型不純物を含み、前記アノードコンタクト孔において露出するｐ＋型拡散層をさらに含み、前記アノード引き出し電極が前記ｐ型拡散層に接している、「Ｃ３．」に記載のチップダイオード。ｐ型半導体基板に接する電極膜としては、ＡｌＳｉ膜以外にも、Ｔｉ／Ａｌ積層膜、Ｔｉ／ＴｉＮ／ＡｉＣｕ積層膜その他の電極膜材料を適用できる。この場合には、ｐ型半導体基板に当該ｐ型半導体基板よりも高不純物濃度のｐ＋型拡散層を形成し、このｐ＋型拡散層にアノード引き出し電極を接合してオーミック接触を形成することが好ましい。
Ｃ６．複数の前記ｎ型拡散層が個別に分離されて前記ｐ型半導体基板に形成され、それぞれ個別の前記ｐｎ接合領域を形成する複数のダイオードセルを構成しており、前記カソード引き出し電極が、前記複数のダイオードセルの前記ｎ型拡散層にそれぞれ接続された複数のセル接続部を含む、「Ｃ１．」〜「Ｃ５．」のいずれかに記載のチップダイオード。
この構成によれば、ｐ型半導体基板に複数のダイオードセルが形成されている。カソード引き出し電極は、それらの複数のダイオードセルのｎ型拡散層にそれぞれ接続された複数のセル接続部を有している。これにより、複数のダイオードセルがカソード電極およびアノード電極の間に並列に接続されている。これにより、ＥＳＤ耐量の向上を図ることができ、特に、チップサイズの小型化とＥＳＤ耐量の確保とを両立することができる。より具体的には、ダイオードセル毎に分離されたｐｎ接合領域が形成されていて、それらが並
列接続されている。複数のダイオードセルにそれぞれ個別のｐｎ接合領域が形成されていることによって、半導体基板上におけるｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐｎ接合領域の周囲の長さの合計である。より具体的には、ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐ型領域とｎ型領域との境界線の総延長である。
Ｃ７．前記複数のダイオードセルが、前記ｐ型半導体基板上に二次元配列されている、「Ｃ６．」に記載のチップダイオード。この構成により、複数のダイオードセルが二次元配列（好ましくは、等間隔に二次元配列）されていることによって、ＥＳＤ耐量を一層向上することができる。
前記複数のダイオードセルの前記ｐｎ接合領域は、等しい大きさに形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有する
各ｐｎ接合領域は、多角形の領域であってもよい。この構成により、各ダイオードセルが、長い周囲長のｐｎ接合領域を有するので、全体の周囲長を長くすることができるから、ＥＳＤ耐量を向上することができる。
前記複数のダイオードセルは、等しい大きさ（より具体的には複数のダイオードセルのｐｎ接合領域が等しい大きさ）に形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
前記ダイオードセルが、４個以上設けられていることが好ましい。この構成により、４個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ＥＳＤ耐量を効率的に向上することができる。
Ｃ８．前記ｐ型半導体基板がエピタキシャル層を有していない、「Ｃ１．」〜「Ｃ７．」のいずれかに記載のチップダイオード。前述のとおり、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。よって、エピタキシャル層を省くことにより、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｃ９．前記カソード電極および前記アノード電極が前記ｐ型半導体基板の一方の主面側に配置されている、「Ｃ１．」〜「Ｃ８．」のいずれかに記載のチップダイオード。この構成によれば、ｐ型半導体基板の一方の表面にカソード電極およびアノード電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。これによって、チップダイオードの占有空間を小さくできる。とくに、実装基板上におけるチップダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
Ｃ１０．前記カソード電極および前記アノード電極を露出させ、前記カソード引き出し電極を覆うように前記ｐ型半導体基板の主面に形成された保護膜をさらに含む、「Ｃ１．」〜「Ｃ９．」のいずれかに記載のチップダイオード。この構成によれば、カソード電極およびアノード電極を露出させながらカソード引き出し電極を覆う保護膜が形成されているので、カソード引き出し電極およびｐｎ接合領域への水分の浸入を抑制または防止でき。そのうえ、保護膜によって、外力に対する耐久性を向上でき、信頼性を一層向上できる。
Ｃ１１．前記カソード引き出し電極が前記ｐ型半導体基板の一方の主面に形成されており、前記ｐ型半導体基板の前記一方の主面が、コーナー部を丸めた矩形形状を有している、「Ｃ１．」〜「Ｃ１０．」のいずれかに記載のチップダイオード。この構成によれば、カソード引き出し電極が形成されている側の半導体基板の表面は、コーナー部が丸められた矩形形状を有している。それによって、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。
Ｃ１２．前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、「Ｃ１１．」請求項１１に記載のチップダイオード。この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面（たとえば保護膜の表面）に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。
Ｃ１３．実装基板と、前記実装基板に実装された「Ｃ１．」〜「Ｃ１２．」のいずれかに記載のチップダイオードとを含む、回路アセンブリ。この構成により、実装時の破壊や特性変動を抑制でき、したがって信頼性が向上されたチップダイオードを用いた回路アセンブリを提供できる。よって、信頼性の高い回路アセンブリを提供できる。
Ｃ１４．前記チップダイオードが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されている、「Ｃ１３．」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
Ｃ１５．「Ｃ１３．」または「Ｃ１４．」に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。この構成により、実装時の破壊や特性変動を抑制でき、したがって信頼性が向上されたチップダイオードを用いた回路アセンブリを筐体内に収容した電子機器を提供できる。したがって、信頼性の高い電子機器を提供できる。
第４発明の実施の形態を、添付図面を参照して詳細に説明する。
図４３は、第４発明の第１の実施形態に係るチップダイオードの斜視図であり、図４４はその平面図であり、図４５は、図４４のXLV−XLV線でとった断面図である。さらに、図４６は、図４４のXLVI−XLVIでとった断面図である。
チップダイオードＣ１は、ｐ＋型の半導体基板Ｃ２（たとえばシリコン基板）と、半導体基板Ｃ２に形成された複数のダイオードセルＣＤ１〜ＣＤ４と、これらの複数のダイオードセルＣＤ１〜ＣＤ４を並列に接続するカソード電極Ｃ３およびアノード電極Ｃ４とを含む。半導体基板Ｃ２は、一対の主面Ｃ２ａ，Ｃ２ｂと、その一対の主面Ｃ２ａ，Ｃ２ｂと直交する複数の側面Ｃ２ｃとを含み、前記一対の主面Ｃ２ａ，Ｃ２ｂのうちの一方（主面Ｃ２ａ）が素子形成面とされている。以下、この主面Ｃ２ａを「素子形成面Ｃ２ａ」という。素子形成面Ｃ２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオードＣ１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｃ２ａの両端部に、カソード電極Ｃ３の外部接続電極Ｃ３Ｂと、アノード電極Ｃ４の外部接続電極Ｃ４Ｂとが配置されている。これらの外部接続電極Ｃ３Ｂ，Ｃ４Ｂの間の素子形成面Ｃ２ａに、ダイオードセル領域Ｃ７が設けられている。
素子形成面Ｃ２ａの一つの短辺（この実施形態ではカソード側外部接続電極Ｃ３Ｂに近い短辺）に連なる一つの側面Ｃ２ｃには、半導体基板Ｃ２の厚さ方向に延びて切り欠かれた凹部Ｃ８が形成されている。凹部Ｃ８は、この実施形態では、半導体基板Ｃ２の厚さ方向の全域にわたって延びている。凹部Ｃ８は、平面視において、素子形成面Ｃ２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面Ｃ２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部Ｃ８は、チップダイオードＣ１の向き（チップ方向）を表す。より具体的には、凹部Ｃ８は、カソード側外部接続電極Ｃ３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオードＣ１の実装時に、その外観によって極性を把握できる構造となっている。
半導体基板Ｃ２は、４つの側面Ｃ２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｃ９を有している。この４つのコーナー部Ｃ９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｃ９は、素子形成面Ｃ２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオードＣ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
ダイオードセル領域Ｃ７は、この実施形態では、矩形に形成されている。ダイオードセル領域Ｃ７内に、複数のダイオードセルＣＤ１〜ＣＤ４が配置されている。複数のダイオードセルＣＤ１〜ＣＤ４は、この実施形態では４個設けられており、半導体基板Ｃ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図４７は、カソード電極Ｃ３およびアノード電極Ｃ４ならびにその上に形成された構成を取り除いて、半導体基板Ｃ２の表面（素子形成面Ｃ２ａ）の構造を示す平面図である。ダイオードセルＣＤ１〜ＣＤ４の各領域内には、それぞれ、ｐ＋型の半導体基板Ｃ２の表層領域にｎ＋型領域Ｃ１０が形成されている。ｎ＋型領域Ｃ１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＣＤ１〜ＣＤ４は、ダイオードセル毎に分離されたｐｎ接合領域Ｃ１１をそれぞれ有している。
複数のダイオードセルＣＤ１〜ＣＤ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域Ｃ１０が形成されている。この実施形態では、ｎ＋型領域Ｃ１０は、正八角形に形成されており、ダイオードセルＣＤ１〜ＣＤ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＣＤ１〜ＣＤ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
図４５および図４６に示されているように、半導体基板Ｃ２の素子形成面Ｃ２ａには、酸化膜等からなる絶縁膜Ｃ１５（図４４では図示省略）が形成されている。絶縁膜Ｃ１５には、ダイオードセルＣＤ１〜ＣＤ４のそれぞれのｎ＋型領域Ｃ１０の表面を露出させるコンタクト孔Ｃ１６（カソードコンタクト孔）と、素子形成面Ｃ２ａを露出させるコンタクト孔Ｃ１７（アノードコンタクト孔）とが形成されている。絶縁膜Ｃ１５の表面には、カソード電極Ｃ３およびアノード電極Ｃ４が形成されている。カソード電極Ｃ３は、絶縁膜Ｃ１５の表面に形成されたカソード電極膜Ｃ３Ａと、カソード電極膜Ｃ３Ａに接合された外部接続電極Ｃ３Ｂとを含む。カソード電極膜Ｃ３Ａは、複数のダイオードセルＣＤ１，ＣＤ３に接続された引き出し電極ＣＬ１と、複数のダイオードＣＤ２，ＣＤ４に接続された引き出し電極ＣＬ２と、引き出し電極ＣＬ１，ＣＬ２（カソード引き出し電極）と一体的に形成されたカソードパッドＣ５とを有している。カソードパッドＣ５は、素子形成面Ｃ２ａの一端部に矩形に形成されている。このカソードパッドＣ５に外部接続電極Ｃ３Ｂが接続されている。このようにして、外部接続電極Ｃ３Ｂは、引き出し電極ＣＬ１，ＣＬ２に共通に接続されている。カソードパッドＣ５および外部接続電極Ｃ３Ｂは、カソード電極Ｃ３の外部接続部（カソード外部接続部）を構成している。
アノード電極Ｃ４は、絶縁膜Ｃ１５の表面に形成されたアノード電極膜Ｃ４Ａと、アノード電極膜Ｃ４Ａに接合された外部接続電極Ｃ４Ｂとを含む。アノード電極膜Ｃ４Ａは、ｐ＋型半導体基板Ｃ２に接続されており、素子形成面Ｃ２ａの一端部付近にアノードパッドＣ６を有している。アノードパッドＣ６は、アノード電極膜Ｃ４Ａにおいて素子形成面Ｃ２ａの一端部に配置された領域からなる。このアノードパッドＣ６に外部接続電極Ｃ４Ｂが接続されている。アノードパッドＣ６および外部接続電極Ｃ４Ｂは、アノード電極Ｃ４の外部接続部（アノード外部接続部）を構成している。アノード電極膜Ｃ４Ａにおいて、アノードパッドＣ６以外の領域は、アノードコンタクト孔Ｃ１７から引き出されたアノード引き出し電極である。
引き出し電極ＣＬ１は、絶縁膜Ｃ１５の表面からダイオードセルＣＤ１，ＣＤ３のコンタクト孔Ｃ１６内に入り込み、各コンタクト孔Ｃ１６内でダイオードセルＣＤ１，ＣＤ３の各ｎ＋型領域Ｃ１０にオーミック接触している。引き出し電極ＣＬ１において、コンタクト孔Ｃ１６内でダイオードセルＣＤ１，ＣＤ３に接続されている部分は、セル接続部ＣＣ１，ＣＣ３を構成している。同様に、引き出し電極ＣＬ２は、絶縁膜Ｃ１５の表面からダイオードセルＣＤ２，ＣＤ４のコンタクト孔Ｃ１６内に入り込み、各コンタクト孔Ｃ１６内でダイオードセルＣＤ２，ＣＤ４の各ｎ＋型領域Ｃ１０にオーミック接触している。引き出し電極ＣＬ２において、コンタクト孔Ｃ１６内でダイオードセルＣＤ２，ＣＤ４に接続されている部分は、セル接続部ＣＣ２，ＣＣ４を構成している。アノード電極膜Ｃ４Ａは、絶縁膜Ｃ１５の表面からコンタクト孔Ｃ１７の内方へと延びており、コンタクト孔Ｃ１７内でｐ＋型の半導体基板Ｃ２にオーミック接触している。カソード電極膜Ｃ３Ａおよびアノード電極膜Ｃ４Ａは、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。ＡｌＳｉ膜を用いると、半導体基板Ｃ２の表面にｐ＋型領域を設けることなく、アノード電極膜Ｃ４Ａをｐ＋型の半導体基板Ｃ２にオーミック接触させることができる。すなわち、アノード電極膜Ｃ４Ａをｐ＋型の半導体基板Ｃ２に直接接触させてオーミック接合を形成できる。したがって、ｐ＋型領域を形成するための工程を省くことができる。
カソード電極膜Ｃ３Ａとアノード電極膜Ｃ４Ａとの間は、スリットＣ１８によって分離されている。引き出し電極ＣＬ１は、ダイオードセルＣＤ１からダイオードセルＣＤ３を通ってカソードパッドＣ５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＣＬ２は、ダイオードセルＣＤ２からダイオードセルＣＤ４を通ってカソードパッドＣ５に至る直線に沿って直線状に形成されている。引き出し電極ＣＬ１，ＣＬ２は、ｎ＋型領域Ｃ１０からカソードパッドＣ５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４の幅よりも広い。セル接続部ＣＣ１〜ＣＣ４の幅は、引き出し電極ＣＬ１，ＣＬ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＣＬ１，ＣＬ２の先端部は、ｎ＋型領域Ｃ１０の平面形状と整合するように整形されている。引き出し電極ＣＬ１，ＣＬ２の基端部は、カソードパッドＣ５に接続されている。スリットＣ１８は、引き出し電極ＣＬ１，ＣＬ２を縁取るように形成されている。一方、アノード電極膜Ｃ４Ａは、ほぼ一定の幅のスリットＣ１８に対応した間隔を開けて、カソード電極膜Ｃ３Ａを取り囲むように、絶縁膜Ｃ１５の表面に形成されている。アノード電極膜Ｃ４Ａは、素子形成面Ｃ２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドＣ６とを一体的に有している。
カソード電極膜Ｃ３Ａおよびアノード電極膜Ｃ４Ａは、たとえば窒化膜からなるパッシベーション膜Ｃ２０（図４４では図示省略）によって覆われており、さらにパッシベーション膜Ｃ２０の上にはポリイミド等の樹脂膜Ｃ２１が形成されている。パッシベーション膜Ｃ２０および樹脂膜Ｃ２１を貫通するように、カソードパッドＣ５を露出させるパッド開口Ｃ２２と、アノードパッドＣ６を露出させるパッド開口Ｃ２３とが形成されている。パッド開口Ｃ２２，Ｃ２３に外部接続電極Ｃ３Ｂ，Ｃ４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｃ２０および樹脂膜Ｃ２１は、保護膜を構成しており、引き出し電極ＣＬ１，ＣＬ２およびｐｎ接合領域Ｃ１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードＣ１の耐久性の向上に寄与している。
外部接続電極Ｃ３Ｂ，Ｃ４Ｂは、樹脂膜Ｃ２１の表面よりも低い位置（半導体基板Ｃ２に近い位置）に表面を有していてもよいし、樹脂膜Ｃ２１の表面から突出していて、樹脂膜Ｃ２１よりも高い位置（半導体基板Ｃ２から遠い位置）に表面を有していてもよい。図４５には、外部接続電極Ｃ３Ｂ，Ｃ４Ｂが樹脂膜Ｃ２１の表面から突出している例を示す。外部接続電極Ｃ３Ｂ，Ｃ４Ｂは、たとえば、電極膜Ｃ３Ａ，Ｃ４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルＣＤ１〜ＣＤ４では、ｐ型の半導体基板Ｃ２とｎ＋型領域Ｃ１０との間にｐｎ接合領域Ｃ１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＣＤ１〜ＣＤ４のｎ＋型領域Ｃ１０がカソード電極Ｃ３に共通に接続され、ダイオードセルＣＤ１〜ＣＤ４の共通のｐ型領域であるｐ＋型の半導体基板Ｃ２がアノード電極Ｃ４に共通に接続されている。これによって、半導体基板Ｃ２上に形成された複数のダイオードセルＣＤ１〜ＣＤ４は、すべて並列に接続されている。
図４８は、チップダイオードＣ１の内部の電気的構造を示す電気回路図である。ダイオードセルＣＤ１〜ＣＤ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極Ｃ３によって共通接続され、アノード側がアノード電極Ｃ４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードＣ１は複数のダイオードセルＣＤ１〜ＣＤ４を有しており、各ダイオードセルＣＤ１〜ＣＤ４がｐｎ接合領域Ｃ１１を有している。ｐｎ接合領域Ｃ１１は、ダイオードセルＣＤ１〜ＣＤ４毎に分離されている。そのため、チップダイオードＣ１は、ｐｎ接合領域Ｃ１１の周囲長、すなわち、半導体基板Ｃ２におけるｎ＋型領域Ｃ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｃ１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオードＣ１を小型に形成する場合であっても、ｐｎ接合領域Ｃ１１の総周囲長を大きくすることができるから、チップダイオードＣ１の小型化とＥＳＤ耐量の確保とを両立することができる。
図４９は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
さらに、この実施形態では、引き出し電極ＣＬ１，ＣＬ２の幅Ｗ１，Ｗ２が、セル接続部ＣＣ１〜ＣＣ４からカソードパッドＣ５までの間の至るところで、セル接続部ＣＣ１〜ＣＣ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
また、この実施形態では、カソードパッドＣ５に向かう直線上に並んだ複数のダイオードセルＣＤ１，ＣＤ３；ＣＤ２，ＣＤ４が直線状の共通の引き出し電極ＣＬ１，ＣＬ２によって、カソードパッドＣ５に接続されている。これにより、ダイオードセルＣＤ１〜ＣＤ４からカソードパッドＣ５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＣＤ１，ＣＤ３；ＣＤ２，ＣＤ４で一つの引き出し電極ＣＬ１；ＣＬ２を共有できるから、多数のダイオードセルＣＤ１〜ＣＤ４を形成してダイオード接合領域（ｐｎ接合領域Ｃ１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板Ｃ２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
また、引き出し電極ＣＬ１，ＣＬ２の端部がｎ＋型領域Ｃ１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極ＣＬ１，ＣＬ２の占有面積を小さくしながら、ｎ＋型領域Ｃ１０と接続できる。
さらに、半導体基板Ｃ２の一方の表面である素子形成面Ｃ２ａにカソード側およびアノード側の外部接続電極Ｃ３Ｂ，Ｃ４Ｂがいずれも形成されている。そこで、図５０に示すように、素子形成面Ｃ２ａを実装基板Ｃ２５に対向させて、外部接続電極Ｃ３Ｂ，Ｃ４ＢをはんだＣ２６によって実装基板Ｃ２５上に接合することにより、チップダイオードＣ１を実装基板Ｃ２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードＣ１を提供することができ、素子形成面Ｃ２ａを実装基板Ｃ２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードＣ１を実装基板Ｃ２５に接続できる。これによって、実装基板Ｃ２５上におけるチップダイオードＣ１の占有空間を小さくできる。とくに、実装基板Ｃ２５上におけるチップダイオードＣ１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、この実施形態では、半導体基板Ｃ２上に絶縁膜Ｃ１５が形成されており、その絶縁膜Ｃ１５に形成されたコンタクト孔Ｃ１６を介してダイオードセルＣＤ１〜ＣＤ４に引き出し電極ＣＬ１，ＣＬ２のセル接続部ＣＣ１〜ＣＣ４が接続されている。そして、コンタクト孔Ｃ１６の外の領域において絶縁膜Ｃ１５上にカソードパッドＣ５が配置されている。つまり、ｐｎ接合領域Ｃ１１の直上から離れた位置にカソードパッドＣ５が設けられている。また、絶縁膜Ｃ１５に形成されたコンタクト孔Ｃ１７を介してアノード電極膜Ｃ４Ａが半導体基板Ｃ２に接続されており、コンタクト孔Ｃ１７の外の領域において絶縁膜Ｃ１５上にアノードパッドＣ６が配置されている。アノードパッドＣ６もまた、ｐｎ接合領域Ｃ１１の直上から離れた位置にある。これにより、チップダイオードＣ１を実装基板Ｃ２５に実装するときに、ｐｎ接合領域Ｃ１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域Ｃ１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極Ｃ３Ｂ，Ｃ４Ｂを設けずに、カソードパッドＣ５およびアノードパッドＣ６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッドＣ５およびアノードパッドＣ６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域Ｃ１１が破壊されることを回避できる。
また、この実施形態では、アノード電極膜Ｃ４ＡがＡｌＳｉ膜からなっている。ＡｌＳｉ膜は、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ＋型半導体基板Ｃ２との間に良好なオーミック接合を形成することができる。よって、ｐ型＋半導体基板Ｃ２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
さらに、この実施形態では、半導体基板Ｃ２は、コーナー部Ｃ９が丸められた矩形形状を有している。それによって、チップダイオードＣ１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードＣ１を提供できる。
さらに、この実施形態では、半導体基板Ｃ２のカソード側外部接続電極Ｃ３Ｂに近い短辺に陰極方向を表す凹部Ｃ８が形成されているので、半導体基板Ｃ２の裏面（素子形成面Ｃ２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部Ｃ８は、チップダイオードＣ１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードＣ１のサイズが微小で、標印が困難な場合にも凹部Ｃ８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードＣ１に対してもカソードマークを付与できる。
図５１は、チップダイオードＣ１の製造工程の一例を説明するための工程図である。また、図５２Ａおよび図５２Ｂは、図５１の製造工程途中の構成を示す断面図であり、図４５に対応する切断面を示す。図５３は、半導体基板Ｃ２の元基板としてのｐ＋型半導体ウエハＣＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｃ２の元基板としてのｐ＋型半導体ウエハＣＷが用意される。半導体ウエハＣＷの表面は素子形成面ＣＷａであり、半導体基板Ｃ２の素子形成面Ｃ２ａに対応している。素子形成面ＣＷａには、複数のチップダイオードＣ１に対応した複数のチップダイオード領域Ｃ１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域Ｃ１ａの間には、境界領域Ｃ８０が設けられている。境界領域Ｃ８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＣＷに対して必要な工程を行った後に、境界領域Ｃ８０に沿って半導体ウエハＣＷを切り離すことにより、複数のチップダイオードＣ１が得られる。
半導体ウエハＣＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＣＷの素子形成面ＣＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｃ１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＣＳ１）、その上にレジストマスクが形成される（ＣＳ２）。このレジストマスクを用いたエッチングによって、ｎ＋型領域Ｃ１０に対応する開口が絶縁膜Ｃ１５に形成される（ＣＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｃ１５に形成された開口から露出する半導体ウエハＣＷの表層部にｎ型不純物が導入される（ＣＳ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハＣＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｃ１５の開口内で露出する半導体ウエハＣＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｃ１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＣＳ５）、半導体ウエハＣＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＣＳ６）。これにより、半導体ウエハＣＷの表層部にｎ＋型領域Ｃ１０が形成される。
次いで、コンタクト孔Ｃ１６，Ｃ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｃ１５の上に形成される（ＣＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｃ１５にコンタクト孔Ｃ１６，Ｃ１７が形成される（ＣＳ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、カソード電極Ｃ３およびアノード電極Ｃ４を構成する電極膜が絶縁膜Ｃ１５上に形成される（ＣＳ９）。この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＣ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＣＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＣ１８が形成される（ＣＳ１１）。スリットＣ１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜Ｃ３Ａおよびアノード電極膜Ｃ４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｃ２０が形成され（ＣＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｃ２１が形成される（ＣＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｃ２３，Ｃ２４に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＣＳ１４）。これにより、パッド開口Ｃ２３，Ｃ２４に対応した開口を有する樹脂膜Ｃ２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＣＳ１５）。そして、樹脂膜Ｃ２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｃ２０にパッド開口Ｃ２２，Ｃ２３が形成される（ＣＳ１６）。その後、パッド開口Ｃ２２，Ｃ２３内に外部接続電極Ｃ３Ｂ，Ｃ４Ｂが形成される（ＣＳ１７）。外部接続電極Ｃ３Ｂ，Ｃ４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｃ８０（図５３参照）に整合する格子状の開口を有するレジストマスクＣ８３（図５２Ａ参照）が形成される（ＣＳ１８）。このレジストマスクＣ８３を介してプラズマエッチングが行われ、それによって、図５２Ａに示すように、半導体ウエハＣＷがその素子形成面ＣＷａから所定の深さまでエッチングされる。これによって、境界領域Ｃ８０に沿って、切断用の溝Ｃ８１が形成される（ＣＳ１９）。レジストマスクＣ８３が剥離された後、図５２Ｂに示すように、半導体ウエハＣＷが裏面ＣＷｂから、溝Ｃ８１の底部に到達するまで研削される（ＣＳ２０）。これによって、複数のチップダイオード領域Ｃ１ａが個片化され、前述の構造のチップダイオードＣ１を得ることができる。
境界領域Ｃ８０に溝Ｃ８１を形成するためのレジストマスクＣ８３は、図５３に示すように、チップダイオード領域Ｃ１ａの四隅に接する位置に、チップダイオード領域Ｃ１ａの外側に凸の湾曲形状のラウンド形状部Ｃ８４を有している。ラウンド形状部Ｃ８４は、チップダイオード領域Ｃ１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域Ｃ８０に溝Ｃ８１を形成するためのレジストマスクＣ８３は、チップダイオード領域Ｃ１ａの一つの短辺に接する位置に、チップダイオード領域Ｃ１ａの内側に向かって窪んだ凹部Ｃ８５を有している。したがって、このレジストマスクＣ８３をマスクとして行うプラズマエッチングによって溝Ｃ８１を形成すると、溝Ｃ８１は、チップダイオード領域Ｃ１ａの四隅に接する位置に、チップダイオード領域Ｃ１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域Ｃ１ａの一つの短辺に接する位置に、チップダイオード領域Ｃ１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域Ｃ１ａを半導体ウエハＣＷから切り出すための溝Ｃ８１を形成する工程において、同時に、チップダイオードＣ１の四隅のコーナー部Ｃ９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部Ｃ８を形成できる。すなわち、専用の工程を追加することなく、コーナー部Ｃ９をラウンド形状に加工でき、かつカソードマークとしての凹部Ｃ８を形成できる。
この実施形態では、半導体基板Ｃ２がｐ型半導体からなっているので、半導体基板Ｃ２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型半導体基板Ｃ２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図５４Ａおよび図５４Ｂは、ＡｌＳｉ電極膜とｐ＋型半導体基板とのオーミック接触を説明するための図である。図５４Ａは、ｐ＋型シリコン基板上にＡｌＳｉ膜を形成したときの、ｐ＋型シリコン基板とＡｌＳｉ膜との間における電圧対電流特性を示す。印加電圧に対して電流が比例しており、良好なオーミック接触が形成されていることがわかる。図５４Ｂには、比較のために、ｐ＋型シリコン基板上に形成する電極膜を、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜で構成した場合における同様の特性を曲線Ｃ９０で示す。電圧対電流特性がリニアな特性となっておらず、オーミック接触が得られないことが分かる。一方、ｐ＋型シリコン基板の表面に、より高濃度にｐ型不純物を導入した高濃度領域を形成し、その高濃度領域に対して、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜からなる電極膜を接触させた場合の電圧対電流特性を曲線Ｃ９１で示す。この場合には、電圧対電流特性がリニアな特性となっていて、良好なオーミック接触が得られていることが分かる。これらのことから、電極膜としてＡｌＳｉ膜を用いることによって、ｐ＋型半導体基板に高濃度領域を形成することなく、ｐ＋型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成でき、それによって、製造工程を簡単にできることが分かる。
図５５は、チップダイオードＣ１のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、チップダイオードＣ１をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。より具体的に説明すると、ｎ＋型領域Ｃ１０を形成するためにｎ型不純物（たとえば燐）を半導体基板Ｃ２の表層部に導入した後、その導入された不純物を活性化するための熱処理（ドライブ）が行われる。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板Ｃ２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図５５から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。
図５６は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、半導体基板Ｃ２に導入されたｎ型不純物を活性化するための熱処理時の温度に対するツェナー電圧の変化が示されており、曲線Ｃ９３は抵抗率の比較的低い（たとえば５ｍΩ）半導体基板を用いた場合のツェナー電圧を示し、曲線Ｃ９４は抵抗率の比較的高い（たとえば１５〜１８ｍΩ）半導体基板を用いた場合のツェナー電圧を示している。曲線Ｃ９３，Ｃ９４の比較から、ツェナー電圧が半導体基板の抵抗率に依存することが分かる。したがって、目的とするツェナー電圧に応じて適切な抵抗率の半導体基板を適用することによって、ツェナー電圧を設計値に合わせることができる。
図５７は、第４発明の第２の実施形態に係るチップダイオードＣ３０の図解的の平面図である。チップダイオードＣ３０の外観および電極の配置は、前述の第１の実施形態とほぼ同様であり、図４３および図４４に示されているとおりである。図５７には、前述の図４７と同様に、半導体基板Ｃ２の素子形成面Ｃ２ａに現れている構成が示されている。図５８は、図５７の線LVIII-LVIIIでとった断面図であり、図５９は、図５７の線LIX-LIXでとった断面図である。図５７〜図５９において、前述の第１の実施形態における各部に対応する部分には同一参照符号を付して示す。また、図４３および図４４を併せて参照する。
この実施形態では、半導体基板Ｃ２の表層領域には、ｎ＋型領域Ｃ１０から所定の間隔を空けて分離された状態でｐ＋型領域Ｃ１２が形成されている。ｐ＋型領域Ｃ１２は、ダイオードセル領域Ｃ７内において、ｎ＋型領域Ｃ１０を回避したパターンに形成されている。カソード電極膜Ｃ３Ａおよびアノード電極膜Ｃ４Ａには、この実施形態では、たとえばＴｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、基板Ｃ２側から順にＴｉ膜（たとえば厚さ３００〜４００Å）、ＴｉＮ膜（たとえば厚さ１０００Å程度）およびＡｌＣｕ膜（たえば厚さ３００００Å程度）を積層したＴｉ／ＴｉＮ／Ａｌ積層膜などのように、ＡｌＳｉ膜以外の電極膜が適用されている。アノード電極膜Ｃ４Ａは、絶縁膜Ｃ１５の表面からコンタクト孔Ｃ１７の内方へと延びており、コンタクト孔Ｃ１７内で、ｐ＋型領域Ｃ１２にオーミック接触している。第１の実施形態において参照した図５４Ｂ（曲線Ｃ９１）から理解されるとおり、このような構成においても、アノード電極膜Ｃ４Ａとｐ＋型領域Ｃ１２との間でオーミック接触を形成することができ、アノード電極膜Ｃ４Ａと半導体基板Ｃ２とを電気的に接続することができる。
図６０は、チップダイオードＣ３０の製造工程の一例を説明するための工程図である。また、図６１Ａ〜６１Ｄは、図６０の製造工程途中の構成を示す断面図である。図６０において、前述の図５１に示された各工程と同様の工程には同一参照符号を付して、重複する説明を省く。
まず、ｐ＋型半導体ウエハＣＷの素子形成面ＣＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｃ１５（たとえば８０００Åの厚さ）が形成され（ＣＳ１）、その上にレジストマスクが形成される（ＣＳ２）。このレジストマスクを用いたエッチングによって、図６１Ａに示すように、ｎ＋型領域Ｃ１０およびｐ＋型領域Ｃ１２に対応する開口Ｃ６５，Ｃ６６が絶縁膜Ｃ１５に形成される（ＣＳ３１）。さらに、レジストマスクを剥離した後に、必要に応じて、イオン注入によるダメージ抑制のための酸化膜（たとえばＴＥＯＳ膜（テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜））が全面に形成される（ＣＳ３２）。次いで、別のレジストマスクＣ６７が形成される（ＣＳ３３）。このレジストマスクＣ６７は、ｎ＋型領域Ｃ１０に対応する開口を有し、ｐ＋型領域Ｃ１２を形成すべき領域を覆っている。このレジストマスクＣ６７を介してｎ型不純物イオン（たとえば燐イオン）が半導体ウエハＣＷに注入される（ＣＳ３４）。次に、そのレジストマスクＣ６７を剥離し、図６１Ｂに示すように、別のレジストマスクＣ６８が形成される（ＣＳ３５）。このレジストマスクＣ６８は、ｐ＋型領域Ｃ１２に対応する開口を有し、ｎ＋型領域Ｃ１０を形成すべき領域を覆っている。このレジストマスクＣ６８を介してｐ型不純物イオン（たとえばホウ素イオン）が半導体ウエハＣＷに注入される（ＣＳ３６）。次に、そのレジストマスクＣ６８を剥離し、図６１Ｃに示すように、半導体ウエハＣＷの全面を覆うＣＶＤ酸化膜Ｃ６９が形成される（ＣＳ３７）。ＣＶＤ酸化膜Ｃ６９の厚さは、６００Å以上が好ましく、１２００Å以上がさらに好ましい。ＣＶＤ酸化膜Ｃ６９は、絶縁膜Ｃ１５を厚膜化して当該絶縁膜Ｃ１５と一部となり、さらに、絶縁膜Ｃ１５の開口Ｃ６５，Ｃ６６においては、半導体ウエハＣＷの素子形成面ＣＷａを覆う。この状態で、半導体ウエハＣＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＣＳ６）。これにより、半導体ウエハＣＷに注入されたｎ型不純物イオンおよびｐ型不純物イオンがそれぞれ活性化されて、ｎ＋型領域Ｃ１０およびｐ＋型領域Ｃ１２が形成される。次いで、図６１Ｄに示すように、コンタクト孔Ｃ１６，Ｃ１７に整合する開口を有するさらに別のレジストマスクＣ７０が絶縁膜Ｃ１５の上に形成される（ＣＳ７）。このレジストマスクＣ７０を介するエッチングによって、絶縁膜Ｃ１５にコンタクト孔Ｃ１６，Ｃ１７が形成される（ＣＳ８）、その後、レジストマスクＣ７０が剥離される（ＣＳ９）。
次いで、たとえばスパッタリングによって、カソード電極Ｃ３およびアノード電極Ｃ４を構成する電極膜が絶縁膜Ｃ１５上に形成される（ＣＳ４０）。この実施形態では、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜が順にスパッタリングされ、それらの積層膜からなる電極膜が形成される。そして、この電極膜上に、スリットＣ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＣＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＣ１８が形成される（ＣＳ１１）。これにより、前記電極膜がカソード電極膜Ｃ３Ａおよびアノード電極膜Ｃ４Ａに分離される。
この後の工程は、前述の第１の実施形態と同様である。
この製造工程では、半導体ウエハＣＷに導入した不純物を活性化するための熱処理（ドライブ）の前にウエハ全面がＣＶＤ酸化膜Ｃ６９で覆われる。これにより、ｎ＋型不純物である燐が雰囲気中に拡散してｐ＋型領域Ｃ１２に入り込むことを防ぐことができる。それによって、ｐ＋型領域Ｃ１２とアノード電極膜Ｃ４Ａとの間のオーミック接触がｎ型不純物によって阻害されることを回避できるから、それらの間で良好なオーミック接触を得ることができる。これによって、優れた特性のチップダイオードＣ３０を提供できる。
図６２は、ＣＶＤ酸化膜Ｃ６９を形成することによる効果を説明するための図であり、ｐ＋型半導体基板Ｃ２とアノード電極膜Ｃ４Ａとの間における電圧対電流特性を示す。曲線Ｃ１００は、ＣＶＤ酸化膜Ｃ６９を形成しなかった場合の特性であり、電圧変化に対する電流の変化が鈍く、良好なオーミック接触が得られていないことが分かる。これは、不純物を活性化するための熱処理において、ｎ＋型不純物である燐が雰囲気中に拡散してｐ＋型領域Ｃ１２に入り込み、ｐ＋型領域Ｃ１２とアノード電極膜Ｃ４Ａとの間のオーミック接触がｎ型不純物によって阻害されたことが原因であると考えられる。曲線Ｃ１０１，Ｃ１０２，Ｃ１０３は、それぞれ、ＣＶＤ酸化膜Ｃ６９の膜厚を６００Å、１２００Åおよび４８００Åとした場合の特性を示す。曲線Ｃ１００と曲線Ｃ１０１，Ｃ１０２，Ｃ１０３との比較から、不純物を活性化するための熱処理の前にＣＶＤ酸化膜Ｃ６９を設けることによって、電圧対電流特性を著しく改善できることが分かる。とくに、ＣＶＤ酸化膜Ｃ６９の膜厚を１２００Å以上としたときには、電圧変化に対してリニアリティの高い電流変動が得られ、良好なオーミック接触を実現できることが分かる。
図６３は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＣ２０１は、扁平な直方体形状の筐体Ｃ２０２の内部に電子部品を収納して構成されている。筐体Ｃ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｃ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＣ２０３の表示面が露出している。表示パネルＣ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＣ２０３は、筐体Ｃ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＣ２０３の一つの短辺に沿うように、操作ボタンＣ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＣ２０４が表示パネルＣ２０３の短辺に沿って配列されている。使用者は、操作ボタンＣ２０４およびタッチパネルを操作することによって、スマートフォンＣ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＣ２０３の別の一つの短辺の近傍には、スピーカＣ２０５が配置されている。スピーカＣ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＣ２０４の近くには、筐体Ｃ２０２の一つの側面にマイクロフォンＣ２０６が配置されている。マイクロフォンＣ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図６４は、筐体Ｃ２０２の内部に収容された電子回路アセンブリＣ２１０の構成を示す図解的な平面図である。電子回路アセンブリＣ２１０は、配線基板Ｃ２１１と、配線基板Ｃ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｃ２１２−Ｃ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｃ２１２、ワンセグＴＶ受信ＩＣ Ｃ２１３、ＧＰＳ受信ＩＣ Ｃ２１４、ＦＭチューナＩＣ Ｃ２１５、電源ＩＣ Ｃ２１６、フラッシュメモリＣ２１７、マイクロコンピュータＣ２１８、電源ＩＣ Ｃ２１９およびベースバンドＩＣ Ｃ２２０を含む。複数のチップ部品は、チップインダクタＣ２２１，Ｃ２２５，Ｃ２３５、チップ抵抗器Ｃ２２２，Ｃ２２４，Ｃ２３３、チップキャパシタＣ２２７，Ｃ２３０，Ｃ２３４、およびチップダイオードＣ２２８，Ｃ２３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｃ２１１の実装面上に実装されている。チップダイオードＣ２２８，Ｃ２３１には、前述のいずれかの実施形態に係るチップダイオードを適用できる。
伝送処理ＩＣ Ｃ２１２は、表示パネルＣ２０３に対する表示制御信号を生成し、かつ表示パネルＣ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＣ２０３との接続のために、伝送処理ＩＣ Ｃ２１２には、フレキシブル配線Ｃ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｃ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｃ２１３の近傍には、複数のチップインダクタＣ２２１と、複数のチップ抵抗器Ｃ２２２とが配置されている。ワンセグＴＶ受信ＩＣ Ｃ２１３、チップインダクタＣ２２１およびチップ抵抗器Ｃ２２２は、ワンセグ放送受信回路Ｃ２２３を構成している。チップインダクタＣ２２１およびチップ抵抗器Ｃ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｃ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｃ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＣ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ Ｃ２１５は、その近傍において配線基板Ｃ２１１に実装された複数のチップ抵抗器Ｃ２２４および複数のチップインダクタＣ２２５とともに、ＦＭ放送受信回路Ｃ２２６を構成している。チップ抵抗器Ｃ２２４およびチップインダクタＣ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｃ２２６に高精度な回路定数を与える。
電源ＩＣ Ｃ２１６の近傍には、複数のチップキャパシタＣ２２７および複数のチップダイオードＣ２２８が配線基板Ｃ２１１の実装面に実装されている。電源ＩＣ Ｃ２１６は、チップキャパシタＣ２２７およびチップダイオードＣ２２８とともに、電源回路Ｃ２２９を構成している。
フラッシュメモリＣ２１７は、オペレーティングシステムプログラム、スマートフォンＣ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータＣ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＣ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＣ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ Ｃ２１９の近くには、複数のチップキャパシタＣ２３０および複数のチップダイオードＣ２３１が配線基板Ｃ２１１の実装面に実装されている。電源ＩＣ Ｃ２１９は、チップキャパシタＣ２３０およびチップダイオードＣ２３１とともに、電源回路Ｃ２３２を構成している。
ベースバンドＩＣ Ｃ２２０の近くには、複数のチップ抵抗器Ｃ２３３、複数のチップキャパシタＣ２３４、および複数のチップインダクタＣ２３５が、配線基板Ｃ２１１の実装面に実装されている。ベースバンドＩＣ Ｃ２２０は、チップ抵抗器Ｃ２３３、チップキャパシタＣ２３４およびチップインダクタＣ２３５とともに、ベースバンド通信回路Ｃ２３６を構成している。ベースバンド通信回路Ｃ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｃ２２９，Ｃ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｃ２１２、ＧＰＳ受信ＩＣ Ｃ２１４、ワンセグ放送受信回路Ｃ２２３、ＦＭ放送受信回路Ｃ２２６、ベースバンド通信回路Ｃ２３６、フラッシュメモリＣ２１７およびマイクロコンピュータＣ２１８に供給される。マイクロコンピュータＣ２１８は、伝送処理ＩＣ Ｃ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｃ２１２から表示パネルＣ２０３に表示制御信号を出力して表示パネルＣ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＣ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｃ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＣ２０３に出力し、受信された音声をスピーカＣ２０５から音響化させるための演算処理が、マイクロコンピュータＣ２１８によって実行される。
また、スマートフォンＣ２０１の位置情報が必要とされるときには、マイクロコンピュータＣ２１８は、ＧＰＳ受信ＩＣ Ｃ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＣ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＣ２１８は、ＦＭ放送受信回路Ｃ２２６を起動し、受信された音声をスピーカＣ２０５から出力させるための演算処理を実行する。
フラッシュメモリＣ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＣ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＣ２１８は、必要に応じて、フラッシュメモリＣ２１７に対してデータを書き込み、またフラッシュメモリＣ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｃ２３６によって実現される。マイクロコンピュータＣ２１８は、ベースバンド通信回路Ｃ２３６を制御して、音声またはデータを送受信するための処理を行う。
以上、第４発明の実施形態について説明したが、第４発明はさらに他の形態で実施することもできる。たとえば、前述の第１および第２の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
「５］第５発明について
前記特許文献１（特開２００２−２７０８５８号公報）の構成では、アノード電極が絶縁膜に埋設されており、このアノード電極の露出した上面が、外部接続のために用いられる。具体的には、アノード電極の上面にボンディングワイヤを接合したりすることによって、ダイオード素子の外部接続が達成される。
ところが、アノード電極は、絶縁膜に埋設されていて、その直下にｐｎ接合が位置している。そのため、外部接続の際にアノード電極に加わる物理的なストレスがｐｎ接合に伝達され、ｐｎ接合が破壊されたり、素子特性が変動したりするおそれがある。したがって、実装後におけるダイオード素子の信頼性が必ずしもよくない。
第５発明の目的は、信頼性を向上したチップダイオードを提供することである。
第５発明は、さらに、チップダイオードを備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供する。
第５発明は、次のような特徴を有している。
Ｄ１．ｐ型半導体基板と、前記ｐ型半導体基板に形成され、前記ｐ型半導体基板との間にｐｎ接合領域を形成するｎ型拡散層と、前記ｐ型半導体基板の主面を覆い、前記ｎ型拡散層を露出させるカソードコンタクト孔を有する絶縁膜と、前記カソードコンタクト孔を介して前記ｎ型拡散層に接し、前記カソードコンタクト孔の外の領域の前記絶縁膜上に引き出されたカソード引き出し電極、および前記カソード引き出し電極に接続され前記カソードコンタクト孔の外の領域において前記絶縁膜上に配置されたカソード外部接続部を有するカソード電極と、前記ｐ型半導体基板に接するＡｌＳｉ電極膜を有するアノード電極とを含む、チップダイオード。
この構成によれば、ｐ型半導体基板上に絶縁膜が形成されており、その絶縁膜に形成されたカソードコンタクト孔を介してｎ型拡散層にカソード引き出し電極が接続されている。そして、カソードコンタクト孔の外の領域において絶縁膜上にカソード外部接続部が配置されている。これにより、カソード外部接続部をｐｎ接合領域の直上を回避して配置できるので、チップダイオードを実装基板に実装したり、カソード外部接続部にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上したチップダイオードを実現できる。
さらに、この発明では、アノード電極がｐ型半導体基板に接するＡｌＳｉ電極膜を有している。ＡｌＳｉは、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉ電極膜は、ｐ型半導体基板との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
さらに、この発明では、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｄ２．前記ＡｌＳｉ電極膜が、ｐ＋型領域（ｐ型半導体基板よりもｐ型不純物を高濃度に含む領域）を介することなく前記ｐ型半導体基板に直接接してオーミック接合を形成している、「Ｄ１．」に記載のチップダイオード。
Ｄ３．前記ｐ型半導体基板が、ｐ型シリコン半導体基板である、「Ｄ１．」または「Ｄ２．」に記載のチップダイオード。このような構成が好ましい理由は、前述のとおり、ＡｌＳｉとｐ型シリコン半導体との仕事関数が近似しているからである。
Ｄ４．前記絶縁膜は、さらに、前記ｐ型半導体基板を露出させるアノードコンタクト孔を有しており、前記ＡｌＳｉ電極膜は、前記アノードコンタクト孔を介して前記ｐ型半導体基板に接している、「Ｄ１．」〜「Ｄ３．」のいずれかに記載のチップダイオード。この場合に、前記ＡｌＳｉ電極膜は、前記アノードコンタクト孔の外の領域の前記絶縁膜上に引き出されたアノード引き出し電極を構成していてもよい。そして、前記アノード電極は、前記アノード引き出し電極に接続され前記アノードコンタクト孔の外の領域において前記絶縁膜上に配置されたアノード外部接続部を有していることが好ましい。これにより、アノード外部接続部もｐｎ接合領域の直上を避けて配置できるから、チップダイオードを実装基板に実装したり、アノード外部接続部にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、一層信頼性を向上したチップダイオードを実現できる。
Ｄ５．複数の前記ｎ型拡散層が個別に分離されて前記ｐ型半導体基板に形成され、それぞれ個別の前記ｐｎ接合領域を形成する複数のダイオードセルを構成しており、前記カソード引き出し電極が、前記複数のダイオードセルの前記ｎ型拡散層にそれぞれ接続された複数のセル接続部を含む、「Ｄ１．」〜「Ｄ４．」のいずれかに記載のチップダイオード。
この構成によれば、ｐ型半導体基板に複数のダイオードセルが形成されている。カソード引き出し電極は、それらの複数のダイオードセルのｎ型拡散層にそれぞれ接続された複数のセル接続部を有している。これにより、複数のダイオードセルがカソード電極およびアノード電極の間に並列に接続されている。これにより、ＥＳＤ耐量の向上を図ることができ、特に、チップサイズの小型化とＥＳＤ耐量の確保とを両立することができる。より具体的には、ダイオードセル毎に分離されたｐｎ接合領域が形成されていて、それらが並列接続されている。複数のダイオードセルにそれぞれ個別のｐｎ接合領域が形成されてい
ることによって、半導体基板上におけるｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なＥＳＤ耐量を確保できる。ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐｎ接合領域の周囲の長さの合計である。より具体的には、ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐ型領域とｎ型領域との境界線の総延長である。
Ｄ６．前記複数のダイオードセルが、前記ｐ型半導体基板上に二次元配列されている、「Ｄ５．」に記載のチップダイオード。この構成により、複数のダイオードセルが二次元配列（好ましくは、等間隔に二次元配列）されていることによって、ＥＳＤ耐量を一層向上することができる。
前記複数のダイオードセルの前記ｐｎ接合領域は、等しい大きさに形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
各ｐｎ接合領域は、多角形の領域であってもよい。この構成により、各ダイオードセルが、長い周囲長のｐｎ接合領域を有するので、全体の周囲長を長くすることができるから、ＥＳＤ耐量を向上することができる。
前記複数のダイオードセルは、等しい大きさ（より具体的には複数のダイオードセルのｐｎ接合領域が等しい大きさ）に形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
前記ダイオードセルが、４個以上設けられていることが好ましい。この構成により、４個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ＥＳＤ耐量を効率的に向上することができる。
Ｄ７．前記ｐ型半導体基板がエピタキシャル層を有していない、「Ｄ１．」〜「Ｄ６．」のいずれかに記載のチップダイオード。前述のとおり、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。よって、エピタキシャル層を省くことにより、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｄ８．前記カソード電極および前記アノード電極が前記ｐ型半導体基板の一方の主面側に配置されている、「Ｄ１．」〜「Ｄ７．」のいずれかに記載のチップダイオード。この構成によれば、ｐ型半導体基板の一方の表面にカソード電極およびアノード電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。これによって、チップダイオードの占有空間を小さくできる。とくに、実装基板上におけるチップダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
Ｄ９．前記カソード電極および前記アノード電極を露出させ、前記カソード引き出し電極を覆うように前記ｐ型半導体基板の主面に形成された保護膜をさらに含む、「Ｄ１．」〜「Ｄ８．」のいずれかに記載のチップダイオード。この構成によれば、カソード電極およびアノード電極を露出させながらカソード引き出し電極を覆う保護膜が形成されているので、カソード引き出し電極およびｐｎ接合領域への水分の浸入を抑制または防止でき。そのうえ、保護膜によって、外力に対する耐久性を向上でき、信頼性を一層向上できる。
Ｄ１０．前記カソード引き出し電極が前記ｐ型半導体基板の一方の主面に形成されており、前記ｐ型半導体基板の前記一方の主面が、コーナー部を丸めた矩形形状を有している、「Ｄ１．」〜「Ｄ９．」のいずれかに記載のチップダイオード。この構成によれば、カソード引き出し電極が形成されている側の半導体基板の表面は、コーナー部が丸められた矩形形状を有している。それによって、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。
Ｄ１１．前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、「Ｄ１０．」に記載のチップダイオード。この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面（たとえば保護膜の表面）に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。
Ｄ１２．実装基板と、前記実装基板に実装された「Ｄ１．」〜「Ｄ１１．」のいずれかに記載のチップダイオードとを含む、回路アセンブリ。この構成により、実装時の破壊や特性変動を抑制でき、したがって信頼性が向上されたチップダイオードを用いた回路アセンブリを提供できる。よって、信頼性の高い回路アセンブリを提供できる。
Ｄ１３．前記チップダイオードが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されている、「Ｄ１２．」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
Ｄ１４．「Ｄ１２．」または「Ｄ１３．」に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。この構成により、実装時の破壊や特性変動を抑制でき、したがって信頼性が向上されたチップダイオードを用いた回路アセンブリを筐体内に収容した電子機器を提供できる。したがって、信頼性の高い電子機器を提供できる。
第５発明の実施の形態を、添付図面を参照して詳細に説明する。
図６５は、第５発明の一実施形態に係るチップダイオードの斜視図であり、図６６はその平面図であり、図６７は、図６６のLXVII−LXVII線でとった断面図である。さらに、図６８は、図６６のLXVIII−LXVIIIでとった断面図である。
チップダイオードＤ１は、ｐ＋型の半導体基板Ｄ２（たとえばシリコン基板）と、半導体基板Ｄ２に形成された複数のダイオードセルＤＤ１〜ＤＤ４と、これらの複数のダイオードセルＤＤ１〜ＤＤ４を並列に接続するカソード電極Ｄ３およびアノード電極Ｄ４とを含む。半導体基板Ｄ２は、一対の主面Ｄ２ａ，Ｄ２ｂと、その一対の主面Ｄ２ａ，Ｄ２ｂと直交する複数の側面Ｄ２ｃとを含み、前記一対の主面Ｄ２ａ，Ｄ２ｂのうちの一方（主面Ｄ２ａ）が素子形成面とされている。以下、この主面Ｄ２ａを「素子形成面Ｄ２ａ」という。素子形成面Ｄ２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオードＤ１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｄ２ａの両端部に、カソード電極Ｄ３の外部接続電極Ｄ３Ｂと、アノード電極Ｄ４の外部接続電極Ｄ４Ｂとが配置されている。これらの外部接続電極Ｄ３Ｂ，Ｄ４Ｂの間の素子形成面Ｄ２ａに、ダイオードセル領域Ｄ７が設けられている。
素子形成面Ｄ２ａの一つの短辺（この実施形態ではカソード側外部接続電極Ｄ３Ｂに近い短辺）に連なる一つの側面Ｄ２ｃには、半導体基板Ｄ２の厚さ方向に延びて切り欠かれた凹部Ｄ８が形成されている。凹部Ｄ８は、この実施形態では、半導体基板Ｄ２の厚さ方向の全域にわたって延びている。凹部Ｄ８は、平面視において、素子形成面Ｄ２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面Ｄ２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部Ｄ８は、チップダイオードＤ１の向き（チップ方向）を表す。より具体的には、凹部Ｄ８は、カソード側外部接続電極Ｄ３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオードＤ１の実装時に、その外観によって極性を把握できる構造となっている。
半導体基板Ｄ２は、４つの側面Ｄ２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｄ９を有している。この４つのコーナー部Ｄ９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｄ９は、素子形成面Ｄ２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオードＤ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
ダイオードセル領域Ｄ７は、この実施形態では、矩形に形成されている。ダイオードセル領域Ｄ７内に、複数のダイオードセルＤＤ１〜ＤＤ４が配置されている。複数のダイオードセルＤＤ１〜ＤＤ４は、この実施形態では４個設けられており、半導体基板Ｄ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図６９は、カソード電極Ｄ３およびアノード電極Ｄ４ならびにその上に形成された構成を取り除いて、半導体基板Ｄ２の表面（素子形成面Ｄ２ａ）の構造を示す平面図である。ダイオードセルＤＤ１〜ＤＤ４の各領域内には、それぞれ、ｐ＋型の半導体基板Ｄ２の表層領域にｎ＋型領域Ｄ１０が形成されている。ｎ＋型領域Ｄ１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＤＤ１〜ＤＤ４は、ダイオードセル毎に分離されたｐｎ接合領域Ｄ１１をそれぞれ有している。
複数のダイオードセルＤＤ１〜ＤＤ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域Ｄ１０が形成されている。この実施形態では、ｎ＋型領域Ｄ１０は、正八角形に形成されており、ダイオードセルＤＤ１〜ＤＤ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＤＤ１〜ＤＤ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
図６７および図６８に示されているように、半導体基板Ｄ２の素子形成面Ｄ２ａには、酸化膜等からなる絶縁膜Ｄ１５（図６６では図示省略）が形成されている。絶縁膜Ｄ１５には、ダイオードセルＤＤ１〜ＤＤ４のそれぞれのｎ＋型領域Ｄ１０の表面を露出させるコンタクト孔Ｄ１６（カソードコンタクト孔）と、素子形成面Ｄ２ａを露出させるコンタクト孔Ｄ１７（アノードコンタクト孔）とが形成されている。絶縁膜Ｄ１５の表面には、カソード電極Ｄ３およびアノード電極Ｄ４が形成されている。カソード電極Ｄ３は、絶縁膜Ｄ１５の表面に形成されたカソード電極膜Ｄ３Ａと、カソード電極膜Ｄ３Ａに接合された外部接続電極Ｄ３Ｂとを含む。カソード電極膜Ｄ３Ａは、複数のダイオードセルＤＤ１，ＤＤ３に接続された引き出し電極ＤＬ１と、複数のダイオードＤＤ２，ＤＤ４に接続された引き出し電極ＤＬ２と、引き出し電極ＤＬ１，ＤＬ２（カソード引き出し電極）と一体的に形成されたカソードパッドＤ５とを有している。カソードパッドＤ５は、素子形成面Ｄ２ａの一端部に矩形に形成されている。このカソードパッドＤ５に外部接続電極Ｄ３Ｂが接続されている。このようにして、外部接続電極Ｄ３Ｂは、引き出し電極ＤＬ１，ＤＬ２に共通に接続されている。カソードパッドＤ５および外部接続電極Ｄ３Ｂは、カソード電極Ｄ３の外部接続部（カソード外部接続部）を構成している。
アノード電極Ｄ４は、絶縁膜Ｄ１５の表面に形成されたアノード電極膜Ｄ４Ａと、アノード電極膜Ｄ４Ａに接合された外部接続電極Ｄ４Ｂとを含む。アノード電極膜Ｄ４Ａは、ｐ＋型半導体基板Ｄ２に接続されており、素子形成面Ｄ２ａの一端部付近にアノードパッドＤ６を有している。アノードパッドＤ６は、アノード電極膜Ｄ４Ａにおいて素子形成面Ｄ２ａの一端部に配置された領域からなる。このアノードパッドＤ６に外部接続電極Ｄ４Ｂが接続されている。アノードパッドＤ６および外部接続電極Ｄ４Ｂは、アノード電極Ｄ４の外部接続部（アノード外部接続部）を構成している。アノード電極膜Ｄ４Ａにおいて、アノードパッドＤ６以外の領域は、アノードコンタクト孔Ｄ１７から引き出されたアノード引き出し電極である。
引き出し電極ＤＬ１は、絶縁膜Ｄ１５の表面からダイオードセルＤＤ１，ＤＤ３のコンタクト孔Ｄ１６内に入り込み、各コンタクト孔Ｄ１６内でダイオードセルＤＤ１，ＤＤ３の各ｎ＋型領域Ｄ１０にオーミック接触している。引き出し電極ＤＬ１において、コンタクト孔Ｄ１６内でダイオードセルＤＤ１，ＤＤ３に接続されている部分は、セル接続部ＤＣ１，ＤＣ３を構成している。同様に、引き出し電極ＤＬ２は、絶縁膜Ｄ１５の表面からダイオードセルＤＤ２，ＤＤ４のコンタクト孔Ｄ１６内に入り込み、各コンタクト孔Ｄ１６内でダイオードセルＤＤ２，ＤＤ４の各ｎ＋型領域Ｄ１０にオーミック接触している。引き出し電極ＤＬ２において、コンタクト孔Ｄ１６内でダイオードセルＤＤ２，ＤＤ４に接続されている部分は、セル接続部ＤＣ２，ＤＣ４を構成している。アノード電極膜Ｄ４Ａは、絶縁膜Ｄ１５の表面からコンタクト孔Ｄ１７の内方へと延びており、コンタクト孔Ｄ１７内でｐ＋型の半導体基板Ｄ２にオーミック接触している。カソード電極膜Ｄ３Ａおよびアノード電極膜Ｄ４Ａは、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。ＡｌＳｉ膜を用いると、半導体基板Ｄ２の表面にｐ＋型領域を設けることなく、アノード電極膜Ｄ４Ａをｐ＋型の半導体基板Ｄ２にオーミック接触させることができる。すなわち、アノード電極膜Ｄ４Ａをｐ＋型の半導体基板Ｄ２に直接接触させてオーミック接合を形成できる。したがって、ｐ＋型領域を形成するための工程を省くことができる。
カソード電極膜Ｄ３Ａとアノード電極膜Ｄ４Ａとの間は、スリットＤ１８によって分離されている。引き出し電極ＤＬ１は、ダイオードセルＤＤ１からダイオードセルＤＤ３を通ってカソードパッドＤ５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＤＬ２は、ダイオードセルＤＤ２からダイオードセルＤＤ４を通ってカソードパッドＤ５に至る直線に沿って直線状に形成されている。引き出し電極ＤＬ１，ＤＬ２は、ｎ＋型領域Ｄ１０からカソードパッドＤ５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部ＤＣ１，ＤＣ２，ＤＣ３，ＤＣ４の幅よりも広い。セル接続部ＤＣ１〜ＤＣ４の幅は、引き出し電極ＤＬ１，ＤＬ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＤＬ１，ＤＬ２の先端部は、ｎ＋型領域Ｄ１０の平面形状と整合するように整形されている。引き出し電極ＤＬ１，ＤＬ２の基端部は、カソードパッドＤ５に接続されている。スリットＤ１８は、引き出し電極ＤＬ１，ＤＬ２を縁取るように形成されている。一方、アノード電極膜Ｄ４Ａは、ほぼ一定の幅のスリットＤ１８に対応した間隔を開けて、カソード電極膜Ｄ３Ａを取り囲むように、絶縁膜Ｄ１５の表面に形成されている。アノード電極膜Ｄ４Ａは、素子形成面Ｄ２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドＤ６とを一体的に有している。
カソード電極膜Ｄ３Ａおよびアノード電極膜Ｄ４Ａは、たとえば窒化膜からなるパッシベーション膜Ｄ２０（図６６では図示省略）によって覆われており、さらにパッシベーション膜Ｄ２０の上にはポリイミド等の樹脂膜Ｄ２１が形成されている。パッシベーション膜Ｄ２０および樹脂膜Ｄ２１を貫通するように、カソードパッドＤ５を露出させるパッド開口Ｄ２２と、アノードパッドＤ６を露出させるパッド開口Ｄ２３とが形成されている。パッド開口Ｄ２２，Ｄ２３に外部接続電極Ｄ３Ｂ，Ｄ４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｄ２０および樹脂膜Ｄ２１は、保護膜を構成しており、引き出し電極ＤＬ１，ＤＬ２およびｐｎ接合領域Ｄ１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードＤ１の耐久性の向上に寄与している。
外部接続電極Ｄ３Ｂ，Ｄ４Ｂは、樹脂膜Ｄ２１の表面よりも低い位置（半導体基板Ｄ２に近い位置）に表面を有していてもよいし、樹脂膜Ｄ２１の表面から突出していて、樹脂膜Ｄ２１よりも高い位置（半導体基板Ｄ２から遠い位置）に表面を有していてもよい。図６７には、外部接続電極Ｄ３Ｂ，Ｄ４Ｂが樹脂膜Ｄ２１の表面から突出している例を示す。外部接続電極Ｄ３Ｂ，Ｄ４Ｂは、たとえば、電極膜Ｄ３Ａ，Ｄ４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルＤＤ１〜ＤＤ４では、ｐ型の半導体基板Ｄ２とｎ＋型領域Ｄ１０との間にｐｎ接合領域Ｄ１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＤＤ１〜ＤＤ４のｎ＋型領域Ｄ１０がカソード電極Ｄ３に共通に接続され、ダイオードセルＤＤ１〜ＤＤ４の共通のｐ型領域であるｐ＋型の半導体基板Ｄ２がアノード電極Ｄ４に共通に接続されている。これによって、半導体基板Ｄ２上に形成された複数のダイオードセルＤＤ１〜ＤＤ４は、すべて並列に接続されている。
図７０は、チップダイオードＤ１の内部の電気的構造を示す電気回路図である。ダイオードセルＤＤ１〜ＤＤ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極Ｄ３によって共通接続され、アノード側がアノード電極Ｄ４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードＤ１は複数のダイオードセルＤＤ１〜ＤＤ４を有しており、各ダイオードセルＤＤ１〜ＤＤ４がｐｎ接合領域Ｄ１１を有している。ｐｎ接合領域Ｄ１１は、ダイオードセルＤＤ１〜ＤＤ４毎に分離されている。そのため、チップダイオードＤ１は、ｐｎ接合領域Ｄ１１の周囲長、すなわち、半導体基板Ｄ２におけるｎ＋型領域Ｄ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｄ１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオードＤ１を小型に形成する場合であっても、ｐｎ接合領域Ｄ１１の総周囲長を大きくすることができるから、チップダイオードＤ１の小型化とＥＳＤ耐量の確保とを両立することができる。
図７１は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
さらに、この実施形態では、引き出し電極ＤＬ１，ＤＬ２の幅Ｗ１，Ｗ２が、セル接続部ＤＣ１〜ＤＣ４からカソードパッドＤ５までの間の至るところで、セル接続部ＤＣ１〜ＤＣ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
また、この実施形態では、カソードパッドＤ５に向かう直線上に並んだ複数のダイオードセルＤＤ１，ＤＤ３；ＤＤ２，ＤＤ４が直線状の共通の引き出し電極ＤＬ１，ＤＬ２によって、カソードパッドＤ５に接続されている。これにより、ダイオードセルＤＤ１〜ＤＤ４からカソードパッドＤ５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＤＤ１，ＤＤ３；ＤＤ２，ＤＤ４で一つの引き出し電極ＤＬ１；ＤＬ２を共有できるから、多数のダイオードセルＤＤ１〜ＤＤ４を形成してダイオード接合領域（ｐｎ接合領域Ｄ１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板Ｄ２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
また、引き出し電極ＤＬ１，ＤＬ２の端部がｎ＋型領域Ｄ１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極ＤＬ１，ＤＬ２の占有面積を小さくしながら、ｎ＋型領域Ｄ１０と接続できる。
さらに、半導体基板Ｄ２の一方の表面である素子形成面Ｄ２ａにカソード側およびアノード側の外部接続電極Ｄ３Ｂ，Ｄ４Ｂがいずれも形成されている。そこで、図７２に示すように、素子形成面Ｄ２ａを実装基板Ｄ２５に対向させて、外部接続電極Ｄ３Ｂ，Ｄ４ＢをはんだＤ２６によって実装基板Ｄ２５上に接合することにより、チップダイオードＤ１を実装基板Ｄ２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードＤ１を提供することができ、素子形成面Ｄ２ａを実装基板Ｄ２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードＤ１を実装基板Ｄ２５に接続できる。これによって、実装基板Ｄ２５上におけるチップダイオードＤ１の占有空間を小さくできる。とくに、実装基板Ｄ２５上におけるチップダイオードＤ１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、この実施形態では、半導体基板Ｄ２上に絶縁膜Ｄ１５が形成されており、その絶縁膜Ｄ１５に形成されたコンタクト孔Ｄ１６を介してダイオードセルＤＤ１〜ＤＤ４に引き出し電極ＤＬ１，ＤＬ２のセル接続部ＤＣ１〜ＤＣ４が接続されている。そして、コンタクト孔Ｄ１６の外の領域において絶縁膜Ｄ１５上にカソードパッドＤ５が配置されている。つまり、ｐｎ接合領域Ｄ１１の直上から離れた位置にカソードパッドＤ５が設けられている。また、絶縁膜Ｄ１５に形成されたコンタクト孔Ｄ１７を介してアノード電極膜Ｄ４Ａが半導体基板Ｄ２に接続されており、コンタクト孔Ｄ１７の外の領域において絶縁膜Ｄ１５上にアノードパッドＤ６が配置されている。アノードパッドＤ６もまた、ｐｎ接合領域Ｄ１１の直上から離れた位置にある。これにより、チップダイオードＤ１を実装基板Ｄ２５に実装するときに、ｐｎ接合領域Ｄ１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域Ｄ１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極Ｄ３Ｂ，Ｄ４Ｂを設けずに、カソードパッドＤ５およびアノードパッドＤ６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッドＤ５およびアノードパッドＤ６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域Ｄ１１が破壊されることを回避できる。
また、この実施形態では、アノード電極膜Ｄ４ＡがＡｌＳｉ膜からなっている。ＡｌＳｉ膜は、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ＋型半導体基板Ｄ２との間に良好なオーミック接合を形成することができる。よって、ｐ型＋半導体基板Ｄ２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
さらに、この実施形態では、半導体基板Ｄ２は、コーナー部Ｄ９が丸められた矩形形状を有している。それによって、チップダイオードＤ１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードＤ１を提供できる。
さらに、この実施形態では、半導体基板Ｄ２のカソード側外部接続電極Ｄ３Ｂに近い短辺に陰極方向を表す凹部Ｄ８が形成されているので、半導体基板Ｄ２の裏面（素子形成面Ｄ２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部Ｄ８は、チップダイオードＤ１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードＤ１のサイズが微小で、標印が困難な場合にも凹部Ｄ８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードＤ１に対してもカソードマークを付与できる。
図７３は、チップダイオードＤ１の製造工程の一例を説明するための工程図である。また、図７４Ａおよび図７４Ｂは、図７３の製造工程途中の構成を示す断面図であり、図６７に対応する切断面を示す。図７５は、半導体基板Ｄ２の元基板としてのｐ＋型半導体ウエハＤＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｄ２の元基板としてのｐ＋型半導体ウエハＤＷが用意される。半導体ウエハＤＷの表面は素子形成面ＤＷａであり、半導体基板Ｄ２の素子形成面Ｄ２ａに対応している。素子形成面ＤＷａには、複数のチップダイオードＤ１に対応した複数のチップダイオード領域Ｄ１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域Ｄ１ａの間には、境界領域Ｄ８０が設けられている。境界領域Ｄ８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＤＷに対して必要な工程を行った後に、境界領域Ｄ８０に沿って半導体ウエハＤＷを切り離すことにより、複数のチップダイオードＤ１が得られる。
半導体ウエハＤＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＤＷの素子形成面ＤＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｄ１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＤＳ１）、その上にレジストマスクが形成される（ＤＳ２）。このレジストマスクを用いたエッチングによって、ｎ＋型領域Ｄ１０に対応する開口が絶縁膜Ｄ１５に形成される（ＤＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｄ１５に形成された開口から露出する半導体ウエハＤＷの表層部にｎ型不純物が導入される（ＤＳ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハＤＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｄ１５の開口内で露出する半導体ウエハＤＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｄ１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＤＳ５）、半導体ウエハＤＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＤＳ６）。これにより、半導体ウエハＤＷの表層部にｎ＋型領域Ｄ１０が形成される。
次いで、コンタクト孔Ｄ１６，Ｄ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｄ１５の上に形成される（ＤＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｄ１５にコンタクト孔Ｄ１６，Ｄ１７が形成される（ＤＳ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、カソード電極Ｄ３およびアノード電極Ｄ４を構成する電極膜が絶縁膜Ｄ１５上に形成される（ＤＳ９）。この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＤ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＤＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＤ１８が形成される（ＤＳ１１）。スリットＤ１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜Ｄ３Ａおよびアノード電極膜Ｄ４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｄ２０が形成され（ＤＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｄ２１が形成される（ＤＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｄ２３，Ｄ２４に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＤＳ１４）。これにより、パッド開口Ｄ２３，Ｄ２４に対応した開口を有する樹脂膜Ｄ２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＤＳ１５）。そして、樹脂膜Ｄ２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｄ２０にパッド開口Ｄ２２，Ｄ２３が形成される（ＤＳ１６）。その後、パッド開口Ｄ２２，Ｄ２３内に外部接続電極Ｄ３Ｂ，Ｄ４Ｂが形成される（ＤＳ１７）。外部接続電極Ｄ３Ｂ，Ｄ４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｄ８０（図７５参照）に整合する格子状の開口を有するレジストマスクＤ８３（図７４Ａ参照）が形成される（ＤＳ１８）。このレジストマスクＤ８３を介してプラズマエッチングが行われ、それによって、図７４Ａに示すように、半導体ウエハＤＷがその素子形成面ＤＷａから所定の深さまでエッチングされる。これによって、境界領域Ｄ８０に沿って、切断用の溝Ｄ８１が形成される（ＤＳ１９）。レジストマスクＤ８３が剥離された後、図７４Ｂに示すように、半導体ウエハＤＷが裏面ＤＷｂから、溝Ｄ８１の底部に到達するまで研削される（ＤＳ２０）。これによって、複数のチップダイオード領域Ｄ１ａが個片化され、前述の構造のチップダイオードＤ１を得ることができる。
境界領域Ｄ８０に溝Ｄ８１を形成するためのレジストマスクＤ８３は、図７５に示すように、チップダイオード領域Ｄ１ａの四隅に接する位置に、チップダイオード領域Ｄ１ａの外側に凸の湾曲形状のラウンド形状部Ｄ８４を有している。ラウンド形状部Ｄ８４は、チップダイオード領域Ｄ１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域Ｄ８０に溝Ｄ８１を形成するためのレジストマスクＤ８３は、チップダイオード領域Ｄ１ａの一つの短辺に接する位置に、チップダイオード領域Ｄ１ａの内側に向かって窪んだ凹部Ｄ８５を有している。したがって、このレジストマスクＤ８３をマスクとして行うプラズマエッチングによって溝Ｄ８１を形成すると、溝Ｄ８１は、チップダイオード領域Ｄ１ａの四隅に接する位置に、チップダイオード領域Ｄ１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域Ｄ１ａの一つの短辺に接する位置に、チップダイオード領域Ｄ１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域Ｄ１ａを半導体ウエハＤＷから切り出すための溝Ｄ８１を形成する工程において、同時に、チップダイオードＤ１の四隅のコーナー部Ｄ９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部Ｄ８を形成できる。すなわち、専用の工程を追加することなく、コーナー部Ｄ９をラウンド形状に加工でき、かつカソードマークとしての凹部Ｄ８を形成できる。
この実施形態では、半導体基板Ｄ２がｐ型半導体からなっているので、半導体基板Ｄ２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型半導体基板Ｄ２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図７６Ａおよび図７６Ｂは、ＡｌＳｉ電極膜とｐ＋型半導体基板とのオーミック接触を説明するための図である。図７６Ａは、ｐ＋型シリコン基板上にＡｌＳｉ膜を形成したときの、ｐ＋型シリコン基板とＡｌＳｉ膜との間における電圧対電流特性を示す。印加電圧に対して電流が比例しており、良好なオーミック接触が形成されていることがわかる。図７６Ｂには、比較のために、ｐ＋型シリコン基板上に形成する電極膜を、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜で構成した場合における同様の特性を曲線Ｄ９０で示す。電圧対電流特性がリニアな特性となっておらず、オーミック接触が得られないことが分かる。一方、ｐ＋型シリコン基板の表面に、より高濃度にｐ型不純物を導入した高濃度領域を形成し、その高濃度領域に対して、Ｔｉ膜、ＴｉＮ膜およびＡｌＣｕ膜を基板表面から順に積層した積層膜からなる電極膜を接触させた場合の電圧対電流特性を曲線Ｄ９１で示す。この場合には、電圧対電流特性がリニアな特性となっていて、良好なオーミック接触が得られていることが分かる。これらのことから、電極膜としてＡｌＳｉ膜を用いることによって、ｐ＋型半導体基板に高濃度領域を形成することなく、ｐ＋型半導体基板にオーミック接触するカソード電極膜およびアノード電極膜を形成でき、それによって、製造工程を簡単にできることが分かる。
図７７は、チップダイオードＤ１のツェナー電圧（Ｖｚ）の調整に関する特徴を説明するための図である。すなわち、チップダイオードＤ１をツェナーダイオードとして構成する場合のツェナー電圧調整についての特徴が示されている。より具体的に説明すると、ｎ＋型領域Ｄ１０を形成するためにｎ型不純物（たとえば燐）を半導体基板Ｄ２の表層部に導入した後、その導入された不純物を活性化するための熱処理（ドライブ）が行われる。この熱処理の温度および時間に応じて、ツェナー電圧が変化する。具体的には、熱処理時に半導体基板Ｄ２に加えられる熱量が多い程、ツェナー電圧が高くなる傾向がある。この傾向を利用して、ツェナー電圧を調整することができる。図７７から理解されるように、ツェナー電圧は、不純物のドーズ量よりも、熱処理時の熱量に大きく依存している。
図７８は、ツェナー電圧（Ｖｚ）の調整に関する別の特徴を説明するための図である。具体的には、半導体基板Ｄ２に導入されたｎ型不純物を活性化するための熱処理時の温度に対するツェナー電圧の変化が示されており、曲線Ｄ９３は抵抗率の比較的低い（たとえば５ｍΩ）半導体基板を用いた場合のツェナー電圧を示し、曲線Ｄ９４は抵抗率の比較的高い（たとえば１５〜１８ｍΩ）半導体基板を用いた場合のツェナー電圧を示している。曲線Ｄ９３，Ｄ９４の比較から、ツェナー電圧が半導体基板の抵抗率に依存することが分かる。したがって、目的とするツェナー電圧に応じて適切な抵抗率の半導体基板を適用することによって、ツェナー電圧を設計値に合わせることができる。
図７９は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＤ２０１は、扁平な直方体形状の筐体Ｄ２０２の内部に電子部品を収納して構成されている。筐体Ｄ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｄ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＤ２０３の表示面が露出している。表示パネルＤ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＤ２０３は、筐体Ｄ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＤ２０３の一つの短辺に沿うように、操作ボタンＤ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＤ２０４が表示パネルＤ２０３の短辺に沿って配列されている。使用者は、操作ボタンＤ２０４およびタッチパネルを操作することに
よって、スマートフォンＤ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＤ２０３の別の一つの短辺の近傍には、スピーカＤ２０５が配置されている。スピーカＤ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＤ２０４の近くには、筐体Ｄ２０２の一つの側面にマイクロフォンＤ２０６が配置されている。マイクロフォンＤ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図８０は、筐体Ｄ２０２の内部に収容された電子回路アセンブリＤ２１０の構成を示す図解的な平面図である。電子回路アセンブリＤ２１０は、配線基板Ｄ２１１と、配線基板Ｄ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｄ２１２−Ｄ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｄ２１２、ワンセグＴＶ受信ＩＣ Ｄ２１３、ＧＰＳ受信ＩＣ Ｄ２１４、ＦＭチューナＩＣ Ｄ２１５、電源ＩＣ Ｄ２１６、フラッシュメモリＤ２１７、マイクロコンピュータＤ２１８、電源ＩＣ Ｄ２１９およびベースバンドＩＣ Ｄ２２０を含む。複数のチップ部品は、チップインダクタＤ２２１，Ｄ２２５，Ｄ２３５、チップ抵抗器Ｄ２２２，Ｄ２２４，Ｄ２３３、チップキャパシタＤ２２７，Ｄ２３０，Ｄ２３４、およびチップダイオードＤ２２８，Ｄ２３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｄ２１１の実装面上に実装されている。チップダイオードＤ２２８，Ｄ２３１には、前述のいずれかの実施形態に係るチップダイオードを適用できる。
伝送処理ＩＣ Ｄ２１２は、表示パネルＤ２０３に対する表示制御信号を生成し、かつ表示パネルＤ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＤ２０３との接続のために、伝送処理ＩＣ Ｄ２１２には、フレキシブル配線Ｄ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｄ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｄ２１３の近傍には、複数のチップインダクタＤ２２１と、複数のチップ抵抗器Ｄ２２２とが配置されている。ワンセグＴＶ受信ＩＣ Ｄ２１３、チップインダクタＤ２２１およびチップ抵抗器Ｄ２２２は、ワンセグ放送受信回路Ｄ２２３を構成している。チップインダクタＤ２２１およびチップ抵抗器Ｄ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｄ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｄ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＤ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ Ｄ２１５は、その近傍において配線基板Ｄ２１１に実装された複数のチップ抵抗器Ｄ２２４および複数のチップインダクタＤ２２５とともに、ＦＭ放送受信回路Ｄ２２６を構成している。チップ抵抗器Ｄ２２４およびチップインダクタＤ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｄ２２６に高精度な回路定数を与える。
電源ＩＣ Ｄ２１６の近傍には、複数のチップキャパシタＤ２２７および複数のチップダイオードＤ２２８が配線基板Ｄ２１１の実装面に実装されている。電源ＩＣ Ｄ２１６は、チップキャパシタＤ２２７およびチップダイオードＤ２２８とともに、電源回路Ｄ２２９を構成している。
フラッシュメモリＤ２１７は、オペレーティングシステムプログラム、スマートフォンＤ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータＤ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＤ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＤ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ Ｄ２１９の近くには、複数のチップキャパシタＤ２３０および複数のチップダイオードＤ２３１が配線基板Ｄ２１１の実装面に実装されている。電源ＩＣ Ｄ２１９は、チップキャパシタＤ２３０およびチップダイオードＤ２３１とともに、電源回路Ｄ２３２を構成している。
ベースバンドＩＣ Ｄ２２０の近くには、複数のチップ抵抗器Ｄ２３３、複数のチップキャパシタＤ２３４、および複数のチップインダクタＤ２３５が、配線基板Ｄ２１１の実装面に実装されている。ベースバンドＩＣ Ｄ２２０は、チップ抵抗器Ｄ２３３、チップキャパシタＤ２３４およびチップインダクタＤ２３５とともに、ベースバンド通信回路Ｄ２３６を構成している。ベースバンド通信回路Ｄ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｄ２２９，Ｄ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｄ２１２、ＧＰＳ受信ＩＣ Ｄ２１４、ワンセグ放送受信回路Ｄ２２３、ＦＭ放送受信回路Ｄ２２６、ベースバンド通信回路Ｄ２３６、フラッシュメモリＤ２１７およびマイクロコンピュータＤ２１８に供給される。マイクロコンピュータＤ２１８は、伝送処理ＩＣ Ｄ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｄ２１２から表示パネルＤ２０３に表示制御信号を出力して表示パネルＤ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＤ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｄ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＤ２０３に出力し、受信された音声をスピーカＤ２０５から音響化させるための演算処理が、マイクロコンピュータＤ２１８によって実行される。
また、スマートフォンＤ２０１の位置情報が必要とされるときには、マイクロコンピュータＤ２１８は、ＧＰＳ受信ＩＣ Ｄ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＤ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＤ２１８は、ＦＭ放送受信回路Ｄ２２６を起動し、受信された音声をスピーカＤ２０５から出力させるための演算処理を実行する。
フラッシュメモリＤ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＤ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＤ２１８は、必要に応じて、フラッシュメモリＤ２１７に対してデータを書き込み、またフラッシュメモリＤ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｄ２３６によって実現される。マイクロコンピュータＤ２１８は、ベースバンド通信回路Ｄ２３６を制御して、音声またはデータを送受信するための処理を行う。
以上、第５発明の実施形態について説明したが、第５発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
［６］第６発明について
特許文献２（特開平８−３１６００１号公報）は、チップ部品のオーバーコート層を感光性材料で形成し、このオーバーコート層に紫外線を照射することによって、標印を形成する技術を開示している。標印は、たとえば、チップ部品の一例であるチップ抵抗器の抵抗値や精度等を表わしたり、チップ部品の他の例であるチップダイオードの型名やカソード方向（極性方向）を表わしたりするために用いられる。
このような標印は、自動実装機に備えられた画像認識機能によって認識され、チップ部品を実装するために利用される。
しかし、特許文献２に記載の技術では、標印を形成するための特別な工程が必要である。このため、チップ部品の生産性を制限する恐れがある。また、小型電子機器に搭載されるような極度に小型のチップ部品に対する標印は容易ではなく、今後益々小型のチップ部品が要望されるようになると、従来の標印技術を適用することができなくなる恐れがある。
第６発明は、チップ部品の生産性を損なうことなく標印が施された極小型のチップ部品およびその製造方法を提供することを主たる目的とする。
第６発明は、また、情報を表わす外観上の特徴が与えられた極小型のチップ部品およびその製造方法を提供することを他の目的とする。
さらに第６発明は、標印が施された極小型のチップ部品を備えた回路アセンブリおよび電子機器を提供することを目的とする。
第６発明は、次のような特徴を有している。
Ｅ１．基板と、前記基板上に形成された素子と、前記基板上に形成された電極とを含み、前記基板の周縁部に、前記素子に関する情報を表わす凹凸が形成されていることを特徴とする、チップ部品。
Ｅ２．前記基板は、平面視が略矩形であり、前記周縁部は、平面視における一辺を含むことを特徴とする、「Ｅ１．」に記載のチップ部品。
Ｅ３．前記凹凸は、前記基板の周縁部に予め定められた複数のマーク形成位置から選択した１つ以上のマーク形成位置に形成された凹マークを含むことを特徴とする、「Ｅ１．」または「Ｅ２．」に記載のチップ部品。
Ｅ４．前記１つ以上の凹マークの位置のパターンによって情報が表示されていることを特徴とする、「Ｅ３．」に記載のチップ部品。
Ｅ５．前記凹マークの位置のパターンは、少なくとも３つの凹マークの位置パターンを含み、１つの位置パターンにおける凹マークの有無により表わされる２値情報の３乗の情報表示量を備えていることを特徴とする、「Ｅ４．」に記載のチップ部品。
Ｅ６．前記凹凸は、複数のマーク長から選択した１つのマーク長にわたって前記基板の周縁部に沿って延びた凹マークを含むことを特徴とする、「Ｅ１．」または「Ｅ２．」に記載のチップ部品。
Ｅ７．前記凹マークのマーク長によって情報が表示されていることを特徴とする、「Ｅ６．」に記載のチップ部品。
Ｅ８．前記凹凸は、前記基板の周縁部に予め定められた複数のマーク形成位置から選択した１つ以上のマーク形成位置に形成された凸マークを含むことを特徴とする、「Ｅ１．」または「Ｅ２．」に記載のチップ部品。
Ｅ９．前記１つ以上の凸マークの位置のパターンによって情報が表示されていることを特徴とする、「Ｅ８．」に記載のチップ部品。
Ｅ１０．前記凸マークの位置のパターンは、少なくとも３つの凸マークの位置パターンを含み、１つの位置パターンにおける凸マークの有無により表わされる２値情報の３乗の情報表示量を備えていることを特徴とする、「Ｅ９．」に記載のチップ部品。
Ｅ１１．前記凹凸は、複数のマーク長から選択した１つのマーク長にわたって前記基板の周縁部に沿って延びた凸マークを含むことを特徴とする、「Ｅ１．」または「Ｅ２．」に記載のチップ部品。
Ｅ１２．前記凸マークのマーク長によって情報が表示されていることを特徴とする、「Ｅ１１．」に記載のチップ部品。
Ｅ１３．前記凹凸は、「Ｅ３．」〜「Ｅ７．」のいずれかに記載の凹マークおよび「Ｅ８．」〜「Ｅ１２．」のいずれかに記載の凸マークの組み合わせを含むことを特徴とする、「Ｅ１．」または「Ｅ２．」に記載のチップ部品。
Ｅ１４．前記凹凸は、当該チップ部品の平面視において、当該チップ部品の重心に対して非対称なパターンに形成されており、前記電極の極性を表わしていることを特徴とする、「Ｅ１．」〜「Ｅ１３．」のいずれかに記載のチップ部品。
Ｅ１５．前記凹凸は、前記基板の一辺のみに形成されており、前記電極の極性を表わしていることを特徴とする、「Ｅ２．」〜「Ｅ１３．」のいずれか一項に記載のチップ部品。
Ｅ１６．前記素子がダイオードを含み、前記凹凸が前記ダイオードのカソードに接続された電極の方向を表わしていることを特徴とする、「Ｅ１４．」または「Ｅ１５．」に記載のチップ部品。
Ｅ１７．前記素子が抵抗膜、容量膜またはインダクタンス膜のいずれかであり、前記チップ部品がチップ抵抗器、チップコンデンサまたはチップインダクタのいずれかであることを特徴とする、「Ｅ１．」〜「Ｅ１３．」のいずれかに記載のチップ部品。
Ｅ１８．実装基板と、前記実装基板に実装された「Ｅ１．」〜「Ｅ１７．」のいずれかに記載のチップ部品と、を含むことを特徴とする回路アセンブリ。
Ｅ１９．筐体と、前記筐体に収容された「Ｅ１８．」に記載の回路アセンブリと、を含むことを特徴とする電子機器。
Ｅ２０．基板上の複数のチップ部品形成領域にそれぞれ素子を形成する工程と、前記基板上の前記複数のチップ部品形成領域に前記素子に電気的に接続された電極をそれぞれ形成する工程と、前記複数のチップ部品形成領域の間の境界領域に沿い、前記チップ部品形成領域の周縁部に前記素子に関する情報を表わす凹凸を有する溝を形成する工程と、前記基板を前記溝が形成された面とは反対側の面から前記溝に到達するまで研削することにより、前記複数のチップ部品形成領域を前記溝に沿って分割し、複数のチップ部品に小片化する工程と、を含むことを特徴とする、チップ部品の製造方法。
Ｅ２１．前記溝を形成する工程は、プラズマエッチングを含むことを特徴とする、「Ｅ２０．」に記載のチップ部品の製造方法。
第６発明によれば、複数のチップ部品領域を有する元基板をチップ部品の境界領域に沿って切断するときに、周縁部に同時に凹凸を形成する。従って、素子に関する情報を形成するための専用の工程を設ける必要がないので、チップ部品の生産性を向上できる。また、周縁部に形成された凹凸が標印として機能し、当該凹凸によって情報が表示されるので、チップ部品の表面や裏面に標印を形成するための大きなスペースを必要としない。従って、極小型のチップ部品にも適用することが可能である。
より具体的には、「Ｅ１．」記載の発明によれば、基板の周縁部に、素子に関する情報を表わす凹凸が形成されているので、その凹凸に基づいて素子の極性方向、型名、製造年月日その他の情報を得ることができる。そして、自動実装機は、この凹凸を容易に認識できるので、自動実装にも適したチップ部品とすることができる。
「Ｅ２．」記載の発明によれば、情報を表わす凹凸は平面視における一辺に形成されているので、凹凸が形成された一辺の位置に基づき、チップ部品の極性方向等を適切に表わすことができる。
「Ｅ３．」記載の発明によれば、チップ部品の周縁部が突出しておらず、引っ掛かりのない凹マークにより情報を表示することができる。
「Ｅ４．」記載の発明によれば、凹マークが形成された位置のパターンによって情報を表示できるから、豊富な情報量を表示できる。
「Ｅ５．」記載のように、凹マークの有無による２値情報とし、凹マークを形成する位置のパターンを少なくとも３つ設ければ、２３の情報量を表示することが可能となる。したがって、４つなら２４、５つなら２５と情報量を増やせる。
「Ｅ６．」記載の発明によれば、凹マークの長さを変化させることにより情報量を適切に表示できる。
「Ｅ７．」記載の発明も、同様に、凹マークのマーク長によって情報を適切に、かつ簡易に表わすことができる。
「Ｅ８．」記載の発明によれば、チップ部品の周縁部から突出する凸マークにより情報を表示することができ、電極パターンが狭められることはなく、半田強度(実装強度)が低下することはない。
「Ｅ９．」記載の発明によれば、凸マークが形成された位置のパターンによって情報を表示できるから、豊富な情報量を表示できる。
「Ｅ１０．」記載のように、凸マークの有無による２値情報とし、凸マークを形成する位置のパターンを少なくとも３つ設ければ、２３の情報量を表示することが可能となる。したがって、４つなら２４、５つなら２５と情報量を増やせる。
「Ｅ１１．」記載の発明によれば、凸マークの長さを変化させることにより情報量を適切に表示できる。
「Ｅ１２．」記載の発明も、同様に、凸マークのマーク長によって情報を適切に、かつ簡易に表わすことができる。
「Ｅ１３．」記載の発明によれば、凹マークと凸マークとを組み合わせて、豊富な情報の表示ができる。
「Ｅ１４．」記載の発明によれば、チップ部品の電極の極性を適切に標印することができる。
「Ｅ１５．」記載の発明によれば、チップ部品の電極の極性を適切に表示することができる。
「Ｅ１６．」記載の発明によれば、チップ部品がチップダイオードの場合に、そのカソード電極の方向を適切に表わすことができる。
「Ｅ１７．」記載の発明によれば、この発明の凹凸を用いた情報表示を、チップ抵抗器、チップコンデンサまたはチップインダクタに適用することができる。
「Ｅ１８．」記載の発明によれば、実装が正確かつ適切に行われた高精度の回路アセンブリを提供することができる。
「Ｅ１９．」記載の発明によれば、高精度で小型の電子機器を提供することができる。
「Ｅ２０．」および 「Ｅ２１．」記載の発明によれば、標印を形成するための特別の工程を用いることなく、製造工程の一過程を利用して凹凸マークを形成することにより、チップ部品の生産性を制限することなく、チップ部品に所定の情報を標印することができる。
第６発明の実施の形態を、添付図面を参照して詳細に説明する。
図８１は、第６発明の一実施形態に係るチップ部品の外観構成を示す斜視図である。チップ部品Ｅ１は、略直方体状、より具体的には平面視が略長方形状で、角が面取りされ、一定の厚みを有する基板Ｅ２を有する。基板Ｅ２の大きさ（寸法）は、例えば長さＬ＝０．６ｍｍ、幅Ｗ＝０．３ｍｍ、厚みＴ＝０．３ｍｍ程度の小さなものであり、製品によっては、これよりもさらに小さい。
基板Ｅ２の表面には、長さ方向に対向する両端寄りに一対の電極Ｅ３、Ｅ４が形成されている。また、電極Ｅ３、Ｅ４で挟まれた基板Ｅ２の表面の中央領域Ｅ５は、素子形成領域とされており、素子形成領域Ｅ５には、機能素子が埋設形成されている。機能素子は、たとえば、抵抗体、コンデンサ、インダクタ、ダイオード等であり、機能素子の種類により、チップ部品Ｅ１は、チップ抵抗器であったり、チップコンデンサであったり、チップインダクタであったり、チップダイオードであったりする。
この実施形態に係るチップ部品Ｅ１の特徴は、基板Ｅ２の周縁部、より具体的には基板Ｅ２の一側面（基板Ｅ２における電極Ｅ３の長さ方向に延びる一方短側面Ｅ６）に、上下方向(基板Ｅ２の厚み方向)に延びる複数、この実施形態では４つの凹マークＥ７（Ｅ７ａ、Ｅ７ｂ、Ｅ７ｃ、Ｅ７ｄ）が形成されていることである。凹マークＥ７を構成する上下方向(基板Ｅ２の厚み方向)に延びる長溝は、その長さ方向に直交方向に見た窪み形態が、半円弧状であってもよいし、矩形状であってもよいし、平面底を有さない三角形状であってもよい。任意の形態の窪みであればよい。
この凹マークＥ７は、当該凹マークＥ７の位置および数により、チップ部品の極性方向、型名、製造年月日その他の情報を表示する。
図８２Ａ〜図８２Ｃは、チップ部品Ｅ１を裏面側から見た平面図（すなわちチップ部品Ｅ１の底面図）であり、凹マークＥ７の構成を説明するための図である。
図８２Ａに示すように、凹マークＥ７は、基板Ｅ２の一方短側面Ｅ６（基板Ｅ２の平面視における一短辺）に、等間隔に形成された４つの凹マークＥ７ａ、Ｅ７ｂ、Ｅ７ｃ、Ｅ７ｄを有する構成とすることができる。
また、図８２Ｂに示すように、凹マークＥ７は、両外側に位置する凹マークＥ７ａ、Ｅ７ｄの２つとすることができる。
あるいは、図８２Ｃに示すように、凹マークＥ７は、３つの凹マークＥ７ａ、Ｅ７ｃ、Ｅ７ｄとすることもできる。
このように、一短辺Ｅ６に沿ってたとえば４つの凹マークＥ７が等間隔で形成される構成とし、そのうちの任意の凹マークＥ７を形成し、また、任意の凹マークＥ７は形成しない構成とすることにより、１つの凹マークＥ７の有無により、２値情報を表示することができる。
そして、２値情報を表示する凹マークＥ７が、この実施形態では最大４つ形成できるから、情報量としては、２×２×２×２＝２４の情報量を備えたチップ部品Ｅ１とすることができる。
このように、小型のチップ部品Ｅ１に対して、その短辺Ｅ６に沿って情報を表わす外観上の特徴（凹マークＥ７）が備えられており、チップ部品Ｅ１に必要な情報を、標印に代わるやり方で表わすことができる。そして、自動実装機等は、チップ部品Ｅ１の種類、極性方向、製造年月日その他の情報を容易に認識することができる。このため、自動実装に適したチップ部品Ｅ１とすることができる。
図８３Ａ〜図８３Ｃは、チップ部品Ｅ１を裏面側から見た平面図であり、凹マークＥ７の変形例を示す図である。
図８３Ａのチップ部品Ｅ１は、基板Ｅ２の一方短側面Ｅ６に、その短側面Ｅ６の長さ方向に延びる長い凹マークＥ７ｘが形成された構成例を示している。この長い凹マークＥ７ｘは、図８３Ｂまたは図８３Ｃに示すように、その長さを異ならせた凹マークＥ７ｙ、Ｅ７ｚとすることもできる。つまり、図８３Ａ〜図８３Ｃに示す実施形態では、基板Ｅ２の一方短側面Ｅ６に形成する凹マークＥ７が、その幅が異なる構成とし、幅の広いもの、幅の中位のものおよび幅の狭いものの３種類Ｅ７ｘ、Ｅ７ｙ、Ｅ７ｚにより、情報を表示する形態とされている。
さらに、基板Ｅ２の短側面Ｅ６に形成する凹マークＥ７は、図８２Ａ〜図８２Ｃを参照して説明した幅一定の複数の凹マークＥ７ａ、Ｅ７ｂ、Ｅ７ｃ、Ｅ７ｄと、図８３Ａ〜図８３Ｃを参照して説明した幅の変化する凹マークＥ７ｘ、Ｅ７ｙ、Ｅ７ｚとを組み合わせて、図８４Ａに示す幅の広い凹マークＥ７ｙと一定幅の凹マークＥ７ｄとの組み合わせ、あるいは、図８４Ｂに示すように、幅の狭い凹マークＥ７ｚと幅の一定の凹マークＥ７ａとの組み合わせというように、凹マークＥ７の種類と位置を変化させて、凹マークＥ７により表示できる情報の種類を豊富にすることができる。
図８５は、チップ部品Ｅ１の製造工程の一部を説明するための図解的な平面図である。チップ部品Ｅ１は、基板（元基板）Ｅ２上にマトリックス状に配列されるように、多数個のチップ部品が一括して元基板Ｅ２上に形成される。そして形成された多数個のチップ部品Ｅ１は、境界領域Ｅ８に沿って切断分離され、個々のチップ部品Ｅ１とされる。境界領域Ｅ８は、チップ部品Ｅ１の周囲を囲むように格子状に延びている。境界領域Ｅ８は、基板（元基板）Ｅ２の表面側から、たとえばエッチングにより掘り下げられる。エッチングは、たとえばプラズマエッチングが用いられる。
境界領域Ｅ８がエッチングされることにより、図８６に示す図解的な断面図のように、基板（元基板）Ｅ２は、境界領域Ｅ８部分に分離溝Ｅ８ａが形成される。この分離溝Ｅ８ａを形成する際に、チップ部品Ｅ１の一方短側面Ｅ６に沿って、上述した凹マークＥ７を同時に形成することができる。つまり、境界領域Ｅ８をプラズマエッチングする際に、エッチング用のマスクを工夫して、プラズマエッチングにより凹マークＥ７が同時に形成されるようにする。
そしてその後、元基板Ｅ２は、その裏面側から研削され、研削が境界溝Ｅ８ａの底に達することにより、各チップ部品Ｅ１は個々のチップ部品Ｅ１に分離されて、チップ部品Ｅ１が完成する。
このように、この実施形態の製造方法では、複数のチップ部品領域を有する元基板を、チップ部品の境界領域に沿って切断するときに、周縁部に同時に凹マークＥ７を形成する。従って、チップ部品Ｅ１に関する情報を記録するための専用の工程を設ける必要がないので、チップ部品Ｅ１の生産性を向上できる。また、一方短側面Ｅ６に形成された凹マークＥ７によってチップ部品Ｅ１の情報が表示されるので、チップ部品Ｅ１の表面や裏面に標印を形成するための大きなスペースを必要としない。従って、極小型のチップ部品にも適用することが可能である。
上述の実施形態では、チップ部品Ｅ１の基板Ｅ２における一方短側面Ｅ６に凹マークＥ７（Ｅ７ａ、Ｅ７ｂ、Ｅ７ｃ、Ｅ７ｄ、Ｅ７ｘ、Ｅ７ｙ、Ｅ７ｚ）を形成する構成を説明した。しかし、凹マークＥ７の形成位置は、一方短側面Ｅ６に限られるわけではなく、基板Ｅ２の周縁部に形成されていればよい。
上記実施形態に係るチップ部品Ｅ１では、基板Ｅ２の周縁部に、上下方向に延びる複数の凹マークＥ７が形成された実施形態を説明したが、凹マークＥ７に代えて凸マークとしてもよい。
凸マークが設けられた実施形態を、以下に具体的に図面を参照して説明する。
図８７は、第６発明の他の実施形態に係るチップ部品の外観構成を示す斜視図である。チップ部品Ｅ１は、略直方体状、より具体的には平面視が略長方形状で、角が面取りされ、一定の厚みを有する基板Ｅ２を有する基板Ｅ２の大きさ（寸法）は、例えば長さＬ＝０．６ｍｍ、幅Ｗ＝０．３ｍｍ、厚みＴ＝０．３ｍｍ程度の小さなものであり、製品によっては、これよりもさらに小さい。
基板Ｅ２の表面には、長さ方向に対向する両端寄りに一対の電極Ｅ３、Ｅ４が形成されている。また、電極Ｅ３、Ｅ４で挟まれた基板Ｅ２の表面の中央領域Ｅ５は、素子形成領域とされており、素子形成領域Ｅ５には、機能素子が埋設形成されている。機能素子は、たとえば、抵抗体、コンデンサ、インダクタ、ダイオード等であり、機能素子の種類により、チップ部品Ｅ１は、チップ抵抗器であったり、チップコンデンサであったり、チップインダクタであったり、チップダイオードであったりする。
この実施形態に係るチップ部品Ｅ１の特徴は、基板Ｅ２の周縁部、より具体的には基板Ｅ２の一側面（基板Ｅ２における電極Ｅ３の長さ方向に延びる一方短側面Ｅ６）に、上下方向に延びる複数、この実施形態では４つの凸マークＥ７０（Ｅ７０ａ、Ｅ７０ｂ、Ｅ７０ｃ、Ｅ７０ｄ）が形成されていることである。凸マークＥ７０を構成する上下方向(基板Ｅ２の厚み方向)に延びる畝または突条は、その長さ方向に直交方向に見た突出形態が、半円弧状であってもよいし、矩形状であってもよいし、三角形状であってもよい。また、角が丸められた矩形状や頂角が丸められた三角形状であってもよい。要は、任意の形態の畝または突条で形成することができる。
この凸マークＥ７０は、当該凸マークＥ７０の位置および数により、チップ部品の極性方向、型名、製造年月日その他の情報を表示する。
図８８Ａ〜図８８Ｃは、チップ部品Ｅ１を裏面側から見た平面図（すなわちチップ部品Ｅ１の底面図）であり、凸マークＥ７０の構成を説明するための図である。
図８８Ａに示すように、凸マークＥ７０は、基板Ｅ２の一方短側面Ｅ６（基板Ｅ２の平面視における一短辺）に、等間隔に形成された４つの凸マークＥ７０ａ、Ｅ７０ｂ、Ｅ７０ｃ、Ｅ７０ｄを有する構成とすることができる。
また、図８８Ｂに示すように、凸マークＥ７０は、両外側に位置する凸マークＥ７０ａ、Ｅ７０ｄの２つとすることができる。
あるいは、図８８Ｃに示すように、凸マークＥ７０は、３つの凸マークＥ７０ａ、Ｅ７０ｃ、Ｅ７０ｄとすることもできる。
このように、一短辺Ｅ６に沿ってたとえば４つの凸マークＥ７０が等間隔で形成される構成とし、そのうちの任意の凸マークＥ７０を形成し、また、任意の凸マークＥ７０は形成しない構成とすることにより、１つの凸マークＥ７０の有無により、２値情報を表示することができる。
そして、２値情報を表示する凸マークＥ７０が、この実施形態では最大４つ形成できるから、情報量としては、２×２×２×２＝２４の情報量を備えたチップ部品Ｅ１とすることができる。
このように、小型のチップ部品Ｅ１に対して、その短辺Ｅ６に沿って情報を表わす外観上の特徴（凸マークＥ７０）が備えられており、チップ部品Ｅ１に必要な情報を、標印に代わるやり方で表わすことができる。そして、自動実装機等は、チップ部品Ｅ１の種類、極性方向、製造年月日その他の情報を容易に認識することができる。このため、自動実装に適したチップ部品Ｅ１とすることができる。
図８９Ａ〜図８９Ｃは、チップ部品Ｅ１を裏面側から見た平面図であり、凸マークＥ７０の変形例を示す図である。
図８９Ａのチップ部品Ｅ１は、基板Ｅ２の一方短側面Ｅ６に、その短側面Ｅ６の長さ方向に延びる長い凸マークＥ７０ｘが形成された構成例を示している。この長い凸マークＥ７０ｘは、図８９Ｂまたは図８９Ｃに示すように、その長さを異ならせた凸マークＥ７０ｙ、Ｅ７０ｚとすることもできる。つまり、図８９Ａ〜図８９Ｃに示す実施形態では、基板Ｅ２の一方短側面Ｅ６に形成する凸マークＥ７０が、その幅が異なる構成とし、幅の広いもの、幅の中位のものおよび幅の狭いものの３種類Ｅ７０ｘ、Ｅ７０ｙ、Ｅ７０ｚにより、情報を表示する形態とされている。
さらに、基板Ｅ２の短側面Ｅ６に形成する凸マークＥ７０は、図８８Ａ〜図８８Ｃを参照して説明した幅一定の複数の凸マークＥ７０ａ、Ｅ７０ｂ、Ｅ７０ｃ、Ｅ７０ｄと、図８９Ａ〜図８９Ｃを参照して説明した幅の変化する凸マークＥ７０ｘ、Ｅ７０ｙ、Ｅ７０ｚとを組み合わせて、図９０Ａに示す幅の広い凸マークＥ７０ｙと一定幅の凸マークＥ７０ｄとの組み合わせ、あるいは、図９０Ｂに示すように、幅の狭い凸マークＥ７０ｚと幅の一定の凸マークＥ７０ａとの組み合わせというように、凸マークＥ７０の種類と位置を変化させて、凸マークＥ７０より表示できる情報の種類を豊富にすることができる。
図９１は、チップ部品Ｅ１の製造工程の一部を説明するための図解的な平面図である。チップ部品Ｅ１は、基板（元基板）Ｅ２上にマトリックス状に配列されるように、多数個のチップ部品が一括して元基板Ｅ２上に形成される。そして形成された多数個のチップ部品Ｅ１は、境界領域Ｅ８に沿って切断分離され、個々のチップ部品Ｅ１とされる。境界領域Ｅ８は、チップ部品Ｅ１の周囲を囲むように格子状に延びている。境界領域Ｅ８は、基板（元基板）Ｅ２の表面側から、たとえばエッチングにより掘り下げられる。エッチングは、たとえばプラズマエッチングが用いられる。
境界領域Ｅ８がエッチングされることにより、図９２に示す図解的な断面図のように、基板（元基板）Ｅ２は、境界領域Ｅ８部分に分離溝Ｅ８ａが形成される。この分離溝Ｅ８ａを形成する際に、チップ部品Ｅ１の一方短側面Ｅ６に沿って、上述した凸マークＥ７０同時に形成することができる。つまり、境界領域Ｅ８をプラズマエッチングする際に、エッチング用のマスクを工夫して、プラズマエッチングにより凸マークＥ７０が同時に形成されるようにする。
そしてその後、元基板Ｅ２は、その裏面側から研削され、研削が境界溝Ｅ８ａの底に達することにより、各チップ部品Ｅ１は個々のチップ部品Ｅ１に分離されて、チップ部品Ｅ１が完成する。
このように、この実施形態の製造方法では、複数のチップ部品領域を有する元基板を、チップ部品の境界領域に沿って切断するときに、周縁部に同時に凸マークＥ７０を形成する。従って、チップ部品Ｅ１に関する情報を記録するための専用の工程を設ける必要がないので、チップ部品Ｅ１の生産性を向上できる。また、一方短側面Ｅ６に形成された凸マークＥ７０によってチップ部品Ｅ１の情報が表示されるので、チップ部品Ｅ１の表面や裏面に標印を形成するための大きなスペースを必要としない。従って、極小型のチップ部品にも適用することが可能である。
上述の実施形態では、チップ部品Ｅ１の基板Ｅ２における一方短側面Ｅ６に凸マークＥ７０（Ｅ７０ａ、Ｅ７０ｂ、Ｅ７０ｃ、Ｅ７０ｄ、Ｅ７０ｘ、Ｅ７０ｙ、Ｅ７０ｚ）を形成する構成を説明した。しかし、凸マークＥ７０の形成位置は、一方短側面Ｅ６に限られるわけではなく、基板Ｅ２の周縁部に形成されていればよい。
また、上記の実施形態では、最初の実施形態が凹マークＥ７であるとして説明し、次の実施形態が凸マークＥ７０であると説明したが、凹マークＥ７と凸マークＥ７０とが組み合わされた構成でもよい。つまり、全体として見ると、凹凸により情報が表わされる形状であってもよい。
さらに、チップ部品Ｅ１に切断分離する際に、境界領域Ｅ８に沿ってプラズマエッチングが施されるが、プラズマエッチングのエッチング条件を変えることにより、チップ部品Ｅ１の切断端面の形状を、表面から裏面に向かって垂直な端面、表面から裏面に向かって広がる方向の傾斜(増方向の傾斜)がついた端面、表面から裏面に向かって狭まる方向の傾斜(えぐり方向の傾斜)がついた端面等、端面を垂直面以外に、傾斜面として形成でき、それに合わせて、凹マークＥ７や凸マークＥ７０も垂直に延びたり、傾斜方向に延びたりしたマークとすることができる。このように、エッチング条件の制御により、凹マークＥ７や凸マークＥ７０の傾斜を加え、情報量のより豊富なマークとすることもできる。
次に、より具体的な実施形態として、チップ抵抗器、チップコンデンサ、チップダイオードおよびチップインダクタをそれぞれ具体的に説明する。
＜チップ抵抗器の実施形態の説明＞
図９３Ａは、第６発明の一実施形態に係るチップ抵抗器Ｅ１０の外観構成を示す図解的な斜視図であり、図９３Ｂは、チップ抵抗器Ｅ１０が基板上に実装された状態を示す側面図である。
図９３Ａを参照して、第６発明の一実施形態に係るチップ抵抗器Ｅ１０は、基板Ｅ１１上に形成された第１接続電極Ｅ１２と、第２接続電極Ｅ１３と、抵抗回路網Ｅ１４とを備えている。基板Ｅ１１は、平面視略長方形状の直方体形状で、一例として、長辺方向の長さＬ＝０．３ｍｍ、短辺方向の幅Ｗ＝０．１５ｍｍ、厚みＴ＝０．１ｍｍ程度の大きさの微少なチップである。基板Ｅ１１は、平面視で角が面取りされた角ラウンド形状である。そして、基板Ｅ１１の一側面（基板Ｅ１１における第１接続電極Ｅ１２の長さ方向に延びる一方短側面Ｅ６）に、上下方向に延びる、例えば最大で４つの凹マークＥ７が形成されている。凹マークは、先に説明した実施形態と同様に、チップ抵抗器Ｅ１０の情報を表わす標印として機能するものである。基板Ｅ１１は、たとえばシリコン、ガラス、セラミック等で形成することができる。以下の実施形態では、基板Ｅ１１がシリコン基板の場合を例にとって説明する。
基板Ｅ１１上において、第１接続電極Ｅ１２は基板Ｅ１１の一方短辺Ｅ１１１に沿って設けられ、短辺Ｅ１１１方向に長手の矩形電極である。第２接続電極Ｅ１３は、基板Ｅ１１上の他方短辺Ｅ１１２に沿って設けられ、短辺Ｅ１１２方向に長手の矩形電極である。抵抗回路網Ｅ１４は、基板Ｅ１１上の第１接続電極Ｅ１２と第２接続電極Ｅ１３とで挟まれた中央領域（回路形成面または素子形成面）に設けられている。そして、抵抗回路網Ｅ１４の一端側は第１接続電極Ｅ１２に電気的に接続されており、抵抗回路網Ｅ１４の他端側は第２接続電極Ｅ１３に電気的に接続されている。これら第１接続電極Ｅ１２、第２接続電極Ｅ１３および抵抗回路網Ｅ１４は、たとえば一例として、基板Ｅ１１上に微細加工プロセスを用いて設けることができる。特に、後述するフォトリソグラフィプロセスを用いることにより、微細で正確なレイアウトパターンの抵抗回路網Ｅ１４を形成することができる。
第１接続電極Ｅ１２および第２接続電極Ｅ１３は、それぞれ、外部接続電極として機能する。チップ抵抗器Ｅ１０が回路基板Ｅ１５に実装された状態においては、図９３Ｂに示すように、第１接続電極Ｅ１２および第２接続電極Ｅ１３が、それぞれ、回路基板Ｅ１５の回路（図示せず）と半田により電気的かつ機械的に接続される。なお、外部接続電極として機能する第１接続電極Ｅ１２および第２接続電極Ｅ１３は、半田濡れ性の向上および信頼性の向上のために、少なくとも表面領域を金（Ａｕ）で形成するか、または表面に金メッキを施すことが望ましい。
図９４は、チップ抵抗器Ｅ１０の平面図であり、第１接続電極Ｅ１２、第２接続電極Ｅ１３および抵抗回路網Ｅ１４の配置関係ならびに抵抗回路網Ｅ１４の平面視の構成（レイアウトパターン）が示されている。
図９４を参照して、チップ抵抗器Ｅ１０は、基板Ｅ１１上面の一方短辺Ｅ１１１に長辺が沿うように配置された平面視が長手で略矩形をした第１接続電極Ｅ１２と、基板Ｅ１１上面の他方短辺Ｅ１１２に長辺が沿うように配置された平面視が長手で略矩形をした第２接続電極Ｅ１３と、第１接続電極Ｅ１２および第２接続電極Ｅ１３間の平面視矩形の領域に設けられた抵抗回路網Ｅ１４とを含んでいる。
抵抗回路網Ｅ１４には、基板Ｅ１１上にマトリックス状に配列された等しい抵抗値を有する多数個の単位抵抗体Ｒ（図９４の例では、行方向（基板Ｅ１１の長手方向）に沿って８個の単位抵抗体Ｒが配列され、列方向（基板Ｅ１１の短手方向）に沿って４４個の単位抵抗体Ｒが配列され、合計３５２個の単位抵抗体Ｒを含む構成）を有している。そして、これら多数個の単位抵抗体Ｒの１〜６４個の所定の個数が導体膜ＣＯ（導体膜ＣＯは、好ましくはＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属で形成された配線膜）で電気的に接続されて、接続された単位抵抗体Ｒの数に応じた複数種類の抵抗回路が形成されている。
さらに、抵抗回路を抵抗回路網Ｅ１４に電気的に組み込んだり、または、抵抗回路網Ｅ１４から電気的に分離するために溶断可能な複数のヒューズＦＵ（好ましくは、導体膜ＣＯと同じ材料であるＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成された配線膜であり、以下、「ヒューズ」ともいう）が設けられている。複数のヒューズＦＵは、第２接続電極Ｅ１３の内側辺沿いに、配置領域が直線状になるように配列されている。より具体的には、複数のヒューズＦＵおよび接続用導体膜、すなわち配線膜ＣＯが隣接するように配列され、その配列方向が直線状になるように配置されている。
図９５Ａは、図９４に示す抵抗回路網Ｅ１４の一部分を拡大して描いた平面図である。図９５Ｂは、図９５ＡのＢ−Ｂに沿う断面構造を示す図であり、図９５Ｃは、図９５ＡのＣ−Ｃに沿う断面構造を示す図である。
図９５Ａ、図９５Ｂおよび図９５Ｃを参照して、単位抵抗体Ｒの構成について説明をする。
基板Ｅ１１の上面には絶縁層（ＳｉＯ２）Ｅ１９が形成され、絶縁層Ｅ１９上に抵抗体膜Ｅ２０が配置されている。抵抗体膜Ｅ２０は、抵抗体膜Ｅ２０は、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。抵抗体膜Ｅ２０をこのような材料で形成することにより、フォトリソグラフィによる微細加工が可能になる。また、温度特性の影響により抵抗値が変化しにくい、正確な抵抗値のチップ抵抗器を作ることができる。この抵抗体膜Ｅ２０は、第１接続電極Ｅ１２と第２接続電極Ｅ１３との間を平行に直線状に延びる複数本の抵抗体膜（以下「抵抗体膜ライン」という）とされており、抵抗体膜ラインＥ２０は、ライン方向に所定の位置で切断されている場合がある。抵抗体膜ラインＥ２０上には、導体膜片Ｅ２１としてのたとえばアルミニウム膜が積層されている。各導体膜片Ｅ２１は、抵抗体膜ラインＥ２０上に、ライン方向に一定間隔Ｒを開けて積層されている。
この構成の抵抗体膜ラインＥ２０および導体膜片Ｅ２１の電気的特徴を回路記号で示すと、図９６Ａ〜図９６Ｃの通りである。すなわち、図９６Ａに示すように、所定間隔Ｒの領域の抵抗体膜ラインＥ２０部分が、それぞれ、一定の抵抗値ｒの単位抵抗体Ｒを形成している。導体膜片Ｅ２１が積層された領域は、当該導体膜片Ｅ２１で抵抗体膜ラインＥ２０が短絡されている。よって、図９６Ｂに示す抵抗ｒの単位抵抗体Ｒの直列接続からなる抵抗回路が形成されている。
また、隣接する抵抗体膜ラインＥ２０同士は抵抗体膜ラインＥ２０および導体膜片Ｅ２１で接続されているから、図９５Ａに示す抵抗回路網は、図９６Ｃに示す抵抗回路を構成している。
図９５Ｂおよび図９５Ｃに示す図解的な断面図において、参照番号Ｅ１１は基板、Ｅ１９は絶縁層としての二酸化シリコンＳｉＯ２層、Ｅ２０は絶縁層Ｅ１９上に形成された抵抗体膜、Ｅ２１はアルミニウム（Ａｌ）の配線膜、Ｅ２２は保護膜としてのＳｉＮ膜、Ｅ２３は保護層としてのポリイミド層を示している。
抵抗体膜Ｅ２０の材質は、上記のとおり、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料からなる。また、抵抗体膜Ｅ２０の膜厚は、３００Å〜１μｍであることが望ましい。抵抗体膜Ｅ２０の膜厚をこの範囲とすれば、抵抗体膜Ｅ２０の温度係数を５０ｐｐｍ／℃〜２００ｐｐｍ／℃に実現でき、温度特性の影響を受けにくいチップ抵抗器となるからである。
なお、抵抗体膜Ｅ２０の温度係数は、１０００ｐｐｍ／℃未満であれば、実用上良好なチップ抵抗器を得られる。
さらに、抵抗体膜Ｅ２０は、１μｍ〜１．５μｍの線幅を有する線状要素を含む構造であることが望ましい。抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜Ｅ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。配線膜Ｅ２１(ヒューズＦＵを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
なお、かかる構成の抵抗回路網Ｅ１４の製造プロセスについては、後に詳述する。
この実施形態では、基板上Ｅ１１に形成された抵抗回路網Ｅ１４に含まれる単位抵抗体Ｒは、抵抗体膜ラインＥ２０と、抵抗体膜ラインＥ２０上に、ライン方向に一定間隔をあけて積層された複数の導体膜片Ｅ２１とを含み、導体膜片Ｅ２１が積層されていない一定間隔Ｒ部分の抵抗体膜ラインＥ２０が、１個の単位抵抗体Ｒを構成している。単位抵抗体Ｒを構成している抵抗体膜ラインＥ２０は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板Ｅ１１上にマトリックス状に配列された多数個の単位抵抗体Ｒは、等しい抵抗値を有している。
抵抗体膜ラインＥ２０上に積層された導体膜片Ｅ２１は、単位抵抗体Ｒを形成するとともに、複数個の単位抵抗体Ｒを接続して抵抗回路を構成するための接続用配線膜の役目も果たしている。
図９７Ａは、図９４に示すチップ抵抗器Ｅ１０の平面図の一部分を拡大して描いたヒューズＦＵを含む領域の部分拡大平面図であり、図９７Ｂは、図９７ＡのＢ−Ｂに沿う断面構造を示す図である。
図９７Ａおよび図９７Ｂに示すように、ヒューズＦＵも、抵抗体膜Ｅ２０上に積層された配線膜Ｅ２１により形成されている。すなわち、単位抵抗体Ｒを形成する抵抗体膜ラインＥ２０上に積層された導体膜片Ｅ２１と同じレイヤーに、導体膜片Ｅ２１と同じ金属材料であるアルミニウム（Ａｌ）により形成されている。なお、導体膜片Ｅ２１は、前述したように、抵抗回路を形成するために、複数個の単位抵抗体Ｒを電気的に接続する接続用導体膜ＣＯとしても用いられている。
つまり、抵抗体膜Ｅ２０上に積層された同一レイヤーにおいて、単位抵抗体Ｒ形成用の配線膜、抵抗回路を形成するための接続用配線膜、抵抗回路網Ｅ１４を構成するための接続用配線膜、ヒューズＦＵ、ならびに抵抗回路網Ｅ１４を第１接続電極Ｅ１２および第２接続電極Ｅ１３に接続するための配線膜が、同一のアルミニウム系金属材料（たとえばアルミニウム）を用いて、同じ製造プロセス（たとえばスパッタリングおよびフォトリソグラフィプロセス）によって形成されている。これにより、このチップ抵抗器Ｅ１０の製造プロセスが簡略化され、また、各種配線膜を共通のマスクを利用して同時に形成できる。さらに、抵抗体膜Ｅ２０とのアライメント性も向上する。
図９８は、図９４に示す抵抗回路網Ｅ１４における複数種類の抵抗回路を接続する接続用導体膜ＣＯおよびヒューズＦＵの配列関係と、その接続用導体膜ＣＯおよびヒューズＦＵに接続された複数種類の抵抗回路との接続関係を図解的に示す図である。
図９８を参照して、第１接続電極Ｅ１２には、抵抗回路網Ｅ１４に含まれる基準抵抗回路Ｒ８の一端が接続されている。基準抵抗回路Ｒ８は、８個の単位抵抗体Ｒの直列接続からなり、その他端はヒューズＦＵ１に接続されている。
ヒューズＦＵ１と接続用導体膜ＣＯ２とには、６４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ６４の一端および他端が接続されている。
接続用導体膜ＣＯ２とヒューズＦＵ４とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ３２の一端および他端が接続されている。
ヒューズＦＵ４と接続用導体膜ＣＯ５とには、３２個の単位抵抗体Ｒの直列接続からなる抵抗回路体Ｒ３２の一端および他端が接続されている。
接続用導体膜ＣＯ５とヒューズＦＵ６とには、１６個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ１６の一端および他端が接続されている。
ヒューズＦＵ７および接続用導体膜ＣＯ９には、８個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ８の一端および他端が接続されている。
接続用導体膜ＣＯ９およびヒューズＦＵ１０には、４個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ４の一端および他端が接続されている。
ヒューズＦＵ１１および接続用導体膜ＣＯ１２には、２個の単位抵抗体Ｒの直列接続からなる抵抗回路Ｒ２の一端および他端が接続されている。
接続用導体膜ＣＯ１２およびヒューズＦＵ１３には、１個の単位抵抗体Ｒからなる抵抗回路体Ｒ１の一端および他端が接続されている。
ヒューズＦＵ１３および接続用導体膜ＣＯ１５には、２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／２の一端および他端が接続されている。
接続用導体膜ＣＯ１５およびヒューズＦＵ１６には、４個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／４の一端および他端が接続されている。
ヒューズＦＵ１６および接続用導体膜ＣＯ１８には、８個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／８の一端および他端が接続されている。
接続用導体膜ＣＯ１８およびヒューズＦＵ１９には、１６個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／１６の一端および他端が接続されている。
ヒューズＦＵ１９および接続用導体膜ＣＯ２２には、３２個の単位抵抗体Ｒの並列接続からなる抵抗回路Ｒ／３２が接続されている。
複数のヒューズＦＵおよび接続用導体膜ＣＯは、それぞれ、ヒューズＦＵ１、接続用導体膜ＣＯ２、ヒューズＦＵ３、ヒューズＦＵ４、接続用導体膜ＣＯ５、ヒューズＦＵ６、ヒューズＦＵ７、接続用導体膜ＣＯ８、接続用導体膜ＣＯ９、ヒューズＦＵ１０、ヒューズＦＵ１１、接続用導体膜ＣＯ１２、ヒューズＦＵ１３、ヒューズＦＵ１４、接続用導体膜ＣＯ１５、ヒューズＦＵ１６、ヒューズＦＵ１７、接続用導体膜ＣＯ１８、ヒューズＦＵ１９、ヒューズＦＵ２０、接続用導体膜ＣＯ２１、接続用導体膜ＣＯ２２が、直線状に配置されて直列に接続されている。各ヒューズＦＵが溶断されると、ヒューズＦＵに隣接接続された接続用導体膜ＣＯとの間の電気的接続が遮断される構成である。
この構成を、電気回路図で示すと図９９の通りである。すなわち、全てのヒューズＦＵが溶断されていない状態では、抵抗回路網Ｅ１４は、第１接続電極Ｅ１２および第２接続電極Ｅ１３間に設けられた８個の単位抵抗体Ｒの直列接続からなる基準抵抗回路Ｒ８（抵抗値８ｒ）の抵抗回路を構成している。たとえば、１個の単位抵抗体Ｒの抵抗値ｒをｒ＝８０Ωとすれば、８ｒ＝６４０Ωの抵抗回路により、第１接続電極Ｅ１２および第２接続電極Ｅ１３が接続されたチップ抵抗器Ｅ１０が構成されている。
そして、基準抵抗回路Ｒ８以外の複数種類の抵抗回路には、それぞれ、ヒューズＦＵが並列的に接続され、各ヒューズＦＵによりこれら複数種類の抵抗回路は短絡された状態となっている。つまり、基準抵抗回路Ｒ８には、１２種類１３個の抵抗回路Ｒ６４〜Ｒ／３２が直列に接続されているが、各抵抗回路は、それぞれ並列に接続されたヒューズＦＵにより短絡されているので、電気的にみると、各抵抗回路は抵抗回路網Ｅ１４に組み込まれてはいない。
この実施形態に係るチップ抵抗器Ｅ１０は、要求される抵抗値に応じて、ヒューズＦＵを選択的に、たとえばレーザー光で溶断する。それにより、並列的に接続されたヒューズＦＵが溶断された抵抗回路は、抵抗回路網Ｅ１４に組み込まれることになる。よって、抵抗回路網Ｅ１４の全体の抵抗値を、溶断されたヒューズＦＵに対応する抵抗回路が直列に接続されて組み込まれた抵抗値を有する抵抗回路網とすることができる。
換言すれば、この実施形態に係るチップ抵抗器Ｅ１０は、複数種類の抵抗回路に対応して設けられたヒューズＦＵを選択的に溶断することにより、複数種類の抵抗回路（たとえば、ＦＵ１、ＦＵ４、ＦＵ１３が溶断されると、抵抗回路Ｒ６４、Ｒ３２、Ｒ１の直列接続）を抵抗回路網に組み込むことができる。そして、複数種類の抵抗回路は、それぞれ、その抵抗値が決まっているので、いわばデジタル的に抵抗回路網Ｅ１４の抵抗値を調整して、要求される抵抗値を有するチップ抵抗器Ｅ１０とすることができる。
また、複数種類の抵抗回路は、等しい抵抗値を有する単位抵抗体Ｒが、直列に１個、２個、４個、８個、１６個、３２個、および６４個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の直列抵抗回路ならびに等しい抵抗値の単位抵抗体Ｒが並列に２個、４個、８個、１６個、および３２個と、等比数列的に単位抵抗体Ｒの個数が増加されて接続された複数種類の並列抵抗回路を備えている。そして、これらがヒューズＦＵで短絡された状態で直列に接続されている。よって、ヒューズＦＵを選択的に溶断することにより、抵抗回路網Ｅ１４全体の抵抗値を、小さな抵抗値から大きな抵抗値まで、広範囲の間で、任意の抵抗値に設定することができる。
図１００は、図９３〜図９８を参照して説明したチップ抵抗器Ｅ１０の製造工程の一例を示すフロー図である。次に、このフロー図の製造工程に従って、かつ、必要に応じて図９３〜図９８を参照しつつ、チップ抵抗器Ｅ１０の製造方法について詳細に説明をする。
ステップＥＳ１：まず、基板Ｅ１１が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層Ｅ１９としての二酸化シリコン（ＳｉＯ２）層が形成される。
ステップＥＳ２：次に、たとえばスパッタ法によって、ＮｉＣｒ、ＮｉＣｒＡｌ、ＮｉＣｒＳｉ、ＮｉＣｒＳｉＡｌ、ＴａＮ、ＴａＳｉＯ２、ＴｉＮ、ＴｉＮＯ、およびＴｉＳｉＯＮからなる群から選択した１種以上を含む材料、たとえばＴｉＮ、ＴｉＯＮまたはＴｉＳｉＯＮの抵抗体膜Ｅ２０が絶縁層Ｅ１９の表面全域に形成される。
ステップＥＳ３：次に、たとえばスパッタ法によって、抵抗体膜Ｅ２０の表面全域にたとえばアルミニウム（Ａｌ）の配線膜Ｅ２１が積層形成される。積層された抵抗体膜Ｅ２０および配線膜Ｅ２１の２層の膜の合計膜厚は８０００Å程度とされてもよい。配線膜Ｅ２１は、Ａｌに換え、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成されてもよい。配線膜Ｅ２１を、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、またはＡｌＣｕなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
ステップＥＳ４：次に、フォトリソグラフィプロセスを用い、配線膜Ｅ２１の表面に、抵抗回路網Ｅ１４の平面視の構成（導体膜ＣＯおよびヒューズ膜ＦＵを含むレイアウトパターン）に対応したレジストパターンが形成される（第１レジストパターンの形成）。
ステップＥＳ５：そして、第１エッチング工程が行われる。すなわち、ステップＥＳ４で形成された第１レジストパターンをマスクとして、抵抗体膜Ｅ２０および配線膜Ｅ２１という積層された２層膜が、たとえば反応性イオンエッチング（ＲＩＥ）によりエッチングされる。そして、エッチング後に第１レジストパターンは剥離される。
ステップＥＳ６：再び、フォトリソグラフィプロセスを用いて、第２レジストパターンが形成される。ステップＥＳ６で形成される第２レジストパターンは、抵抗体膜Ｅ２０上に積層された配線膜Ｅ２１を選択的に除去して、単位抵抗体Ｒ（図９４で細いドットを付して示す領域）を形成するためのパターンである。
ステップＥＳ７：ステップＥＳ６で形成された第２レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜Ｅ２１のみが選択的にエッチングされる（第２エッチング工程）。エッチング後、第２レジストパターンが剥離される。これにより、図９４に示した抵抗回路網Ｅ１４のレイアウトパターンが得られる。
ステップＥＳ８：この段階で、基板表面に形成された抵抗回路網Ｅ１４の抵抗値（回路網Ｅ１４全体の抵抗値）が測定される。この測定は、たとえばマルチプローブピンを図９４に示す第１接続電極Ｅ１２とつながる側の抵抗回路網Ｅ１４の端部と、第２接続電極Ｅ１３につながる側のヒューズ膜および抵抗回路網Ｅ１４の端部とに接触させて測定する。この測定により、製造された抵抗回路網Ｅ１４の初期状態における良否が判定できる。
ステップＥＳ９：次いで、基板Ｅ１１の上に形成された抵抗回路網Ｅ１４の全面を覆うように、たとえば窒化膜からなるカバー膜Ｅ２２ａが形成される。カバー膜Ｅ２２ａは、窒化膜（ＳｉＮ膜)に換え、酸化膜（ＳｉＯ２膜)であってもよい。このカバー膜Ｅ２２ａの形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜（ＳｉＮ膜）が形成されてもよい。カバー膜Ｅ２２ａは、パターニングされた配線膜Ｅ２１、抵抗体膜Ｅ２０およびヒューズＦＵを覆う。
ステップＥＳ１０：この状態から、ヒューズＦＵを選択的に溶断して、チップ抵抗器Ｅ１０を所望の抵抗値に合わせ込むためのレーザートリミングが行われる。すなわち、図１０１Ａに示すように、ステップＥＳ８で行われた全抵抗値測定の測定結果に応じて選択されたヒューズＦＵにレーザー光を当てて、そのヒューズＦＵおよびその下に位置する抵抗体膜Ｅ２０が溶断される。これにより、ヒューズＦＵで短絡されていた対応する抵抗回路が抵抗回路網Ｅ１４中に組み込まれ、抵抗回路網Ｅ１４の抵抗値を所望の抵抗値に合わせ込むことができる。ヒューズＦＵにレーザー光を当てるとき、カバー膜Ｅ２２ａの働きによって、ヒューズＦＵの近傍にレーザー光のエネルギーが蓄積され、それによって、ヒューズＦＵおよびその下層の抵抗体膜Ｅ２０が溶断する。
ステップＥＳ１１：次に、図１０１Ｂに示すように、たとえばプラズマＣＶＤ法によって、カバー膜Ｅ２２ａ上に窒化シリコン膜が堆積され、パッシベーション膜Ｅ２２が形成される。前述のカバー膜Ｅ２２ａは、最終形態において、パッシベーション膜Ｅ２２と一体化し、このパッシベーション膜Ｅ２２の一部を構成する。ヒューズＦＵおよびその下層の抵抗体膜Ｅ２０の切断後に形成されたパッシベーション膜Ｅ２２は、ヒューズＦＵおよびその下層の抵抗体膜Ｅ２０の溶断の際に同時に破壊されたカバー膜Ｅ２２ａの開口Ｅ２２ｂ内に入り込み、ヒューズＦＵおよびその下層の抵抗体膜Ｅ２０の切断面を保護する。従って、パッシベーション膜Ｅ２２は、ヒューズＦＵの切断箇所に異物が入り込んだり水分が進入したりすることを防ぐ。パッシベーション膜Ｅ２２は、全体で、たとえば１０００〜２００００Å程度の厚みであればよく、たとえば８０００Å程度の膜厚を有するように形成されてもよい。
また、上述のように、パッシベーション膜Ｅ２２はシリコン酸化膜であってもよい。
ステップＥＳ１２：次いで、図１０１Ｃに示すように、全面に樹脂膜Ｅ２３が塗布される。樹脂膜Ｅ２３としては、たとえば感光性のポリイミドの塗布膜Ｅ２３が用いられる。
ステップＥＳ１３：この樹脂膜Ｅ２３に対して、前記第１接続電極Ｅ１２、第２接続電極Ｅ１３の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜Ｅ２３に第１接続電極Ｅ１２および第２接続電極Ｅ１３のためのパッド開口が形成される。
ステップＥＳ１４：その後、樹脂膜Ｅ２３を硬化するための熱処理（ポリイミドキュア）が行われ、熱処理によりポリイミド膜Ｅ２３が安定化される。熱処理は、例えば１７０℃〜７００℃程度の温度で行ってもよい。その結果、抵抗体(抵抗体膜Ｅ２０およびパターニングされた配線膜Ｅ２１）の特性が安定するというメリットもある。
ステップＥＳ１５：次に、第１接続電極Ｅ１２および第２接続電極Ｅ１３を形成すべき位置に貫通孔を有するポリイミド膜Ｅ２３をマスクとしてパッシベーション膜Ｅ２２のエッチングが行われる。それによって、配線膜Ｅ２１を第１接続電極Ｅ１２の領域および第２接続電極Ｅ１３の領域において露出させるパッド開口が形成される。パッシベーション膜Ｅ２２のエッチングは、反応性イオンエッチング（ＲＩＥ）によって行われてもよい。
ステップＥＳ１６：２つのパッド開口から露出した配線膜Ｅ２１にマルチプローブピンが接触され、チップ抵抗器の抵抗値が所望の抵抗値になっていることを確認するための抵抗値測定（アフター測定）が行われる。このように、アフター測定を行うこと、換言すれば、最初の測定(イニシャル測定)→ヒューズＦＵの溶断(レーザーリペア)→アフター測定という一連の処理を行うことで、チップ抵抗器Ｅ１０に対するトリミング処理能力が大幅に向上する。
ステップＥＳ１７：２つのパッド開口内に、たとえば無電解めっき法によって、外部接続電極としての第１接続電極Ｅ１２および第２接続電極Ｅ１３を成長させる。
ステップＥＳ１８：その後、基板表面に配列形成された多数個（たとえば５０万個）の各チップ抵抗器を個々のチップ抵抗器Ｅ１０に分離するために、フォトリソグラフィによって第３のレジストパターンが形成される。レジスト膜は基板表面において、各チップ抵抗器Ｅ１０を保護すべく設けられ、各チップ抵抗器Ｅ１０間がエッチングされるように形成される。また、第３のレジストパターンは、各チップ抵抗器Ｅ１０の一方短側面Ｅ６（図９３Ａ参照）に、例えば最大で４つの凹マークが所定の位置に形成されるようにパターニングされる。
ステップＥＳ１９：そしてプラズマダイシングが実行される。プラズマダイシングは、第３レジストパターンをマスクとしたエッチングであり、基板表面から所定深さの溝が、各チップ抵抗器Ｅ１０の間に形成される。このとき、各チップ抵抗器Ｅ１０の周縁部に凹マークも形成される。その後レジスト膜が剥離される。
ステップＥＳ２０：そして、たとえば図１０２Ａに示すように、表面に保護テープＥ１００が貼着される。
ステップＥＳ２１：次いで、基板の裏面研削が行われて、チップ抵抗器は個々のチップ抵抗器Ｅ１０に分離される（図１０２Ａ，図１０２Ｂ参照）。
ステップＥＳ２２：そして、図１０２Ｃに示すように、裏面側にキャリアテープ（熱発泡シート）Ｅ１５０が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器Ｅ１０は、キャリアテープＥ１５０上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる（図１０２Ｄ参照）。
ステップＥＳ２３：熱発泡シートＥ１５０は、加熱されることによりその内部に含まれる熱発泡粒子Ｅ１５０が膨らみ、それによりキャリアテープＥ１５０表面に接着されている各チップ抵抗器Ｅ１０はキャリアテープＥ１５０から剥離されて個々に分離される（図１０２Ｅ，図１０２Ｆ参照）。
図１０３は、チップ抵抗器Ｅ１０の平面図であり、凹マークに代えて凸マークが設けられた実施形態の平面図である。上述の一実施形態に係るチップ抵抗器Ｅ１０では、基板Ｅ１１の一側面（基板Ｅ１１における第１接続電極Ｅ１２の長さ方向に延びる一方短側面Ｅ６）に、上下方向に延びる、チップ抵抗器Ｅ１０の情報を表わす標印として機能する凹マークＥ７が形成されている例を説明したが、図１０３に示すように、凹マークＥ７を凸マークＥ７０に代えてもよい。
＜チップコンデンサの実施形態の説明＞
図１０４は、第６発明の他の実施形態に係るチップコンデンサＥ３０１の平面図であり、図１０５はその断面図であって、図１０４の切断面線CV−CVから見た切断面が示されている。さらに、図１０６は、前記チップコンデンサＥ３０１の一部の構成を分離して示す分解斜視図である。
チップコンデンサＥ３０１は、基板Ｅ３０２と、基板Ｅ３０２上に配置された第１外部電極Ｅ３０３と、同じく基板Ｅ３０２上に配置された第２外部電極Ｅ３０４とを備えている。基板Ｅ３０２は、この実施形態では、平面視において四隅を面取りした矩形形状を有している。矩形形状は、例えば、０．３ｍｍ×０．１５ｍｍ程度の寸法である。基板Ｅ３０２の長手方向両端部に第１外部電極Ｅ３０３および第２外部電極Ｅ３０４がそれぞれ配置されている。第１外部電極Ｅ３０３および第２外部電極Ｅ３０４は、この実施形態では、基板Ｅ３０２の短手方向に延びたほぼ矩形の平面形状を有し、基板Ｅ３０２の角に対応する各２箇所に面取り部を有している。基板Ｅ３０２上には、第１外部電極Ｅ３０３および第２外部電極Ｅ３０４の間のキャパシタ配置領域Ｅ３０５内に、複数のキャパシタ要素ＣＡ１〜ＣＡ９が配置されている。複数のキャパシタ要素ＣＡ１〜ＣＡ９は、複数のヒューズユニットＥ３０７を介してそれぞれ第１外部電極Ｅ３０３に電気的に接続されている。
また、基板Ｅ３０２の一側面（基板Ｅ３０２における第１外部電極Ｅ３０３の長さ方向に延びる一方短側面Ｅ６）に、上下方向に延びる、例えば最大で４つの凹マーク溝Ｅ７が形成されている。この凹マークＥ７も、チップコンデンサＥ３０１の情報を表わす標印として機能する。
図１０５および図１０６に示されているように、基板Ｅ３０２の表面には絶縁膜Ｅ３０８が形成されていて、絶縁膜Ｅ３０８の表面に下部電極膜Ｅ３１１が形成されている。下部電極膜Ｅ３１１は、キャパシタ配置領域Ｅ３０５のほぼ全域にわたっているとともに、第２外部電極Ｅ３０４の直下の領域にまで延びて形成されている。より具体的には、下部電極膜Ｅ３１１は、キャパシタ要素ＣＡ１〜ＣＡ９の共通の下部電極として機能するキャパシタ電極領域Ｅ３１１Ａと、外部電極引き出しのためのパッド領域Ｅ３１１Ｂとを有している。キャパシタ電極領域Ｅ３１１Ａがキャパシタ配置領域Ｅ３０５に位置していて、パッド領域Ｅ３１１Ｂが第２外部電極Ｅ３０４の直下に位置している。
キャパシタ配置領域Ｅ３０５において下部電極膜Ｅ３１１（キャパシタ電極領域Ｅ３１１Ａ）を覆うように容量膜（誘電体膜）Ｅ３１２が形成されている。容量膜Ｅ３１２は、キャパシタ電極領域Ｅ３１１Ａの全域にわたって連続しており、この実施形態では、さらに第１外部電極Ｅ３０３の直下の領域にまで延び、キャパシタ配置領域Ｅ３０５外の絶縁膜Ｅ３０８を覆っている。
容量膜Ｅ３１２の上には、上部電極膜Ｅ３１３が形成されている。図１０４では、明瞭化のために、上部電極膜Ｅ３１３に細ドットを付して示してある。上部電極膜Ｅ３１３は、キャパシタ配置領域Ｅ３０５に位置するキャパシタ電極領域Ｅ３１３Ａと、第１外部電極Ｅ３０３の直下に位置するパッド領域Ｅ３１３Ｂと、パッド領域Ｅ３１３Ｂとキャパシタ電極領域Ｅ３１３Ａとの間に配置されたヒューズ領域Ｅ３１３Ｃとを有している。
キャパシタ電極領域Ｅ３１３Ａにおいて、上部電極膜Ｅ３１３は、複数の電極膜部分Ｅ１３１〜Ｅ１３９に分割されている。この実施形態では、各電極膜部分Ｅ１３１〜Ｅ１３９は、いずれも矩形形状に形成されていて、ヒューズ領域Ｅ３１３Ｃから第２外部電極Ｅ３０４に向かって帯状に延びている。複数の電極膜部分Ｅ１３１〜Ｅ１３９は、複数種類の対向面積で、容量膜Ｅ３１２を挟んで下部電極膜Ｅ３１１に対向している。より具体的には、電極膜部分Ｅ１３１〜Ｅ１３９の下部電極膜Ｅ３１１に対する対向面積は、１：２：４：８：１６：３２：６４：１２８：１２８となるように定められていてもよい。すなわち、複数の電極膜部分Ｅ１３１〜Ｅ１３９は、対向面積の異なる複数の電極膜部分を含み、より詳細には、公比が２の等比数列をなすように設定された対向面積を有する複数の電極膜部分Ｅ１３１〜Ｅ１３８（またはＥ１３１〜Ｅ１３７，Ｅ１３９）を含む。これによって、各電極膜部分Ｅ１３１〜Ｅ１３９と容量膜Ｅ３１２を挟んで対向する下部電極膜Ｅ３１１とによってそれぞれ構成される複数のキャパシタ要素ＣＡ１〜ＣＡ９は、互いに異なる容量値を有する複数のキャパシタ要素を含む。電極膜部分Ｅ１３１〜Ｅ１３９の対向面積の比が前述の通りである場合、キャパシタ要素ＣＡ１〜ＣＡ９の容量値の比は、当該対向面積の比と等しく、１：２：４：８：１６：３２：６４：１２８：１２８となる。すなわち、複数のキャパシタ要素ＣＡ１〜ＣＡ９は、公比が２の等比数列をなすように容量値が設定された複数のキャパシタ要素ＣＡ１〜ＣＡ８（またはＣＡ１〜ＣＡ７，ＣＡ９）を含むことになる。
この実施形態では、電極膜部分Ｅ１３１〜Ｅ１３５は、幅が等しく、長さの比を１：２：４：８：１６に設定した帯状に形成されている。また、電極膜部分Ｅ１３５，Ｅ１３６，Ｅ１３７，Ｅ１３８，Ｅ１３９は、長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。電極膜部分Ｅ１３５〜Ｅ１３９は、キャパシタ配置領域Ｅ３０５の第１外部電極Ｅ３０３側の端縁から第２外部電極Ｅ３０４側の端縁までの範囲に渡って延びて形成されており、電極膜部分Ｅ１３１〜Ｅ１３４は、それよりも短く形成されている。
パッド領域Ｅ３１３Ｂは、第１外部電極３とほぼ相似形に形成されており、基板Ｅ３０２の角部に対応する２つの面取り部を有するほぼ矩形の平面形状を有している。このパッド領域Ｅ３１３Ｂの一つの長辺（基板Ｅ３０２の周縁に対して内方側の長辺）に沿ってヒューズ領域Ｅ３１３Ｃが配置されている。ヒューズ領域Ｅ３１３Ｃは、パッド領域Ｅ３１３Ｂの前記１つの長辺に沿って配列された複数のヒューズユニットＥ３０７を含む。ヒューズユニットＥ３０７は、上部電極膜Ｅ３１３のパッド領域Ｅ３１３Ｂと同じ材料で一体的に形成されている。複数の電極膜部分Ｅ１３１〜Ｅ１３９は、１つまたは複数個のヒューズユニットＥ３０７と一体的に形成されていて、それらのヒューズユニットＥ３０７を介してパッド領域Ｅ３１３Ｂに接続され、このパッド領域Ｅ３１３Ｂを介して第１外部電極Ｅ３０３に電気的に接続されている。面積の比較的小さな電極膜部分Ｅ１３１〜Ｅ１３６は、一つのヒューズユニットＥ３０７によってパッド領域Ｅ３１３Ｂに接続されており、面積の比較的大きな電極膜部分Ｅ１３７〜Ｅ１３９は複数個のヒューズユニットＥ３０７を介してパッド領域Ｅ３１３Ｂに接続されている。全てのヒューズユニットＥ３０７が用いられる必要はなく、この実施形態では、一部のヒューズユニットＥ３０７は未使用である。
ヒューズユニットＥ３０７は、パッド領域Ｅ３１３Ｂとの接続のための第１幅広部Ｅ３０７Ａと電極膜部分Ｅ１３１〜Ｅ１３９との接続のための第２幅広部Ｅ３０７Ｂと、第１および第２幅広部Ｅ３０７Ａ，Ｅ３０７Ｂの間を接続する幅狭部Ｅ３０７Ｃとを含む。幅狭部Ｅ３０７Ｃは、レーザ光によって切断（溶断）することができるように構成されている。それによって、電極膜部分Ｅ１３１〜Ｅ１３９のうち不要な電極膜部分をヒューズユニットＥ３０７の切断によって第１および第２外部電極Ｅ３０３，Ｅ３０４から電気的に切り離すことができる。
図１０４および図１０６では図示を省略したが、図１０５に表れている通り、上部電極膜Ｅ３１３の表面を含むチップコンデンサＥ３０１の表面はパッシベーション膜Ｅ３０９によって覆われている。パッシベーション膜Ｅ３０９は、たとえば窒化膜からなっていて、チップコンデンサＥ３０１の上面のみならず、基板Ｅ３０２の側面まで延びて、この側面をも覆うように形成されている。さらに、パッシベーション膜Ｅ３０９の上には、ポリイミド樹脂等からなる樹脂膜Ｅ３１０が形成されている。樹脂膜Ｅ３１０は、チップコンデンサＥ３０１の上面を覆い、さらに基板Ｅ３０２の側面に至って、当該側面上のパッシベーション膜Ｅ３０９を覆うように形成されている。
パッシベーション膜Ｅ３０９および樹脂膜Ｅ３１０は、チップコンデンサＥ３０１の表面を保護する保護膜である。これらには、第１外部電極Ｅ３０３および第２外部電極Ｅ３０４に対応する領域にパッド開口Ｅ３２１，Ｅ３２２がそれぞれ形成されている。パッド開口Ｅ３２１，Ｅ３２２はそれぞれ上部電極膜Ｅ３１３のパッド領域Ｅ３１３Ｂの一部の領域、下部電極膜Ｅ３１１のパッド領域Ｅ３１１Ｂの一部の領域を露出させるようにパッシベーション膜Ｅ３０９および樹脂膜Ｅ３１０を貫通している。さらに、この実施形態では、第２外部電極Ｅ３０４に対応したパッド開口Ｅ３２２は、容量膜Ｅ３１２をも貫通している。
パッド開口Ｅ３２１，Ｅ３２２には、第１外部電極Ｅ３０３および第２外部電極Ｅ３０４がそれぞれ埋め込まれている。これにより、第１外部電極Ｅ３０３は上部電極膜Ｅ３１３のパッド領域Ｅ３１３Ｂに接合しており、第２外部電極Ｅ３０４は下部電極膜Ｅ３１１のパッド領域Ｅ３１１Ｂに接合している。第１および第２外部電極Ｅ３０３，Ｅ３０４は、樹脂膜Ｅ３１０の表面から突出するように形成されている。これにより、実装基板に対してチップコンデンサＥ３０１をフリップチップ接合することができる。
図１０７は、チップコンデンサＥ３０１の内部の電気的構成を示す回路図である。第１外部電極Ｅ３０３と第２外部電極Ｅ３０４との間に複数のキャパシタ要素ＣＡ１〜ＣＡ９が並列に接続されている。各キャパシタ要素ＣＡ１〜ＣＡ９と第１外部電極Ｅ３０３との間には、一つまたは複数のヒューズユニットＥ３０７でそれぞれ構成されたヒューズＦＵ１〜ＦＵ９が直列に介装されている。
ヒューズＦＵ１〜ＦＵ９が全て接続されているときは、チップコンデンサＥ３０１の容量値は、キャパシタ要素ＣＡ１〜ＣＡ９の容量値の総和に等しい。複数のヒューズＦＵ１〜ＦＵ９から選択した１つまたは２つ以上のヒューズを切断すると、当該切断されたヒューズに対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけチップコンデンサＥ３０１の容量値が減少する。
そこで、パッド領域Ｅ３１１Ｂ，Ｅ３１３Ｂの間の容量値（キャパシタ要素ＣＡ１〜ＣＡ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦＵ１〜ＦＵ９から適切に選択した一つまたは複数のヒューズをレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。とくに、キャパシタ要素ＣＡ１〜ＣＡ８の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素ＣＡ１の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。
たとえば、キャパシタ要素ＣＡ１〜ＣＡ９の容量値は次のように定められていてもよい。
ＣＡ１＝０．０３１２５ｐＦ
ＣＡ２＝０．０６２５ｐＦ
ＣＡ３＝０．１２５ｐＦ
ＣＡ４＝０．２５ｐＦ
ＣＡ５＝０．５ｐＦ
ＣＡ６＝１ｐＦ
ＣＡ７＝２ｐＦ
ＣＡ８＝４ｐＦ
ＣＡ９＝４ｐＦ
この場合、０．０３１２５ｐＦの最小合わせ込み精度でチップコンデンサＥ３０１の容量を微調整できる。また、ヒューズＦＵ１〜ＦＵ９から切断すべきヒューズを適切に選択することで、０．１ｐＦ〜１０ｐＦの間の任意の容量値のチップコンデンサＥ３０１を提供することができる。
以上のように、この実施形態によれば、第１外部電極Ｅ３０３および第２外部電極Ｅ３０４の間に、ヒューズＦＵ１〜ＦＵ９によって切り離し可能な複数のキャパシタ要素ＣＡ１〜ＣＡ９が設けられている。キャパシタ要素ＣＡ１〜ＣＡ９は、異なる容量値の複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。それによって、ヒューズＦＵ１〜ＦＵ９から１つまたは複数のヒューズを選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるチップコンデンサＥ３０１を提供できる。
チップコンデンサＥ３０１の各部の詳細について以下に説明を加える。
基板Ｅ３０２は、たとえば平面視において０．３ｍｍ×０．１５ｍｍ、０．４ｍｍ×０．２ｍｍ、または０．２ｍｍ×０．１ｍｍなどの矩形形状（好ましくは、０．４ｍｍ×０．２ｍｍ以下の大きさ）を有していてもよい。キャパシタ配置領域Ｅ３０５は、概ね、基板Ｅ３０２の短辺の長さに相当する一辺を有する正方形領域となる。基板Ｅ３０２の厚さは、１５０μｍ程度であってもよい。基板Ｅ３０２は、たとえば、裏面側（キャパシタ要素ＣＡ１〜ＣＡ９が形成されていない表面）からの研削または研磨によって薄型化された基板であってもよい。基板Ｅ３０２の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
絶縁膜Ｅ３０８は、酸化シリコン膜等の酸化膜であってもよい。その膜厚は、５００Å〜２０００Å程度であってもよい。
下部電極膜Ｅ３１１は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜Ｅ３１１は、スパッタ法によって形成することができる。上部電極膜Ｅ３１３も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜Ｅ３１３は、スパッタ法によって形成することができる。上部電極膜Ｅ３１３のキャパシタ電極領域Ｅ３１３Ａを電極膜部分Ｅ１３１〜Ｅ１３９に分割し、かつヒューズ領域Ｅ３１３Ｃを複数のヒューズユニットＥ３０７に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
容量膜Ｅ３１２は、たとえば窒化シリコン膜で構成することができ、その膜厚は５００Å〜２０００Å（たとえば１０００Å）とすることができる。容量膜Ｅ３１２は、プラズマＣＶＤ（化学的気相成長）によって形成された窒化シリコン膜であってもよい。
パッシベーション膜Ｅ３０９は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマＣＶＤ法によって形成できる。その膜厚は、８０００Å程度とされてもよい。樹脂膜Ｅ３１０は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
第１および第２外部電極Ｅ３０３，Ｅ３０４は、たとえば、下部電極膜Ｅ３１１または上部電極膜Ｅ３１３に接するニッケル層と、このニッケル層上に積層したパラジウム層と、そのパラジウム層上に積層した金層とを積層した積層構造膜からなっていてもよく、たとえば、めっき法（より具体的には無電解めっき法）で形成することができる。ニッケル層は下部電極膜Ｅ３１１または上部電極膜Ｅ３１３に対する密着性の向上に寄与し、パラジウム層は上部電極膜または下部電極膜の材料と第１および第２外部電極Ｅ３０３，Ｅ３０４の最上層の金との相互拡散を抑制する拡散防止層として機能する。
図１０８は、チップコンデンサＥ３０１の製造工程の一例を説明するための流れ図である。基板Ｅ３０２として、比抵抗が１００Ω・ｃｍ以上の半導体基板を準備する。次いで、基板Ｅ３０２の表面に、熱酸化法および／またはＣＶＤ法によって、酸化膜（たとえば酸化シリコン膜）からなる絶縁膜Ｅ３０８が形成される（ステップＥＳ１）。次に、たとえばスパッタ法によって、アルミニウム膜からなる下部電極膜Ｅ３１１が絶縁膜Ｅ３０８の表面全域に形成される（ステップＥＳ２）。下部電極膜Ｅ３１１の膜厚は８０００Å程度とされてもよい。次に、その下部電極膜の表面に、下部電極膜Ｅ３１１の最終形状に対応したレジストパターンが、フォトリソグラフィによって形成される（ステップＥＳ３）。このレジストパターンをマスクとして、下部電極膜がエッチングされることにより、図１０４等に示したパターンの下部電極膜Ｅ３１１が得られる（ステップＥＳ４）。下部電極膜Ｅ３１１のエッチングは、たとえば、反応性イオンエッチングによって行うことができる。
次に、たとえばプラズマＣＶＤ法によって、窒化シリコン膜等からなる容量膜Ｅ３１２が、下部電極膜Ｅ３１１上に形成される（ステップＥＳ５）。下部電極膜Ｅ３１１が形成されていない領域では、絶縁膜Ｅ３０８の表面に容量膜Ｅ３１２が形成されることになる。次いで、その容量膜Ｅ３１２の上に、上部電極膜Ｅ３１３が形成される（ステップＥＳ６）。上部電極膜Ｅ３１３は、たとえばアルミニウム膜からなり、スパッタ法によって形成することができる。その膜厚は、８０００Å程度とされてもよい。次いで、上部電極膜Ｅ３１３の表面に上部電極膜Ｅ３１３の最終形状に対応したレジストパターンがフォトリソグラフィによって形成される（ステップＥＳ７）。このレジストパターンをマスクとしたエッチングにより、上部電極膜Ｅ３１３が、最終形状（図１０４等参照）にパターニングされる（ステップＥＳ８）。それによって、上部電極膜Ｅ３１３は、キャパシタ電極領域Ｅ３１３Ａに複数の電極膜部分Ｅ１３１〜Ｅ１３９を有し、ヒューズ領域Ｅ３１３Ｃに複数のヒューズユニットＥ３０７を有し、それらのヒューズユニットＥ３０７に接続されたパッド領域Ｅ３１３Ｂを有するパターンに整形される。上部電極膜Ｅ３１３のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウェットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
この後、上部電極膜Ｅ３１３のパッド領域Ｅ３１３Ｂと下部電極膜Ｅ３１１のパッド領域Ｅ３１１Ｂとに検査用プローブを押し当てて、複数のキャパシタ要素ＣＡ１〜ＣＡ９の総容量値が測定される（ステップＥＳ９）。この測定された総容量値に基づき、目的とするチップコンデンサＥ３０１の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズが選択される（ステップＥＳ１０）。
次いで、図１０９Ａに示すように、基板Ｅ３０２上の全面にたとえば窒化膜からなるカバー膜Ｅ３２６が形成される（ステップＥＳ１１）。このカバー膜Ｅ３２６の形成は、プラズマＣＶＤ法によって行われてもよく、たとえば膜厚３０００Å程度の窒化シリコン膜が形成されてもよい。カバー膜Ｅ３２６は、パターニングされた上部電極膜Ｅ３１３を覆い、上部電極膜Ｅ３１３が形成されていない領域では容量膜Ｅ３１２を覆う。カバー膜Ｅ３２６は、ヒューズ領域Ｅ３１３ＣにおいてはヒューズユニットＥ３０７を覆うことになる。
この状態から、ヒューズユニットＥ３０７を溶断するためのレーザトリミングが行われる（ステップＥＳ１２）。すなわち、図１０９Ｂに示すように、前記総容量値の測定結果に応じて選択されたヒューズを構成するヒューズユニットＥ３０７にレーザ光Ｅ３２７を当てて、そのヒューズユニットＥ３０７の幅狭部Ｅ３０７Ｃが溶断される。これにより、対応するキャパシタ要素がパッド領域Ｅ３１３Ｂから切り離される。ヒューズユニットＥ３０７にレーザ光Ｅ３２７を当てるとき、カバー膜Ｅ３２６の働きによって、ヒューズユニットＥ３０７の近傍にレーザ光Ｅ３２７のエネルギーが蓄積され、それによって、ヒューズユニットＥ３０７が溶断する。
次に、図１０９Ｃに示すように、たとえばプラズマＣＶＤ法によって、カバー膜Ｅ３２６上に窒化シリコン膜が堆積させられ、パッシベーション膜Ｅ３０９が形成される（ステップＥＳ１３）。前述のカバー膜Ｅ３２６は最終形態において、パッシベーション膜Ｅ３０９と一体化し、このパッシベーション膜Ｅ３０９の一部を構成する。ヒューズの切断後に形成されたパッシベーション膜Ｅ３０９は、ヒューズ溶断の際に同時に破壊されたカバー膜Ｅ３２６の開口内に入り込み、ヒューズユニットＥ３０７の切断面を保護する。したがって、パッシベーション膜Ｅ３０９は、ヒューズユニットＥ３０７の切断箇所に異物が入り込んだり水分が侵入したりすることを防ぐ。パッシベーション膜Ｅ３０９は、全体で、たとえば８０００Å程度の膜厚を有するように形成されてもよい。
次に、第１および第２外部電極Ｅ３０３，Ｅ３０４を形成すべき位置に貫通孔を有するレジストパターンがパッシベーション膜Ｅ３０９上に形成される（ステップＥＳ１４）。このレジストパターンをマスクとしてパッシベーション膜Ｅ３０９のエッチングが行われる。それによって、下部電極膜Ｅ３１１をパッド領域Ｅ３１１Ｂにおいて露出させるパッド開口と、上部電極膜Ｅ３１３をパッド領域Ｅ３１３Ｂにおいて露出させるパッド開口とが形成されることになる（ステップＥＳ１５）。パッシベーション膜Ｅ３０９のエッチングは、反応性イオンエッチングによって行われてもよい。パッシベーション膜Ｅ３０９のエッチングの際に、同じく窒化膜で形成されている容量膜Ｅ３１２も開口することになり、それによって、下部電極膜Ｅ３１１のパッド領域Ｅ３１１Ｂが露出することになる。
次いで、全面に樹脂膜が塗布される（ステップＥＳ１６）。樹脂膜としては、たとえば感光性のポリイミドの塗布膜が用いられる。この樹脂膜に対して、前記パッド開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる（ステップＥＳ１７）。これにより、樹脂膜Ｅ３１０およびパッシベーション膜Ｅ３０９を貫通したパッド開口Ｅ３２１，Ｅ３２２が形成される。その後、樹脂膜を硬化するための熱処理（キュア処理）が行われ（ステップＥＳ１８）、さらに、パッド開口Ｅ３２１，Ｅ３２２内に、たとえば無電解めっき法によって、第１外部電極Ｅ３０３および第２外部電極Ｅ３０４が成長させられる（ステップＥＳ１９）。こうして、図１０４等に示す構造のチップコンデンサＥ３０１が得られる。
フォトリソグラフィ工程を利用した上部電極膜Ｅ３１３のパターニングでは、微小面積の電極膜部分Ｅ１３１〜Ｅ１３９を精度良く形成することができ、さらに微細なパターンのヒューズユニットＥ３０７を形成することができる。そして、上部電極膜Ｅ３１３のパターニングの後に、総容量値の測定を経て、切断すべきヒューズが決定される。その決定されたヒューズを切断することによって、所望の容量値に正確に合わせ込まれたチップコンデンサＥ３０１を得ることができる。
そして、その後は、各チップコンデンサＥ３０１が、元基板から分離され、個々のチップコンデンサＥ３０１が得られる。
図１１０は、前記チップコンデンサＥ３０１において、凹マークＥ７に代えて凸マークＥ７０を設けた実施形態の平面図である。チップコンデンサＥ３０１においても、基板Ｅ３０２の一側面（基板Ｅ３０２における第１外部電極Ｅ３０３の長さ方向に延びる一方短側面Ｅ６）に、上下方向に延びる凹マークＥ７を形成するのに代えて、凸マークＥ７０を形成してもよい。この凸マークＥ７０も、チップコンデンサＥ３０１の情報を表わす標印として機能する。
＜チップダイオードの実施形態の説明＞
図１１１は、第６発明の他の一実施形態に係るチップダイオードＥ４０１の斜視図であり、図１１２はその平面図であり、図１１３は、図１１２のCXIII−CXIII線でとった断面図である。さらに、図１１４は、図１１２のCXIV−CXIVでとった断面図である。
チップダイオードＥ４０１は、ｐ＋型の半導体基板Ｅ４０２（たとえばシリコン基板）と、半導体基板Ｅ４０２に形成された複数のダイオードセルＥＤ１〜ＥＤ４と、これらの複数のダイオードセルＥＤ１〜ＥＤ４を並列に接続するカソード電極Ｅ４０３およびアノード電極Ｅ４０４とを含む。半導体基板Ｅ４０２は、一対の主面Ｅ４０２ａ，Ｅ４０２ｂと、その一対の主面Ｅ４０２ａ，Ｅ４０２ｂと直交する複数の側面Ｅ４０２ｃとを含み、前記一対の主面Ｅ４０２ａ，Ｅ４０２ｂのうちの一方（主面Ｅ４０２ａ）が素子形成面とされている。以下、この主面Ｅ４０２ａを「素子形成面Ｅ４０２ａ」という。素子形成面Ｅ４０２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオードＥ４０１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｅ４０２ａの両端部に、カソード電極Ｅ４０３の外部接続電極Ｅ４０３Ｂと、アノード電極Ｅ４０４の外部接続電極Ｅ４０４Ｂとが配置されている。これらの外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂの間の素子形成面Ｅ４０２ａに、ダイオードセル領域Ｅ４０７が設けられている。
素子形成面Ｅ４０２ａの一つの短辺（この実施形態ではカソード側外部接続電極Ｅ４０３Ｂに近い短辺）に連なる一つの側面Ｅ４０２ｃには、半導体基板Ｅ４０２の厚さ方向に延びて切り欠かれた複数の凹部Ｅ７（たとえば最大４つの凹部）が形成されている。各凹部Ｅ７は、この実施形態では、半導体基板Ｅ４０２の厚さ方向の全域にわたって延びている。各凹部Ｅ７は、平面視において、素子形成面Ｅ４０２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面Ｅ４０２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。
凹部Ｅ７は、チップダイオードＥ４０１の向き（チップ方向）を表す。より具体的には、凹部Ｅ７は、カソード側外部接続電極Ｅ４０３Ｂの位置を表すカソードマークを提供している。
これにより、チップダイオードＥ４０１の実装時に、その外観によって極性を把握できる構造となっている。また、凹部Ｅ７は、先に説明した凹マークＥ７と同様に、チップダイオードＥ４０１の極性方向に加え、型名、製造年月日その他の情報を表示しており、標印としても機能している。
半導体基板Ｅ４０２は、４つの側面Ｅ４０２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｅ４０９を有している。この４つのコーナー部Ｅ４０９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｅ４０９は、素子形成面Ｅ４０２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオードＥ４０１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
ダイオードセル領域Ｅ４０７は、この実施形態では、矩形に形成されている。ダイオードセル領域Ｅ４０７内に、複数のダイオードセルＥＤ１〜ＥＤ４が配置されている。複数のダイオードセルＥＤ１〜ＥＤ４は、この実施形態では４個設けられており、半導体基板Ｅ４０２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図１１５は、カソード電極Ｅ４０３およびアノード電極Ｅ４０４ならびにその上に形成された構成を取り除いて、半導体基板Ｅ４０２の表面（素子形成面Ｅ４０２ａ）の構造を示す平面図である。ダイオードセルＥＤ１〜ＥＤ４の各領域内には、それぞれ、ｐ＋型の半導体基板Ｅ４０２の表層領域にｎ＋型領域Ｅ４１０が形成されている。ｎ＋型領域Ｅ４１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＥＤ１〜ＥＤ４は、ダイオードセル毎に分離されたｐｎ接合領域Ｅ４１１をそれぞれ有している。
複数のダイオードセルＥＤ１〜ＥＤ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域Ｅ４１０が形成されている。この実施形態では、ｎ＋型領域Ｅ４１０は、正八角形に形成されており、ダイオードセルＥＤ１〜ＥＤ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＥＤ１〜ＥＤ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
図１１３および図１１４に示されているように、半導体基板Ｅ４０２の素子形成面Ｅ４０２ａには、酸化膜等からなる絶縁膜Ｅ４１５（図１１２では図示省略）が形成されている。絶縁膜Ｅ４１５には、ダイオードセルＥＤ１〜ＥＤ４のそれぞれのｎ＋型領域Ｅ４１０の表面を露出させるコンタクト孔Ｅ４１６（カソードコンタクト孔）と、素子形成面Ｅ４０２ａを露出させるコンタクト孔Ｅ４１７（アノードコンタクト孔）とが形成されている。
絶縁膜Ｅ４１５の表面には、カソード電極Ｅ４０３およびアノード電極Ｅ４０４が形成されている。カソード電極Ｅ４０３は、絶縁膜Ｅ４１５の表面に形成されたカソード電極膜Ｅ４０３Ａと、カソード電極膜Ｅ４０３Ａに接合された外部接続電極Ｅ４０３Ｂとを含む。カソード電極膜Ｅ４０３Ａは、複数のダイオードセルＥＤ１，ＥＤ３に接続された引き出し電極ＥＬ１と、複数のダイオードＥＤ２，ＥＤ４に接続された引き出し電極ＥＬ２と、引き出し電極ＥＬ１，ＥＬ２（カソード引き出し電極）と一体的に形成されたカソードパッドＥ４０５とを有している。カソードパッドＥ４０５は、素子形成面Ｅ４０２ａの一端部に矩形に形成されている。このカソードパッドＥ４０５に外部接続電極Ｅ４０３Ｂが接続されている。このようにして、外部接続電極Ｅ４０３Ｂは、引き出し電極ＥＬ１，ＥＬ２に共通に接続されている。カソードパッドＥ４０５および外部接続電極Ｅ４０３Ｂは、カソード電極Ｅ４０３の外部接続部（カソード外部接続部）を構成している。
アノード電極Ｅ４０４は、絶縁膜Ｅ４１５の表面に形成されたアノード電極膜Ｅ４０４Ａと、アノード電極膜Ｅ４０４Ａに接合された外部接続電極Ｅ４０４Ｂとを含む。アノード電極膜Ｅ４０４Ａは、ｐ＋型半導体基板Ｅ４０２に接続されており、素子形成面Ｅ４０２ａの一端部付近にアノードパッドＥ４０６を有している。アノードパッドＥ４０６は、アノード電極膜Ｅ４０４Ａにおいて素子形成面Ｅ４０２ａの一端部に配置された領域からなる。このアノードパッドＥ４０６に外部接続電極Ｅ４０４Ｂが接続されている。アノードパッドＥ４０６および外部接続電極Ｅ４０４Ｂは、アノード電極Ｅ４０４の外部接続部（アノード外部接続部）を構成している。アノード電極膜Ｅ４０４Ａにおいて、アノードパッドＥ４０６以外の領域は、アノードコンタクト孔Ｅ４１７から引き出されたアノード引き出し電極である。
引き出し電極ＥＬ１は、絶縁膜Ｅ４１５の表面からダイオードセルＥＤ１，ＥＤ３のコンタクト孔Ｅ４１６内に入り込み、各コンタクト孔Ｅ１６内でダイオードセルＥＤ１，ＥＤ３の各ｎ＋型領域Ｅ４１０にオーミック接触している。引き出し電極ＥＬ１において、コンタクト孔Ｅ４１６内でダイオードセルＥＤ１，ＥＤ３に接続されている部分は、セル接続部ＥＣ１，ＥＣ３を構成している。同様に、引き出し電極ＥＬ２は、絶縁膜Ｅ４１５の表面からダイオードセルＥＤ２，ＥＤ４のコンタクト孔Ｅ４１６内に入り込み、各コンタクト孔Ｅ４１６内でダイオードセルＥＤ２，ＥＤ４の各ｎ＋型領域Ｅ４１０にオーミック接触している。引き出し電極ＥＬ２において、コンタクト孔Ｅ４１６内でダイオードセルＥＤ２，ＥＤ４に接続されている部分は、セル接続部ＥＣ２，ＥＣ４を構成している。アノード電極膜Ｅ４０４Ａは、絶縁膜Ｅ４１５の表面からコンタクト孔Ｅ４１７の内方へと延びており、コンタクト孔Ｅ４１７内でｐ＋型の半導体基板Ｅ４０２にオーミック接触している。カソード電極膜Ｅ４０３Ａおよびアノード電極膜Ｅ４０４Ａは、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。ＡｌＳｉ膜を用いると、半導体基板Ｅ４０２の表面にｐ＋型領域を設けることなく、アノード電極膜Ｅ４０４Ａをｐ＋型の半導体基板Ｅ４０２にオーミック接触させることができる。すなわち、アノード電極膜Ｅ４０４Ａをｐ＋型の半導体基板Ｅ４０２に直接接触させてオーミック接合を形成できる。したがって、ｐ＋型領域を形成するための工程を省くことができる。
カソード電極膜Ｅ４０３Ａとアノード電極膜Ｅ４０４Ａとの間は、スリットＥ４１８によって分離されている。引き出し電極ＥＬ１は、ダイオードセルＥＤ１からダイオードセルＥＤ３を通ってカソードパッドＥ４０５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＥＬ２は、ダイオードセルＥＤ２からダイオードセルＥＤ４を通ってカソードパッドＥ４０５に至る直線に沿って直線状に形成されている。引き出し電極ＥＬ１，ＥＬ２は、ｎ＋型領域Ｅ４１０からカソードパッドＥ４０５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部ＥＣ１，ＥＣ２，ＥＣ３，ＥＣ４の幅よりも広い。セル接続部ＥＣ１〜ＥＣ４の幅は、引き出し電極ＥＬ１，ＥＬ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＥＬ１，ＥＬ２の先端部は、ｎ＋型領域Ｅ４１０の平面形状と整合するように整形されている。引き出し電極ＥＬ１，ＥＬ２の基端部は、カソードパッドＥ４０５に接続されている。スリットＥ４１８は、引き出し電極ＥＬ１，ＥＬ２を縁取るように形成されている。一方、アノード電極膜Ｅ４０４Ａは、ほぼ一定の幅のスリットＥ４１８に対応した間隔を開けて、カソード電極膜Ｅ４０３Ａを取り囲むように、絶縁膜Ｅ４１５の表面に形成されている。アノード電極膜Ｅ４０４Ａは、素子形成面Ｅ４０２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドＥ４０６とを一体的に有している。
カソード電極膜Ｅ４０３Ａおよびアノード電極膜Ｅ４０４Ａは、たとえば窒化膜からなるパッシベーション膜Ｅ４２０（図１１２では図示省略）によって覆われており、さらにパッシベーション膜Ｅ４２０の上にはポリイミド等の樹脂膜Ｅ４２１が形成されている。パッシベーション膜Ｅ４２０および樹脂膜Ｅ４２１を貫通するように、カソードパッドＥ４０５を露出させるパッド開口Ｅ４２２と、アノードパッドＥ４０６を露出させるパッド開口Ｅ４２３とが形成されている。パッド開口Ｅ４２２，Ｅ４２３に外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｅ４２０および樹脂膜Ｅ４２１は、保護膜を構成しており、引き出し電極ＥＬ１，ＥＬ２およびｐｎ接合領域Ｅ４１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードＥ４０１の耐久性の向上に寄与している。
外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂは、樹脂膜Ｅ４２１の表面よりも低い位置（半導体基板Ｅ４０２に近い位置）に表面を有していてもよいし、樹脂膜Ｅ４２１の表面から突出していて、樹脂膜Ｅ４２１よりも高い位置（半導体基板Ｅ４０２から遠い位置）に表面を有していてもよい。図１１３には、外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂが樹脂膜Ｅ４２１の表面から突出している例を示す。外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂは、たとえば、電極膜Ｅ４０３Ａ，Ｅ４０４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルＥＤ１〜ＥＤ４では、ｐ型の半導体基板Ｅ４０２とｎ＋型領域Ｅ４１０との間にｐｎ接合領域Ｅ４１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＥＤ１〜ＥＤ４のｎ＋型領域Ｅ４１０がカソード電極Ｅ４０３に共通に接続され、ダイオードセルＥＤ１〜ＥＤ４の共通のｐ型領域であるｐ＋型の半導体基板Ｅ４０２がアノード電極Ｅ４０４に共通に接続されている。これによって、半導体基板Ｅ４０２上に形成された複数のダイオードセルＥＤ１〜ＥＤ４は、すべて並列に接続されている。
図１１６は、チップダイオードＥ４０１の内部の電気的構造を示す電気回路図である。ダイオードセルＥＤ１〜ＥＤ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極Ｅ４０３によって共通接続され、アノード側がアノード電極Ｅ４０４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードＥ４０１は複数のダイオードセルＥＤ１〜ＥＤ４を有しており、各ダイオードセルＥＤ１〜ＥＤ４がｐｎ接合領域Ｅ４１１を有している。ｐｎ接合領域Ｅ４１１は、ダイオードセルＥＤ１〜ＥＤ４毎に分離されている。そのため、チップダイオードＥ４０１は、ｐｎ接合領域Ｅ４１１の周囲長、すなわち、半導体基板Ｅ４０２におけるｎ＋型領域Ｅ４１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｅ４１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオードＥ４０１を小型に形成する場合であっても、ｐｎ接合領域Ｅ４１１の総周囲長を大きくすることができるから、チップダイオードＥ４０１の小型化とＥＳＤ耐量の確保とを両立することができる。
この実施形態では、半導体基板Ｅ４０２のカソード側外部接続電極Ｅ４０３Ｂに近い短辺に陰極方向を表す凹部Ｅ７が形成されているので、半導体基板Ｅ４０２の裏面（素子形成面Ｅ４０２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部Ｅ７は、チップダイオードＥ４０１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくことができる。また、チップダイオードＥ４０１のサイズが微小で、標印が困難な場合にも凹部Ｅ７を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードＥ４０１に対してもカソードマークを付与できる。
図１１７は、チップダイオードＥ４０１の製造工程の一例を説明するための工程図である。また、図１１８Ａおよび図１１８Ｂは、図１１７の製造工程途中の構成を示す断面図であり、図１１３に対応する切断面を示す。図１１９は、半導体基板Ｅ４０２の元基板としてのｐ＋型半導体ウエハＥＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｅ４０２の元基板としてのｐ＋型半導体ウエハＥＷが用意される。半導体ウエハＥＷの表面は素子形成面ＥＷａであり、半導体基板Ｅ４０２の素子形成面Ｅ４０２ａに対応している。素子形成面ＥＷａには、複数のチップダイオードＥ４０１に対応した複数のチップダイオード領域Ｅ４０１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域Ｅ４０１ａの間には、境界領域Ｅ８が設けられている。境界領域Ｅ８は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＥＷに対して必要な工程を行った後に、境界領域Ｅ８に沿って半導体ウエハＥＷを切り離すことにより、複数のチップダイオードＥ４０１が得られる。
半導体ウエハＥＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＥＷの素子形成面ＥＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｅ４１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＥＳ１）、その上にレジストマスクが形成される（ＥＳ２）。このレジストマスクを用いたエッチングによって、ｎ＋型領域Ｅ４１０に対応する開口が絶縁膜Ｅ４１５に形成される（ＥＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｅ４１５に形成された開口から露出する半導体ウエハＥＷの表層部にｎ型不純物が導入される（ＥＳ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハＥＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｅ４１５の開口内で露出する半導体ウエハＥＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｅ４１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＥＳ５）、半導体ウエハＥＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＥＳ６）。これにより、半導体ウエハＥＷの表層部にｎ＋型領域Ｅ４１０が形成される。
次いで、コンタクト孔Ｅ４１６，Ｅ４１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｅ４１５の上に形成される（ＥＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｅ４１５にコンタクト孔Ｅ４１６，Ｅ４１７が形成される（ＥＳ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、カソード電極Ｅ４０３およびアノード電極Ｅ４０４を構成する電極膜が絶縁膜Ｅ４１５上に形成される（ＥＳ９）。この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＥ４１８に対応する開口パターンを有する別のレジストマスクが形成され（ＥＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＥ４１８が形成される（ＥＳ１１）。スリットＥ４１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜Ｅ４０３Ａおよびアノード電極膜Ｅ４０４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｅ４２０が形成され（ＥＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｅ４２１が形成される（ＥＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｅ４２３，Ｅ４２４に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＥＳ１４）。これにより、パッド開口Ｅ４２３，Ｅ４２４に対応した開口を有する樹脂膜Ｅ４２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＥＳ１５）。そして、樹脂膜Ｅ４２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｅ４２０にパッド開口Ｅ４２２，Ｅ４２３が形成される（ＥＳ１６）。その後、パッド開口Ｅ４２２，Ｅ４２３内に外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂが形成される（ＥＳ１７）。外部接続電極Ｅ４０３Ｂ，Ｅ４０４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｅ８（図１１９参照）に整合する格子状の開口を有するレジストマスクＥ８３（図１１８Ａ参照）が形成される（ＥＳ１８）。このレジストマスクＥ８３を介してプラズマエッチングが行われ、それによって、図１１８Ａに示すように、半導体ウエハＥＷがその素子形成面ＥＷａから所定の深さまでエッチングされる。これによって、境界領域Ｅ８に沿って、切断用の溝Ｅ８１が形成される（ＥＳ１９）。レジストマスクＥ８３が剥離された後、図１１８Ｂに示すように、半導体ウエハＥＷが裏面ＥＷｂから、溝Ｅ８１の底部に到達するまで研削される（ＥＳ２０）。これによって、複数のチップダイオード領域Ｅ４０１ａが個片化され、前述の構造のチップダイオードＥ４０１を得ることができる。
境界領域Ｅ８に溝Ｅ８１を形成するためのレジストマスクＥ８３は、図１１９に示すように、チップダイオード領域Ｅ４０１ａの四隅に接する位置に、チップダイオード領域Ｅ４０１ａの外側に凸の湾曲形状のラウンド形状部Ｅ８４を有している。ラウンド形状部Ｅ８４は、チップダイオード領域Ｅ４０１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域Ｅ８に溝Ｅ８１を形成するためのレジストマスクＥ８３は、チップダイオード領域Ｅ４０１ａの一つの短辺に接する位置に、チップダイオード領域Ｅ４０１ａの内側に向かって窪んだ複数の凹部Ｅ８５を有している。したがって、このレジストマスクＥ８３をマスクとして行うプラズマエッチングによって溝Ｅ８１を形成すると、溝Ｅ８１は、チップダイオード領域Ｅ４０１ａの四隅に接する位置に、チップダイオード領域Ｅ４０１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域Ｅ４０１ａの一つの短辺に接する位置に、チップダイオード領域Ｅ４０１ａの内側に向かって窪んだ複数の凹部を有することになる。したがって、チップダイオード領域Ｅ４０１ａを半導体ウエハＥＷから切り出すための溝Ｅ８１を形成する工程において、同時に、チップダイオードＥ４０１の四隅のコーナー部Ｅ４０９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークおよび標印としての凹部Ｅ７を形成できる。すなわち、専用の工程を追加することなく、コーナー部Ｅ４０９をラウンド形状に加工でき、かつカソードマークおよび標印としての凹部Ｅ７を形成できる。
図１２０は、前記チップダイオードＥ４０１において、標印としての凹部Ｅ７に代えて凸マークＥ７０を設けた実施形態の平面図である。
先の説明で、凹部Ｅ７は、チップダイオードＥ４０１の向き（チップ方向）を表し、より具体的には、凹部Ｅ７は、カソード側外部接続電極Ｅ４０３Ｂの位置を表すカソードマークを提供していることを述べ、これにより、チップダイオードＥ４０１の実装時に、その外観によって極性を把握できる構造となっている説明をした。また、凹部Ｅ７は、先に説明した凹マークＥ７と同様に、チップダイオードＥ４０１の極性方向に加え、型名、製造年月日その他の情報を表示しており、標印としても機能していると説明した。係る凹部Ｅ７は、図１２０に示すように、凸マークＥ７０に置き換えてもよい。
図１２０に示されるチップダイオードＥ４０１の製造工程は、図１１７を用いて説明した、図１１１〜図１１５に示されるチップダイオードＥ４０１の製造工程とほぼ同様である。ただし、図１１７のステップＥＳ１８で形成されるレジストマスクＥ８３の形状が異なっている。
図１２１を参照して、チップダイオードＥ４０１の製造工程に用いられるレジストマスクＥ８３について説明する。境界領域Ｅ８に溝Ｅ８１を形成するためのレジストマスクＥ８３は、図１２１に示すように、チップダイオード領域Ｅ４０１ａの四隅に接する位置に、チップダイオード領域Ｅ４０１ａの外側に凸の湾曲形状のラウンド形状部Ｅ８４を有している。ラウンド形状部Ｅ８４は、チップダイオード領域Ｅ４０１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域Ｅ８に溝Ｅ８１を形成するためのレジストマスクＥ８３は、チップダイオード領域Ｅ４０１ａの一つの短辺に接する位置に、チップダイオード領域Ｅ４０１ａの外側に向かって突出した複数の凸部Ｅ８６を有している。したがって、このレジストマスクＥ８３をマスクとして行うプラズマエッチングによって溝Ｅ８１を形成すると、溝Ｅ８１は、チップダイオード領域Ｅ４０１ａの四隅に接する位置に、チップダイオード領域Ｅ４０１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域Ｅ４０１ａの一つの短辺に接する位置に、チップダイオード領域Ｅ４０１ａの外側に向かって突出した複数の凸部を有することになる。したがって、チップダイオード領域Ｅ４０１ａを半導体ウエハＥＷから切り出すための溝Ｅ８１を形成する工程において、同時に、チップダイオードＥ４０１の四隅のコーナー部Ｅ４０９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークおよび標印としての凸部Ｅ７０を形成できる。すなわち、専用の工程を追加することなく、コーナー部Ｅ４０９をラウンド形状に加工でき、かつカソードマークおよび標印としての凸部Ｅ７０を形成できる。
以上、第６発明の実施形態として、チップ抵抗器、チップコンデンサおよびチップダイオードについて説明したが、第６発明は、チップ抵抗器、チップコンデンサおよびチップダイオード以外のチップ部品に対しても適用することが可能である。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ（コイル）およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。かかるチップインダクタにおいても、第６発明による凹凸により情報表示、すなわち凹マーク溝等の構造を採用することにより、実装が容易で、取り扱い易いチップインダクタ（チップ部品）とすることができる。
図１２２は、チップダイオードや、前述したチップ抵抗器、チップコンデンサ等が用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＥ２０１は、扁平な直方体形状の筐体Ｅ２０２の内部に電子部品を収納して構成されている。筐体Ｅ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｅ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＥ２０３の表示面が露出している。表示パネルＥ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＥ２０３は、筐体Ｅ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＥ２０３の一つの短辺に沿うように、操作ボタンＥ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＥ２０４が表示パネルＥ２０３の短辺に沿って配列されている。使用者は、操作ボタンＥ２０４およびタッチパネルを操作することによって、スマートフォンＥ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＥ２０３の別の一つの短辺の近傍には、スピーカＥ２０５が配置されている。スピーカＥ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＥ２０４の近くには、筐体Ｅ２０２の一つの側面にマイクロフォンＥ２０６が配置されている。マイクロフォンＥ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図１２３は、筐体Ｅ２０２の内部に収容された電子回路アセンブリＥ２１０の構成を示す図解的な平面図である。電子回路アセンブリＥ２１０は、配線基板Ｅ２１１と、配線基板Ｅ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｅ２１２−Ｅ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｅ２１２、ワンセグＴＶ受信ＩＣ Ｅ２１３、ＧＰＳ受信ＩＣ Ｅ２１４、ＦＭチューナＩＣ Ｅ２１５、電源ＩＣ Ｅ２１６、フラッシュメモリＥ２１７、マイクロコンピュータＥ２１８、電源ＩＣ Ｅ２１９およびベースバンドＩＣ Ｅ２２０を含む。複数のチップ部品は、チップインダクタＥ２２１，Ｅ２２５，Ｅ２３５、チップ抵抗器Ｅ２２２，Ｅ２２４，Ｅ２３３、チップキャパシタＥ２２７，Ｅ２３０，Ｅ２３４、およびチップダイオードＥ２２８，Ｅ２３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｅ２１１の実装面上に実装されている。チップダイオードＥ２２８，Ｅ２３１には、前述のいずれかの実施形態に係るチップダイオードを適用できる。
伝送処理ＩＣ Ｅ２１２は、表示パネル２０３に対する表示制御信号を生成し、かつ表示パネルＥ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＥ２０３との接続のために、伝送処理ＩＣ Ｅ２１２には、フレキシブル配線Ｅ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｅ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｅ２１３の近傍には、複数のチップインダクタＥ２２１と、複数のチップ抵抗器Ｅ２２２とが配置されている。ワンセグＴＶ受信ＩＣ Ｅ２１３、チップインダクタＥ２２１およびチップ抵抗器Ｅ２２２は、ワンセグ放送受信回路Ｅ２２３を構成している。チップインダクタＥ２２１およびチップ抵抗器Ｅ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｅ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｅ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＥ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ Ｅ２１５は、その近傍において配線基板Ｅ２１１に実装された複数のチップ抵抗器Ｅ２２４および複数のチップインダクタＥ２２５とともに、ＦＭ放送受信回路Ｅ２２６を構成している。チップ抵抗器Ｅ２２４およびチップインダクタＥ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｅ２２６に高精度な回路定数を与える。
電源ＩＣ Ｅ２１６の近傍には、複数のチップキャパシタＥ２２７および複数のチップダイオードＥ２２８が配線基板Ｅ２１１の実装面に実装されている。電源ＩＣ Ｅ２１６は、チップキャパシタＥ２２７およびチップダイオードＥ２２８とともに、電源回路Ｅ２２９を構成している。
フラッシュメモリＥ２１７は、オペレーティングシステムプログラム、スマートフォンＥ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータＥ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＥ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＥ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ Ｅ２１９の近くには、複数のチップキャパシタＥ２３０および複数のチップダイオードＥ２３１が配線基板Ｅ２１１の実装面に実装されている。電源ＩＣ Ｅ２１９は、チップキャパシタＥ２３０およびチップダイオードＥ２３１とともに、電源回路Ｅ２３２を構成している。
ベースバンドＩＣ Ｅ２２０の近くには、複数のチップ抵抗器Ｅ２３３、複数のチップキャパシタＥ２３４、および複数のチップインダクタＥ２３５が、配線基板Ｅ２１１の実装面に実装されている。ベースバンドＩＣ Ｅ２２０は、チップ抵抗器Ｅ２３３、チップキャパシタＥ２３４およびチップインダクタＥ２３５とともに、ベースバンド通信回路Ｅ２３６を構成している。ベースバンド通信回路Ｅ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｅ２２９，Ｅ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｅ２１２、ＧＰＳ受信ＩＣ Ｅ２１４、ワンセグ放送受信回路Ｅ２２３、ＦＭ放送受信回路Ｅ２２６、ベースバンド通信回路Ｅ２３６、フラッシュメモリＥ２１７およびマイクロコンピュータＥ２１８に供給される。マイクロコンピュータＥ２１８は、伝送処理ＩＣ Ｅ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｅ２１２から表示パネル２０３に表示制御信号を出力して表示パネルＥ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＥ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｅ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＥ２０３に出力し、受信された音声をスピーカＥ２０５から音響化させるための演算処理が、マイクロコンピュータＥ２１８によって実行される。
また、スマートフォンＥ２０１の位置情報が必要とされるときには、マイクロコンピュータＥ２１８は、ＧＰＳ受信ＩＣ Ｅ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＥ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＥ２１８は、ＦＭ放送受信回路Ｅ２２６を起動し、受信された音声をスピーカＥ２０５から出力させるための演算処理を実行する。
フラッシュメモリＥ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＥ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＥ２１８は、必要に応じて、フラッシュメモリＥ２１７に対してデータを書き込み、またフラッシュメモリＥ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｅ２３６によって実現される。マイクロコンピュータＥ２１８は、ベースバンド通信回路Ｅ２３６を制御して、音声またはデータを送受信するための処理を行う。
［７］第７発明について
携帯電話機に代表される携帯型電子機器においては、内部回路を構成する回路部品の小型化が求められている。したがって、チップダイオードについても、その小型化が求められており、それに伴って、電流能力を確保し、併せてＥＳＤ(electrostatic discharge)耐量を確保することが困難となってきている。
第７発明は、ＥＳＤ耐量の向上を図ったチップダイオードを提供することである。第７発明のより具体的な目的は、小型化とＥＳＤ耐量の確保とを両立することができるチップダイオードを提供することである。
第７発明は、次のような特徴を有している。
Ｆ１．第１導電型の半導体基板に形成され、前記半導体基板との間にｐｎ接合を形成する個別の第２導電型領域をそれぞれ有する複数のダイオードセルと、前記半導体基板の主面を覆い、複数のダイオードセルの前記第２導電型領域をそれぞれ露出させる複数のコンタクト孔が形成された絶縁膜と、前記半導体基板の前記第１導電型の領域に接続された第１電極と、前記絶縁膜上に形成され、前記複数のコンタクト孔を介して前記複数のダイオードセルの前記第２導電型領域にそれぞれ接合している第２電極とを含み、前記コンタクト孔内における前記第２電極と前記第２導電型領域との接合領域の周縁から前記第２導電型領域の周縁までの距離が、０．１μｍ以上であり、かつ前記第２導電型領域の径の１０％以下である、チップダイオード。
この構成によれば、第１導電型の半導体基板に第２導電型領域をそれぞれ有する複数のダイオードセルが形成されている。半導体基板上に絶縁膜が形成されており、その絶縁膜に形成されたコンタクト孔を介して第２導電型領域に第２電極が接続されている。半導体基板の第１導電型の領域に第１電極が接続されている。このようにして、複数のダイオードセルが第１電極および第２電極の間に並列に接続されている。これにより、ＥＳＤ耐量の向上を図ることができ、特に、チップサイズの小型化とＥＳＤ耐量の確保とを両立することができる。より具体的には、ダイオードセル毎に分離されたｐｎ接合（ｐｎ接合領域）が形成されていて、それらが並列接続されている。複数のダイオードセルにそれぞれｐｎ接合領域が形成されていることによって、半導体基板上におけるｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ＥＳＤ耐量を向上できる。ｐｎ接合領域の周囲長とは、半導体基板の表面におけるｐ型領域とｎ型領域との境界線の総延長である。
また、この発明では、コンタクト孔内における第２電極と第２導電型領域との接合領域の周縁から第２導電型領域の周縁までの距離が、１μｍ以上であり、かつ第２導電型領域の径の１０％以下である。前記距離が１μｍ以上に形成されているので、コンタクト孔内における第２電極と第２導電型領域との接合領域の周縁と半導体基板との間に、第２導電型領域をバイパスしてリーク電流が流れるのを抑制または防止することができる。一方、前記距離が第２導電型領域の径の１０％以下に形成されているので、ＥＳＤ耐量を一層向上することができる。
普通に考えると前記距離を大きくするほどＥＳＤ耐量は大きくなりそうである。そこで、発明者は前記距離が大きくなるほどＥＳＤ耐量が大きくなると予測し、前記距離の適切な範囲を特定するために、次のような実験を行なった。つまり、第２導電型領域に対してコンタクト孔の大きさを様々に設定して、前記距離を異ならせたサンプルについて、ＥＳＤ耐量を測定した。その結果、予測に反して、前記距離を小さくすることによってＥＳＤ大量が大きくなることを、発明者は発見した。また、前記距離が小さくなりすぎると、第２電極と第２導電型領域との接合領域の周縁と半導体基板との間に、第２導電型領域をバイパスしてリーク電流が流れてしまうことが判明した。この発明は、このような発見に基づいてなされたものである。
Ｆ２．各第２導電型領域が多角形形状を有し、前記接合領域が前記第２導電型領域と相似の多角形形状を有していて、前記第２導電型領域と前記接合領域との対応する辺が互いに平行に配置されており、前記互いに平行に配置された辺の間の距離によって、前記接合領域の周縁から前記第２導電型領域の周縁までの距離が定義される、「Ｆ１．」に記載のチップダイオード。
Ｆ３．各第２導電型領域が多角形形状を有し、前記第２導電型領域の重心から当該第２導電型領域の複数の辺にそれぞれ下した複数の垂線の長さの平均値の２倍によって前記第２導電型領域の径が定義される、「Ｆ１．」または「Ｆ２．」に記載のチップダイオードである。
Ｆ４．前記第２電極が、前記接合領域から前記半導体基板上において前記第２導電型領域が形成されていない領域上まで引き出された複数の引き出し電極と、前記引き出し電極に接続され、前記第２導電型領域が形成されていない領域上において前記絶縁膜上に配置され前記複数の引き出し電極に接続された外部電極部とを含む、「Ｆ１．」〜「Ｆ３．」のいずれかに記載のチップダイオード。
この構成によれば、第２電極の外部電極部を第２導電型領域の直上を回避して配置できるので、チップダイオードを実装基板に実装したり、第２電極の外部電極部にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上したチップダイオードを実現できる。
Ｆ５．前記半導体基板がｐ型半導体基板からなり、前記複数の第２導電型領域をそれぞれ形成する複数のｎ型拡散層が互いに分離されて前記ｐ型半導体基板に形成されている、「Ｆ１．」〜「Ｆ４．」のいずれかに記載のチップダイオード。
この構成では、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、抵抗率の面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｆ６．前記第２電極が、前記ｐ型半導体基板に接し、ＡｌＳｉからなる電極膜を含む、「Ｆ５．」に記載のチップダイオード。この構成によれば、第２電極がｐ型半導体基板に接するＡｌＳｉ電極膜を含んでいる。ＡｌＳｉは、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似している。そのため、ＡｌＳｉ電極膜は、ｐ型半導体基板との間に良好なオーミック接合を形成することができる。よって、ｐ型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
Ｆ７．前記複数の第２導電型領域が、前記外部接続部に向かって直線上に並んだ複数の第２導電型領域を含み、当該直線上に並んだ複数の第２導電型領域が前記直線に沿って直線状に形成された共通の前記引き出し電極によって前記外部接続部に接続されている、「Ｆ４．」に記載のチップダイオード。
この構成によれば、第２電極の外部接続部に向かって直線上に並んだ複数の第２導電型領域が、直線状の共通の引き出し電極によって、当該外部接続部に接続されている。これにより、第２導電型領域から第２電極の外部接続部までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを低減できる。また、複数の第２導電型領域で一つの引き出し電極を共有できるから、多数の第２導電型領域を形成してｐｎ接合領域の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、一層信頼性の高いチップダイオードを提供できる。
Ｆ８．前記複数の第２導電型領域が、前記半導体基板上に二次元配列されている、「Ｆ１．」〜「Ｆ７．」のいずれかに記載のチップダイオード。この構成により、複数のダイオードセルが二次元配列（好ましくは、等間隔に二次元配列）されていることによって、ＥＳＤ耐量を一層向上することができる。
前記複数のダイオードセルは、等しい大きさ（より具体的には複数のダイオードセルのｐｎ接合領域が等しい大きさ）に形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なＥＳＤ耐量を有することができる。
前記ダイオードセルが、４個以上設けられていることが好ましい。この構成により、４個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ＥＳＤ耐量を効率的に向上することができる。
Ｆ９．前記第１電極および前記第２電極が前記半導体基板の前記主面側に配置されている、「Ｆ１．」〜「Ｆ８．」のいずれかに記載のチップダイオード。この構成によれば、半導体基板の一方の表面に第１電極および第２電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。これによって、チップダイオードの占有空間を小さくできる。とくに、実装基板上におけるチップダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
Ｆ１０．前記第１電極および前記第２電極を部分的に露出させ、前記引き出し電極を覆うように前記半導体基板の主面に形成された保護膜をさらに含む、「Ｆ４．」に記載のチップダイオード。この構成によれば、第１電極および第２電極を露出させながら引き出し電極を覆う保護膜が形成されているので、引き出し電極およびｐｎ接合領域への水分の浸入を抑制または防止でき。そのうえ、保護膜によって、外力に対する耐久性を向上でき、信頼性を一層向上できる。
Ｆ１１．前記半導体基板の前記主面が、コーナー部を丸めた矩形形状を有している、「Ｆ１．」〜「Ｆ１０．」のいずれかに記載のチップダイオード。この構成によれば、半導体基板の主面は、コーナー部が丸められた矩形形状を有している。それによって、チップダイオードの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードを提供できる。
Ｆ１２．前記矩形形状の一辺の途中部に、陰極方向を表す凹部が形成されている、「Ｆ１１．」に記載のチップダイオード。この構成によれば、矩形形状の半導体基板の一辺に、陰極方向を表す凹部が形成されているので、半導体基板の表面（たとえば保護膜の表面）に、標印などによって陰極方向を表すマーク（カソードマーク）を形成する必要がない。上記のような凹部は、チップダイオードをウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードのサイズが微小で、標印が困難な場合にも形成できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードに対しても陰極方向を表す目印を付すことができる。
Ｆ１３．実装基板と、前記実装基板に実装された「Ｆ１．」〜「Ｆ１２．」のいずれかに記載のチップダイオードとを含む、回路アセンブリ。この構成により、ＥＳＤ耐量が大きく、したがって信頼性が向上されたチップダイオードを用いた回路アセンブリを提供できる。よって、信頼性の高い回路アセンブリを提供できる。
Ｆ１４．前記チップダイオードが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されている、「Ｆ１３．」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
Ｆ１５．「Ｆ１３．」または「Ｆ１４．」に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。この構成により、ＥＳＤ耐量が大きく、したがって信頼性が向上されたチップダイオードを用いた回路アセンブリを筐体内に収容した電子機器を提供できる。したがって、信頼性の高い電子機器を提供できる。
第７発明の実施の形態を、添付図面を参照して詳細に説明する。
図１２４は、第７発明の一実施形態に係るチップダイオードの斜視図であり、図１２５はその平面図であり、図１２６は、図１２５のCXXVI−CXXVI線に沿う断面図である。さらに、図１２７は、図１２５のCXXVII−CXXVII線に沿う断面図である。
チップダイオードＦ１は、ｐ＋型の半導体基板Ｆ２（たとえばシリコン基板）と、半導体基板Ｆ２に形成された複数のダイオードセルＦＤ１〜ＦＤ４と、これらの複数のダイオードセルＦＤ１〜ＦＤ４を並列に接続するカソード電極Ｆ３およびアノード電極Ｆ４とを含む。半導体基板Ｆ２は、一対の主面Ｆ２ａ，Ｆ２ｂと、その一対の主面Ｆ２ａ，Ｆ２ｂと直交する複数の側面Ｆ２ｃとを含み、前記一対の主面Ｆ２ａ，Ｆ２ｂのうちの一方（主面Ｆ２ａ）が素子形成面とされている。以下、この主面Ｆ２ａを「素子形成面Ｆ２ａ」という。素子形成面Ｆ２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、チップダイオードＦ１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｆ２ａの両端部に、カソード電極Ｆ３の外部接続電極Ｆ３Ｂと、アノード電極Ｆ４の外部接続電極Ｆ４Ｂとが配置されている。これらの外部接続電極Ｆ３Ｂ，Ｆ４Ｂの間の素子形成面Ｆ２ａに、ダイオードセル領域Ｆ７が設けられている。
素子形成面Ｆ２ａの一つの短辺（この実施形態ではカソード側外部接続電極Ｆ３Ｂに近い短辺）に連なる一つの側面Ｆ２ｃには、半導体基板Ｆ２の厚さ方向に延びて切り欠かれた凹部Ｆ８が形成されている。凹部Ｆ８は、この実施形態では、半導体基板Ｆ２の厚さ方向の全域にわたって延びている。凹部Ｆ８は、平面視において、素子形成面Ｆ２ａの一短辺から内方に窪んでおり、この実施形態では、素子形成面Ｆ２ａの内方に向かって幅狭となる台形形状を有している。むろん、この平面形状は一例であり、矩形形状であってもよいし、三角形形状であってもよいし、部分円状（たとえば円弧形状）等の凹湾曲形状であってもよい。凹部Ｆ８は、チップダイオードＦ１の向き（チップ方向）を表す。より具体的には、凹部Ｆ８は、カソード側外部接続電極Ｆ３Ｂの位置を表すカソードマークを提供している。これにより、チップダイオードＦ１の実装時に、その外観によって極性を把握できる構造となっている。
半導体基板Ｆ２は、４つの側面Ｆ２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｆ９を有している。この４つのコーナー部Ｆ９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｆ９は、素子形成面Ｆ２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、チップダイオードＦ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
ダイオードセル領域Ｆ７は、この実施形態では、矩形に形成されている。ダイオードセル領域Ｆ７内に、複数のダイオードセルＦＤ１〜ＦＤ４が配置されている。複数のダイオードセルＦＤ１〜ＦＤ４は、この実施形態では４個設けられており、半導体基板Ｆ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図１２８は、カソード電極Ｆ３およびアノード電極Ｆ４ならびにその上に形成された構成を取り除いて、半導体基板Ｆ２の表面（素子形成面Ｆ２ａ）の構造を示す平面図である。ダイオードセルＦＤ１〜ＦＤ４の各領域内には、それぞれ、ｐ＋型の半導体基板Ｆ２の表層領域にｎ＋型領域（第２導電型領域）Ｆ１０が形成されている。ｎ＋型領域Ｆ１０は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルＦＤ１〜ＦＤ４は、ダイオードセル毎に分離されたｐｎ接合領域Ｆ１１をそれぞれ有している。
複数のダイオードセルＦＤ１〜ＦＤ４は、この実施形態では等しい大きさおよび等しい形状、具体的には矩形形状に形成されており、各ダイオードセルの矩形領域内に、多角形形状のｎ＋型領域Ｆ１０が形成されている。この実施形態では、ｎ＋型領域Ｆ１０は、正八角形に形成されており、ダイオードセルＦＤ１〜ＦＤ４の矩形領域を形成する４辺にそれぞれ沿う４つの辺と、ダイオードセルＦＤ１〜ＦＤ４の矩形領域の４つの角部にそれぞれ対向する別の４つの辺とを有している。
図１２６および図１２７に示されているように、半導体基板Ｆ２の素子形成面Ｆ２ａには、酸化膜等からなる絶縁膜Ｆ１５（図１２５では図示省略）が形成されている。絶縁膜Ｆ１５には、ダイオードセルＦＤ１〜ＦＤ４のそれぞれのｎ＋型領域Ｆ１０の表面を露出させるコンタクト孔Ｆ１６（カソードコンタクト孔）と、素子形成面Ｆ２ａを露出させるコンタクト孔Ｆ１７（アノードコンタクト孔）とが形成されている。絶縁膜Ｆ１５の表面には、カソード電極Ｆ３およびアノード電極Ｆ４が形成されている。カソード電極Ｆ３は、絶縁膜Ｆ１５の表面に形成されたカソード電極膜Ｆ３Ａと、カソード電極膜Ｆ３Ａに接合された外部接続電極Ｆ３Ｂとを含む。カソード電極膜Ｆ３Ａは、複数のダイオードセルＦＤ１，ＦＤ３に接続された引き出し電極ＦＬ１と、複数のダイオードセルＦＤ２，ＦＤ４に接続された引き出し電極ＦＬ２と、引き出し電極ＦＬ１，ＦＬ２（カソード引き出し電極）と一体的に形成されたカソードパッドＦ５とを有している。カソードパッドＦ５は、素子形成面Ｆ２ａの一端部に矩形に形成されている。このカソードパッドＦ５に外部接続電極Ｆ３Ｂが接続されている。このようにして、外部接続電極Ｆ３Ｂは、引き出し電極ＦＬ１，ＦＬ２に共通に接続されている。カソードパッドＦ５および外部接続電極Ｆ３Ｂは、カソード電極Ｆ３の外部接続部（カソード外部接続部）を構成している。
アノード電極Ｆ４は、絶縁膜Ｆ１５の表面に形成されたアノード電極膜Ｆ４Ａと、アノード電極膜Ｆ４Ａに接合された外部接続電極Ｆ４Ｂとを含む。アノード電極膜Ｆ４Ａは、ｐ＋型半導体基板Ｆ２に接続されており、素子形成面Ｆ２ａの一端部付近にアノードパッドＦ６を有している。アノードパッドＦ６は、アノード電極膜Ｆ４Ａにおいて素子形成面Ｆ２ａの一端部に配置された領域からなる。このアノードパッドＦ６に外部接続電極Ｆ４Ｂが接続されている。アノードパッドＦ６および外部接続電極Ｆ４Ｂは、アノード電極Ｆ４の外部接続部（アノード外部接続部）を構成している。アノード電極膜Ｆ４Ａにおいて、アノードパッドＦ６以外の領域は、アノードコンタクト孔Ｆ１７から引き出されたアノード引き出し電極である。
引き出し電極ＦＬ１は、絶縁膜Ｆ１５の表面からダイオードセルＦＤ１，ＦＤ３のコンタクト孔Ｆ１６内に入り込み、各コンタクト孔Ｆ１６内でダイオードセルＦＤ１，ＦＤ３の各ｎ＋型領域Ｆ１０にオーミック接触している。引き出し電極ＦＬ１において、コンタクト孔Ｆ１６内でダイオードセルＦＤ１，ＦＤ３に接続されている部分は、セル接続部ＦＣ１，ＦＣ３を構成している。同様に、引き出し電極ＦＬ２は、絶縁膜Ｆ１５の表面からダイオードセルＦＤ２，ＦＤ４のコンタクト孔Ｆ１６内に入り込み、各コンタクト孔Ｆ１６内でダイオードセルＦＤ２，ＦＤ４の各ｎ＋型領域Ｆ１０にオーミック接触している。引き出し電極ＦＬ２において、コンタクト孔Ｆ１６内でダイオードセルＦＤ２，ＦＤ４に接続されている部分は、セル接続部ＦＣ２，ＦＣ４を構成している。アノード電極膜Ｆ４Ａは、絶縁膜Ｆ１５の表面からコンタクト孔Ｆ１７の内方へと延びており、コンタクト孔Ｆ１７内でｐ＋型の半導体基板Ｆ２にオーミック接触している。カソード電極膜Ｆ３Ａおよびアノード電極膜Ｆ４Ａは、この実施形態では、同じ材料からなっている。
電極膜としては、この実施形態では、ＡｌＳｉ膜を用いている。ＡｌＳｉ膜を用いると、半導体基板Ｆ２の表面にｐ＋型領域を設けることなく、アノード電極膜Ｆ４Ａをｐ＋型の半導体基板Ｆ２にオーミック接触させることができる。すなわち、アノード電極膜Ｆ４Ａをｐ＋型の半導体基板Ｆ２に直接接触させてオーミック接合を形成できる。したがって、ｐ＋型領域を形成するための工程を省くことができる。
カソード電極膜Ｆ３Ａとアノード電極膜Ｆ４Ａとの間は、スリットＦ１８によって分離されている。引き出し電極ＦＬ１は、ダイオードセルＦＤ１からダイオードセルＦＤ３を通ってカソードパッドＦ５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＦＬ２は、ダイオードセルＦＤ２からダイオードセルＦＤ４を通ってカソードパッドＦ５に至る直線に沿って直線状に形成されている。引き出し電極ＦＬ１，ＦＬ２は、ｎ＋型領域Ｆ１０からカソードパッドＦ５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、セル接続部ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４の幅よりも広い。セル接続部ＦＣ１〜ＦＣ４の幅は、引き出し電極ＦＬ１，ＦＬ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＦＬ１，ＦＬ２の先端部は、ｎ＋型領域Ｆ１０の平面形状と整合するように整形されている。引き出し電極ＦＬ１，ＦＬ２の基端部は、カソードパッドＦ５に接続されている。スリットＦ１８は、引き出し電極ＦＬ１，ＦＬ２を縁取るように形成されている。一方、アノード電極膜Ｆ４Ａは、ほぼ一定の幅のスリットＦ１８に対応した間隔を開けて、カソード電極膜Ｆ３Ａを取り囲むように、絶縁膜Ｆ１５の表面に形成されている。アノード電極膜Ｆ４Ａは、素子形成面Ｆ２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなるアノードパッドＦ６とを一体的に有している。
カソード電極膜Ｆ３Ａおよびアノード電極膜Ｆ４Ａは、たとえば窒化膜からなるパッシベーション膜Ｆ２０（図１２５では図示省略）によって覆われており、さらにパッシベーション膜Ｆ２０の上にはポリイミド等の樹脂膜Ｆ２１が形成されている。パッシベーション膜Ｆ２０および樹脂膜Ｆ２１を貫通するように、カソードパッドＦ５を露出させるパッド開口Ｆ２２と、アノードパッドＦ６を露出させるパッド開口Ｆ２３とが形成されている。パッド開口Ｆ２２，Ｆ２３に外部接続電極Ｆ３Ｂ，Ｆ４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｆ２０および樹脂膜Ｆ２１は、保護膜を構成しており、引き出し電極ＦＬ１，ＦＬ２およびｐｎ接合領域Ｆ１１への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、チップダイオードＦ１の耐久性の向上に寄与している。
外部接続電極Ｆ３Ｂ，Ｆ４Ｂは、樹脂膜Ｆ２１の表面よりも低い位置（半導体基板Ｆ２に近い位置）に表面を有していてもよいし、樹脂膜Ｆ２１の表面から突出していて、樹脂膜Ｆ２１よりも高い位置（半導体基板Ｆ２から遠い位置）に表面を有していてもよい。図１２６には、外部接続電極Ｆ３Ｂ，Ｆ４Ｂが樹脂膜Ｆ２１の表面から突出している例を示す。外部接続電極Ｆ３Ｂ，Ｆ４Ｂは、たとえば、電極膜Ｆ３Ａ，Ｆ４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
各ダイオードセルＦＤ１〜ＦＤ４では、ｐ＋型の半導体基板Ｆ２とｎ＋型領域Ｆ１０との間にｐｎ接合領域Ｆ１１が形成されており、したがって、それぞれｐｎ接合ダイオードが形成されている。そして、複数のダイオードセルＦＤ１〜ＦＤ４のｎ＋型領域Ｆ１０がカソード電極Ｆ３に共通に接続され、ダイオードセルＦＤ１〜ＦＤ４の共通のｐ型領域であるｐ＋型の半導体基板Ｆ２がアノード電極Ｆ４に共通に接続されている。これによって、半導体基板Ｆ２上に形成された複数のダイオードセルＦＤ１〜ＦＤ４は、すべて並列に接続されている。
図１２９は、チップダイオードＦ１の内部の電気的構造を示す電気回路図である。ダイオードセルＦＤ１〜ＦＤ４によってそれぞれ構成されるｐｎ接合ダイオードは、カソード側がカソード電極Ｆ３によって共通接続され、アノード側がアノード電極Ｆ４によって共通接続されることによって、全て並列に接続されており、これによって、全体として１つのダイオードとして機能する。
この実施形態の構成によれば、チップダイオードＦ１は複数のダイオードセルＦＤ１〜ＦＤ４を有しており、各ダイオードセルＦＤ１〜ＦＤ４がｐｎ接合領域Ｆ１１を有している。ｐｎ接合領域Ｆ１１は、ダイオードセルＦＤ１〜ＦＤ４毎に分離されている。そのため、チップダイオードＦ１は、ｐｎ接合領域Ｆ１１の周囲長、すなわち、半導体基板Ｆ２におけるｎ＋型領域Ｆ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｆ１１の近傍における電界の集中を回避し、その分散を図ることができるので、ＥＳＤ耐量の向上を図ることができる。すなわち、チップダイオードＦ１を小型に形成する場合であっても、ｐｎ接合領域Ｆ１１の総周囲長を大きくすることができるから、チップダイオードＦ１の小型化とＥＳＤ耐量の確保とを両立することができる。
図１２６〜図１２８を参照して、この実施形態では、各ダイオードセルＦＤ１〜ＦＤ４において、コンタクト孔Ｆ１６におけるカソード電極Ｆ３とｎ＋型領域Ｆ１０との接合領域（セル接続部ＦＣ１〜ＦＣ４）の周縁からｎ＋型領域Ｆ１０の周縁までの距離Ｄが、１μｍ以上で、かつｎ＋型領域Ｆ１０の径φの１０％以下に形成されている。距離Ｄは、１μｍ以上で、かつｎ＋型領域Ｆ１０の径φの３％以下に形成されていることが好ましい。
本実施形態のように、各ｎ＋型領域Ｆ１０が多角形形状（この例では正八角形）を有し、セル接続部ＦＣ１〜ＦＣ４がｎ＋型領域Ｆ１０と相似の多角形形状を有していて、ｎ＋型領域Ｆ１０とセル接続部ＦＣ１〜ＦＣ４との対応する辺が互いに平行に配置されている場合には、互いに平行に配置された辺の間の距離によって、前記距離Ｄが定義される。また、ｎ＋型領域Ｆ１０の重心から当該ｎ＋型領域Ｆ１０の複数の辺にそれぞれ下した複数の垂線の長さの平均値の２倍によってｎ＋型領域Ｆ１０の径φが定義される。たとえば、ｎ＋型領域Ｆ１０の径φを１２０μｍとし、距離Ｄを２μｍとすることができる。
この実施形態では、距離Ｄが１μｍ以上に形成されているので、セル接続部ＦＣ１〜ＦＣ４の周縁と半導体基板Ｆ２との間に、ｎ＋型領域Ｆ１０をバイパスしてリーク電流が流れるのを抑制または防止することができる。一方、距離Ｄがｎ＋型領域Ｆ１０の径φの１０％以下に形成されているので、後に詳しく説明するように、ＥＳＤ耐量を一層向上することができる。
なお、半導体基板Ｆ２の表層部におけるｎ＋型領域Ｆ１０の周囲に、濃度が薄くかつ深いｎ−型拡散層を形成することにより、ＥＳＤ耐量を向上させることも考えられるが、その方法では製造工程数が増加してしまう。それに対して、この実施形態では、ｎ＋型領域Ｆ１０とコンタクト孔Ｆ１６との相対的なレイアウトを適切に定めることによって、ＥＳＤ耐量を向上させているので、製造工程数を増加させることなく、ＥＳＤ耐量を向上させることができる。
図１３０は、同面積の半導体基板上に形成するダイオードセルの大きさおよび／またはダイオードセルの個数を様々に設定して、ｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、ｐｎ接合領域の周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。４個以上のダイオードセルを半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
さらに、この実施形態では、引き出し電極ＦＬ１，ＦＬ２の幅Ｗ１，Ｗ２が、セル接続部ＦＣ１〜ＦＣ４からカソードパッドＦ５までの間の至るところで、セル接続部ＦＣ１〜ＦＣ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保したチップダイオードを提供できる。
また、この実施形態では、カソードパッドＦ５に向かう直線上に並んだ複数のダイオードセルＦＤ１，ＦＤ３；ＦＤ２，ＦＤ４が直線状の共通の引き出し電極ＦＬ１，ＦＬ２によって、カソードパッドＦ５に接続されている。これにより、ダイオードセルＦＤ１〜ＦＤ４からカソードパッドＦ５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルＦＤ１，ＦＤ３；ＦＤ２，ＦＤ４で一つの引き出し電極ＦＬ１；ＦＬ２を共有できるから、多数のダイオードセルＦＤ１〜ＦＤ４を形成してダイオード接合領域（ｐｎ接合領域Ｆ１１）の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板Ｆ２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
また、引き出し電極ＦＬ１，ＦＬ２の端部がｎ＋型領域Ｆ１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極ＦＬ１，ＦＬ２の占有面積を小さくしながら、ｎ＋型領域Ｆ１０と接続できる。
さらに、半導体基板Ｆ２の一方の表面である素子形成面Ｆ２ａにカソード側およびアノード側の外部接続電極Ｆ３Ｂ，Ｆ４Ｂがいずれも形成されている。そこで、図１３１に示すように、素子形成面Ｆ２ａを実装基板Ｆ２５に対向させて、外部接続電極Ｆ３Ｂ，Ｆ４ＢをはんだＦ２６によって実装基板Ｆ２５上に接合することにより、チップダイオードＦ１を実装基板Ｆ２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードＦ１を提供することができ、素子形成面Ｆ２ａを実装基板Ｆ２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードＦ１を実装基板Ｆ２５に接続できる。これによって、実装基板Ｆ２５上におけるチップダイオードＦ１の占有空間を小さくできる。とくに、実装基板Ｆ２５上におけるチップダイオードＦ１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、この実施形態では、半導体基板Ｆ２上に絶縁膜Ｆ１５が形成されており、その絶縁膜Ｆ１５に形成されたコンタクト孔Ｆ１６を介してダイオードセルＦＤ１〜ＦＤ４に引き出し電極ＦＬ１，ＦＬ２のセル接続部ＦＣ１〜ＦＣ４が接続されている。そして、コンタクト孔Ｆ１６の外の領域において絶縁膜Ｆ１５上にカソードパッドＦ５が配置されている。つまり、ｐｎ接合領域Ｆ１１の直上から離れた位置にカソードパッドＦ５が設けられている。また、絶縁膜Ｆ１５に形成されたコンタクト孔Ｆ１７を介してアノード電極膜Ｆ４Ａが半導体基板Ｆ２に接続されており、コンタクト孔Ｆ１７の外の領域において絶縁膜Ｆ１５上にアノードパッドＦ６が配置されている。アノードパッドＦ６もまた、ｐｎ接合領域Ｆ１１の直上から離れた位置にある。これにより、チップダイオードＦ１を実装基板Ｆ２５に実装するときに、ｐｎ接合領域Ｆ１１に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域Ｆ１１の破壊を回避できるので、外力に対する耐久性に優れたチップダイオードを実現できる。また、外部接続電極Ｆ３Ｂ，Ｆ４Ｂを設けずに、カソードパッドＦ５およびアノードパッドＦ６をそれぞれカソード外部接続部およびアノード接続部とし、これらのカソードパッドＦ５およびアノードパッドＦ６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域Ｆ１１が破壊されることを回避できる。
また、この実施形態では、アノード電極膜Ｆ４ＡがＡｌＳｉ膜からなっている。ＡｌＳｉ膜は、ｐ型半導体（とくにｐ型シリコン半導体）と仕事関数が近似しており、そのため、ｐ＋型半導体基板Ｆ２との間に良好なオーミック接合を形成することができる。よって、ｐ＋型半導体基板Ｆ２にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
さらに、この実施形態では、半導体基板Ｆ２は、コーナー部Ｆ９が丸められた矩形形状を有している。それによって、チップダイオードＦ１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ないチップダイオードＦ１を提供できる。
さらに、この実施形態では、半導体基板Ｆ２のカソード側外部接続電極Ｆ３Ｂに近い短辺に陰極方向を表す凹部Ｆ８が形成されているので、半導体基板Ｆ２の裏面（素子形成面Ｆ２ａとは反対側の主面）に、カソードマークを標印する必要がない。凹部Ｆ８は、チップダイオードＦ１をウエハ（元基板）から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードＦ１のサイズが微小で、標印が困難な場合にも凹部Ｆ８を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードＦ１に対してもカソードマークを付与できる。
図１３２は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについてＥＤＳ耐量を測定した結果を示す。距離Ｄが６μｍ，３μｍ，２μｍ，１μｍの４つのサンプルを用意した。各サンプルのｎ＋型領域Ｆ１０の径φは１２０μｍである。距離Ｄが１μｍのサンプルについては、セル接続部の周縁と半導体基板Ｆ２との間にリークが発生したため、ＥＤＳ耐量の評価をできなかった。
普通に考えると距離Ｄを大きくするほどＥＳＤ耐量は大きくなりそうである。しかしながら、この実験により、予想に反して、距離Ｄを小さくすることによってＥＤＳ耐量が大きくなることが判明した。また、距離Ｄを小さくしすぎるとリークが発生してＥＤＳ耐量を損なうこととが判明した。
この実験結果から、距離Ｄが１２μｍ以下（ｎ＋型領域Ｆ１０の径φの１０％以下）であれば、８キロボルトを超えるＥＳＤ耐量を実現することが推測できる。また、距離Ｄが３．６μｍ以下（ｎ＋型領域Ｆ１０の径φの３％以下）であれば、２０キロボルトを超えるＥＳＤ耐量を実現することが推測できる。
図１３３は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについてリーク電流を測定した結果を示す。距離Ｄが６μｍ，３μｍ，２μｍ，１μｍの４つのサンプルを用意した。各サンプルのｎ＋型領域Ｆ１０の径φは１２０μｍである。距離Ｄが１μｍのサンプルでは、セル接続部の周縁と半導体基板Ｆ２との間にリークが発生した。この実験結果から、距離Ｄの大小でリーク電流に有意な差はないが、ある下限未満では、ｎ＋型領域Ｆ１０をバイパスする経路ができてしまってリーク電流が大きくなることが分かる。
図１３４は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについてツェナー電圧を測定した結果を示す。距離Ｄが６μｍ，３μｍ，２μｍ，１μｍの４つのサンプルを用意した。各サンプルのｎ＋型領域Ｆ１０の径φは１２０μｍである。距離Ｄが１μｍのサンプルについては、セル接続部の周縁と半導体基板Ｆ２との間にリークが発生したため、ツェナー電圧の評価をできなかった。この実験結果から、距離Ｄによるツェナー電圧への悪影響がないことが分かる。
図１３５は、径φが同じ大きさのｎ＋型領域に対してコンタクト孔の大きさを様々に設定して、距離Ｄを異ならせた複数のサンプルについて端子間容量を測定した結果を示す。端子間容量は、アノード電極Ｆ４とカソード電極Ｆ３との間の容量である。距離Ｄが６μｍ，３μｍ，２μｍ，１μｍの４つのサンプルを用意した。各サンプルのｎ＋型領域Ｆ１０の径φは１２０μｍである。距離Ｄが１μｍのサンプルについては、セル接続部の周縁と半導体基板Ｆ２との間にリークが発生したため、端子間容量の評価をできなかった。この実験結果から、距離Ｄによる端子間容量への悪影響がないことが分かる。
図１３６は、チップダイオードＦ１の製造工程の一例を説明するための工程図である。また、図１３７Ａおよび図１３７Ｂは、図１３６の製造工程途中の構成を示す断面図であり、図１２６に対応する切断面を示す。図１３８は、半導体基板Ｆ２の元基板としてのｐ＋型半導体ウエハＦＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｆ２の元基板としてのｐ＋型半導体ウエハＦＷが用意される。半導体ウエハＦＷの表面は素子形成面ＦＷａであり、半導体基板Ｆ２の素子形成面Ｆ２ａに対応している。素子形成面ＦＷａには、複数のチップダイオードＦ１に対応した複数のチップダイオード領域Ｆ１ａが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域Ｆ１ａの間には、境界領域Ｆ８０が設けられている。境界領域Ｆ８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＦＷに対して必要な工程を行った後に、境界領域Ｆ８０に沿って半導体ウエハＦＷを切り離すことにより、複数のチップダイオードＦ１が得られる。
半導体ウエハＦＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＦＷの素子形成面ＦＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｆ１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＦＳ１）、その上にレジストマスクが形成される（ＦＳ２）。このレジストマスクを用いたエッチングによって、ｎ＋型領域Ｆ１０に対応する開口が絶縁膜Ｆ１５に形成される（ＦＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｆ１５に形成された開口から露出する半導体ウエハＦＷの表層部にｎ型不純物が導入される（ＦＳ４）。ｎ型不純物の導入は、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われる。ｎ型不純物イオンの注入エネルギーは、たとえば４０ｋｅＶであり、ｎ型不純物イオンの密度は、たとえば２×１０１５個／ｃｍ３である。なお、ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよい。リンデポとは、半導体ウエハＦＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｆ１５の開口内で露出する半導体ウエハＦＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｆ１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＦＳ５）、半導体ウエハＦＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＦＳ６）。この熱処理は、たとえば９００℃の温度雰囲気内で、たとえば４０分間行われる。これにより、半導体ウエハＦＷの表層部にｎ＋型領域Ｆ１０が形成される。前記ＦＳ４およびＦＳ６の工程における条件の設定によって、ｎ＋型領域Ｆ１０の大きさを制御できる。
次いで、コンタクト孔Ｆ１６，Ｆ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｆ１５の上に形成される（ＦＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｆ１５にコンタクト孔Ｆ１６，Ｆ１７が形成される（ＦＳ８）、その後、レジストマスクが剥離される。前記ＦＳ８の工程によって、コンタクト孔Ｆ１６の大きさが決定される。したがって、前記ＦＳ４，ＦＳ６およびＦＳ８の工程によって、距離Ｄの大きさを制御できる。
次いで、たとえばスパッタリングによって、カソード電極Ｆ３およびアノード電極Ｆ４を構成する電極膜が絶縁膜Ｆ１５上に形成される（ＦＳ９）。この実施形態では、ＡｌＳｉからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＦ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＦＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＦ１８が形成される（ＦＳ１１）。スリットＦ１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、カソード電極膜Ｆ３Ａおよびアノード電極膜Ｆ４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｆ２０が形成され（ＦＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｆ２１が形成される（ＦＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｆ２２，Ｆ２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＦＳ１４）。これにより、パッド開口Ｆ２２，Ｆ２３に対応した開口を有する樹脂膜Ｆ２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＦＳ１５）。そして、樹脂膜Ｆ２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｆ２０にパッド開口Ｆ２２，Ｆ２３が形成される（ＦＳ１６）。その後、パッド開口Ｆ２２，Ｆ２３内に外部接続電極Ｆ３Ｂ，Ｆ４Ｂが形成される（ＦＳ１７）。外部接続電極Ｆ３Ｂ，Ｆ４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｆ８０（図１３８参照）に整合する格子状の開口を有するレジストマスクＦ８３（図１３７Ａ参照）が形成される（ＦＳ１８）。このレジストマスクＦ８３を介してプラズマエッチングが行われ、それによって、図１３７Ａに示すように、半導体ウエハＦＷがその素子形成面ＦＷａから所定の深さまでエッチングされる。これによって、境界領域Ｆ８０に沿って、切断用の溝Ｆ８１が形成される（ＦＳ１９）。レジストマスクＦ８３が剥離された後、図１３７Ｂに示すように、半導体ウエハＦＷが裏面ＦＷｂから、溝Ｆ８１の底部に到達するまで研削される（ＦＳ２０）。これによって、複数のチップダイオード領域Ｆ１ａが個片化され、前述の構造のチップダイオードＦ１を得ることができる。
境界領域Ｆ８０に溝Ｆ８１を形成するためのレジストマスクＦ８３は、図１３８に示すように、チップダイオード領域Ｆ１ａの四隅に接する位置に、チップダイオード領域Ｆ１ａの外側に凸の湾曲形状のラウンド形状部Ｆ８４を有している。ラウンド形状部Ｆ８４は、チップダイオード領域Ｆ１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域Ｆ８０に溝Ｆ８１を形成するためのレジストマスクＦ８３は、チップダイオード領域Ｆ１ａの一つの短辺に接する位置に、チップダイオード領域Ｆ１ａの内側に向かって窪んだ凹部Ｆ８５を有している。したがって、このレジストマスクＦ８３をマスクとして行うプラズマエッチングによって溝Ｆ８１を形成すると、溝Ｆ８１は、チップダイオード領域Ｆ１ａの四隅に接する位置に、チップダイオード領域Ｆ１ａの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域Ｆ１ａの一つの短辺に接する位置に、チップダイオード領域Ｆ１ａの内側に向かって窪んだ凹部を有することになる。したがって、チップダイオード領域Ｆ１ａを半導体ウエハＦＷから切り出すための溝Ｆ８１を形成する工程において、同時に、チップダイオードＦ１の四隅のコーナー部Ｆ９をラウンド形状に整形でき、かつ一つの短辺（カソード側の短辺）にカソードマークとしての凹部Ｆ８を形成できる。すなわち、専用の工程を追加することなく、コーナー部Ｆ９をラウンド形状に加工でき、かつカソードマークとしての凹部Ｆ８を形成できる。
この実施形態では、半導体基板Ｆ２がｐ型半導体からなっているので、半導体基板Ｆ２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型半導体基板Ｆ２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図１３９は、チップダイオードが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＦ２０１は、扁平な直方体形状の筐体Ｆ２０２の内部に電子部品を収納して構成されている。筐体Ｆ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｆ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＦ２０３の表示面が露出している。表示パネルＦ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＦ２０３は、筐体Ｆ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＦ２０３の一つの短辺に沿うように、操作ボタンＦ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＦ２０４が表示パネルＦ２０３の短辺に沿って配列されている。使用者は、操作ボタンＦ２０４およびタッチパネルを操作することによって、スマートフォンＦ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＦ２０３の別の一つの短辺の近傍には、スピーカＦ２０５が配置されている。スピーカＦ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＦ２０４の近くには、筐体Ｆ２０２の一つの側面にマイクロフォンＦ２０６が配置されている。マイクロフォンＦ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図１４０は、筐体Ｆ２０２の内部に収容された電子回路アセンブリＦ２１０の構成を示す図解的な平面図である。電子回路アセンブリＦ２１０は、配線基板Ｆ２１１と、配線基板Ｆ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｆ２１２−Ｆ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｆ２１２、ワンセグＴＶ受信ＩＣ Ｆ２１３、ＧＰＳ受信ＩＣ Ｆ２１４、ＦＭチューナＩＣ Ｆ２１５、電源ＩＣ Ｆ２１６、フラッシュメモリＦ２１７、マイクロコンピュータＦ２１８、電源ＩＣ Ｆ２１９およびベースバンドＩＣ Ｆ２２０を含む。複数のチップ部品は、チップインダクタＦ２２１，Ｆ２２５，Ｆ２３５、チップ抵抗器Ｆ２２２，Ｆ２２４，Ｆ２３３、チップキャパシタＦ２２７，Ｆ２３０，Ｆ２３４、およびチップダイオードＦ２２８，Ｆ２３１を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｆ２１１の実装面上に実装されている。チップダイオードＦ２２８，Ｆ２３１には、前述の実施形態に係るチップダイオードを適用できる。
伝送処理ＩＣ Ｆ２１２は、表示パネルＦ２０３に対する表示制御信号を生成し、かつ表示パネルＦ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＦ２０３との接続のために、伝送処理ＩＣ Ｆ２１２には、フレキシブル配線Ｆ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｆ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｆ２１３の近傍には、複数のチップインダクタＦ２２１と、複数のチップ抵抗器Ｆ２２２とが配置されている。ワンセグＴＶ受信ＩＣ Ｆ２１３、チップインダクタＦ２２１およびチップ抵抗器Ｆ２２２は、ワンセグ放送受信回路Ｆ２２３を構成している。チップインダクタＦ２２１およびチップ抵抗器Ｆ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｆ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｆ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＦ２０１の位置情報を出力する電子回路を内蔵している。
ＦＭチューナＩＣ Ｆ２１５は、その近傍において配線基板Ｆ２１１に実装された複数のチップ抵抗器Ｆ２２４および複数のチップインダクタＦ２２５とともに、ＦＭ放送受信回路Ｆ２２６を構成している。チップ抵抗器Ｆ２２４およびチップインダクタＦ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｆ２２６に高精度な回路定数を与える。
電源ＩＣ Ｆ２１６の近傍には、複数のチップキャパシタＦ２２７および複数のチップダイオードＦ２２８が配線基板Ｆ２１１の実装面に実装されている。電源ＩＣ Ｆ２１６は、チップキャパシタＦ２２７およびチップダイオードＦ２２８とともに、電源回路Ｆ２２９を構成している。
フラッシュメモリＦ２１７は、オペレーティングシステムプログラム、スマートフォンＦ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
マイクロコンピュータＦ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＦ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＦ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。
電源ＩＣ Ｆ２１９の近くには、複数のチップキャパシタＦ２３０および複数のチップダイオードＦ２３１が配線基板Ｆ２１１の実装面に実装されている。電源ＩＣ Ｆ２１９は、チップキャパシタＦ２３０およびチップダイオードＦ２３１とともに、電源回路Ｆ２３２を構成している。
ベースバンドＩＣ Ｆ２２０の近くには、複数のチップ抵抗器Ｆ２３３、複数のチップキャパシタＦ２３４、および複数のチップインダクタＦ２３５が、配線基板Ｆ２１１の実装面に実装されている。ベースバンドＩＣ Ｆ２２０は、チップ抵抗器Ｆ２３３、チップキャパシタＦ２３４およびチップインダクタＦ２３５とともに、ベースバンド通信回路Ｆ２３６を構成している。ベースバンド通信回路Ｆ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｆ２２９，Ｆ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｆ２１２、ＧＰＳ受信ＩＣ Ｆ２１４、ワンセグ放送受信回路Ｆ２２３、ＦＭ放送受信回路Ｆ２２６、ベースバンド通信回路Ｆ２３６、フラッシュメモリＦ２１７およびマイクロコンピュータＦ２１８に供給される。マイクロコンピュータＦ２１８は、伝送処理ＩＣ Ｆ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｆ２１２から表示パネルＦ２０３に表示制御信号を出力して表示パネルＦ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＦ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｆ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＦ２０３に出力し、受信された音声をスピーカＦ２０５から音響化させるための演算処理が、マイクロコンピュータＦ２１８によって実行される。
また、スマートフォンＦ２０１の位置情報が必要とされるときには、マイクロコンピュータＦ２１８は、ＧＰＳ受信ＩＣ Ｆ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＦ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＦ２１８は、ＦＭ放送受信回路Ｆ２２６を起動し、受信された音声をスピーカＦ２０５から出力させるための演算処理を実行する。
フラッシュメモリＦ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＦ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＦ２１８は、必要に応じて、フラッシュメモリＦ２１７に対してデータを書き込み、またフラッシュメモリＦ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｆ２３６によって実現される。マイクロコンピュータＦ２１８は、ベースバンド通信回路Ｆ２３６を制御して、音声またはデータを送受信するための処理を行う。
以上、第７発明の実施形態について説明したが、第７発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、４個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個のダイオードセルが形成されていてもよく、４個以上のダイオードセルが形成されていてもよい。
また、前述の実施形態では、ｐｎ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状にｐｎ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。ｐｎ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、ｐｎ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるｐｎ接合領域の形状は、１種類である必要はなく、２種以上の形状のｐｎ接合領域が半導体基板上で混在していてもよい。
また、前記実施形態では、アノード電極膜Ｆ４Ａはｐ＋型半導体基板Ｆ２の表面に直接に接合されているが、ｐ＋型半導体基板Ｆ２の表層部にｎ＋型領域Ｆ１０から分離された状態でｐ＋型領域を形成し、アノード電極膜Ｆ４Ａをｐ＋型領域に接合するようにしてもよい。このようにすると、ＡｌＳｉ膜以外の電極膜をアノード電極膜Ｆ４Ａとして用いた場合にも、アノード電極膜Ｆ４Ａとｐ＋型領域との間でオーミック接触を形成することができ、アノード電極膜Ｆ４Ａと半導体基板Ｆ２とを電気的に接続することができる。したがって、この場合には、カソード電極膜Ｆ３Ａおよびアノード電極膜Ｆ４Ａとして、たとえばＴｉ膜を下層としＡｌ膜を上層としたＴｉ／Ａｌ積層膜や、基板Ｆ２側から順にＴｉ膜（たとえば厚さ３００〜４００Å）、ＴｉＮ膜（たとえば厚さ１０００Å程度）およびＡｌＣｕ膜（たえば厚さ３００００Å程度）を積層したＴｉ／ＴｉＮ／Ａｌ積層膜などのように、ＡｌＳｉ膜以外の電極膜を用いることができる。
また、ｐ＋型半導体基板Ｆ２の代わりにｎ型半導体基板を用いてもよい。この場合には、ｎ型半導体基板上にエピタキシャル層を形成し、このエピタキシャル層にｐ型不純物拡散層を形成してｐｎ接合を形成することが好ましい。
［８］第８発明について
特許文献３（特開２００１−３２６３５４号公報）には、ゲートとソースとの間に、双方向ツェナーダイオードからなる保護ダイオードが接続された縦型ＭＯＳＦＥＴが開示されている。双方向ツェナーダイオードは、たとえば、正および負のサージ電流を逃がして他のデバイスを保護する保護素子として用いられる。いずれの方向のサージ電流に対しても効果的な保護素子を提供するには、各電流方向に対する特性を等しくすることが好ましい。
第８発明の目的は、各電流方向に対する特性を実質的に等しくすることができる双方向ツェナーダイオードチップを提供することである。
第８発明の他の目的は、各電流方向に対する特性が実質的に等しく、したがって品質の高い双方向ツェナーダイオードチップを用いた回路アセンブリおよびそれを筐体内に収容した電子機器を提供することである。
第８発明は、次のような特徴を有している。
Ｇ１．第１導電型の半導体基板に形成され、前記半導体基板との間にｐｎ接合を形成するとともに、前記半導体基板の主面に露出する第２導電型の第１拡散領域と、前記半導体基板に前記第１拡散領域から間隔を開けて形成され、前記半導体基板との間にｐｎ接合を形成するとともに、前記半導体基板の前記主面に露出する第２導電型の第２拡散領域と、前記第１拡散領域に接続され、前記半導体基板の前記主面に形成された第１電極と、前記第２拡散領域に接続され、前記半導体基板の前記主面に形成された第２電極とを含み、前記第１電極および前記第１拡散領域と、前記第２電極および前記第２拡散領域とが、互いに対称に構成されている、双方向ツェナーダイオードチップ。
この構成では、第１拡散領域と半導体基板との間にｐｎ接合（ｐｎ接合領域)が形成されており、これにより、第１ツェナーダイオードが構成されている。第１ツェナーダイオードの第１拡散領域には、第１電極が接続されている。一方、第２拡散領域と半導体基板との間にｐｎ接合（ｐｎ接合領域)が形成されており、これにより、第２ツェナーダイオードが構成されている。第２ツェナーダイオードの第２拡散領域には、第２電極が接続されている。第１ツェナーダイオードと第２ツェナーダイオードとは、半導体基板を介して逆直列接続されているので、第１電極と第２電極との間に、双方向ツェナーダイオードが構成されている。
この発明によれば、第１電極および第１拡散領域と、第２電極および第２拡散領域とは、互いに対称に構成されているので、第１ツェナーダイオードと第２ツェナーダイオードの特性をほぼ等しくすることができる。これにより、各電流方向に対する特性を実質的に等しくすることができる。対称には、点対称および線対称が含まれる。また、対称には、厳密な対称形でなくても、電気的な特性が対称となる限りにおいて、実質的に対称とみなせる形態も含まれる。
また、この発明によれば、半導体基板の一方の表面に第１電極および第２電極がいずれも形成されているので、双方向ツェナーダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型の双方向ツェナーダイオードを提供することができる。これによって、双方向ツェナーダイオードの占有空間を小さくできる。とくに、実装基板上における双方向ツェナーダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
Ｇ２．前記第１電極を正極とし前記第２電極を負極として得られる第１電圧対電流特性が、前記第２電極を正極とし前記第１電極を負極として得られる第２電圧対電流特性と実質的に等しい、「Ｇ１．」に記載の双方向ツェナーダイオードチップ。この構成によれば、各電流方向に対する電圧対電流特性が実質的に等しい双方向ツェナーダイオードチップを実現することができる。
Ｇ３．複数の前記第１拡散領域と複数の前記第２拡散領域とが、前記半導体基板の主面に平行な所定の配列方向に沿って交互に配列されている、「Ｇ１．」または「Ｇ２．」に記載の双方向ツェナーダイオードチップ。
この構成によれば、複数の第１拡散領域毎に分離されたｐｎ接合領域が形成されるので、第１ツェナーダイオードのｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第１ツェナーダイオードのＥＳＤ(electrostatic discharge)耐量を向上できる。第１ツェナーダイオードのｐｎ接合領域の周囲長とは、半導体基板の表面における半導体基板と第１拡散領域との境界線の総延長である。同様に、複数の第２拡散領域毎に分離されたｐｎ接合領域が形成されるので、第２ツェナーダイオードのｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第２ツェナーダイオードのＥＳＤ耐量を向上できる。第２ツェナーダイオードのｐｎ接合領域の周囲長とは、半導体基板の表面における半導体基板と第２拡散領域との境界線の総延長である。
また、この構成によれば、複数の第１拡散領域と複数の第２拡散領域とが交互に配列されているので、限られた面積の領域内で対称形を作りやすくかつｐｎ接合領域の周囲長を長くしてＥＳＤ耐量を向上させやすい。
Ｇ４．前記複数の第１拡散領域および前記複数の第２拡散領域が、前記配列方向に交差する方向に延びた長手に形成されている、「Ｇ３．」に記載の双方向ツェナーダイオードチップ。この構成では、第１ツェナーダイオードのｐｎ接合領域の周囲長を長くできるから、第１ツェナーダイオードのＥＳＤ耐量を一層向上することができる。同様に、第２ツェナーダイオードのｐｎ接合領域の周囲長を長くできるから、第２ツェナーダイオードのＥＳＤ耐量を一層向上することができる。
Ｇ５．前記第１電極が、前記複数の第１拡散領域にそれぞれ接合された複数の第１引き出し電極部と、前記複数の第１引き出し電極部が共通に接続された第１外部接続部とを含み、前記第２電極が、前記複数の第２拡散領域にそれぞれ接合された複数の第２引き出し電極部と、前記複数の第２引き出し電極部が共通に接続された第２外部接続部とを含み、前記第１電極および前記第２電極が、前記複数の第１引き出し電極部および前記複数の第２引き出し電極部が互いに噛み合う櫛歯形状に形成されている、「Ｇ４．」に記載の双方ツェナーダイオードチップ。
この構成によれば、複数の第１引き出し電極部および複数の第２引き出し電極部が互いに噛み合う櫛歯形状に形成されているので、それらを対称形としやすい。また、第１ツェナーダイオードのｐｎ接合領域の周囲長および第２ツェナーダイオードのｐｎ接合領域の周囲長を長くできるので、第１ツェナーダイオードおよび第２ツェナーダイオードのＥＳＤ耐量を向上することができる。
また、この構成では、複数の第１拡散領域に複数の第１引き出し電極部がそれぞれ接合されており、複数の第１引き出し電極が第１外部接続部に共通接続されている。同様に、複数の第２拡散領域に複数の第２引き出し電極部がそれぞれ接合されており、複数の第２引き出し電極が第２外部接続部に共通接続されている。これにより、第１拡散領域と半導体基板との間のｐｎ接合領域の直上を回避して第１外部接続部を配置できるとともに、第２拡散領域と半導体基板との間のｐｎ接合領域の直上を回避して第２外部接続部を配置できる。これにより、双方向ツェナーダイオードチップを実装基板に実装したり、外部接続部にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上した双方向ツェナーダイオードチップを実現できる。
Ｇ６．前記第１拡散領域および前記第２拡散領域の各周囲長が４００μｍ以上である、「Ｇ１．」〜「Ｇ５．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、ＥＳＤ耐量の大きい双方向ツェナーダイオードチップを実現することができる。
Ｇ７．前記第１拡散領域および前記第２拡散領域の各周囲長が１５００μｍ以下である、請求項「Ｇ１．」〜「Ｇ６．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、第１電極と第２電極との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現することができる。
Ｇ８．前記第１電極と前記第２電極との間の容量が３０ｐＦ以下である、「Ｇ１．」〜「Ｇ７．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、第１電極と第２電極との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現することができる。
Ｇ９．前記半導体基板がｐ型半導体基板からなり、前記第１拡散領域および前記第２拡散領域は、前記ｐ型半導体基板との間に前記ｐｎ接合を形成するｎ型拡散領域である、「Ｇ１．」〜「Ｇ８．」のいずれかに記載の双方向ツェナーダイオードチップ。
この構成では、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、抵抗率の面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｇ１０．前記半導体基板の前記主面に接して形成され、前記第１電極と前記第１拡散領域との接合部に第１コンタクト孔を有し、前記第２電極と前記第２拡散領域との接合部に第２コンタクト孔を有する絶縁膜をさらに含み、前記第１電極および前記第２電極の、前記第１拡散領域および前記第２拡散領域との各接合部以外の部分が前記絶縁膜上に形成されている、「Ｇ１．」〜「Ｇ９．」のいずれかに記載の双方向ツェナーダイオードチップ。
この構成では、絶縁膜上に第１電極および第２電極を形成すればよいので、第１電極および第２電極を容易に対称形にレイアウトできる。たとえば、絶縁膜上に電極膜を形成した後に、レジストマスクを用いたエッチングにより、当該電極膜を第１電極および第２電極に分離して、互いに対称な第１電極および第２電極を形成してもよい。
また、この構成によれば、第１電極と外部との接続および第２電極と外部との接続を、半導体基板の表面に形成された絶縁膜上において行うことができる。このため、双方向ツェナーダイオードチップを実装基板に実装したり、第１電極または第２電極にボンディングワイヤを接続したりするときに、ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上した双方向ツェナーダイオードチップを実現できる。
Ｇ１１．前記第１電極および前記第２電極の各外部接続部を露出させつつ前記第１電極および前記第２電極を覆うように前記半導体基板の前記主面上に形成された保護膜をさらに含む、「Ｇ１．」〜「Ｇ１０．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、第１電極および前記第２電極の各外部接続部を露出させながら第１電極および第２電極を覆う保護膜が形成されているので、第１電極および第２電極およびｐｎ接合領域への水分の浸入を抑制または防止でき、そのうえ、保護膜によって、外力に対する耐久性を向上できる。
Ｇ１２．前記半導体基板の前記主面が、コーナー部を丸めた矩形形状を有している、「Ｇ１．」〜「Ｇ１１．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、半導体基板の主面は、コーナー部が丸められた矩形形状を有している。それによって、双方向ツェナーダイオードチップの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ない双方向ツェナーダイオードチップを提供できる。
Ｇ１３．実装基板と、前記実装基板に実装された「Ｇ１．」〜「Ｇ１２．」のいずれかに記載の双方向ツェナーダイオードチップとを含む、回路アセンブリ。この構成により、各電流方向に対する特性が実質的に等しく、したがって品質の高い双方向ツェナーダイオードチップを用いた回路アセンブリを提供できる。
Ｇ１４．前記双方向ツェナーダイオードチップが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されている、「Ｇ１３．」に記載の回路アセンブリ。この構成により、実装基板上における双方向ツェナーダイオードチップの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
Ｇ１５．「Ｇ１３．」または「Ｇ１４．」に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。この構成により、各電流方向に対する特性が実質的に等しく、したがって品質の高い双方向ツェナーダイオードチップを用いた回路アセンブリを筐体内に収容した電子機器を提供できる。
第８発明の実施の形態を、添付図面を参照して詳細に説明する。
図１４１は、第８発明の一実施形態に係る双方向ツェナーダイオードチップの斜視図であり、図１４２はその平面図であり、図１４３は、図１４２のCXLIII−CXLIII線に沿う断面図である。さらに、図１４４は、図１４２のCXLIV−CXLIV線に沿う断面図である。
双方向ツェナーダイオードチップＧ１は、ｐ＋型の半導体基板Ｇ２（たとえばシリコン基板）と、半導体基板Ｇに形成された第１ツェナーダイオードＧＤ１と、半導体基板Ｇ２に形成され、第１ツェナーダイオードＧＤ１に逆直列接続された第２ツェナーダイオードＧＤ２と、第１ツェナーダイオードＧＤ１に接続された第１電極Ｇ３と、第２ツェナーダイオードＧＤ２に接続された第２電極４とを含む。第１ツェナーダイオードＧＤ１は、複数のツェナーダイオードＧＤ１１，ＧＤ１２から構成されている。第２ツェナーダイオードＧＤ２は、複数のツェナーダイオードＧＤ２１，ＧＤ２２から構成されている。
半導体基板Ｇ２は、一対の主面Ｇ２ａ，Ｇ２ｂと、その一対の主面Ｇ２ａ，Ｇ２ｂと直交する複数の側面Ｇ２ｃとを含み、前記一対の主面Ｇ２ａ，Ｇ２ｂのうちの一方（主面Ｇ２ａ）が素子形成面とされている。以下、この主面Ｇ２ａを「素子形成面Ｇ２ａ」という。素子形成面Ｇ２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、双方向ツェナーダイオードチップＧ１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｇ２ａの両端部に、第１電極Ｇ３の外部接続電極Ｇ３Ｂと、第２電極Ｇ４の外部接続電極Ｇ４Ｂとが配置されている。これらの外部接続電極Ｇ３Ｂ，Ｇ４Ｂの間の素子形成面Ｇ２ａに、ダイオード形成領域Ｇ７が設けられている。ダイオード形成領域Ｇ７は、この実施形態では、矩形に形成されている。
半導体基板Ｇ２は、４つの側面Ｇ２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｇ９を有している。この４つのコーナー部Ｇ９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｇ９は、素子形成面Ｇ２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、双方向ツェナーダイオードチップＧ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
図１４５は、第１電極Ｇ３および第２電極Ｇ４ならびにその上に形成された構成を取り除いて、半導体基板Ｇ２の表面（素子形成面Ｇ２ａ）の構造を示す平面図である。
図１４２および図１４５を参照して、ｐ＋型の半導体基板Ｇ２の表層領域には、半導体基板Ｇ２との間にそれぞれｐｎ接合領域Ｇ１１を形成する複数の第１のｎ＋型拡散領域（以下、「第１拡散領域Ｇ１０」という）が形成されている。また、ｐ＋型の半導体基板Ｇ２の表層領域には、半導体基板Ｇ２との間にそれぞれｐｎ接合領域Ｇ１３を形成する複数の第２のｎ＋型拡散領域（以下、「第２拡散領域Ｇ１２」という）が形成されている。
この実施形態では、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は２個ずつ形成されている。これらの４個の拡散領域Ｇ１０，Ｇ１２は、第１拡散領域Ｇ１０と第２拡散領域Ｇ１２とが半導体基板Ｇ２の短手方向に沿って交互にかつ等間隔をおいて配列されている。また、これらの４個の拡散領域Ｇ１０，Ｇ１２は、半導体基板Ｇ２の短手方向に交差する方向（この実施形態では直交する方向）に延びた長手に形成されている。第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は、この実施形態では等しい大きさおよび等しい形状に形成されている。具体的には、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は、平面視において、半導体基板Ｇ２の長手方向に長くかつ４隅が切除された略矩形に形成されている。
各第１拡散領域Ｇ１０とｐ＋型の半導体基板Ｇ２における第１拡散領域Ｇ１０の近傍部とによって、２個のツェナーダイオードＧＤ１１，ＧＤ１２が構成され、これらの２個のツェナーダイオードＧＤ１１，ＧＤ１２によって第１ツェナーダイオードＧＤ１が構成されている。第１拡散領域Ｇ１０はツェナーダイオードＧＤ１１，ＧＤ１２毎に分離している。これにより、ツェナーダイオードＧＤ１１，ＧＤ１２は、ツェナーダイオード毎に分離されたｐｎ接合領域Ｇ１１をそれぞれ有している。
同様に、各第２拡散領域Ｇ１２とｐ＋型の半導体基板Ｇ２における第２拡散領域Ｇ１２の近傍部とによって、２個のツェナーダイオードＧＤ２１，ＧＤ２２が構成され、これらの２個のツェナーダイオードＧＤ２１，ＧＤ２２によって第２ツェナーダイオードＧＤ２が構成されている。第２拡散領域Ｇ１２はツェナーダイオードＧＤ２１，ＧＤ２２毎に分離している。これにより、ツェナーダイオードＧＤ２１，ＧＤ２２は、ツェナーダイオード毎に分離されたｐｎ接合領域Ｇ１３をそれぞれ有している。
図１４３および図１４４に示されているように、半導体基板Ｇ２の素子形成面Ｇ２ａには、酸化膜等からなる絶縁膜Ｇ１５（図１４２では図示省略）が形成されている。絶縁膜Ｇ１５には、第１拡散領域Ｇ１０の表面をそれぞれ露出させる第１コンタクト孔Ｇ１６と、第２拡散領域Ｇ１２の表面を露出させる第２コンタクト孔Ｇ１７とが形成されている。絶縁膜Ｇ１５の表面には、第１電極Ｇ３および第２電極Ｇ４が形成されている。
第１電極Ｇ３は、絶縁膜Ｇ１５の表面に形成された第１電極膜Ｇ３Ａと、第１電極膜Ｇ３Ａに接合された第１外部接続電極Ｇ３Ｂとを含む。第１電極膜Ｇ３Ａは、ツェナーダイオードＧＤ１１に対応した第１拡散領域Ｇ１０に接続された引き出し電極ＧＬ１１と、ツェナーダイオードＧＤ１２に対応した第１拡散領域Ｇ１０に接続された引き出し電極ＧＬ１２と、引き出し電極ＧＬ１１，ＧＬ１２（第１引き出し電極）と一体的に形成された第１パッドＧ５とを有している。第１パッドＧ５は、素子形成面Ｇ２ａの一端部に矩形に形成されている。この第１パッドＧ５に第１外部接続電極Ｇ３Ｂが接続されている。このようにして、第１外部接続電極Ｇ３Ｂは、引き出し電極ＧＬ１１，ＧＬ１２に共通に接続されている。第１パッドＧ５および第１外部接続電極Ｇ３Ｂは、第１電極Ｇ３の外部接続部を構成している。
第２電極Ｇ４は、絶縁膜Ｇ１５の表面に形成された第２電極膜Ｇ４Ａと、第２電極膜Ｇ４Ａに接合された第２外部接続電極Ｇ４Ｂとを含む。第２電極膜Ｇ４Ａは、ツェナーダイオードＧＤ２１に対応した第２拡散領域Ｇ１２に接続された引き出し電極ＧＬ２１と、ツェナーダイオードＧＤ２２に対応した第２拡散領域Ｇ１２に接続された引き出し電極ＧＬ２２と、引き出し電極ＧＬ２１，ＧＬ２２（第２引き出し電極）と一体的に形成された第２パッドＧ６とを有している。第２パッドＧ６は、素子形成面Ｇ２ａの一端部に矩形に形成されている。この第２パッドＧ６に第２外部接続電極Ｇ４Ｂが接続されている。このようにして、第２外部接続電極Ｇ４Ｂは、引き出し電極ＧＬ２１，ＧＬ２２に共通に接続されている。第２パッドＧ６および第２外部接続電極Ｇ４Ｂは、第２電極Ｇ４の外部接続部を構成している。
引き出し電極ＧＬ１１は、絶縁膜Ｇ１５の表面からツェナーダイオードＧＤ１１の第１コンタクト孔Ｇ１６内に入り込み、第１コンタクト孔Ｇ１６内でツェナーダイオードＧＤ１１の第１拡散領域Ｇ１０にオーミック接触している。引き出し電極ＧＬ１１において、第１コンタクト孔Ｇ１６内でツェナーダイオードＧＤ１１に接合されている部分は、接合部ＧＣ１１を構成している。同様に、引き出し電極ＧＬ１２は、絶縁膜Ｇ１５の表面からツェナーダイオードＧＤ１２の第１コンタクト孔Ｇ１６内に入り込み、第１コンタクト孔Ｇ１６内でツェナーダイオードＧＤ１２の第１拡散領域Ｇ１０にオーミック接触している。引き出し電極ＧＬ１２において、第１コンタクト孔Ｇ１６内でツェナーダイオードＧＤ１２に接合されている部分は、接合部ＧＣ１２を構成している。
引き出し電極ＧＬ２１は、絶縁膜Ｇ１５の表面からツェナーダイオードＧＤ２１の第２コンタクト孔Ｇ１７内に入り込み、第２コンタクト孔Ｇ１７内でツェナーダイオードＧＤ２１の第２拡散領域Ｇ１２にオーミック接触している。引き出し電極ＧＬ２１において、第２コンタクト孔Ｇ１７内でツェナーダイオードＧＤ２１に接合されている部分は、接合部ＧＣ２１を構成している。同様に、引き出し電極ＧＬ２２は、絶縁膜Ｇ１５の表面からツェナーダイオードＧＤ２２の第２コンタクト孔Ｇ１７内に入り込み、第２コンタクト孔Ｇ１７内でツェナーダイオードＧＤ２２の第２拡散領域Ｇ１２にオーミック接触している。引き出し電極ＧＬ２２において、第２コンタクト孔Ｇ１７内でツェナーダイオードＧＤ２２に接合されている部分は、接合部ＧＣ２２を構成している。第１電極膜Ｇ３Ａおよび第２電極膜Ｇ４Ａは、この実施形態では、同じ材料からなっている。電極膜としては、この実施形態では、Ａｌ膜が用いられている。
第１電極膜Ｇ３Ａと第２電極膜Ｇ４Ａとの間は、スリットＧ１８によって分離されている。引き出し電極ＧＬ１１は、ツェナーダイオードＧＤ１１に対応する第１拡散領域Ｇ１０上を通って第１パッドＧ５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＧＬ１２は、ツェナーダイオードＧＤ１２に対応する第１拡散領域Ｇ１０上を通って第１パッドＧ５に至る直線に沿って直線状に形成されている。引き出し電極ＧＬ１１，ＧＬ１２は、対応する第１拡散領域Ｇ１０から第１パッドＧ５まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部ＧＣ１１，ＧＣ１２の幅よりも広い。接合部ＧＣ１１，Ｇ１２の幅は、引き出し電極ＧＬ１１，ＧＬ１２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＧＬ１１，ＧＬ１２の先端部は、対応する第１拡散領域Ｇ１０の平面形状と整合するように整形されている。引き出し電極ＧＬ１１，ＧＬ１２の基端部は、第１パッドＧ５に接続されている。
引き出し電極ＧＬ２１は、ツェナーダイオードＧＤ２１に対応する第２拡散領域Ｇ１２上を通って第２パッドＧ６に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＧＬ２２は、ツェナーダイオードＧＤ２２に対応する第２拡散領域Ｇ１２上を通って第２パッドＧ６に至る直線に沿って直線状に形成されている。引き出し電極ＧＬ２１，ＧＬ２２は、対応する第２拡散領域Ｇ１２から第２パッドＧ６まで間の至るところで一様な幅をそれぞれ有しており、それらの幅は、接合部ＧＣ２１，ＧＣ２２の幅よりも広い。接合部ＧＣ２１，Ｇ２２の幅は、引き出し電極ＧＬ２１，ＧＬ２２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＧＬ２１，ＧＬ２２の先端部は、対応する第２拡散領域Ｇ１２の平面形状と整合するように整形されている。引き出し電極ＧＬ２１，ＧＬ２２の基端部は、第２パッドＧ６に接続されている。
つまり、第１電極Ｇ３および第２電極Ｇ４は、複数の第１引き出し電極ＧＬ１１，ＧＬ１２および複数の第２引き出し電極ＧＬ２１，ＧＬ２２が互いに噛み合う櫛歯形状に形成されている。また、第１電極Ｇ３および第１拡散領域Ｇ１０と、第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、互いに対称に構成されている。より具体的には、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの重心に対して点対称に構成されている。
第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とが、実質的に線対称に構成されているとみなすこともできる。具体的には、半導体基板Ｇ２の一方の長辺側にある第２引き出し電極ＧＬ２２とそれに隣接する第１引き出し電極ＧＬ１１がほぼ同じ位置にあるとみなすとともに、半導体基板Ｇ２の他方の長辺側にある第１引き出し電極ＧＬ１２とそれに隣接する第２引き出し電極ＧＬ２１とがほぼ同じ位置にあるとみなす。そうすると、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。なお、スリットＧ１８は、引き出し電極ＧＬ１１，ＧＬ１２，ＧＬ２１，ＧＬ２２を縁取るように形成されている。
第１電極膜Ｇ３Ａおよび第２電極膜Ｇ４Ａは、たとえば窒化膜からなるパッシベーション膜Ｇ２０（図１４２では図示省略）によって覆われており、さらにパッシベーション膜Ｇ２０の上にはポリイミド等の樹脂膜Ｇ２１が形成されている。パッシベーション膜Ｇ２０および樹脂膜Ｇ２１を貫通するように、第１パッドＧ５を露出させるパッド開口Ｇ２２と、第２パッドＧ６を露出させるパッド開口Ｇ２３とが形成されている。パッド開口Ｇ２２，Ｇ２３に外部接続電極Ｇ３Ｂ，Ｇ４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｇ２０および樹脂膜Ｇ２１は、保護膜を構成しており、第１引き出し電極ＧＬ１１，ＧＬ１２、第２引き出し電極ＧＬ２１，ＧＬ２２およびｐｎ接合領域Ｇ１１，Ｇ１３への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、双方向ツェナーダイオードチップＧ１の耐久性の向上に寄与している。
外部接続電極Ｇ３Ｂ，Ｇ４Ｂは、樹脂膜Ｇ２１の表面よりも低い位置（半導体基板２に近い位置）に表面を有していてもよいし、樹脂膜Ｇ２１の表面から突出していて、樹脂膜Ｇ２１よりも高い位置（半導体基板Ｇ２から遠い位置）に表面を有していてもよい。図１４３には、外部接続電極Ｇ３Ｂ，Ｇ４Ｂが樹脂膜Ｇ２１の表面から突出している例を示す。外部接続電極Ｇ３Ｂ，Ｇ４Ｂは、たとえば、電極膜Ｇ３Ａ，Ｇ４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
第１ツェナーダイオードＧＤ１を構成する複数のツェナーダイオードＧＤ１１，ＧＤ１２の第１拡散領域Ｇ１０は、第１電極Ｇ３に共通に接続されているとともに、ツェナーダイオードＧＤ１１，ＧＤ１２の共通のｐ型領域であるｐ＋型の半導体基板Ｇ２に接続されている。これにより、第１ツェナーダイオードＧＤ１を構成する複数のツェナーダイオードＧＤ１１，ＧＤ１２が並列に接続されている。一方、第２ツェナーダイオードＧＤ２を構成する複数のツェナーダイオードＧＤ２１，ＧＤ２２の第２拡散領域Ｇ１２は、第２電極Ｇ４に接続されているとともに、ツェナーダイオードＧＤ２１，ＧＤ２２の共通のｐ型領域であるｐ＋型の半導体基板Ｇ２に接続されている。これにより、第２ツェナーダイオードＧＤ２を構成する複数のツェナーダイオードＧＤ２１，ＧＤ２２が並列に接続されている。そして、ツェナーダイオードＧＤ２１，ＧＤ２２の並列回路とツェナーダイオードＧＤ１１，ＧＤ１２の並列回路とが逆直列接続されており、その逆直列回路によって、双方向ツェナーダイオードが構成されている。
図１４６は、双方向ツェナーダイオードチップＧ１の内部の電気的構造を示す電気回路図である。第１ツェナーダイオードＧＤ１を構成する複数のツェナーダイオードＧＤ１１，ＧＤ１２のカソードは第１電極Ｇ３に共通接続され、それらのアノードは第２ツェナーダイオードＧＤ２を構成する複数のツェナーダイオードＧＤ２１，ＧＤ２２のアノードに共通接続されている。そして、複数のツェナーダイオードＧＤ２１，ＧＤ２２のカソードは、第２電極Ｇ４に共通接続されている。これにより、全体として１つの双方向ツェナーダイオードとして機能する。
この実施形態によれば、第１電極Ｇ３および第１拡散領域Ｇ１０と、第２電極Ｇ４および第２拡散領域Ｇ１２とは、互いに対称に構成されているので、各電流方向に対する特性を実質的に等しくすることができる。
図１４７Ｂは、第１電極および第１拡散領域と第２電極および第２拡散領域とが互いに非対称に構成されている双方向ツェナーダイオード（比較例）について、各電流方向に対する電圧対電流特性を測定した実験結果を示す。図１４７Ｂにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第１電極および第１拡散領域と第２電極および第２拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
図１４７Ａは、この実施形態の双方向ツェナーダイオードについて、各電流方向に対する電圧対電流特性を測定した実験結果を示す。この実施形態の双方向ツェナーダイオードでは、第１電極Ｇ３を正極とし第２電極Ｇ４を負極として電圧を印加した場合の電圧対電流特性および第２電極Ｇ４を正極とし第１電極Ｇ３を負極として電圧を印加した場合の電圧対電流特性は、共に図１４７Ａに実線で示すような特性となった。つまり、この実施形態の双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が実質的に等しくなった。
この実施形態の構成によれば、双方向ツェナーダイオードチップＧ１は、第１ツェナーダイオードＧＤ１と第２ツェナーダイオードＧＤ２とを有している。第１ツェナーダイオードＧＤ１は、複数のツェナーダイオードＧＤ１１，ＧＤ１２（第１拡散領域Ｇ１０）を有しており、各ツェナーダイオードＧＤ１１，ＧＤ１２がｐｎ接合領域Ｇ１１を有している。ｐｎ接合領域Ｇ１１は、ツェナーダイオードＧＤ１１，ＧＤ１２毎に分離されている。そのため、「第１ツェナーダイオードＧＤ１のｐｎ接合領域Ｇ１１の周囲長」、すなわち、半導体基板Ｇ２における第１拡散領域Ｇ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｇ１１の近傍における電界の集中を回避し、その分散を図ることができるので、第１ツェナーダイオードＧＤ１のＥＳＤ耐量の向上を図ることができる。すなわち、双方向ツェナーダイオードチップＧ１を小型に形成する場合であっても、ｐｎ接合領域Ｇ１１の総周囲長を大きくすることができるから、双方向ツェナーダイオードチップＧ１の小型化とＥＳＤ耐量の確保とを両立することができる。
同様に、第２ツェナーダイオードＧＤ２は、複数のツェナーダイオードＧＤ２１，ＧＤ２２（第１拡散領域Ｇ１２）を有しており、各ツェナーダイオードＧＤ２１，ＧＤ２２がｐｎ接合領域Ｇ１３を有している。ｐｎ接合領域Ｇ１３は、ツェナーダイオードＧＤ２１，ＧＤ２２毎に分離されている。そのため、「第２ツェナーダイオードＧＤ２のｐｎ接合領域Ｇ１３の周囲長」、すなわち、半導体基板Ｇ２における第２拡散領域Ｇ１２の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｇ１３の近傍における電界の集中を回避し、その分散を図ることができるので、第２ツェナーダイオードＧＤ２のＥＳＤ耐量の向上を図ることができる。すなわち、双方向ツェナーダイオードチップＧ１を小型に形成する場合であっても、ｐｎ接合領域Ｇ１３の総周囲長を大きくすることができるから、双方向ツェナーダイオードチップＧ１の小型化とＥＳＤ耐量の確保とを両立することができる。
この実施形態では、第１ツェナーダイオードＧＤ１のｐｎ接合領域Ｇ１１および第２ツェナーダイオードＧＤ２のｐｎ接合領域Ｇ１３の各周囲長は、４００μｍ以上でかつ１５００μｍ以下に形成されている。前記各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
前記各周囲長が４００μｍ以上に形成されているので、後に図１４８を用いて説明するように、ＥＳＤ耐量の大きい双方向ツェナーダイオードチップを実現することができる。また、前記各周囲長が１５００μｍ以下に形成されているので、後に図１４９を用いて説明するように、第１電極Ｇ３と第２電極Ｇ４との間の容量（端子間容量）の小さな双方向ツェナーダイオードチップを実現することができる。より具体的には、端子間容量が３０［ｐＦ］以下の双方向ツェナーダイオードチップを実現することができる。各周囲長は、５００μｍ以上でかつ１０００μｍ以下に形成されていることがより好ましい。
図１４８は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、ＥＳＤ耐量を測定した実験結果を示す。ただし、各サンプルにおいては、前記実施形態と同様に、第１電極および第１拡散領域と第２電極および第２拡散領域とは互いに対称に形成されている。したがって、各サンプルにおいて、第１ツェナーダイオードＧＤ１の接合領域Ｇ１１の周囲長と第２ツェナーダイオードＧＤ２の接合領域Ｇ１３の周囲長とはほぼ同じになる。
図１４８の横軸は、第１ツェナーダイオードＧＤ１の接合領域Ｇ１１の周囲長または第２ツェナーダイオードＧＤ２の接合領域Ｇ１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域Ｇ１１およびｐｎ接合領域Ｇ１３の各周囲長が長くなるほど、ＥＳＤ耐量が大きくなることが分かる。ｐｎ接合領域Ｇ１１およびｐｎ接合領域Ｇ１３の各周囲長を４００μｍ以上に形成した場合に、目標値である８キロボルト以上のＥＳＤ耐量を実現することができた。
図１４９は、同面積の半導体基板上に形成する引き出し電極（拡散領域）の個数および／または拡散領域の大きさを様々に設定して、第１ツェナーダイオードのｐｎ接合領域および第２ツェナーダイオードのｐｎ接合領域の各周囲長を異ならせた複数のサンプルについて、端子間容量を測定した実験結果を示す。ただし、各サンプルにおいては、前記実施形態と同様に、第１電極および第１拡散領域と第２電極および第２拡散領域とは互いに対称に形成されている。
図１４９の横軸は、第１ツェナーダイオードＧＤ１の接合領域Ｇ１１の周囲長または第２ツェナーダイオードＧＤ２の接合領域Ｇ１３の周囲長のうちの一方の長さを示している。この実験結果から、ｐｎ接合領域Ｇ１１およびｐｎ接合領域Ｇ１３の各周囲長が長くなるほど、端子間容量が大きくなることが分かる。ｐｎ接合領域Ｇ１１およびｐｎ接合領域Ｇ１３の各周囲長を１５００μｍ以下に形成した場合に、目標値である３０［ｐＦ］以下の端子間容量を実現することができた。
さらに、この実施形態では、引き出し電極ＧＬ１１，ＧＬ１２，ＧＬ２１，ＧＬ２２の幅が、接合部ＧＣ１１，ＧＣ１２，ＧＣ２１，ＧＣ２２から第１パッドＧ５までの間の至るところで、接合部ＧＣ１１，ＧＣ１２，ＧＣ２１，ＧＣ２２の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
さらに、半導体基板Ｇ２の一方の表面である素子形成面Ｇ２ａに第１電極Ｇ３および第２電極Ｇ４の外部接続電極Ｇ３Ｂ，Ｇ４Ｂがいずれも形成されている。そこで、図１５０に示すように、素子形成面Ｇ２ａを実装基板Ｇ２５に対向させて、外部接続電極Ｇ３Ｂ，Ｇ４ＢをはんだＧ２６によって実装基板Ｇ２５上に接合することにより、双方向ツェナーダイオードチップＧ１を実装基板Ｇ２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型の双方向ツェナーダイオードチップＧ１を提供することができ、素子形成面Ｇ２ａを実装基板Ｇ２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによって双方向ツェナーダイオードチップＧ１を実装基板Ｇ２５に接続できる。これによって、実装基板Ｇ２５上における双方向ツェナーダイオードチップＧ１の占有空間を小さくできる。とくに、実装基板Ｇ２５上における双方向ツェナーダイオードチップＧ１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、この実施形態では、半導体基板Ｇ２上に絶縁膜Ｇ１５が形成されており、その絶縁膜Ｇ１５に形成された第１コンタクト孔Ｇ１６を介してツェナーダイオードＧＤ１１，ＧＤ１２の第１拡散領域Ｇ１０に引き出し電極ＧＬ１１，ＧＬ１２の接合部ＧＣ１１，ＧＣ１２が接続されている。そして、第１コンタクト孔Ｇ１６の外の領域において絶縁膜Ｇ１５上に第１パッドＧ５が配置されている。つまり、ｐｎ接合領域Ｇ１１の直上から離れた位置に第１パッドＧ５が設けられている。
同様に、絶縁膜Ｇ１５に形成された第２コンタクト孔Ｇ１７を介してツェナーダイオードＧＤ２１，ＧＤ２２の第２拡散領域Ｇ１２に引き出し電極ＧＬ２１，ＧＬ２２の接合部ＧＣ２１，ＧＣ２２が接続されている。そして、第２コンタクト孔Ｇ１７の外の領域において絶縁膜Ｇ１５上に第２パッドＧ６が配置されている。第２パッドＧ６もまた、ｐｎ接合領域Ｇ１３の直上から離れた位置にある。これにより、双方向ツェナーダイオードチップＧ１を実装基板Ｇ２５に実装するときに、ｐｎ接合領域Ｇ１１，Ｇ１３に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域Ｇ１１，Ｇ１３の破壊を回避できるので、外力に対する耐久性に優れた双方向ツェナーダイオードチップを実現できる。また、外部接続電極Ｇ３Ｂ，Ｇ４Ｂを設けずに、第１パッドＧ５および第２パッドＧ６をそれぞれ第１電極Ｇ３の外部接続部および第２電極Ｇ４の外部接続部とし、これらの第１パッドＧ５および第２パッドＧ６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域Ｇ１１，Ｇ１３が破壊されることを回避できる。
さらに、この実施形態では、半導体基板Ｇ２は、コーナー部Ｇ９が丸められた矩形形状を有している。それによって、双方向ツェナーダイオードチップＧ１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ない双方向ツェナーダイオードチップＧ１を提供できる。
図１５１は、双方向ツェナーダイオードチップＧ１の製造工程の一例を説明するための工程図である。また、図１５２Ａおよび図１５２Ｂは、図１５１の製造工程途中の構成を概略的に示す断面図であり、図１４３に対応する切断面を示す。図１５３は、半導体基板Ｇ２の元基板としてのｐ＋型半導体ウエハＧＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｇ２の元基板としてのｐ＋型半導体ウエハＧＷが用意される。半導体ウエハＧＷの表面は素子形成面ＧＷａであり、半導体基板Ｇ２の素子形成面Ｇ２ａに対応している。素子形成面ＧＷａには、複数の双方向ツェナーダイオードチップＧ１に対応した複数の双方向ツェナーダイオードチップ領域Ｇ１ａが、マトリクス状に配列されて設定されている。隣接する双方向ツェナーダイオードチップ領域Ｇ１ａの間には、境界領域Ｇ８０が設けられている。境界領域Ｇ８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＧＷに対して必要な工程を行った後に、境界領域Ｇ８０に沿って半導体ウエハＧＷを切り離すことにより、複数の双方向ツェナーダイオードチップＧ１が得られる。
半導体ウエハＧＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＧＷの素子形成面ＧＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｇ１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＧＳ１）、その上にレジストマスクが形成される（ＧＳ２）。このレジストマスクを用いたエッチングによって、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２に対応する開口が絶縁膜Ｇ１５に形成される（ＧＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｇ１５に形成された開口から露出する半導体ウエハＧＷの表層部にｎ型不純物が導入される（ＧＳ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハＧＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｇ１５の開口内で露出する半導体ウエハＧＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｇ１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＧＳ５）、半導体ウエハＧＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＧＳ６）。これにより、半導体ウエハＧＷの表層部に第１拡散領域Ｇ１０および第２拡散領域Ｇ１２が形成される。
次いで、コンタクト孔Ｇ１６，Ｇ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｇ１５の上に形成される（ＧＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｇ１５にコンタクト孔Ｇ１６，Ｇ１７が形成される（ＧＳ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、第１電極Ｇ３および第２電極Ｇ４を構成する電極膜が絶縁膜Ｇ１５上に形成される（ＧＳ９）。この実施形態では、Ａｌからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＧ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＧＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＧ１８が形成される（ＧＳ１１）。これにより、前記電極膜が、第１電極膜Ｇ３Ａおよび第２電極膜Ｇ４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｇ２０が形成され（ＧＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｇ２１が形成される（ＧＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｇ２２，Ｇ２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＧＳ１４）。これにより、パッド開口Ｇ２２，Ｇ２３に対応した開口を有する樹脂膜Ｇ２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＧＳ１５）。そして、樹脂膜Ｇ２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｇ２０にパッド開口Ｇ２２，Ｇ２３が形成される（ＧＳ１６）。その後、パッド開口Ｇ２２，Ｇ２３内に外部接続電極Ｇ３Ｂ，Ｇ４Ｂが形成される（ＧＳ１７）。外部接続電極Ｇ３Ｂ，Ｇ４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｇ８０（図１５３参照）に整合する格子状の開口を有するレジストマスクＧ８３（図１５２Ａ参照）が形成される（ＧＳ１８）。このレジストマスクＧ８３を介してプラズマエッチングが行われ、それによって、図１５２Ａに示すように、半導体ウエハＧＷがその素子形成面ＧＷａから所定の深さまでエッチングされる。これによって、境界領域Ｇ８０に沿って、切断用の溝Ｇ８１が形成される（ＧＳ１９）。レジストマスクＧ８３が剥離された後、図１５２Ｂに示すように、半導体ウエハＧＷが裏面ＧＷｂから、溝Ｇ８１の底部に到達するまで研削される（ＧＳ２０）。これによって、複数の双方向ツェナーダイオードチップ領域Ｇ１ａが個片化され、前述の構造の双方向ツェナーダイオードチップＧ１を得ることができる。
境界領域Ｇ８０に溝Ｇ８１を形成するためのレジストマスクＧ８３は、図１５３に示すように、双方向ツェナーダイオードチップ領域Ｇ１ａの四隅に接する位置に、双方向ツェナーダイオードチップ領域Ｇ１ａの外側に凸の湾曲形状のラウンド形状部Ｇ８４を有している。ラウンド形状部Ｇ８４は、双方向ツェナーダイオードチップ領域Ｇ１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。したがって、このレジストマスクＧ８３をマスクとして行うプラズマエッチングによって溝Ｇ８１を形成すると、溝Ｇ８１は、双方向ツェナーダイオードチップ領域Ｇ１ａの四隅に接する位置に、双方向ツェナーダイオードチップ領域Ｇ１ａの外側に凸の湾曲形状のラウンド形状部を有することになる。したがって、双方向ツェナーダイオードチップ領域Ｇ１ａを半導体ウエハＧＷから切り出すための溝Ｇ８１を形成する工程において、同時に、双方向ツェナーダイオードチップＧ１の四隅のコーナー部Ｇ９をラウンド形状に整形できる。すなわち、専用の工程を追加することなく、コーナー部Ｇ９をラウンド形状に加工できる。
この実施形態では、半導体基板Ｇ２がｐ型半導体からなっているので、半導体基板Ｇ２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型半導体基板Ｇ２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図１５４は、双方向ツェナーダイオードチップが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＧ２０１は、扁平な直方体形状の筐体Ｇ２０２の内部に電子部品を収納して構成されている。筐体Ｇ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｇ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＧ２０３の表示面が露出している。表示パネルＧ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＧ２０３は、筐体Ｇ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＧ２０３の一つの短辺に沿うように、操作ボタンＧ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＧ２０４が表示パネルＧ２０３の短辺に沿って配列されている。使用者は、操作ボタンＧ２０４およびタッチパネルを操作することによって、スマートフォンＧ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＧ２０３の別の一つの短辺の近傍には、スピーカＧ２０５が配置されている。スピーカＧ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＧ２０４の近くには、筐体Ｇ２０２の一つの側面にマイクロフォンＧ２０６が配置されている。マイクロフォンＧ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図１５５は、筐体Ｇ２０２の内部に収容された電子回路アセンブリＧ２１０の構成を示す図解的な平面図である。電子回路アセンブリＧ２１０は、配線基板Ｇ２１１と、配線基板Ｇ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｇ２１２−Ｇ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｇ２１２、ワンセグＴＶ受信ＩＣ Ｇ２１３、ＧＰＳ受信ＩＣ Ｇ２１４、ＦＭチューナＩＣ Ｇ２１５、電源ＩＣ Ｇ２１６、フラッシュメモリＧ２１７、マイクロコンピュータＧ２１８、電源ＩＣ Ｇ２１９およびベースバンドＩＣ Ｇ２２０を含む。複数のチップ部品は、チップインダクタＧ２２１，Ｇ２２５，Ｇ２３５、チップ抵抗器Ｇ２２２，Ｇ２２４，Ｇ２３３、チップキャパシタＧ２２７，Ｇ２３０，Ｇ２３４、チップダイオードＧ２２８，Ｇ２３１および双方向ツェナーダイオードチップＧ２４１〜Ｇ２４８を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｇ２１１の実装面上に実装されている。
双方向ツェナーダイオードチップＧ２４１〜Ｇ２４８は、ワンセグＴＶ受信ＩＣ Ｇ２１３、ＧＰＳ受信ＩＣ Ｇ２１４、ＦＭチューナＩＣ Ｇ２１５、電源ＩＣ Ｇ２１６、フラッシュメモリＧ２１７、マイクロコンピュータＧ２１８、電源ＩＣ Ｇ２１９およびベースバンドＩＣ Ｇ２２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。双方向ツェナーダイオードチップＧ２４１〜Ｇ２４８には、前述の実施形態に係る双方向ツェナーダイオードチップを適用できる。
伝送処理ＩＣ Ｇ２１２は、表示パネルＧ２０３に対する表示制御信号を生成し、かつ表示パネルＧ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＧ２０３との接続のために、伝送処理ＩＣ Ｇ２１２には、フレキシブル配線Ｇ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｇ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｇ２１３の近傍には、複数のチップインダクタＧ２２１と、複数のチップ抵抗器Ｇ２２２と、複数の双方向ツェナーダイオードチップＧ２４１とが配置されている。ワンセグＴＶ受信ＩＣ Ｇ２１３、チップインダクタＧ２２１、チップ抵抗器Ｇ２２２および双方向ツェナーダイオードチップＧ２４１は、ワンセグ放送受信回路Ｇ２２３を構成している。チップインダクタＧ２２１およびチップ抵抗器Ｇ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｇ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｇ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＧ２０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ Ｇ２１４の近傍には、複数の双方向ツェナーダイオードチップＧ２４２が配置されている。
ＦＭチューナＩＣ Ｇ２１５は、その近傍において配線基板Ｇ２１１に実装された複数のチップ抵抗器Ｇ２２４、複数のチップインダクタＧ２２５および複数の双方向ツェナーダイオードチップＧ２４３とともに、ＦＭ放送受信回路Ｇ２２６を構成している。チップ抵抗器Ｇ２２４およびチップインダクタＧ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｇ２２６に高精度な回路定数を与える。
電源ＩＣ Ｇ２１６の近傍には、複数のチップキャパシタＧ２２７、複数のチップダイオードＧ２２８および複数の双方向ツェナーダイオードチップＧ２４４が配線基板Ｇ２１１の実装面に実装されている。電源ＩＣ Ｇ２１６は、チップキャパシタＧ２２７、チップダイオードＧ２２８および双方向ツェナーダイオードチップＧ２４４とともに、電源回路Ｇ２２９を構成している。
フラッシュメモリＧ２１７は、オペレーティングシステムプログラム、スマートフォンＧ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリＧ２１７の近傍には、複数の双方向ツェナーダイオードチップＧ２４５が配置されている。
マイクロコンピュータＧ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＧ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＧ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータＧ２１８の近傍には、複数の双方向ツェナーダイオードチップＧ２４６が配置されている。
電源ＩＣ Ｇ２１９の近くには、複数のチップキャパシタＧ２３０、複数のチップダイオードＧ２３１および複数の双方向ツェナーダイオードチップＧ２４７が、配線基板Ｇ２１１の実装面に実装されている。電源ＩＣ Ｇ２１９は、チップキャパシタＧ２３０、チップダイオードＧ２３１および双方向ツェナーダイオードチップＧ２４７とともに、電源回路Ｇ２３２を構成している。
ベースバンドＩＣ Ｇ２２０の近くには、複数のチップ抵抗器Ｇ２３３、複数のチップキャパシタＧ２３４、複数のチップインダクタＧ２３５および複数の双方向ツェナーダイオードチップＧ２４８が、配線基板Ｇ２１１の実装面に実装されている。ベースバンドＩＣ Ｇ２２０は、チップ抵抗器Ｇ２３３、チップキャパシタＧ２３４、チップインダクタＧ２３５および複数の双方向ツェナーダイオードチップＧ２４８とともに、ベースバンド通信回路Ｇ２３６を構成している。ベースバンド通信回路Ｇ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｇ２２９，Ｇ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｇ２１２、ＧＰＳ受信ＩＣ Ｇ２１４、ワンセグ放送受信回路Ｇ２２３、ＦＭ放送受信回路Ｇ２２６、ベースバンド通信回路Ｇ２３６、フラッシュメモリＧ２１７およびマイクロコンピュータＧ２１８に供給される。マイクロコンピュータＧ２１８は、伝送処理ＩＣ Ｇ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｇ２１２から表示パネルＧ２０３に表示制御信号を出力して表示パネルＧ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＧ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｇ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＧ２０３に出力し、受信された音声をスピーカＧ２０５から音響化させるための演算処理が、マイクロコンピュータＧ２１８によって実行される。
また、スマートフォンＧ２０１の位置情報が必要とされるときには、マイクロコンピュータＧ２１８は、ＧＰＳ受信ＩＣ Ｇ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＧ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＧ２１８は、ＦＭ放送受信回路Ｇ２２６を起動し、受信された音声をスピーカＧ２０５から出力させるための演算処理を実行する。
フラッシュメモリＧ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＧ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＧ２１８は、必要に応じて、フラッシュメモリＧ２１７に対してデータを書き込み、またフラッシュメモリＧ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｇ２３６によって実現される。マイクロコンピュータＧ２１８は、ベースバンド通信回路Ｇ２３６を制御して、音声またはデータを送受信するための処理を行う。
図１５６Ａ〜図１５６Ｅは、それぞれ双方向ツェナーダイオードチップの変形例を示す平面図である。図１５６Ａ〜図１５６Ｅは、図１４２に対応する平面図を示している。図１５６Ａ〜図１５６Ｅにおいて、図１４２に示された各部に対応する部分には、図１４２と同一の参照符号を付して示す。
図１５６Ａの双方向ツェナーダイオードチップＧ１Ａでは、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は１個ずつ形成されている。第１ツェナーダイオードＧＤ１は、第１拡散領域Ｇ１０に対応する１個のツェナーダイオードから構成されている。第２ツェナーダイオードＧＤ２は、第２拡散領域Ｇ１２に対応する１個のツェナーダイオードから構成されている。第１拡散領域Ｇ１０および第２拡散領域Ｇ１２とは、半導体基板Ｇ２の長手方向に長い略矩形であり、半導体基板Ｇ２の短手方向に間隔をおいて配置されている。第１拡散領域Ｇ１０および第２拡散領域Ｇ１２の長手方向の長さは、比較的短く（第１パッドＧ５と第２パッドＧ６との間隔の１／２より短く）形成されている。第１拡散領域Ｇ１０および第２拡散領域Ｇ１２の間隔は、拡散領域Ｇ１０，Ｇ１２の幅よりも短く設定されている。
第１電極Ｇ３には、第１拡散領域Ｇ１０に対応した１個の引き出し電極ＧＬ１１が形成されている。同様に、第２電極Ｇ４には、第２拡散領域Ｇ１２に対応した１個の引き出し電極ＧＬ２１が形成されている。第１電極Ｇ３および第２電極Ｇ４は、引き出し電極ＧＬ１１と引き出し電極ＧＬ２１が互いに噛み合う櫛歯形状に形成されている。
第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの重心に対して点対称に構成されている。なお、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極ＧＬ１１と第２引き出し電極ＧＬ２１とがほぼ同じ位置にあるとみなすと、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１５６Ｂの双方向ツェナーダイオードチップＧ１Ｂでは、図１５６Ａの双方向ツェナーダイオードチップＧ１Ａと同様に、第１ツェナーダイオードＧＤ１および第２ツェナーダイオードＧＤ２は、それぞれ１個のツェナーダイオードから構成されている。図１５６Ｂの双方向ツェナーダイオードチップＧ１Ｂでは、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２の長手方向の長さおよび引き出し電極ＧＬ１１，ＧＬ２１の長さが、図１５６Ａの双方向ツェナーダイオードチップＧ１Ａのそれらに比べて大きく（第１パッドＧ５と第２パッドＧ６との間隔の１／２より長く）形成されている。
図１５６Ｃの双方向ツェナーダイオードチップＧ１Ｃでは、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は４個ずつ形成されている。これら８個の第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は、半導体基板Ｇ２の長手方向に長い矩形状であり、第１拡散領域Ｇ１０と第２拡散領域Ｇ１２とが半導体基板Ｇ２の短手方向に沿って交互にかつ等間隔をおいて配列されている。第１ダイオードＧＤ１は、各第１拡散領域Ｇ１０にそれぞれ対応した４個のツェナーダイオードＧＤ１１〜ＧＤ１４から構成されている。第２ダイオードＧＤ２は、各第２拡散領域Ｇ１２にそれぞれ対応した４個のツェナーダイオードＧＤ２１〜ＧＤ２４から構成されている。
第１電極Ｇ３には、各第１拡散領域Ｇ１０にそれぞれ対応した４個の引き出し電極ＧＬ１１〜ＧＬ１４が形成されている。同様に、第２電極Ｇ４には、各第２拡散領域Ｇ１２にそれぞれ対応した４個の引き出し電極ＧＬ２１〜ＧＬ２４が形成されている。第１電極Ｇ３および第２電極Ｇ４は、引き出し電極ＧＬ１１〜ＧＬ１４と引き出し電極ＧＬ２１〜ＧＬ２４が互いに噛み合う櫛歯形状に形成されている。
第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの重心に対して点対称に構成されている。なお、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とが、実質的に線対称に構成されているとみなすことができる。つまり、第１引き出し電極ＧＬ１１〜ＧＬ１４と第２引き出し電極ＧＬ２１〜ＧＬ２４の隣り合うものどうし（ＧＬ２４とＧＬ１１，ＧＬ２３とＧＬ１２，ＧＬ２２とＧＬ１３，ＧＬ２１とＧＬ１４）がほぼ同じ位置にあるとみなすと、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの短手方向中央に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１５６Ｄの双方向ツェナーダイオードチップＧ１Ｄでは、図１４２の実施形態と同様に、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は２個ずつ形成されている。これら４個の第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は、半導体基板Ｇ２の長手方向に長い矩形状であり、第１拡散領域Ｇ１０と第２拡散領域Ｇ１２とが半導体基板Ｇ２の短手方向に沿って交互に配列されている。第１ダイオードＧＤ１は、各第１拡散領域Ｇ１０にそれぞれ対応した２個のツェナーダイオードＧＤ１１，ＧＤ１２から構成されている。第２ダイオードＧＤ２は、各第２拡散領域Ｇ１２にそれぞれ対応した２個のツェナーダイオードＧＤ２１，ＧＤ２２から構成されている。これらの４個のダイオードは、素子形成面Ｇ２ａにおいて、その短辺方向に、ＧＤ２２，ＧＤ１１，ＧＤ２１，ＧＤ１２の順に並んで配置されている。
ツェナーダイオードＧＤ２２に対応した第２拡散領域Ｇ１２とツェナーダイオードＧＤ１１に対応した第１拡散領域Ｇ１０とは、素子形成面Ｇ２ａの一方の長辺寄りの部分に互いに隣接して配置されている。ツェナーダイオードＧＤ２１に対応した第２拡散領域Ｇ１２とツェナーダイオードＧＤ１２に対応した第１拡散領域Ｇ１０とは、素子形成面Ｇ２ａの他方の長辺寄りの部分に互いに隣接して配置されている。つまり、ツェナーダイオードＧＤ１１に対応した第１拡散領域Ｇ１０と、ツェナーダイオードＧＤ２１に対応した第２拡散領域Ｇ１２とは、大きな間隔（拡散領域Ｇ１０，Ｇ１２の幅よりも大きな間隔）をおいて配置されている。
第１電極Ｇ３には、各第１拡散領域Ｇ１０にそれぞれ対応した２個の引き出し電極ＧＬ１１，ＧＬ１２が形成されている。同様に、第２電極Ｇ４には、各第２拡散領域Ｇ１２にそれぞれ対応した２個の引き出し電極ＧＬ２１，ＧＬ２２が形成されている。第１電極Ｇ３および第２電極Ｇ４は、引き出し電極ＧＬ１１，ＧＬ１２と引き出し電極ＧＬ２１，ＧＬ２２が互いに噛み合う櫛歯形状に形成されている。
第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの重心に対して点対称に構成されている。なお、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とが、実質的に線対称に構成されているとみなすことができる。つまり、半導体基板Ｇ２の一方の長辺側にある第２引き出し電極ＧＬ２２とそれに隣接する第１引き出し電極ＧＬ１１がほぼ同じ位置にあるとみなすとともに、半導体基板Ｇ２の他方の長辺側にある第１引き出し電極ＧＬ１２とそれに隣接する第２引き出し電極ＧＬ２１とがほぼ同じ位置にあるとみなす。そうすると、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの短手方向に平行でかつ中央長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１５６Ｅの双方向ツェナーダイオードチップＧ１Ｅでは、第１拡散領域Ｇ１０および第２拡散領域Ｇ１２は２個ずつ形成されている。各第１拡散領域Ｇ１０および各第２拡散領域Ｇ１２は、第１拡散領域Ｇ１０の長手方向に長い略矩形である。一方の第２拡散領域Ｇ１２は素子形成面Ｇ２ａの一方の長辺寄りの部分に形成され、他方の第２拡散領域Ｇ１２は素子形成面Ｇ２ａの他方の長辺寄りの部分に形成されている。２個の第１拡散領域Ｇ１０は、２個の第２拡散領域Ｇ１２の間の領域において、各第２拡散領域Ｇ１２にそれぞれ隣接して形成されている。つまり、２個の第１拡散領域Ｇ１０は大きな間隔（拡散領域Ｇ１０，Ｇ１２の幅よりも大きな間隔）をおいて配置されており、それらの外側に第２拡散領域Ｇ１２が１個ずつ配置されている。
第１ダイオードＧＤ１は、各第１拡散領域Ｇ１０にそれぞれ対応した２個のツェナーダイオードＧＤ１１，ＧＤ１２から構成されている。第２ダイオードＧＤ２は、各第２拡散領域Ｇ１２にそれぞれ対応した２個のツェナーダイオードＧＤ２１，ＧＤ２２から構成されている。第１電極Ｇ３には、各第１拡散領域Ｇ１０にそれぞれ対応した２個の引き出し電極ＧＬ１１，ＧＬ１２が形成されている。同様に、第２電極Ｇ４には、各第２拡散領域Ｇ１２にそれぞれ対応した２個の引き出し電極ＧＬ２１，ＧＬ２２が形成されている。
第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、実質的に線対称に構成されているとみなすことができる。つまり、半導体基板Ｇ２の一方の長辺側にある第２引き出し電極ＧＬ２２とそれに隣接する第１引き出し電極ＧＬ１１がほぼ同じ位置にあるとみなすとともに、半導体基板Ｇ２の他方の長辺側にある第２引き出し電極ＧＬ２１とそれに隣接する第１引き出し電極ＧＬ１２とがほぼ同じ位置にあるとみなす。そうすると、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
図１５６Ｅの双方向ツェナーダイオードチップＧ１Ｅでは、半導体基板Ｇ２の一方の長辺側にある第２引き出し電極ＧＬ２２とそれに隣接する第１引き出し電極ＧＬ１１とは、それらの間の所定の点を中心して互いに点対称に構成されている。また、半導体基板Ｇ２の他方の長辺側にある第２引き出し電極ＧＬ２１とそれに隣接する第１引き出し電極ＧＬ１２とは、それらの間の所定の点を中心して互いに点対称に構成されている。このように、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とが、部分的に対称な構造の組み合わせから構成されている場合にも、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とが実質的に対称に構成されているとみなすことができる。
図１５７は、双方向ツェナーダイオードチップの他の変形例を示す平面図である。図１５７は、図１４２に対応する平面図を示している。図１５７において、図１４２に示された各部に対応する部分には、図１４２と同一の参照符号を付して示す。
この双方向ツェナーダイオードチップＧ１Ｆでは、半導体基板Ｇ２の表層領域に、複数の第１拡散領域Ｇ１０が離散的に配置されているとともに、複数の第２拡散領域Ｇ１２が離散的に配置されている。第１拡散領域Ｇ１０および２拡散領域Ｇ１２は、平面視で同じ大きさの円形に形成されている。複数の第１拡散領域Ｇ１０は、素子形成面Ｇ２ａの幅中央と一方の長辺との間の領域に配置されており、複数の第２拡散領域Ｇ１２は素子形成面Ｇ２ａの幅中央と他方の長辺との間の領域に配置されている。そして、第１電極Ｇ３は、複数の第１拡散領域Ｇ１０に共通接続された１つの引き出し電極ＧＬ１１を有している。同様に、第２電極Ｇ４は、複数の第２拡散領域Ｇ１２に共通接続された１つの引き出し電極ＧＬ２１を有している。この変形例においても、第１電極Ｇ３および第１拡散領域Ｇ１０と第２電極Ｇ４および第２拡散領域Ｇ１２とは、平面視において、素子形成面Ｇ２ａの重心に対して点対称に構成されている。
第１拡散領域Ｇ１０および第２拡散領域Ｇ１２の平面視での形状は、三角形、四角形、それ以外の多角形等の任意の形状であってもよい。また、素子形成面Ｇ２ａの幅中央と一方の長辺との間の領域に、素子形成面Ｇ２ａの長手方向に延びた複数の第１拡散領域Ｇ１０が素子形成面Ｇ２ａの短手方向に間隔をおいて形成され、これらの複数の第１拡散領域Ｇ１０が引き出し電極ＧＬ１１に共通接続されていてもよい。この場合、素子形成面Ｇ２ａの幅中央と他方の長辺との間の領域に、素子形成面Ｇ２ａの長手方向に延びた複数の第２拡散領域Ｇ１２が素子形成面Ｇ２ａの短手方向に間隔をおいて形成され、これらの複数の第２拡散領域Ｇ１２が引き出し電極ＧＬ２１に共通接続される。
以上、第８発明の実施形態について説明したが、第８発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、ｐ型半導体基板Ｇ２が用いられているが、それに代えてｎ型半導体基板を用いてもよい。ｎ型半導体基板を用いる場合には、その主面にｎ型エピタキシャル層を形成し、ｎ型エピタキシャル層の表層部にｐ＋型の第１拡散領域とｐ＋型の第２拡散領域とを形成すればよい。
前記実施形態では、第１拡散領域Ｇ１０と第２拡散領域Ｇ１２とは、それらの配列方向に直交する方向に延びた長手に形成されているが、それらの配列方向に対して斜め方向に延びた長手に形成されていてもよい。
［９］第９発明について
特許文献３（特開２００１−３２６３５４号公報）には、ゲートとソースとの間に、双方向ツェナーダイオードからなる保護ダイオードが接続された縦型ＭＯＳＦＥＴが開示されている。双方向ツェナーダイオードは、保護ダイオードとして使用されているため、ＥＳＤ(electrostatic discharge)耐量が重要となる。
第９発明の目的は、ＥＳＤ耐量の向上を図った双方向ツェナーダイオードチップを提供することである。第９発明のより具体的な目的は、小型化とＥＳＤ耐量の確保とを両立することができる双方向ツェナーダイオードチップを提供することである。
第９発明は、次のような特徴を有している。
Ｈ１．第１導電型の半導体基板に互いに分離して形成され、前記半導体基板との間にそれぞれｐｎ接合を形成する第２導電型の複数の第１拡散領域と、前記半導体基板において前記第１拡散領域から分離して形成され、前記半導体基板との間にｐｎ接合を形成する第２導電型の第２拡散領域と、前記複数の第１拡散領域に共通に接続された第１電極と、前記第２拡散領域に接続された第２電極とを含む、双方向ツェナーダイオードチップ。
この構成では、複数の第１拡散領域と半導体基板との間に、第１拡散領域毎に分離されたｐｎ接合（ｐｎ接合領域）が形成されていて、それらが並列接続されている。これにより、第１ツェナーダイオードが構成されている。一方、第２拡散領域と半導体基板との間にｐｎ接合（ｐｎ接合領域）が形成されており、これにより、第２ツェナーダイオードが構成されている。そして、第１ツェナーダイオードと第２ツェナーダイオードとは、半導体基板を介して逆直列接続されている。これにより、双方向ツェナーダイオードが構成されている。
この構成によれば、複数の第１拡散領域毎に分離されたｐｎ接合領域が形成されるので、第１ツェナーダイオードのｐｎ接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第１ツェナーダイオードのＥＳＤ耐量を向上できる。第１ツェナーダイオードのｐｎ接合領域の周囲長とは、半導体基板の表面における半導体基板と第１拡散領域との境界線の総延長である。
Ｈ２．前記各第１拡散領域が、多角形の領域である、「Ｈ１．」に記載の双方向ツェナーダイオードチップ。この構成により、各第１拡散領域と半導体基板との間のｐｎ接合領域が長くなるので、第１ツェナーダイオードにおけるｐｎ接合領域の周囲長を長くすることができから、第１ツェナーダイオードのＥＳＤ耐量を向上することができる。なお、第２拡散領域を複数の第１拡散領域を取り囲むように（より詳しくは第１拡散領域の外周縁に整合する形状の縁部を有するように）形成してもよい。このようにすると、第２ツェナーダイオードのｐｎ接合領域の周囲長も長くすることができるので、第２ツェナーダイオードのＥＳＤ耐量を一層向上することができる。第２ツェナーダイオードのｐｎ接合領域の周囲長とは、半導体基板の表面における半導体基板と第２拡散領域との境界線の総延長である。
Ｈ３．前記複数の第１拡散領域が等間隔で二次元配列されている、「Ｈ１．」または「Ｈ２．」に記載の双方向ツェナーダイオードチップ。この構成により、複数の第１拡散領域が二次元配列（好ましくは、等間隔に二次元配列）されていることによって、ＥＳＤ耐量を一層向上することができる。
Ｈ４．前記第１拡散領域が、４個以上設けられている、「Ｈ１．」〜「Ｈ３．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成により、４個以上の第１拡散領域が設けられることによって、第１ツェナーダイオードにおけるｐｎ接合領域の周囲長を長くすることができるから、ＥＳＤ耐量を効率的に向上することができる。
Ｈ５．前記第１電極が、前記複数の第１拡散領域にそれぞれ接合された複数の引き出し電極と、前記前記複数の引き出し電極に共通に接続された外部接続部とを有しており、前記引き出し電極が、前記第１拡散領域に接合された接合部を有し、前記接合部から前記外部接続部までの間の至るところで、前記接合部よりも広い幅を有している、「Ｈ１．」〜「Ｈ４．」のいずれかに記載の双方向ツェナーダイオードチップ。
この構成では、引き出し電極が、第１拡散領域に接合された接合部から外部接続部までの間の至るところで、接合部よりも広い幅を有しているので、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
Ｈ６．前記複数の第１拡散領域が、前記外部接続部に向かって直線上に並んだ複数の第１拡散領域を含み、当該直線上に並んだ複数の第１拡散領域が前記直線に沿って直線状に形成された共通の前記引き出し電極によって前記外部接続部に接続されている、「Ｈ５．」に記載の双方向ツェナーダイオードチップ。
この構成によれば、外部接続部に向かって直線上に並んだ複数の第１拡散領域から外部接続部までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、外部接続部に向かって直線上に並んだ複数の第１拡散領域で一つの引き出し電極を共有できるから、多数の第１拡散領域を形成してｐｎ接合領域の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
Ｈ７．前記第１拡散領域および前記第２拡散領域が前記半導体基板の一つの主面で露出しており、前記第１電極および前記第２電極が前記主面において前記第１拡散領域および前記第２拡散領域にそれぞれ接合されている、「Ｈ１．」〜「Ｈ６．」のいずれかに記載の双方向ツェナーダイオードチップ。
この構成によれば、半導体基板の一方の表面に第１電極および第２電極がいずれも形成されているので、双方向ツェナーダイオードチップを実装基板上に表面実装することができる。すなわち、フリップチップ接続型の双方向ツェナーダイオードチップを提供することができる。これによって、双方向ツェナーダイオードチップの占有空間を小さくできる。とくに、実装基板上における双方向ツェナーダイオードチップの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
Ｈ８．前記複数の第１拡散領域が等しい大きさに形成されている、「Ｈ１．」〜「Ｈ７．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成では、第１ツェナーダイオードを構成する複数のツェナーダイオードがほぼ等しい特性を有するので、第１ツェナーダイオードに全体として良好な特性を持たせることができる。
Ｈ９．前記半導体基板の主面を覆う絶縁膜をさらに含み、前記引き出し電極の前記接合部が前記絶縁膜に形成されたコンタクト孔を介して前記第１拡散領域に接合されており、前記外部接続部が、前記コンタクト孔の外の領域において前記絶縁膜上に配置されている、「Ｈ７．」または「Ｈ８．」に記載の双方向ツェナーダイオードチップ。
この構成によれば、半導体基板上に絶縁膜が形成されており、その絶縁膜に形成されたコンタクト孔を介して第１拡散領域に引き出し電極の接合部が接続されている。そして、コンタクト孔の外の領域において絶縁膜上に外部接続部が配置されている。これにより、第１拡散領域と半導体基板との間のｐｎ接合領域の直上を回避して外部接続部を配置できるので、双方向ツェナーダイオードチップを実装基板に実装したり、外部接続部にボンディングワイヤを接続したりするときに、前記ｐｎ接合領域に大きな衝撃が加わることを回避できる。それによって、前記ｐｎ接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上した双方向ツェナーダイオードチップを実現できる。
Ｈ１０．前記第１電極および前記第２電極の一部を露出させつつ当該第１および第２電極を覆うように前記半導体基板の主面に形成された保護膜をさらに含む、「Ｈ１．」〜「Ｈ９．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、第１電極および第２電極の一部を露出させながら第１電極および第２電極を覆う保護膜が形成されているので、第１電極、第２電極およびｐｎ接合領域への水分の浸入を抑制または防止でき、そのうえ、保護膜によって、外力に対する耐久性を向上できる。
Ｈ１１．前記半導体基板がｐ型半導体基板であり、前記第１拡散領域および前記第２拡散領域がｎ型拡散層である、「Ｈ１．」〜「Ｈ１０．」のいずれかに記載の双方向ツェナーダイオードチップ。
この構成では、半導体基板がｐ型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これに対して、ｐ型半導体ウエハは、抵抗率の面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
Ｈ１２．前記半導体基板の前記主面が、コーナー部を丸めた矩形形状を有している、「Ｈ１．」〜「Ｈ１１．」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、半導体基板の主面は、コーナー部が丸められた矩形形状を有している。それによって、双方向ツェナーダイオードチップの角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ない双方向ツェナーダイオードチップを提供できる。
Ｈ１３．実装基板と、前記実装基板に実装された「Ｈ１．」〜「Ｈ１２．」のいずれかに記載の双方向ツェナーダイオードチップとを含む、回路アセンブリ。この構成により、ＥＳＤ耐量が大きく、したがって信頼性が向上された双方向ツェナーダイオードチップを用いた回路アセンブリを提供できる。よって、信頼性の高い回路アセンブリを提供できる。
Ｈ１４．前記双方向ツェナーダイオードチップが、前記実装基板にワイヤレスボンディング（フェースダウンボンディング、フリップチップボンディング）によって接続されている、「Ｈ１３．」に記載の回路アセンブリ。この構成により、実装基板上における双方向ツェナーダイオードチップの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
Ｈ１５．「Ｈ１３．」または「Ｈ１４．」に記載の回路アセンブリと、前記回路アセンブリを収容した筐体とを含む、電子機器。この構成により、ＥＳＤ耐量が大きく、したがって信頼性が向上された双方向ツェナーダイオードチップを用いた回路アセンブリを筐体内に収容した電子機器を提供できる。したがって、信頼性の高い電子機器を提供できる。
第９発明の実施の形態を、添付図面を参照して詳細に説明する。
図１５８は、第９発明の一実施形態に係る双方向ツェナーダイオードチップの斜視図であり、図１５９はその平面図であり、図１６０は、図１５９のCLX−CLX線に沿う断面図である。さらに、図１６１は、図１５９のCLXI−CLXI線に沿う断面図である。
双方向ツェナーダイオードチップＨ１は、ｐ＋型の半導体基板Ｈ２（たとえばシリコン基板）と、半導体基板Ｈ２に形成された第１ツェナーダイオードＨＤ１と、半導体基板Ｈ２に形成され、第１ツェナーダイオードＨＤ１に逆直列接続された第２ツェナーダイオードＨＤ２と、第１ツェナーダイオードＨＤ１に接続された第１電極Ｈ３と、第２ツェナーダイオードＨＤ２に接続された第２電極Ｈ４とを含む。第１ツェナーダイオードＨＤ１は、複数のツェナーダイオードＨＤ１１〜ＨＤ１４から構成されている。
半導体基板Ｈ２は、一対の主面Ｈ２ａ，Ｈ２ｂと、その一対の主面Ｈ２ａ，Ｈ２ｂと直交する複数の側面Ｈ２ｃとを含み、前記一対の主面Ｈ２ａ，Ｈ２ｂのうちの一方（主面Ｈ２ａ）が素子形成面とされている。以下、この主面Ｈ２ａを「素子形成面Ｈ２ａ」という。素子形成面Ｈ２ａは、平面視において矩形に形成されており、たとえば、長手方向の長さＬが０．４ｍｍ程度、短手方向の長さＷが０．２ｍｍ程度であってもよい。また、双方向ツェナーダイオードチップＨ１の全体の厚さＴは０．１ｍｍ程度であってもよい。素子形成面Ｈ２ａの両端部に、第１電極Ｈ３の外部接続電極Ｈ３Ｂと、第２電極Ｈ４の外部接続電極Ｈ４Ｂとが配置されている。これらの外部接続電極Ｈ３Ｂ，Ｈ４Ｂの間の素子形成面Ｈ２ａに、ダイオード形成領域Ｈ７が設けられている。ダイオード形成領域Ｈ７は、この実施形態では、矩形に形成されている。
半導体基板Ｈ２は、４つの側面Ｈ２ｃのうち互いに隣接する一対の側面の交差部に対応する四隅に４つのコーナー部Ｈ９を有している。この４つのコーナー部Ｈ９は、この実施形態では、ラウンド形状に整形されている。コーナー部Ｈ９は、素子形成面Ｈ２ａの法線方向から見た平面視において、外側に凸の滑らかな湾曲面をなしている。これにより、双方向ツェナーダイオードチップＨ１の製造工程や実装時におけるチッピングを抑制できる構造となっている。
図１６２は、第１電極Ｈ３および第２電極Ｈ４ならびにその上に形成された構成を取り除いて、半導体基板Ｈ２の表面（素子形成面Ｈ２ａ）の構造を示す平面図である。
ｐ＋型の半導体基板Ｈ２の表層領域には、半導体基板Ｈ２との間にそれぞれｐｎ接合領域Ｈ１１を形成する複数の第１のｎ＋型拡散領域（以下、「第１拡散領域Ｈ１０」という）が形成されている。この実施形態では、第１拡散領域Ｈ１０は４個形成されており、半導体基板Ｈ２の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
各第１拡散領域Ｈ１０とｐ＋型の半導体基板Ｈ２における第１拡散領域Ｈ１０の近傍部とによって、４個のツェナーダイオードＨＤ１１〜ＨＤ１４が構成され、これらの４個のツェナーダイオードＨＤ１１〜ＨＤ１４によって第１ツェナーダイオードＨＤ１が構成されている。第１拡散領域Ｈ１０はツェナーダイオードＨＤ１１〜ＨＤ１４毎に分離している。これにより、ツェナーダイオードＨＤ１１〜ＨＤ１４は、ツェナーダイオード毎に分離されたｐｎ接合領域Ｈ１１をそれぞれ有している。
第１拡散領域Ｈ１０は、この実施形態では等しい大きさおよび等しい形状に形成されている。具体的には、第１拡散領域Ｈ１０は、多角形状に形成されている。この実施形態では、第１拡散領域Ｈ１０は、正八角形に形成されており、素子形成面Ｈ２ａの４辺にそれぞれ沿う４つの辺と、それらの４辺の各隣り合う２辺を連結する別の４つの辺とを有している。
半導体基板Ｈ２の表層領域には、半導体基板Ｈ２との間にｐｎ接合領域Ｈ１３を形成する第２のｎ＋型拡散領域（以下、「第２拡散領域Ｈ１２」という）が、第１拡散領域Ｈ１０から所定の間隔を空けて分離された状態で形成されている。第２拡散領域Ｈ１２は、ダイオード形成領域Ｈ７内において、第１拡散領域Ｈ１０を回避したパターンに形成されている。具体的には、第２拡散領域Ｈ１２は、第１拡散領域Ｈ１０の周縁から間隔を開けて、複数の第１拡散領域Ｈ１０を取り囲むように形成されている。より具体的には、第２拡散領域Ｈ１２は、第１拡散領域Ｈ１０の外周縁の形状に整合する縁部を有している。第２拡散領域Ｈ１２とｐ＋型の半導体基板Ｈ２における第２拡散領域Ｈ１２の近傍部とによって第２ツェナーダイオードＨＤ２が構成されている。
図１６０および図１６１に示されているように、半導体基板Ｈ２の素子形成面Ｈ２ａには、酸化膜等からなる絶縁膜Ｈ１５（図１５９では図示省略）が形成されている。絶縁膜Ｈ１５には、複数の第１拡散領域Ｈ１０の表面をそれぞれ露出させる複数の第１コンタクト孔Ｈ１６と、第２拡散領域Ｈ１２の表面を露出させる第２コンタクト孔Ｈ１７とが形成されている。絶縁膜Ｈ１５の表面には、第１電極Ｈ３および第２電極Ｈ４が形成されている。第１電極Ｈ３は、絶縁膜Ｈ１５の表面に形成された第１電極膜Ｈ３Ａと、第１電極膜Ｈ３Ａに接合された第１外部接続電極Ｈ３Ｂとを含む。第１電極膜Ｈ３Ａは、複数のツェナーダイオードＨＤ１１，ＨＤ１３に対応した複数の第１拡散領域Ｈ１０に接続された引き出し電極ＨＬ１と、複数のツェナーダイオードＨＤ１２，ＨＤ１４に対応した複数の第１拡散領域Ｈ１０に接続された引き出し電極ＨＬ２と、引き出し電極ＨＬ１，ＨＬ２（第１引き出し電極）と一体的に形成された第１パッドＨ５とを有している。第１パッドＨ５は、素子形成面Ｈ２ａの一端部に矩形に形成されている。この第１パッドＨ５に第１外部接続電極Ｈ３Ｂが接続されている。このようにして、第１外部接続電極Ｈ３Ｂは、引き出し電極ＨＬ１，ＨＬ２に共通に接続されている。第１パッドＨ５および第１外部接続電極Ｈ３Ｂは、第１電極Ｈ３の外部接続部を構成している。
第２電極Ｈ４は、絶縁膜Ｈ１５の表面に形成された第２電極膜Ｈ４Ａと、第２電極膜Ｈ４Ａに接合された第２外部接続電極Ｈ４Ｂとを含む。第２電極膜Ｈ４Ａは、第２拡散領域Ｈ１２に接続されており、素子形成面Ｈ２ａの一端部付近に第２パッドＨ６を有している。第２パッドＨ６は、第２電極膜Ｈ４Ａにおいて素子形成面Ｈ２ａの一端部に配置された領域からなる。この第２パッドＨ６に第２外部接続電極Ｈ４Ｂが接続されている。第２パッドＨ６および第２外部接続電極Ｈ４Ｂは、第２電極Ｈ４の外部接続部を構成している。第２電極膜Ｈ４Ａにおいて、第２パッドＨ６以外の領域は、第２コンタクト孔Ｈ１７から引き出された第２引き出し電極である。
引き出し電極ＨＬ１は、絶縁膜Ｈ１５の表面からツェナーダイオードＨＤ１１，ＨＤ１３の第１コンタクト孔Ｈ１６内に入り込み、各第１コンタクト孔Ｈ１６内でツェナーダイオードＨＤ１１，ＨＤ１３の各第１拡散領域Ｈ１０にオーミック接触している。引き出し電極ＨＬ１において、第１コンタクト孔Ｈ１６内でツェナーダイオードＨＤ１１，ＨＤ１３の各第１拡散領域Ｈ１０に接合されている部分は、接合部ＨＣ１，ＨＣ３を構成している。同様に、引き出し電極ＨＬ２は、絶縁膜Ｈ１５の表面からツェナーダイオードＨＤ１２，ＨＤ１４の第１コンタクト孔Ｈ１６内に入り込み、各第１コンタクト孔Ｈ１６内でツェナーダイオードＨＤ１２，ＨＤ１４の各第１拡散領域Ｈ１０にオーミック接触している。引き出し電極ＨＬ２において、第１コンタクト孔Ｈ１６内でツェナーダイオードＨＤ１２，ＨＤ１４の各第１拡散領域Ｈ１０に接続されている部分は、接合部ＨＣ２，ＨＣ４を構成している。第２電極膜Ｈ４Ａは、絶縁膜Ｈ１５の表面から第２コンタクト孔Ｈ１７の内方へと延びており、第２コンタクト孔Ｈ１７内で第２拡散領域Ｈ１２にオーミック接触している。第１電極膜Ｈ３Ａおよび第２電極膜Ｈ４Ａは、この実施形態では、同じ材料からなっている。電極膜としては、この実施形態では、Ａｌ膜が用いられている。
第１電極膜Ｈ３Ａと第２電極膜Ｈ４Ａとの間は、スリットＨ１８によって分離されている。引き出し電極ＨＬ１は、ツェナーダイオードＨＤ１１の第１拡散領域Ｈ１０からツェナーダイオードＨＤ１３の第１拡散領域Ｈ１０を通って第１パッドＨ５に至る直線に沿って直線状に形成されている。同様に、引き出し電極ＨＬ２は、ツェナーダイオードＨＤ１２の第１拡散領域Ｈ１０からツェナーダイオードＨＤ１４の第１拡散領域Ｈ１０を通って第１パッドＨ５に至る直線に沿って直線状に形成されている。引き出し電極ＨＬ１，ＨＬ２は、第１拡散領域Ｈ１０から第１パッドＨ５まで間の至るところで一様な幅Ｗ１，Ｗ２をそれぞれ有しており、それらの幅Ｗ１，Ｗ２は、接合部ＨＣ１，ＨＣ２，ＨＣ３，ＨＣ４の幅よりも広い。接合部ＨＣ１〜ＨＣ４の幅は、引き出し電極ＨＬ１，ＨＬ２の引き出し方向に直交する方向の長さによって定義される。引き出し電極ＨＬ１，ＨＬ２の先端部は、第１拡散領域Ｈ１０の平面形状と整合するように整形されている。引き出し電極ＨＬ１，ＨＬ２の基端部は、第１パッドＨ５に接続されている。スリットＨ１８は、引き出し電極ＨＬ１，ＨＬ２を縁取るように形成されている。一方、第２電極膜Ｈ４Ａは、ほぼ一定の幅のスリットＨ１８に対応した間隔を開けて、第１電極膜Ｈ３Ａを取り囲むように、絶縁膜Ｈ１５の表面に形成されている。第２電極膜Ｈ４Ａは、素子形成面Ｈ２ａの長手方向に沿って延びる櫛歯状部分と、矩形領域からなる第２パッドＨ６とを一体的に有している。
第１電極膜Ｈ３Ａおよび第２電極膜Ｈ４Ａは、たとえば窒化膜からなるパッシベーション膜Ｈ２０（図１５９では図示省略）によって覆われており、さらにパッシベーション膜Ｈ２０の上にはポリイミド等の樹脂膜Ｈ２１が形成されている。パッシベーション膜Ｈ２０および樹脂膜Ｈ２１を貫通するように、第１パッドＨ５を露出させるパッド開口Ｈ２２と、第２パッドＨ６を露出させるパッド開口Ｈ２３とが形成されている。パッド開口Ｈ２２，Ｈ２３に外部接続電極Ｈ３Ｂ，Ｈ４Ｂがそれぞれ埋め込まれている。パッシベーション膜Ｈ２０および樹脂膜Ｈ２１は、保護膜を構成しており、第１引き出し電極ＨＬ１，ＨＬ２、第２引き出し電極およびｐｎ接合領域Ｈ１１，Ｈ１３への水分の浸入を抑制または防止するとともに、外部からの衝撃等を吸収し、双方向ツェナーダイオードチップＨ１の耐久性の向上に寄与している。
外部接続電極Ｈ３Ｂ，Ｈ４Ｂは、樹脂膜Ｈ２１の表面よりも低い位置（半導体基板Ｈ２に近い位置）に表面を有していてもよいし、樹脂膜Ｈ２１の表面から突出していて、樹脂膜Ｈ２１よりも高い位置（半導体基板Ｈ２から遠い位置）に表面を有していてもよい。図１６０には、外部接続電極Ｈ３Ｂ，Ｈ４Ｂが樹脂膜Ｈ２１の表面から突出している例を示す。外部接続電極Ｈ３Ｂ，Ｈ４Ｂは、たとえば、電極膜Ｈ３Ａ，Ｈ４Ａに接するＮｉ膜と、その上に形成されたＰｄ膜と、その上に形成されたＡｕ膜とを有するＮｉ／Ｐｄ／Ａｕ積層膜からなっていてもよい。このような積層膜は、めっき法によって形成することができる。
第１ツェナーダイオードＨＤ１を構成する複数のツェナーダイオードＨＤ１１〜ＨＤ１４の第１拡散領域Ｈ１０は第１電極Ｈ３に共通に接続されているとともに、ツェナーダイオードＨＤ１１〜ＨＤ１４の共通のｐ型領域であるｐ＋型の半導体基板Ｈ２に接続されている。一方、第２ツェナーダイオードＨＤ２の第２拡散領域Ｈ１２は第２電極Ｈ４に接続されているとともに、第２ツェナーダイオードＨＤ２のｐ型領域であるｐ＋型の半導体基板Ｈ２に接続されている。これによって、第１ツェナーダイオードＨＤ１を構成する複数のツェナーダイオードＨＤ１１〜ＨＤ１４は並列に接続されており、かつこれらの並列回路に第２ツェナーダイオードＨＤ２が逆直列接続されている。そして、第１ツェナーダイオードＨＤ１と第２ツェナーダイオードＨＤ２との逆直列回路によって、双方向ツェナーダイオードが構成されている。
図１６３は、双方向ツェナーダイオードチップＨ１の内部の電気的構造を示す電気回路図である。第１ツェナーダイオードＨＤ１を構成する複数のツェナーダイオードＨＤ１１〜ＨＤ１４のカソードは第１電極Ｈ３に共通接続され、それらのアノードは第２ツェナーダイオードＨＤ２のアノードに共通接続されている。つまり、ツェナーダイオードＨＤ１１〜ＨＤ１４は、全て並列に接続されている。そして、第２ツェナーダイオードＨＤ２のカソードは、第２電極Ｈ４に接続されている。これにより、全体として１つの双方向ツェナーダイオードとして機能する。
この実施形態の構成によれば、双方向ツェナーダイオードチップＨ１は第１ツェナーダイオードＨＤ１と第２ツェナーダイオードＨＤ２とを有している。第１ツェナーダイオードＨＤ１は、複数のツェナーダイオードＨＤ１１〜ＨＤ１４（第１拡散領域Ｈ１０）を有しており、各ツェナーダイオードＨＤ１１〜ＨＤ１４がｐｎ接合領域Ｈ１１を有している。ｐｎ接合領域Ｈ１１は、ツェナーダイオードＨＤ１１〜ＨＤ１４毎に分離されている。そのため、双方向ツェナーダイオードチップＨ１は、第１ツェナーダイオードＨＤ１のｐｎ接合領域Ｈ１１の周囲長、すなわち、半導体基板Ｈ２における第１拡散領域Ｈ１０の周囲長の合計（総延長）が長くなる。これにより、ｐｎ接合領域Ｈ１１の近傍における電界の集中を回避し、その分散を図ることができるので、第１ツェナーダイオードＨＤ１のＥＳＤ耐量の向上を図ることができる。すなわち、双方向ツェナーダイオードチップＨ１を小型に形成する場合であっても、第１ツェナーダイオードＨＤ１のｐｎ接合領域Ｈ１１の総周囲長を大きくすることができるから、双方向ツェナーダイオードチップＨ１の小型化とＥＳＤ耐量の確保とを両立することができる。
一方、第２ツェナーダイオードＨＤ２は、第１拡散領域Ｈ１０から所定の間隔をあけて分離された状態で半導体基板Ｈ２の表層領域に形成された第２拡散領域Ｈ１２を有しており、ｐｎ接合領域Ｈ１３を有している。第２拡散領域Ｈ１２は、複数の第１拡散領域Ｈ１０を取り囲むように形成されており、その形状が第１拡散領域Ｈ１０の外周縁と整合しているので、第２ツェナーダイオードＨＤ２のｐｎ接合領域Ｈ１３の周囲長も長くなる。これにより、ｐｎ接合領域Ｈ１３の近傍における電界の集中を回避し、その分散を図ることができるので、第２ツェナーダイオードＨＤ２のＥＳＤ耐量の向上を図ることができる。すなわち、双方向ツェナーダイオードチップＨ１を小型に形成する場合であっても、第２ツェナーダイオードＨＤ２のｐｎ接合領域Ｈ１３の周囲長を大きくすることができるから、双方向ツェナーダイオードチップＨ１の小型化とＥＳＤ耐量の確保とを両立することができる。
なお、第２ツェナーダイオードＨＤ２のｐｎ接合領域Ｈ１３の周囲長をさらに長くするために、平面視において、第２拡散領域Ｈ１２の周縁（図１６２参照）のうち、第１拡散領域Ｈ１０に対向する部分以外の、素子形成面Ｈ２ａの４辺に沿う部分を凹凸状に形成してもよい。
図１６４は、同面積の半導体基板上に形成する第１拡散領域の大きさおよび／または個数を様々に設定して、第１ツェナーダイオードのｐｎ接合領域の周囲長の合計（総延長）を異ならせた複数のサンプルについてＥＳＤ耐量を測定した実験結果を示す。この実験結果から、第１ツェナーダイオードＨＤ１のｐｎ接合領域Ｈ１１の周囲長が長くなるほど、第１ツェナーダイオードＨＤ１のＥＳＤ耐量が大きくなることが分かる。４個以上の第１拡散領域Ｈ１０を半導体基板上に形成した場合に、８キロボルトを超えるＥＳＤ耐量を実現することができた。
さらに、この実施形態では、引き出し電極ＨＬ１，ＨＬ２の幅Ｗ１，Ｗ２が、接合部ＨＣ１〜ＨＣ４から第１パッドＨ５までの間の至るところで、接合部ＨＣ１〜ＨＣ４の幅よりも広い。これにより、許容電流量を大きくとることができ、エレクトロマイグレーションを低減して、大電流に対する信頼性を向上できる。すなわち、小型でＥＳＤ耐量が大きく、しかも大電流に対する信頼性をも確保した双方向ツェナーダイオードチップを提供できる。
また、この実施形態では、第１パッドＨ５に向かう直線上に並んだ複数のツェナーダイオードＨＤ１１，ＨＤ１３；ＨＤ１２，ＨＤ１４が直線状の共通の引き出し電極ＨＬ１，ＨＬ２によって、第１パッドＨ５に接続されている。これにより、ツェナーダイオードＨＤ１１〜ＨＤ１４から第１パッドＨ５までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のツェナーダイオードＨＤ１１，ＨＤ１３；ＨＤ１２，ＨＤ１４で一つの引き出し電極ＨＬ１；ＨＬ２を共有できるから、多数のツェナーダイオードＨＤ１１〜ＨＤ１４を形成して第１ツェナーダイオードＨＤ１のｐｎ接合領域Ｈ１１の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板Ｈ２上にレイアウトできる。これにより、ＥＳＤ耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
また、引き出し電極ＨＬ１，ＨＬ２の端部が第１拡散領域Ｈ１０の形状（多角形）に整合するように部分多角形形状となっているので、引き出し電極ＨＬ１，ＨＬ２の占有面積を小さくしながら、第１拡散領域Ｈ１０と接続できる。
さらに、半導体基板Ｈ２の一方の表面である素子形成面Ｈ２ａに第１電極Ｈ３側および第２電極Ｈ４側の外部接続電極Ｈ３Ｂ，Ｈ４Ｂがいずれも形成されている。そこで、図１６５に示すように、素子形成面Ｈ２ａを実装基板Ｈ２５に対向させて、外部接続電極Ｈ３Ｂ，Ｈ４ＢをはんだＨ２６によって実装基板Ｈ２５上に接合することにより、双方向ツェナーダイオードチップＨ１を実装基板Ｈ２５上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型の双方向ツェナーダイオードチップＨ１を提供することができ、素子形成面Ｈ２ａを実装基板Ｈ２５の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによって双方向ツェナーダイオードチップＨ１を実装基板Ｈ２５に接続できる。これによって、実装基板Ｈ２５上における双方向ツェナーダイオードチップＨ１の占有空間を小さくできる。とくに、実装基板Ｈ２５上における双方向ツェナーダイオードチップＨ１の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
また、この実施形態では、半導体基板Ｈ２上に絶縁膜Ｈ１５が形成されており、その絶縁膜Ｈ１５に形成された第１コンタクト孔Ｈ１６を介してツェナーダイオードＨＤ１１〜ＨＤ１４の第１拡散領域Ｈ１０に引き出し電極ＨＬ１，ＨＬ２の接合部ＨＣ１〜ＨＣ４が接続されている。そして、第１コンタクト孔Ｈ１６の外の領域において絶縁膜Ｈ１５上に第１パッドＨ５が配置されている。つまり、第１ツェナーダイオードＨＤ１のｐｎ接合領域Ｈ１１の直上から離れた位置に第１パッドＨ５が設けられている。また、絶縁膜Ｈ１５に形成された第２コンタクト孔Ｈ１７を介して第２ツェナーダイオードＨＤ２の第２拡散領域Ｈ１２に第２電極膜Ｈ４Ａが接続されている。そして、第２コンタクト孔Ｈ１７の外の領域において絶縁膜Ｈ１５上に第２パッドＨ６が配置されている。第２パッドＨ６もまた、第２ツェナーダイオードＨＤ２のｐｎ接合領域Ｈ１３の直上から離れた位置にある。これにより、双方向ツェナーダイオードチップＨ１を実装基板Ｈ２５に実装するときに、ｐｎ接合領域Ｈ１１，Ｈ１３に大きな衝撃が加わることを回避できる。それによって、ｐｎ接合領域Ｈ１１，Ｈ１３の破壊を回避できるので、外力に対する耐久性に優れた双方向ツェナーダイオードチップを実現できる。また、外部接続電極Ｈ３Ｂ，Ｈ４Ｂを設けずに、第１パッドＨ５および第２パッドＨ６をそれぞれ第１電極Ｈ３の外部接続部および第２電極Ｈ４の外部接続部とし、これらの第１パッドＨ５および第２パッドＨ６にボンディングワイヤを接続する構成をとることもできる。この場合にも、ワイヤボンディング時の衝撃によってｐｎ接合領域Ｈ１１，Ｈ１３が破壊されることを回避できる。
さらに、この実施形態では、半導体基板Ｈ２は、コーナー部Ｈ９が丸められた矩形形状を有している。それによって、双方向ツェナーダイオードチップＨ１の角部の欠け（チッピング）を抑制または防止できるので、外観不良の少ない双方向ツェナーダイオードチップＨ１を提供できる。
図１６６は、双方向ツェナーダイオードチップＨ１の製造工程の一例を説明するための工程図である。また、図１６７Ａおよび図１６７Ｂは、図１６６の製造工程途中の構成を示す断面図であり、図１６０に対応する切断面を示す。図１６８は、半導体基板Ｈ２の元基板としてのｐ＋型半導体ウエハＨＷの平面図であり、一部の領域を拡大して示してある。
まず、半導体基板Ｈ２の元基板としてのｐ＋型半導体ウエハＨＷが用意される。半導体ウエハＨＷの表面は素子形成面ＨＷａであり、半導体基板Ｈ２の素子形成面Ｈ２ａに対応している。素子形成面ＨＷａには、複数の双方向ツェナーダイオードチップＨ１に対応した複数の双方向ツェナーダイオードチップ領域Ｈ１ａが、マトリクス状に配列されて設定されている。隣接する双方向ツェナーダイオードチップ領域Ｈ１ａの間には、境界領域Ｈ８０が設けられている。境界領域Ｈ８０は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハＨＷに対して必要な工程を行った後に、境界領域Ｈ８０に沿って半導体ウエハＨＷを切り離すことにより、複数の双方向ツェナーダイオードチップＨ１が得られる。
半導体ウエハＨＷに対して実行される工程の一例は、次のとおりである。
まず、ｐ＋型半導体ウエハＨＷの素子形成面ＨＷａに、熱酸化膜やＣＶＤ酸化膜等の絶縁膜Ｈ１５（たとえば８０００Å〜８６００Åの厚さ）が形成され（ＨＳ１）、その上にレジストマスクが形成される（ＨＳ２）。このレジストマスクを用いたエッチングによって、第１拡散領域Ｈ１０および第２拡散領域Ｈ１２に対応する開口が絶縁膜Ｈ１５に形成される（ＨＳ３）。さらに、レジストマスクを剥離した後に、絶縁膜Ｈ１５に形成された開口から露出する半導体ウエハＨＷの表層部にｎ型不純物が導入される（ＨＳ４）。ｎ型不純物の導入は、ｎ型不純物としての燐を表面に堆積させる工程（いわゆるリンデポ）によって行われてもよいし、ｎ型不純物イオン（たとえば燐イオン）の注入によって行われてもよい。リンデポとは、半導体ウエハＨＷを拡散炉内に搬入し、拡散路内でＰＯＣｌ３ガスを流して行う熱処理によって、絶縁膜Ｈ１５の開口内で露出する半導体ウエハＨＷの表面に燐を堆積させる処理である。必要に応じて絶縁膜Ｈ１５を厚膜化（たとえばＣＶＤ酸化膜形成により１２００Å程度厚膜化）した後（ＨＳ５）、半導体ウエハＨＷに導入された不純物イオンを活性化するための熱処理（ドライブ）が行われる（ＨＳ６）。これにより、半導体ウエハＨＷの表層部に第１拡散領域Ｈ１０および第２拡散領域Ｈ１２が形成される。
次いで、コンタクト孔Ｈ１６，Ｈ１７に整合する開口を有するさらに別のレジストマスクが絶縁膜Ｈ１５の上に形成される（ＨＳ７）。このレジストマスクを介するエッチングによって、絶縁膜Ｈ１５にコンタクト孔Ｈ１６，Ｈ１７が形成される（ＨＳ８）、その後、レジストマスクが剥離される。
次いで、たとえばスパッタリングによって、第１電極Ｈ３および第２電極Ｈ４を構成する電極膜が絶縁膜Ｈ１５上に形成される（ＨＳ９）。この実施形態では、Ａｌからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、この電極膜上に、スリットＨ１８に対応する開口パターンを有する別のレジストマスクが形成され（ＨＳ１０）、このレジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリットＨ１８が形成される（ＨＳ１１）。スリットＨ１８の幅は、３μｍ程度であってもよい。これにより、前記電極膜が、第１電極膜Ｈ３Ａおよび第２電極膜Ｈ４Ａに分離される。
次いで、レジスト膜を剥離した後、たとえばＣＶＤ法によって窒化膜等のパッシベーション膜Ｈ２０が形成され（ＨＳ１２）、さらにポリイミド等を塗布することにより樹脂膜Ｈ２１が形成される（ＨＳ１３）。たとえば、感光性を付与したポリイミドが塗布され、パッド開口Ｈ２２，Ｈ２３に対応するパターンで露光した後、そのポリイミド膜が現像される（ステップＨＳ１４）。これにより、パッド開口Ｈ２２，Ｈ２３に対応した開口を有する樹脂膜Ｈ２１が形成される。その後、必要に応じて、樹脂膜をキュアするための熱処理が行われる（ＨＳ１５）。そして、樹脂膜Ｈ２１をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によって、パッシベーション膜Ｈ２０にパッド開口Ｈ２２，Ｈ２３が形成される（ＨＳ１６）。その後、パッド開口Ｈ２２，Ｈ２３内に外部接続電極Ｈ３Ｂ，Ｈ４Ｂが形成される（ＨＳ１７）。外部接続電極Ｈ３Ｂ，Ｈ４Ｂの形成は、めっき（好ましくは無電解めっき）によって行うことができる。
次いで、境界領域Ｈ８０（図１６８参照）に整合する格子状の開口を有するレジストマスクＨ８３（図１６７Ａ参照）が形成される（ＨＳ１８）。このレジストマスクＨ８３を介してプラズマエッチングが行われ、それによって、図１６７Ａに示すように、半導体ウエハＨＷがその素子形成面ＨＷａから所定の深さまでエッチングされる。これによって、境界領域Ｈ８０に沿って、切断用の溝Ｈ８１が形成される（ＨＳ１９）。レジストマスクＨ８３が剥離された後、図１６７Ｂに示すように、半導体ウエハＨＷが裏面ＨＷｂから、溝Ｈ８１の底部に到達するまで研削される（ＨＳ２０）。これによって、複数の双方向ツェナーダイオードチップ領域Ｈ１ａが個片化され、前述の構造の双方向ツェナーダイオードチップＨ１を得ることができる。
境界領域Ｈ８０に溝Ｈ８１を形成するためのレジストマスクＨ８３は、図１６８に示すように、双方向ツェナーダイオードチップ領域Ｈ１ａの四隅に接する位置に、双方向ツェナーダイオードチップ領域Ｈ１ａの外側に凸の湾曲形状のラウンド形状部Ｈ８４を有している。ラウンド形状部Ｈ８４は、双方向ツェナーダイオードチップ領域Ｈ１ａの隣接する二つの辺を滑らかな曲線で接続するように形成されている。したがって、このレジストマスクＨ８３をマスクとして行うプラズマエッチングによって溝Ｈ８１を形成すると、溝Ｈ８１は、双方向ツェナーダイオードチップ領域Ｈ１ａの四隅に接する位置に、双方向ツェナーダイオードチップ領域Ｈ１ａの外側に凸の湾曲形状のラウンド形状部を有することになる。したがって、双方向ツェナーダイオードチップ領域Ｈ１ａを半導体ウエハＨＷから切り出すための溝Ｈ８１を形成する工程において、同時に、双方向ツェナーダイオードチップＨ１の四隅のコーナー部Ｈ９をラウンド形状に整形できる。すなわち、専用の工程を追加することなく、コーナー部Ｈ９をラウンド形状に加工できる。
この実施形態では、半導体基板Ｈ２がｐ型半導体からなっているので、半導体基板Ｈ２上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、ｎ型の半導体ウエハは抵抗率の面内ばらつきが大きいので、ｎ型半導体ウエハを用いるときには、その表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してｐｎ接合を形成する必要がある。これは、ｎ型不純物の偏析係数が小さいために、半導体ウエハの元となるインゴット（たとえばシリコンインゴット）を形成するときに、ウエハの中心部と周縁部とで抵抗率の差が大きくなるからである。これに対して、ｐ型不純物の偏析係数は比較的大きいので、ｐ型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、ｐ型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、ｐ＋型半導体基板Ｈ２を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
図１６９は、双方向ツェナーダイオードチップが用いられる電子機器の一例であるスマートフォンの外観を示す斜視図である。スマートフォンＨ２０１は、扁平な直方体形状の筐体Ｈ２０２の内部に電子部品を収納して構成されている。筐体Ｈ２０２は表側および裏側に長方形状の一対の主面を有しており、その一対の主面が４つの側面で結合されている。筐体Ｈ２０２の一つの主面には、液晶パネルや有機ＥＬパネル等で構成された表示パネルＨ２０３の表示面が露出している。表示パネルＨ２０３の表示面は、タッチパネルを構成しており、使用者に対する入力インターフェースを提供している。
表示パネルＨ２０３は、筐体Ｈ２０２の一つの主面の大部分を占める長方形形状に形成されている。表示パネルＨ２０３の一つの短辺に沿うように、操作ボタンＨ２０４が配置されている。この実施形態では、複数（３つ）の操作ボタンＨ２０４が表示パネルＨ２０３の短辺に沿って配列されている。使用者は、操作ボタンＨ２０４およびタッチパネルを操作することによって、スマートフォンＨ２０１に対する操作を行い、必要な機能を呼び出して実行させることができる。
表示パネルＨ２０３の別の一つの短辺の近傍には、スピーカＨ２０５が配置されている。スピーカＨ２０５は、電話機能のための受話口を提供するとともに、音楽データ等を再生するための音響化ユニットとしても用いられる。一方、操作ボタンＨ２０４の近くには、筐体Ｈ２０２の一つの側面にマイクロフォンＨ２０６が配置されている。マイクロフォンＨ２０６は、電話機能のための送話口を提供するほか、録音用のマイクロフォンとして用いることもできる。
図１７０は、筐体Ｈ２０２の内部に収容された電子回路アセンブリＨ２１０の構成を示す図解的な平面図である。電子回路アセンブリＨ２１０は、配線基板Ｈ２１１と、配線基板Ｈ２１１の実装面に実装された回路部品とを含む。複数の回路部品は、複数の集積回路素子（ＩＣ）Ｈ２１２−Ｈ２２０と、複数のチップ部品とを含む。複数のＩＣは、伝送処理ＩＣ Ｈ２１２、ワンセグＴＶ受信ＩＣ Ｈ２１３、ＧＰＳ受信ＩＣ Ｈ２１４、ＦＭチューナＩＣ Ｈ２１５、電源ＩＣ Ｈ２１６、フラッシュメモリＨ２１７、マイクロコンピュータＨ２１８、電源ＩＣ Ｈ２１９およびベースバンドＩＣ Ｈ２２０を含む。複数のチップ部品は、チップインダクタＨ２２１，Ｈ２２５，Ｈ２３５、チップ抵抗器Ｈ２２２，Ｈ２２４，Ｈ２３３、チップキャパシタＨ２２７，Ｈ２３０，Ｈ２３４、チップダイオードＨ２２８，Ｈ２３１および双方向ツェナーダイオードチップＨ２４１〜Ｈ２４８を含む。これらのチップ部品は、たとえばフリップチップ接合により配線基板Ｈ２１１の実装面上に実装されている。
双方向ツェナーダイオードチップＨ２４１〜Ｈ２４８は、ワンセグＴＶ受信ＩＣ Ｈ２１３、ＧＰＳ受信ＩＣ Ｈ２１４、ＦＭチューナＩＣ Ｈ２１５、電源ＩＣ Ｈ２１６、フラッシュメモリＨ２１７、マイクロコンピュータＨ２１８、電源ＩＣ Ｈ２１９およびベースバンドＩＣ Ｈ２２０への信号入力ラインでのプラスマイナスのサージ吸収等を行うために設けられている。双方向ツェナーダイオードチップＨ２４１〜Ｈ２４８には、前述の実施形態に係る双方向ツェナーダイオードチップを適用できる。
伝送処理ＩＣ Ｈ２１２は、表示パネルＨ２０３に対する表示制御信号を生成し、かつ表示パネルＨ２０３の表面のタッチパネルからの入力信号を受信するための電子回路を内蔵している。表示パネルＨ２０３との接続のために、伝送処理ＩＣ Ｈ２１２には、フレキシブル配線Ｈ２０９が接続されている。
ワンセグＴＶ受信ＩＣ Ｈ２１３は、ワンセグ放送（携帯機器を受信対象とする地上デジタルテレビ放送）の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグＴＶ受信ＩＣ Ｈ２１３の近傍には、複数のチップインダクタＨ２２１と、複数のチップ抵抗器Ｈ２２２と複数の双方向ツェナーダイオードチップＨ２４１が配置されている。ワンセグＴＶ受信ＩＣ Ｈ２１３、チップインダクタＨ２２１、チップ抵抗器Ｈ２２２および双方向ツェナーダイオードチップＨ２４１は、ワンセグ放送受信回路Ｈ２２３を構成している。チップインダクタＨ２２１およびチップ抵抗器Ｈ２２２は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路Ｈ２２３に高精度な回路定数を与える。
ＧＰＳ受信ＩＣ Ｈ２１４は、ＧＰＳ衛星からの電波を受信してスマートフォンＨ２０１の位置情報を出力する電子回路を内蔵している。ＧＰＳ受信ＩＣ Ｈ２１４の近傍には、複数の双方向ツェナーダイオードチップＨ２４２が配置されている。
ＦＭチューナＩＣ Ｈ２１５は、その近傍において配線基板Ｈ２１１に実装された複数のチップ抵抗器Ｈ２２４、複数のチップインダクタＨ２２５および複数の双方向ツェナーダイオードチップＨ２４３とともに、ＦＭ放送受信回路Ｈ２２６を構成している。チップ抵抗器Ｈ２２４およびチップインダクタＨ２２５は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、ＦＭ放送受信回路Ｈ２２６に高精度な回路定数を与える。
電源ＩＣ Ｈ２１６の近傍には、複数のチップキャパシタＨ２２７、複数のチップダイオードＨ２２８および複数の双方向ツェナーダイオードチップＨ２４４が配線基板Ｈ２１１の実装面に実装されている。電源ＩＣ Ｈ２１６は、チップキャパシタＨ２２７、チップダイオードＨ２２８および双方向ツェナーダイオードチップＨ２４４とともに、電源回路Ｈ２２９を構成している。
フラッシュメモリＨ２１７は、オペレーティングシステムプログラム、スマートフォンＨ２０１の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。フラッシュメモリＨ２１７の近傍には、複数の双方向ツェナーダイオードチップＨ２４５が配置されている。
マイクロコンピュータＨ２１８は、ＣＰＵ、ＲＯＭおよびＲＡＭを内蔵しており、各種の演算処理を実行することにより、スマートフォンＨ２０１の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータＨ２１８の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータＨ２１８の近傍には、複数の双方向ツェナーダイオードチップＨ２４６が配置されている。
電源ＩＣ Ｈ２１９の近くには、複数のチップキャパシタＨ２３０、複数のチップダイオードＨ２３１および複数の双方向ツェナーダイオードチップＨ２４７が配線基板Ｈ２１１の実装面に実装されている。電源ＩＣ Ｈ２１９は、チップキャパシタＨ２３０、チップダイオードＨ２３１および双方向ツェナーダイオードチップＨ２４７とともに、電源回路Ｈ２３２を構成している。
ベースバンドＩＣ Ｈ２２０の近くには、複数のチップ抵抗器Ｈ２３３、複数のチップキャパシタＨ２３４、複数のチップインダクタＨ２３５および複数の双方向ツェナーダイオードチップＨ２４８が、配線基板Ｈ２１１の実装面に実装されている。ベースバンドＩＣ Ｈ２２０は、チップ抵抗器Ｈ２３３、チップキャパシタＨ２３４、チップインダクタＨ２３５および複数の双方向ツェナーダイオードチップＨ２４８とともに、ベースバンド通信回路Ｈ２３６を構成している。ベースバンド通信回路Ｈ２３６は、電話通信およびデータ通信のための通信機能を提供する。
このような構成によって、電源回路Ｈ２２９，Ｈ２３２によって適切に調整された電力が、伝送処理ＩＣ Ｈ２１２、ＧＰＳ受信ＩＣ Ｈ２１４、ワンセグ放送受信回路Ｈ２２３、ＦＭ放送受信回路Ｈ２２６、ベースバンド通信回路Ｈ２３６、フラッシュメモリＨ２１７およびマイクロコンピュータＨ２１８に供給される。マイクロコンピュータＨ２１８は、伝送処理ＩＣ Ｈ２１２を介して入力される入力信号に応答して演算処理を行い、伝送処理ＩＣ Ｈ２１２から表示パネルＨ２０３に表示制御信号を出力して表示パネルＨ２０３に各種の表示を行わせる。
タッチパネルまたは操作ボタンＨ２０４の操作によってワンセグ放送の受信が指示されると、ワンセグ放送受信回路Ｈ２２３の働きによってワンセグ放送が受信される。そして、受信された画像を表示パネルＨ２０３に出力し、受信された音声をスピーカＨ２０５から音響化させるための演算処理が、マイクロコンピュータＨ２１８によって実行される。
また、スマートフォンＨ２０１の位置情報が必要とされるときには、マイクロコンピュータＨ２１８は、ＧＰＳ受信ＩＣ Ｈ２１４が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
さらに、タッチパネルまたは操作ボタンＨ２０４の操作によってＦＭ放送受信指令が入力されると、マイクロコンピュータＨ２１８は、ＦＭ放送受信回路Ｈ２２６を起動し、受信された音声をスピーカＨ２０５から出力させるための演算処理を実行する。
フラッシュメモリＨ２１７は、通信によって取得したデータの記憶や、マイクロコンピュータＨ２１８の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータＨ２１８は、必要に応じて、フラッシュメモリＨ２１７に対してデータを書き込み、またフラッシュメモリＨ２１７からデータを読み出す。
電話通信またはデータ通信の機能は、ベースバンド通信回路Ｈ２３６によって実現される。マイクロコンピュータＨ２１８は、ベースバンド通信回路Ｈ２３６を制御して、音声またはデータを送受信するための処理を行う。
以上、第９発明の実施形態について説明したが、第９発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、４個の第１拡散領域が半導体基板上に形成された例を示したけれども、半導体基板上に２個または３個の第１拡散領域が形成されていてもよく、４個以上の第１拡散領域が形成されていてもよい。
また、前述の実施形態では、第１拡散領域が平面視において正八角形に形成されている例を示したが、辺の数が３個以上の任意の多角形形状に第１拡散領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。第１拡散領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが２種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、第１拡散領域は、同じ大きさに形成される必要はなく、異なる大きさの複数の第１拡散領域が半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成される第１拡散領域の形状は、１種類である必要はなく、２種以上の形状の第１拡散領域が半導体基板上で混在していてもよい。
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ ダイオードパッケージ
２ 樹脂パッケージ
５ アノード端子
６ カソード端子
１５ チップダイオード
１９ ボンディングワイヤ
２０ 半導体基板
２１ エピタキシャル層
２２ （エピタキシャル層の）表面
２３ ダイオード不純物領域
２４ ガードリング層
２８ ｐｎ接合
２９ ダイオード素子
３０ 絶縁膜
３１ ＳｉＯ２膜
３２ ＰＳＧ膜
３３ コンタクトホール
３４ アノード電極
３５ 表面保護膜
３６ パッド開口
３７ パッド
３９ フローティング領域
４０ （半導体基板の）裏面
４１ カソード電極
４２ ｐｎ接合
５１ ダイオードパッケージ
５２ 樹脂パッケージ
５５ アノード端子
５６ カソード端子
６５ チップダイオード
６９ バンプ
７０ 半導体基板
７１ エピタキシャル層
７２ （エピタキシャル層の）表面
７３ ダイオード不純物領域
７７ ｐｎ接合
７８ ダイオード素子
７９ 絶縁膜
８０ ＳｉＯ２膜
８１ ＰＳＧ膜
８２ コンタクトホール
８３ アノード電極
８４ 表面保護膜
８５ パッド開口
８６ パッド
８７ （半導体基板の）裏面
８８ カソード電極

Claims (16)

  1. ダイオード素子を構成するｐｎ接合が形成された半導体層と、
    前記半導体層の表面に沿って配置され、前記ｐｎ接合の一方の第１極に電気的に接続されており、外部との電気接続用のパッドを有する第１電極と、
    前記ｐｎ接合の他方の第２極に電気的に接続された第２電極とを含み、
    前記パッドは、前記ｐｎ接合の直上位置から離れた位置に設けられている、チップダイオード。
  2. 前記半導体層は、前記表面近傍に第２導電型のダイオード不純物領域が選択的に形成された第１導電型の半導体層を含み、当該半導体層に形成された前記ｐｎ接合は、前記第１極としての前記ダイオード不純物領域と、前記第２極としての前記半導体層の残余の部分との接合部で構成されており、
    前記第１電極は、前記ダイオード不純物領域に接続されている、請求項１に記載のチップダイオード。
  3. 前記半導体層上に形成され、前記第１電極と前記ダイオード不純物領域との接続用のコンタクトホールが形成された絶縁膜をさらに含み、
    前記第１電極は、前記コンタクトホールから前記絶縁膜の表面に沿って横方向に引き出されており、その引き出された部分に前記パッドが形成されている、請求項２に記載のチップダイオード。
  4. 前記絶縁膜は、前記半導体層の前記表面に形成されたＳｉＯ２膜と、当該ＳｉＯ２膜上に形成されたＰＳＧ膜との積層膜を含む、請求項３に記載のチップダイオード。
  5. 前記半導体層の前記表面近傍における前記パッドの直下位置に形成され、前記ダイオード素子に対して電気的にフローティングされた前記第２導電型のフローティング領域をさらに含む、請求項２〜４のいずれか一項に記載のチップダイオード。
  6. 前記フローティング領域は、前記ダイオード不純物領域よりも深く形成されている、請求項５に記載のチップダイオード。
  7. 前記フローティング領域の不純物濃度は、前記ダイオード不純物領域の不純物濃度よりも低い、請求項５または６に記載のチップダイオード。
  8. 前記半導体層の前記表面近傍に、前記ダイオード不純物領域を取り囲むように形成され、当該ダイオード不純物領域よりも不純物濃度の低いガードリング層をさらに含む、請求項２〜７のいずれか一項に記載のチップダイオード。
  9. 前記ガードリング層は、前記ダイオード不純物領域の周縁に側方および下方から接するように、前記ダイオード不純物領域の外周に沿って形成されている、請求項８に記載のチップダイオード。
  10. 前記第１電極を覆うように形成され、前記第１電極の一部を前記パッドとして露出させるパッド開口が形成された表面保護膜をさらに含む、請求項１〜９のいずれか一項に記載のチップダイオード。
  11. 前記パッド開口は、一辺が０．１ｍｍ以下の四角形状に形成されている、請求項１０に記載のチップダイオード。
  12. 前記チップダイオードは、一辺が０．２５ｍｍ以下の四角形状に形成されている、請求項１〜１１のいずれか一項に記載のチップダイオード。
  13. 前記パッドおよび前記ダイオード不純物領域は、前記チップダイオードの任意の一辺に沿って互いに隣り合うように配置されている、請求項２に係る請求項１２に記載のチップダイオード。
  14. 前記第２電極は、前記半導体層の裏面に接続されている、請求項２または請求項２に係る請求項３〜１３のいずれか一項に記載のチップダイオード。
  15. 請求項１〜１４のいずれか一項に記載のチップダイオードと、
    前記チップダイオードを封止する樹脂パッケージと、
    前記樹脂パッケージ内でボンディングワイヤを介して前記パッドに接続され、前記ｐｎ接合の前記第１極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第１端子と、
    前記樹脂パッケージ内で前記ｐｎ接合の前記第２極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第２端子とを含む、ダイオードパッケージ。
  16. 請求項１〜１４のいずれか一項に記載のチップダイオードと、
    前記チップダイオードを封止する樹脂パッケージと、
    前記樹脂パッケージ内でバンプを介して前記パッドに接続され、前記ｐｎ接合の前記第１極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第１端子と、
    前記樹脂パッケージ内で前記ｐｎ接合の前記第２極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第２端子とを含む、ダイオードパッケージ。
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