CN107946270A - 芯片二极管以及双向齐纳二极管芯片 - Google Patents

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    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
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    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract

提供一种芯片二极管以及双向齐纳二极管芯片，即使对与外部电连接用的焊盘施加较大的应力，也能够防止形成在半导体层的pn结的破坏，或者抑制特性变动。芯片二极管(15)包括：外延层(21)，其形成了构成二极管元件(29)的pn结(28)；阳极电极(34)，其沿外延层(21)的表面(22)而配置，与作为pn结(28)的p侧极的二极管杂质区域(23)电连接，并且具有与外部电连接用的焊盘(37)；和阴极电极(41)，其与作为pn结(28)的n侧极的外延层(21)电连接，在芯片二极管(15)中，将焊盘(37)设置在离开了pn结(28)的正上方位置的位置。

Description

芯片二极管以及双向齐纳二极管芯片
本申请是申请号为201280051187.7、申请日为2012年10月16日、名称为“芯片二极管以及二极管封装件”的专利申请的分案申请。
技术领域
本发明涉及具备二极管元件的芯片二极管以及搭载该芯片二极管的二极管封装件。
背景技术
专利文献1公开了一种具有二极管元件的半导体装置。该半导体装置包括：n型的半导体基板、形成在半导体基板上的n型外延层、形成在n型外延层中的n型半导体区域、形成在n型半导体区域上的p型半导体区域、形成在n型外延层上的绝缘膜、贯通绝缘膜且连接于p型半导体区域的阳极电极、和连接于半导体基板的背面的阴极电极。
现有技术文献
专利文献
专利文献1：日本特开2002-270858号公报
专利文献2：日本特开平8-316001号公报
专利文献3：日本特开2001-326354号公报
发明内容
发明要解决的课题
在专利文献1的半导体装置中，阳极电极被埋设在绝缘膜中，该阳极电极的露出的上表面被用作与外部电源电连接用的触点(contact)。因此，通过用超声波将键合引线接合于该触点，或者使用接合于触点的凸起电极进行倒装芯片键合，从而安装于安装基板时，处于触点正下方的pn结有可能由于物理应力而破坏。
因此，本发明的目的在于提供一种芯片二极管以及具备该芯片二极管的二极管封装件，即使对与外部电连接用的焊盘施加较大的应力，也能够防止形成于半导体层的pn结的破坏，或者抑制特性变动。
用于解决课题的手段
用于实现上述目的的本发明的芯片二极管，包括：半导体层，其形成了构成二极管元件的pn结；第1电极，其沿所述半导体层的表面而配置，与所述pn结的一方的第1极电连接，并且具有用于与外部进行电连接的焊盘；和第2电极，其与所述pn结的另一方的第2极电连接，所述焊盘被设置在离开了所述pn结的正上方位置的位置。
根据该构成，与外部进行电连接用的焊盘被设置了离开了pn结的正上方位置的位置。换言之，焊盘被设置在从pn结偏离的位置，在该焊盘的正下方，没有配置构成二极管元件的pn结。因此，例如，通过用超声波将键合引线接合于焊盘，或者使用与焊盘接合的突起物进行倒装芯片键合，从而安装芯片二极管时，即使对焊盘施加了较大的应力，也能够减轻传递给pn结的物理应力，所以能够防止pn结的破坏。
另外，在本发明中，所谓“芯片二极管”，意味着在所述半导体层没有设置由所述pn结构成的所述二极管元件以外的半导体元件。但是，该二极管元件是包括构成例如并联连接了多个二极管(pn结)的电路、将多个二极管的阴极彼此串联连接的电路等的复合二极管元件的概念。此外，例如，所述pn结既可以是由在沿所述半导体层的所述表面的方向上相互相邻的p型部分以及n型部分构成，并且电流在沿所述半导体层的所述表面的方向上流动的构成，也可以是由在与所述半导体层的所述表面交叉的方向(半导体层的厚度方向)上相互相邻的p型部分以及n型部分构成，并且电流在所述半导体层的厚度方向上流动的构成。
具体而言，优选：所述半导体层包括在所述表面附近选择性地形成了第2导电型的二极管杂质区域的第1导电型的半导体层，形成在该半导体层的所述pn结，由作为所述第1极的所述二极管杂质区域和作为所述第2极的所述半导体层的剩余部分的接合部构成，所述第1电极连接于所述二极管杂质区域。在该情况下，所述第2电极也可以连接于所述半导体层的背面。
通过该构成，在所述半导体层的厚度方向上对置的半导体层的二极管杂质区域和其剩余部分之间，能够在该厚度方向上流动电流。此外，在本发明的芯片二极管中，优选：还包括绝缘膜，其形成在所述半导体层上，并且形成了所述第1电极和所述二极管杂质区域连接用的接触孔，所述第1电极从所述接触孔沿所述绝缘膜的表面横向引出，在该引出的部分形成了所述焊盘。
根据该构成，因为绝缘膜介于焊盘和半导体层之间，所以在施加给焊盘的应力传递到半导体层之前，绝缘膜作为缓冲材料能够缓和该应力。因此，能够进一步减轻传递给pn结的物理应力。此外，在本发明的芯片二极管中，优选：所述绝缘膜包括形成在所述半导体层的所述表面的SiO2膜和形成在该SiO2膜上的PSG膜等的层叠膜。此外，所述绝缘膜既可以是仅由SiO2膜构成的单层膜，也可以是SiO2膜、和形成在该SiO2膜上的BPSG(Boron PhosphorusSilicon Glass，硼磷硅玻璃)膜的层叠膜。
此外，在本发明的芯片二极管中，优选：还包括：所述第2导电型的浮置区域，其形成在所述半导体层的所述表面附近的所述焊盘的正下方位置，并且对于所述二极管元件电气浮置。根据该构成，即使绝缘膜由于施加给焊盘的应力而破坏，从而在该破坏部位形成使焊盘与半导体层之间导通的漏电流的通路，也因为在焊盘的正下方位置处配置有电气浮置的区域，所以能够防止漏电流流入该电流的通路。
此外，成为在焊盘和半导体层之间，对于基于绝缘膜的第1电容器C1，串联配置了通过浮置区域(第2导电型)和半导体层(第1导电型)之间的pn结而构成的第2电容器Cpn。因此，通过该第2电容器Cpn的分压，能够降低对于第1电容器C1的有效电压。其结果，能够使耐压提高该降低部分。
此外，优选浮置区域形成得比所述二极管杂质区域深，并且优选其杂质浓度比所述二极管杂质区域的杂质浓度低。此外，在本发明的芯片二极管中，优选：还包括：保护环层，其在所述半导体层的所述表面附近形成为包围所述二极管杂质区域，并且杂质浓度比该二极管杂质区域低。进而，优选：所述保护环层沿所述二极管杂质区域的外周形成，使得从侧方以及下方与所述二极管杂质区域的边缘相接触。
通过该构成，能够提高芯片二极管的浪涌耐量。此外，在本发明中在芯片二极管中可以还包括：表面保护膜，其形成为覆盖所述第1电极，并且形成了使所述第1电极的一部分作为所述焊盘而露出的焊盘开口。在该情况下，所述焊盘开口可以形成为一边为0.1mm以下的四边形。
此外，本发明的芯片二极管可以形成为一边为0.25mm以下的四边形。也就是说，本发明的构成，能够适于用于具有一边为0.25mm以下的较小的芯片尺寸的芯片二极管。此外，所述焊盘以及所述二极管杂质区域可以被配置为沿所述芯片二极管的任意一边相互相邻。
此外，本发明的二极管封装件包括：本发明的芯片二极管；树脂封装件，其密封所述芯片二极管；第1端子，其在所述树脂封装件内通过键合引线连接于所述焊盘，与所述pn结的所述第1极电连接，并且其一部分从所述树脂封装件露出；和第2端子，其在所述树脂封装件内与所述pn结的所述第2极电连接，并且其一部分从所述树脂封装件露出。
在该二极管封装件制造时，虽然键合引线连接于芯片二极管的焊盘，但是因为在焊盘的正下方位置没有配置pn结，所以即使在引线键合时对焊盘施加了较大的应力，也能够减轻传递到pn结的物理应力。因此，因为能够将pn结没有被破坏的芯片二极管搭载于封装件，所以能够将该封装件制造为可靠性高的器件。
此外，本发明的二极管封装件还可以包括：本发明的芯片二极管；树脂封装件，其密封所述芯片二极管；第1端子，其在所述树脂封装件内通过突起物连接于所述焊盘，与所述pn结的所述第1极电连接，并且其一部分从所述树脂封装件露出；和第2端子，其在所述树脂封装件内与所述pn结的所述第2极电连接，并且其一部分从所述树脂封装件露出。
在制造该二极管封装件时，虽然与芯片二极管的焊盘连接的突起物与第1端子接合，但是因为在焊盘的正下方位置没有配置pn结，所以即使在向第1端子的突起物接合时对焊盘施加了较大的应力，也能够减轻传递到pn结的物理应力。因此，因为能够将pn结没有被破坏的芯片二极管搭载于封装件，所以能够将该封装件制造为可靠性高的器件。
附图说明
图1是表示第1发明的二极管封装件的第1实施方式的俯视图。
图2是图1的二极管封装件的侧视图。
图3是图1的二极管封装件的剖视图，示出沿图1的剖切线III-III的剖面。
图4是图3的芯片二极管的俯视图。
图5是图4的芯片二极管的剖视图，示出沿图4的剖切线V-V的剖面。
图6是表示第1发明的二极管封装件的第2实施方式的俯视图。
图7是图6的二极管封装件的侧视图。
图8是图6的二极管封装件的剖视图，示出沿图6的剖切线VIII-VIII的剖面。
图9是图8的芯片二极管的俯视图。
图10是图9的芯片二极管的剖视图，示出沿图9的剖切线X-X的剖面。
图11是第2发明的第1实施方式所涉及的芯片二极管的俯视图。
图12是沿图11的XII-XII线取得的剖视图。
图13是沿图11的XIII-XIII取得的剖视图。
图14是在所述第1实施方式的芯片二极管中去除阴极电极、阳极电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图15是表示第2发明的所述第1实施方式的芯片二极管的内部的电气构造的电气原理图。
图16示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。
图17是用于说明第2发明的第2实施方式所涉及的芯片二极管的构成的剖视图。
图18是用于说明第2发明的第3实施方式所涉及的芯片二极管的构成的俯视图。
图19是沿图18的XIX-XIX线取得的剖视图。
图20是用于说明第2发明的第4实施方式所涉及的芯片二极管的构成的示意剖视图。
图21是第3发明的一实施方式所涉及的芯片二极管的立体图。
图22是第3发明的所述第1实施方式所涉及的芯片二极管的俯视图。
图23是沿图22的XXIII-XXIII线取得的剖视图。
图24是沿图2的XXIV-XXIV取得的剖视图。
图25是在第3发明的所述第1实施方式的芯片二极管中去除阴极电极、阳极电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图26是表示第3发明的所述第1实施方式的芯片二极管的内部的电气构造的电气原理图。
图27示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。
图28是表示在安装基板上倒装芯片连接了第3发明的所述第1实施方式的芯片二极管的电路组件的构成的剖视图。
图29是用于说明第3发明的所述第1实施方式的芯片二极管的制造工序的一例的工序图。
图30A是表示第3发明的所述第1实施方式的芯片二极管的制造工序中途的构成的剖视图。
图30B是表示在图30A之后的工序的构成的剖视图。
图31是作为芯片二极管的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图32A以及图32B是用于说明AlSi电极膜与p+型半导体基板的欧姆接触的图。
图33是用于说明与芯片二极管的齐纳电压(Vz)的调整相关的特征的图。
图34是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。
图35是用于说明第3发明的第2实施方式所涉及的芯片二极管的示意俯视图。
图36是沿图35的线XXXVI-XXXVI取得的剖视图。
图37是沿图35的线XXXVII-XXXVII取得的剖视图。
图38是用于说明第3发明的所述第2实施方式所涉及的芯片二极管的制造工序的一例的工序图。
图39A是表示图38的制造工序中途的构成的剖视图。
图39B是表示图38的制造工序中途的构成的剖视图，示出图39A之后的工序中的构成。
图39C是表示图38的制造工序中途的构成的剖视图，示出图39B之后的工序中的构成。
图39D是表示图38的制造工序中途的构成的剖视图，示出图39C之后的工序中的构成。
图40是用于说明在用于使杂质活性化的热处理前形成CVD氧化膜所带来的效果的图，示出半导体基板与阳极电极膜之间的电压对电流特性。
图41是表示作为使用芯片二极管的电子设备的一例的智能电话的外观的立体图。
图42是表示所述智能电话的壳体中所收纳的电子电路组件的构成的示意俯视图。
图43是第4发明的第1实施方式所涉及的芯片二极管的立体图。
图44是第4发明的所述第1实施方式所涉及的芯片二极管的俯视图。
图45是沿图44的XLV-XLV线取得的剖视图。
图46是沿图44的XLVI-XLVI取得的剖视图。
图47是在第4发明的所述第1实施方式的芯片二极管中去除阴极电极、阳极电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图48是表示第4发明的所述第1实施方式的芯片二极管的内部的电气构造的电气原理图。
图49是对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。
图50是表示在安装基板上倒装芯片连接了第4发明的所述第1实施方式的芯片二极管的电路组件的构成的剖视图。
图51是用于说明第4发明的所述第1实施方式的芯片二极管的制造工序的一例的工序图。
图52A是表示第4发明的所述第1实施方式的芯片二极管的制造工序中途的构成的剖视图。
图52B是表示在图52A之后的工序的构成的剖视图。
图53是作为芯片二极管的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图54A以及图54B是用于说明AlSi电极膜与p+型半导体基板的欧姆接触的图。
图55是用于说明与芯片二极管的齐纳电压(Vz)的调整相关的特征的图。
图56是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。
图57是第4发明的第2实施方式所涉及的芯片二极管的示意俯视图。
图58是沿图57的线LVIII-LVIII取得的剖视图。
图59是沿图57的线LIX-LIX取得的剖视图。
图60是用于说明第4发明的所述第2实施方式所涉及的芯片二极管的制造工序的一例的工序图。
图61A是表示图60的制造工序中途的构成的剖视图。
图61B是表示图60的制造工序中途的构成的剖视图，示出图61A之后的工序中的构成。
图61C是表示图60的制造工序中途的构成的剖视图，示出图61B之后的工序中的构成。
图61D是表示图60的制造工序中途的构成的剖视图，示出图61C之后的工序中的构成。
图62是用于说明在用于使杂质活性化的热处理前形成CVD氧化膜所带来的效果的图，示出半导体基板与阳极电极膜之间的电压对电流特性。
图63是表示作为使用芯片二极管的电子设备的一例的智能电话的外观的立体图。
图64是表示所述智能电话的壳体中所收纳的电子电路组件的构成的示意俯视图。
图65是第5发明的一实施方式所涉及的芯片二极管的立体图。
图66是所述芯片二极管的俯视图。
图67是沿图66的LXVII-LXVII线取得的剖视图。
图68是沿图66的LXVIII-LXVIII取得的剖视图。
图69是在所述芯片二极管中去除阴极电极、阳极电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图70是表示所述芯片二极管的内部的电气构造的电气原理图。
图71示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。
图72是表示在安装基板上倒装芯片连接了所述芯片二极管的电路组件的构成的剖视图。
图73是用于说明所述芯片二极管的制造工序的一例的工序图。
图74A是表示所述芯片二极管的制造工序中途的构成的剖视图。
图74B是表示在图74A之后的工序的构成的剖视图。
图75是作为芯片二极管的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图76A以及图76B是用于说明AlSi电极膜与p+型半导体基板的欧姆接触的图。
图77是用于说明与芯片二极管的齐纳电压(Vz)的调整相关的特征的图。
图78是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。
图79是表示作为使用芯片二极管的电子设备的一例的智能电话的外观的立体图。
图80是表示所述智能电话的壳体中所收纳的电子电路组件的构成的示意俯视图。
图81是表示第6发明的一实施方式所涉及的芯片部件的外观构成的立体图。
图82A～图82C是从背面侧观察芯片部件的俯视图(即芯片部件的仰视图)，是用于说明凹标记的构成的图。
图83A～图83C是从背面侧观察芯片部件的俯视图，是表示凹标记的变形例的图。
图84A以及图84B是表示使凹标记槽的种类和位置发生变化从而使由凹标记能够显示的信息的种类丰富的示例的图。
图85是用于说明芯片部件的制造工序的一部分的示意俯视图。
图86是表示芯片部件的制造工序的一例的示意剖视图。
图87是表示第6发明的一实施方式所涉及的芯片部件的外观构成的立体图，是表示设置了凸标记的实施方式的一例的图。
图88A～图88C是从背面侧观察芯片部件的俯视图(即芯片部件的仰视图)，是用于说明凸标记的构成的图。
图89A～图89C是从背面侧观察芯片部件的俯视图，是表示凸标记的变形例的图。
图90A以及图90B是表示使凸标记的种类和位置发生变化从而使由凸标记能够显示的信息的种类丰富的示例的图。
图91是用于说明芯片部件1的制造工序的一部分的示意俯视图。
图92是表示芯片部件1的制造工序的一例的示意剖视图。
图93A是表示第6发明的一实施方式所涉及的芯片状电阻器的外观构成的示意立体图，图93B是表示芯片状电阻器被安装在基板上的状态的侧视图。
图94是芯片状电阻器的俯视图，是表示第1连接电极、第2连接电极以及电阻电路网的配置关系以及电阻电路网的俯视构成的图。
图95A是将图94所示的电阻电路网的一部分放大描绘的俯视图。
图95B是表示沿图95A的B-B的剖面构造的图。
图95C是表示沿图95A的C-C的剖面构造的图。
图96是用电路符号以及电气原理图表示电阻膜线以及导体膜的电气特征的图。
图97A是将图94所示的芯片状电阻器的俯视图的一部分放大描绘的包含保险丝F的区域的部分放大俯视图，图97B是表示沿图97A的B-B的剖面构造的图。
图98是示意性表示连接图94所示的电阻电路网中的多种电阻单位体的连接用导体膜以及保险丝的排列关系、和与连接于该连接用导体膜以及保险丝膜的多种电阻单位体的连接关系的图。
图99是电阻电路网的电气原理图。
图100是表示芯片状电阻器的制造工序的一例的流程图。
图101A～图101C是表示保险丝膜的熔断工序及其后所形成的钝化膜以及树脂膜的示意剖视图。
图102A～图102F是表示从基板分离为各个芯片状电阻器的处理工序的示意图。
图103是芯片状电阻器的俯视图，是设置了凸标记来代替凹标记的实施方式的俯视图。
图104是第6发明的其他实施方式所涉及的芯片状电容器的俯视图。
图105是从图104的剖切线CV-CV观察的剖视图。
图106是将所述芯片状电容器的一部分构成进行分离表示的分解立体图。
图107是表示所述芯片状电容器的内部的电气构成的电路图。
图108是用于说明所述芯片状电容器的制造工序的一例的流程图。
图109A、图109B以及图109C是用于说明与保险丝的切断相关联的工序的剖视图。
图110是在所述芯片状电容器中设置了凸标记来代替凹标记的实施方式的俯视图。
图111是第6发明的其他实施方式所涉及的芯片二极管的立体图。
图112是所述芯片二极管的俯视图。
图113是沿图112的CXIII-CXIII线取得的剖视图。
图114是沿图112的CXIV-CXIV取得的剖视图。
图115是在所述芯片二极管中去除阴极电极、阳极电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图116是表示所述芯片二极管的内部的电气构造的电气原理图。
图117是用于说明所述芯片二极管的制造工序的一例的工序图。
图118A是表示所述芯片二极管的制造工序中途的构成的剖视图。
图118B是表示在图118A之后的工序的构成的剖视图。
图119是作为芯片二极管的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图120是在所述芯片二极管中设置了凸标记来代替凹标记的实施方式的俯视图。
图121是作为芯片二极管的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图122是表示作为使用芯片部件的电子设备的一例的智能电话的外观的立体图。
图123是表示智能电话内所收纳的电子电路组件的构成例的示意俯视图。
图124是第7发明的一实施方式所涉及的芯片二极管的立体图。
图125是所述芯片二极管的俯视图。
图126是沿图125的CXXVI-CXXVI线的剖视图。
图127是沿图125的CXXVII-CXXVII线的剖视图。
图128是在所述芯片二极管中去除阴极电极、阳极电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图129是表示所述芯片二极管的内部的电气构造的电气原理图。
图130示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。
图131是表示在安装基板上倒装芯片连接了所述芯片二极管的电路组件的构成的剖视图。
图132示出对于针对直径为相同大小的n+型区域设定各种接触孔的大小从而使从阴极电极与n+型区域的接合区域的边缘到n+型区域的边缘的距离D不同的多个样本测量了EDS耐量的实验结果。
图133示出对于针对直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了漏电流的实验结果。
图134示出对于针对直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了齐纳电压的实验结果。
图135示出对于针对直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了端子间电容的实验结果。
图136是用于说明所述芯片二极管的制造工序的一例的工序图。
图137A是表示所述芯片二极管的制造工序中途的构成的剖视图。
图137B是表示在图137A之后的工序的构成的剖视图。
图138是作为芯片二极管的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图139是表示作为使用芯片二极管的电子设备的一例的智能电话的外观的立体图。
图140是表示所述智能电话的壳体中所收纳的电子电路组件的构成的示意俯视图。
图141是第8发明的一实施方式所涉及的双向齐纳二极管芯片的立体图。
图142是所述双向齐纳二极管芯片的俯视图。
图143是沿图142的CXLIII-CXLIII线的剖视图。
图144是沿图142的CXLIV-CXLIV线的剖视图。
图145是在所述双向齐纳二极管芯片中去除第1电极、第2电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图146是表示所述双向齐纳二极管芯片的内部的电气构造的电气原理图。
图147A是表示对于所述双向齐纳二极管芯片测量了对于各电流方向的电压对电流特性的实验结果的曲线图。
图147B是表示对于第1电极以及第1扩散区域与第2电极以及第2扩散区域构成为相互非对称的双向齐纳二极管芯片(比较例)测量了对于各电流方向的电压对电流特性的实验结果的曲线图。
图148是表示对于设定各种形成在同面积的半导体基板上的引出电极(扩散区域)的个数以及/或者扩散区域的大小从而使第1齐纳二极管的pn结区域以及第2齐纳二极管的pn结区域的各周长不同的多个样本测量了ESD耐量的实验结果的曲线图。
图149是表示对于设定各种形成在同面积的半导体基板上的引出电极(扩散区域)的个数以及/或者扩散区域的大小从而使第1齐纳二极管的pn结区域以及第2齐纳二极管的pn结区域的各周长不同的多个样本测量了端子间电容的实验结果的曲线图。
图150是表示在安装基板上倒装芯片连接了所述双向齐纳二极管芯片的电路组件的构成的剖视图。
图151是用于说明所述双向齐纳二极管芯片的制造工序的一例的工序图。
图152A是表示所述双向齐纳二极管芯片的制造工序中途的构成的剖视图。
图152B是表示在图152A之后的工序的构成的剖视图。
图153是作为双向齐纳二极管芯片的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图154是表示作为使用双向齐纳二极管芯片的电子设备的一例的智能电话的外观的立体图。
图155是表示所述智能电话的壳体中所收纳的电子电路组件的构成的示意俯视图。
图156A是表示双向齐纳二极管芯片的变形例的俯视图。
图156B是表示双向齐纳二极管芯片的其他变形例的俯视图。
图156C是表示双向齐纳二极管芯片的又一其他变形例的俯视图。
图156D是表示双向齐纳二极管芯片的又一其他变形例的俯视图。
图156E是表示双向齐纳二极管芯片的又一其他变形例的俯视图。
图157是表示双向齐纳二极管芯片的又一其他变形例的俯视图。
图158是第9发明的一实施方式所涉及的双向齐纳二极管芯片的立体图。
图159是所述双向齐纳二极管芯片的俯视图。
图160是沿图159的CLX-CLX线的剖视图。
图161是沿图159的CLXI-CLXI线的剖视图。
图162是在所述双向齐纳二极管芯片中去除了第1电极、第2电极以及形成在其上的构成来表示半导体基板的表面的构造的俯视图。
图163是表示所述双向齐纳二极管芯片的内部的电气构造的电气原理图。
图164示出对于设定各种形成在同面积的半导体基板上的第1扩散区域的大小以及/或者个数从而使内置于所述双向齐纳二极管芯片中的第1齐纳二极管的pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。
图165是表示在安装基板上倒装芯片连接了所述双向齐纳二极管芯片的电路组件的构成的剖视图。
图166是用于说明所述双向齐纳二极管芯片的制造工序的一例的工序图。
图167A是表示所述双向齐纳二极管芯片的制造工序中途的构成的剖视图。
图167B是表示在图167A之后的工序的构成的剖视图。
图168是作为双向齐纳二极管芯片的半导体基板的原始基板的半导体晶片的俯视图，对一部分区域进行了放大表示。
图169是表示作为使用双向齐纳二极管芯片的电子设备的一例的智能电话的外观的立体图。
图170是表示所述智能电话的壳体中所收纳的电子电路组件的构成的示意俯视图。
符号说明
1 二极管封装件
2 树脂封装件
5 阳极端子
6 阴极端子
15 芯片二极管
19 键合引线
20 半导体基板
21 外延层
22 (外延层的)表面
23 二极管杂质区域
24 保护环层
28 pn结
29 二极管元件
30 绝缘膜
31 SiO2膜
32 PSG膜
33 接触孔
34 阳极电极
35 表面保护膜
36 焊盘开口
37 焊盘
39 浮置区域
40 (半导体基板的)背面
41 阴极电极
42 pn结
51 二极管封装件
52 树脂封装件
55 阳极端子
56 阴极端子
65 芯片二极管
69 突起物
70 半导体基板
71 外延层
72 (外延层的)表面
73 二极管杂质区域
77 pn结
78 二极管元件
79 绝缘膜
80 SiO2膜
81 PSG膜
82 接触孔
83 阳极电极
84 表面保护膜
85 焊盘开口
86 焊盘
87 (半导体基板的)背面
88 阴极电极
具体实施方式
以下，参照附图来详细说明第1发明～第9发明的实施方式。
[1]第1发明
<第1实施方式>
图1是表示第1发明的二极管封装件1的第1实施方式的俯视图。图2是图1的二极管封装件1的侧视图。
二极管封装件1是小型2端子类型的稳压二极管封装件，通过纵长的长方体形状的树脂封装件2形成了外形。树脂封装件2的各侧面3成为下部垂直地立起并且从中途向斜内侧缓慢倾斜的面。在树脂封装件2的长边方向一侧端部及其相反侧端部，从侧面3的下部与底面4相交而形成的下端边缘部的宽度方向中央位置沿长边方向，金属板状的阳极端子5(第1端子)以及阴极端子6(第2端子)的一部分分别作为阳极侧外引线7以及阴极侧外引线8突出并且露出。阳极侧外引线7以及阴极侧外引线8的各底面9、10跨树脂封装件2的底面4的内外，该露出的底面9、10被用作向安装基板的触点。此外，阳极端子5以及阴极端子6以相同形状、相同突出量进行突出，二极管封装件1相对于长边方向中央成为左右对称。
二极管封装件1的外形尺寸例如是树脂封装件2的长度L1为1.2±0.05mm，树脂封装件2的宽度W1为0.8±0.05mm。此外，包括各外引线7、8的突出量在内的二极管封装件1的长度L2是1.6±0.1mm，二极管封装件1的高度H1是0.6±0.1mm。此外，各外引线7、8的宽度W2是0.3±0.05mm，各端子5、6的厚度T1是0.12±0.05mm。另外，这里例示的尺寸，根据需要可以进行适当变更。
接下来，参照图3来说明二极管封装件1的内部构造。图3是图1的二极管封装件1的剖视图，示出沿图1的剖切线III-III的剖面。在树脂封装件2内部，阳极端子5以及阴极端子6的剩余部分分别被配置为阳极侧内引线11以及阴极侧内引线12。阳极侧内引线11以及阴极侧内引线12形成为从各外引线7、8的端部垂直立起到相同的高度位置、并且按沿树脂封装件2的长边方向相互靠近的方式在水平方向上弯曲的钩形。
在同一平面上对置的阳极侧内引线11和阴极侧内引线12之间，没有设置支承芯片用的焊接区(例如，管芯焊盘(die pad)等)，一个内引线(在该实施方式中是阴极侧内引线12)兼作支承芯片用的焊接区。具体而言，在兼作焊接区的阴极侧内引线12的上表面13，通过焊锡等接合材料14接合了芯片二极管15的背面16。在由阴极端子6从下方支承的芯片二极管15的表面17与阳极侧内引线11的上表面18之间，架设了向上方凸状弯曲的圆弧状的键合引线19(例如，由Au(金)构成)。据此，阴极端子6与芯片二极管15的背面16(下表面)电连接，阳极端子5与芯片二极管15的表面17(上表面)电连接。
而且，二极管封装件1通过由树脂封装件2统一密封芯片二极管15、键合引线19、阳极侧内引线11以及阴极侧内引线12而构成。接下来，参照图4以及图5来说明芯片二极管15的具体构造。图4是图3的芯片二极管15的俯视图。图5是图4的芯片二极管15的剖视图，示出沿图4的剖切线V-V的剖面。
芯片二极管15形成为一边为0.25mm左右的四边形，并且包括n+型的由Si构成的半导体基板20、和形成在半导体基板20上的n-型的由Si构成的外延层21。半导体基板20的杂质浓度例如是1×1018cm-3～1×1020cm-3，外延层21的杂质浓度例如是1×1017cm-3～1×1019cm-3。
在外延层21的表面22附近，作为第1极的p+型二极管杂质区域23、和包围二极管杂质区域23并且杂质浓度比二极管杂质区域23低的p型保护环层24，选择性地形成在由芯片二极管15的一对对置边的中心线25(该边的二等分线)划分的2个区域26、27的一侧的区域26中。二极管杂质区域23的杂质浓度例如是1×1019cm-3～1×1021cm-3，保护环层24的杂质浓度例如是1×1018cm-3～1×1020cm-3。通过该保护环层24，能够使芯片二极管15的浪涌耐量提高。
二极管杂质区域23形成为圆形的井状(例如，深度为1μm～10μm)。保护环层24沿二极管杂质区域23的外周形成为圆环状，以从侧方以及下方与该二极管杂质区域23的边缘相接，与侧方相接的部分在外延层21的表面22以圆环状露出。在外延层21中，表面22附近的p+型二极管杂质区域23(p极)、和作为第2极的外延层21的剩余n-型部分(n极)在外延层21的厚度方向上层叠从而成为相邻的状态。据此，在外延层21中设置了由这些pn结28构成的二极管元件29。
在外延层21上形成有绝缘膜30。在该实施方式中，绝缘膜30由形成在外延层21的表面22的SiO2(氧化硅)膜31、和形成在SiO2膜31上的PSG(磷硅酸盐玻璃)膜32的层叠膜构成。SiO2膜31的厚度例如是 PSG膜32的厚度例如是
在绝缘膜30中，贯通PSG膜32以及SiO2膜31形成有与二极管杂质区域23的外周一致的圆形的接触孔33。据此，例如，若对外延层21的表面22进行热氧化从而形成SiO2膜31，接下来形成PSG膜32，之后，形成圆形的接触孔33，则通过将绝缘膜30利用作掩模来离子注入p型杂质，从而能够对接触孔33自调整地形成二极管杂质区域23。
在绝缘膜30上，形成了由Al(铝)构成的作为第1电极的阳极电极34(例如，厚度是)。另外，作为阳极电极34的材料，除了Al以外还可以采用各种导电材料。阳极电极34进入接触孔33，并且仅同与接触孔33共享外周的二极管杂质区域23欧姆接触(也就是说，与二极管杂质区域23的四周的保护环层24不相接)。此外，阳极电极34，从接触孔33到处于相对于中心线25与形成了二极管杂质区域23的区域26相反侧的区域27的芯片二极管15的角部，沿芯片二极管15的离二极管杂质区域23最近的一边在横向上引出。
在绝缘膜30上，在外延层21的整个面上形成了由SiN(氮化硅)构成的表面保护膜35(例如，厚度是)，以覆盖阳极电极34。另外，作为表面保护膜35的材料，除了SiN以外还可以采用各种绝缘材料。在表面保护膜35中，在配置了阳极电极34的终端部的芯片二极管15的角部的正上方位置，形成了一边为0.1mm以下的四边形的焊盘开口36。阳极电极34的一部分从该焊盘开口36作为焊盘37露出。即，从焊盘开口36露出的焊盘37被设置在沿外延层21的表面22离开了二极管元件29的pn结28的正上方位置(也就是说，接触孔33的位置)的位置。据此，相对于中心线25，一侧的二极管杂质区域23和其相反侧的焊盘37沿芯片二极管15的一边相互相邻。而且，在该焊盘37(阳极电极34)上，通过用超声波接合键合引线19的FAB(Free Air Ball)，从而形成键合引线19的第一键合部38。
此外，在外延层21的表面22附近的焊盘37的正下方位置，相对于二极管元件29电气浮置(绝缘)的p型浮置区域39形成为面积大于焊盘开口36的四边形的井状，使得在俯视下包围焊盘开口36。此外，浮置区域39形成得比二极管杂质区域23深(例如，深度是5μm～15μm)。此外，浮置区域39的杂质浓度例如是1×1018cm-3～1×1020cm-3，低于二极管杂质区域23的杂质浓度。
在半导体基板20的背面40，形成了由Au(金)构成的作为第2电极的阴极电极41(例如，厚度是)。阴极电极41在半导体基板20的背面40与构成二极管元件29的n极的半导体基板20以及外延层21欧姆接触。阴极侧内引线12通过接合材料14与该阴极电极41接合。另外，作为阴极电极41的材料，除了Au以外还可以采用各种导电材料。
如上所述，根据该芯片二极管15，与外部电连接用的焊盘37被设置在芯片二极管15的角部的正上方位置，从而被设置在从芯片二极管15的二极管元件29的pn结28的正上方位置离开的位置。换言之，焊盘37被设置在从pn结28偏离的位置，在该焊盘37的正下方没有配置构成二极管元件29的pn结28。
因此，在二极管封装件1的制造工序中，例如，通过超声波接合，将键合引线19的第一键合部38形成在焊盘37上时，即使对焊盘37施加较大的应力，也能够减轻传递给pn结28的物理应力。因此，能够将pn结28没有被破坏的芯片二极管15搭载于二极管封装件1。其结果，能够将二极管封装件1制造为可靠性高的器件。而且，因为绝缘膜30介于焊盘37与外延层21之间，所以在施加给焊盘37的应力传递给外延层21之前，绝缘膜30能够作为缓冲材料来缓和该应力。因此，能够进一步减轻传递给pn结28的物理应力。
另一方面，即使绝缘膜30由于施加给焊盘37的应力而破坏，从而在该破坏部位形成使焊盘37与外延层21之间导通的漏电流的通路，也因为在焊盘37的正下方位置处配置有相较于二极管杂质区域23杂质浓度低、深度深的浮置区域39，所以能够防止漏电流流入该电流的通路。
此外，在焊盘37与外延层21之间，相当于基于绝缘膜30的第1电容器C1，串联配置了由浮置区域39(p型)和外延层21(n型)的pn结42构成的第2电容器Cpn。因此，通过该第2电容器Cpn的分压，能够使对于第1电容器C1的有效电压降低。其结果，能够使耐压提高该降低部分。
<第2实施方式>
图6是表示第1发明的二极管封装件51的第2实施方式的俯视图。图7是图6的二极管封装件51的侧视图。
二极管封装件51是小型双端子型的开关二极管封装件，通过纵长的长方体形状的树脂封装件52形成了外形。树脂封装件52的各侧面53成为下部垂直地立起并且从中途向斜内侧缓慢倾斜的面。在树脂封装件52的长边方向一侧端部及其相反侧端部，从侧面53的下部与底面54相交而形成的下端边缘部的宽度方向中央位置沿长边方向，金属板状的阳极端子55(第1端子)以及阴极端子56(第2端子)的一部分分别作为阳极侧外引线57以及阴极侧外引线58突出并且露出。阳极侧外引线57以及阴极侧外引线58的各底面59、60跨树脂封装件52的底面54的内外，该露出的底面59、60被用作向安装基板的触点。此外，阳极端子55以及阴极端子56以相同形状、相同突出量进行突出，二极管封装件51相对于长边方向中央成为左右对称。
二极管封装件51的外形尺寸例如是树脂封装件52的长度L3为1.7±0.1mm，树脂封装件52的宽度W3为1.25±0.1mm。此外，包括各外引线57、58的突出量在内的二极管封装件51的长度L4是2.5±0.2mm，二极管封装件51的高度H2是0.7±0.2mm。此外，各外引线57、58的宽度W4是0.3±0.05mm，各端子55、56的厚度T2是0.1±0.05mm。另外，这里例示的尺寸，根据需要可以进行适当变更。
接下来，参照图8来说明二极管封装件51的内部构造。图8是图6的二极管封装件51的剖视图，示出沿图6的剖切线VIII-VIII的剖面。在树脂封装件52内部，阳极端子55以及阴极端子56的剩余部分分别被配置为阳极侧内引线61以及阴极侧内引线62。阳极侧内引线61以及阴极侧内引线62形成为从各外引线57、58的端部垂直立起、并且按照成为相互高度不同的方式在水平方向上弯曲的钩形。在该实施方式中，高度不同的位置关系是阳极侧内引线61在上侧、阴极侧内引线62在下侧。而且，按照被夹在相互对置的阳极侧内引线61的下表面68和阴极侧内引线62的上表面63之间的形式配置芯片二极管65。
具体而言，芯片二极管65的背面66通过焊锡等接合材料64接合在兼作支承芯片用的焊接区的阴极侧内引线62的上表面63。此外，芯片二极管65的表面67通过焊锡等突起物69接合在阳极侧内引线61的下表面68。据此，阴极端子56电连接在芯片二极管65的背面66(下表面)，阳极端子55电连接在芯片二极管65的表面67(上表面)。
而且，二极管封装件51通过用树脂封装件52统一密封芯片二极管65、键合引线、阳极侧内引线61以及阴极侧内引线62而构成。接下来，参考图9以及图10来说明芯片二极管65的具体构造。
图9是图8的芯片二极管65的俯视图。图10是图9的芯片二极管65的剖视图，示出沿图9的剖切线X-X的剖面。芯片二极管65形成为一边为0.25mm左右的四边形，包括由n+型Si构成的半导体基板70、和形成在半导体基板70上的由n-型Si构成的外延层71。半导体基板70的杂质浓度例如是1×1018cm-3～1×1020cm-3，外延层71的杂质浓度例如是1×1017cm-3～1×1019cm-3。
在外延层71的表面72附近，作为第1极的p+型二极管杂质区域73选择性地形成在由芯片二极管65的一对对置边的中心线74(该边的二等分线)划分的2个区域75、76的一侧的区域75中。二极管杂质区域73的杂质浓度例如是1×1019cm-3～1×1021cm-3。
二极管杂质区域73形成为圆形的井状(例如，深度为1μm～10μm)。在外延层71中，表面72附近的p+型二极管杂质区域73(p极)、和作为第2极的外延层71的剩余n-型部分(n极)在外延层71的厚度方向上层叠从而成为相邻的状态。据此，在外延层71中设置了由这些pn结77构成的二极管元件78。
在外延层71上形成有绝缘膜79。在该实施方式中，绝缘膜79由形成在外延层71的表面72的SiO2(氧化硅)膜80、和形成在SiO2膜80上的PSG(磷硅酸盐玻璃)膜81的层叠膜构成。SiO2膜80的厚度例如是 PSG膜81的厚度例如是
在绝缘膜79中，贯通PSG膜81以及SiO2膜80形成有直径比二极管杂质区域73的外周小的圆形的接触孔82。在绝缘膜79上形成有由Al(铝)构成的作为第1电极的阳极电极83(例如，厚度为 )。另外，作为阳极电极83的材料，除了Al以外还可以采用各种导电材料。
阳极电极83进入接触孔82，并且与二极管杂质区域73欧姆接触。此外，阳极电极83从接触孔82到处于相对于中心线74与形成了二极管杂质区域73的区域75相反侧的区域76的芯片二极管65的角部，沿离二极管杂质区域73最近的芯片二极管65的一边在横向上引出。
在绝缘膜79上，在外延层71的整个面上形成了由SiN(氮化硅)构成的表面保护膜84(例如，厚度是)，以覆盖阳极电极83。另外，作为表面保护膜84的材料，除了SiN以外还可以采用各种绝缘材料。在表面保护膜84中，在配置了阳极电极83的终端部的芯片二极管65的角部的正上方位置，形成了长边为0.1mm左右的四边形的焊盘开口85。阳极电极83的一部分从该焊盘开口85作为焊盘86露出。即，从焊盘开口85露出的焊盘86被设置在沿外延层71的表面72离开了二极管元件78的pn结77的正上方位置(也就是说，接触孔82的位置)的位置。据此，相对于中心线74，一侧的二极管杂质区域73和其相反侧的焊盘86沿芯片二极管65的一边相互相邻。而且，在该焊盘86(阳极电极83)上形成突起物(bump)69。
在半导体基板70的背面87，形成了由Au(金)构成的作为第2电极的阴极电极88(例如，厚度是)。阴极电极88在半导体基板70的背面87与构成二极管元件78的n极的半导体基板70以及外延层71欧姆接触。阴极侧内引线62通过接合材料64与该阴极电极88接合。另外，作为阴极电极88的材料，除了Au以外还可以采用各种导电材料。
如上所述，根据该芯片二极管65，与外部的电连接用的焊盘86被设置在芯片二极管65的角部的正上方位置，从而被设置在从芯片二极管65的二极管元件78的pn结77的正上方位置离开的位置。换言之，焊盘86被设置在从pn结77偏离的位置，在该焊盘86的正下方没有设置构成二极管元件78的pn结77。
因此，在二极管封装件51的制造工序中，例如，在将阳极端子55与形成在焊盘86上的突起物69压接时，即使对焊盘86施加较大的应力，也能够减轻传递给pn结77的物理应力。因此，能够将pn结77没有被破坏的芯片二极管65搭载于二极管封装件51。其结果，能够将二极管封装件51制造为可靠性高的器件。而且，因为绝缘膜79介于焊盘86与外延层71之间，所以在施加给焊盘86的应力传递给外延层71之前，绝缘膜79能够作为缓冲材料来缓和该应力。因此，能够进一步减轻传递给pn结77的物理应力。
以上，说明了第1发明的实施方式，但是第1发明也可以利用其他方式来实施。例如，在芯片二极管15、65中，可以采用反转了各半导体部分的导电型的构成。例如，可以是p型的部分为n型、n型的部分为p型。此外，构成各半导体部分的材料可以不是Si。
此外，可以构成为例如，构成二极管元件29、78的pn结28、77由在沿外延层21、71的表面22、72的方向上相互相邻的p型部分以及n型部分构成，电流在沿外延层21、71的表面22、72的方向上流动。此外，芯片二极管的尺寸，在前述的实施方式中都采取了具有一边为0.1mm以下的尺寸的芯片二极管15、65作为示例，但是也可以根据封装件的大小来适当变更。例如，在收纳于比较大的尺寸的封装件的情况下，能够在容纳于该封装件的范围内增大芯片尺寸。
此外，焊盘开口的尺寸，在前述的实施方式中都作为具有0.25mm左右的尺寸的芯片二极管15、65用而采取了一边为0.1mm左右的情况，但是可以根据芯片尺寸、与从焊盘开口露出的焊盘接合的端子的种类来适当变更。例如，如芯片二极管65那样，在焊盘86上形成突起物69的情况下，焊盘开口的尺寸可以是0.19mm×0.07mm。
此外，芯片二极管65可以具备与阳极电极83隔着间隔形成在绝缘膜79上的表面的阴极电极，来代替阴极电极88。在该情况下，通过在表面保护膜84形成使该阴极电极的一部分作为焊盘露出的焊盘开口，能够在该焊盘(阴极焊盘)上形成突起物。据此，能够通过该突起物和阳极电极83上的突起物69，将芯片二极管65例如对于二极管封装件51内的岛压点(island)、引线进行倒装芯片键合。此外，在使用突起物的情况下，也与图1的情况同样地，若在焊盘的下方设置浮置区域，则能够获得同样的效果。
第1发明可以作为用于所有电气/电子设备的用途的芯片部件来使用。例如，能够适宜采用于冰箱、吸尘器、笔记本电脑、移动电话等。
[2]关于第2发明
在以移动电话机为代表的便携式电子设备中，要求构成内部电路的电路部件的小型化。因此，对于芯片二极管，也要求其小型化，与此相伴，确保电流能力、并且同时确保ESD(electrostatic discharge，静电放电)耐量变得困难。
第2发明是提供一种实现了提高ESD耐量的芯片二极管。第2发明的更具体的目的是提供一种能够兼顾小型化和确保ESD耐量的芯片二极管。第2发明具有如下特征。A1.芯片二极管包括：形成在半导体基板的多个二极管单元；和设置在所述半导体基板上，并且并联连接所述多个二极管单元的并联连接部。根据该构成，在半导体基板形成了多个二极管单元，这多个二极管单元通过并联连接部而被并联连接。据此，能够实现ESD耐量的提高，尤其能够兼顾芯片尺寸的小型化和确保ESD耐量。
A2.如“A1.”所述的芯片二极管，其中，所述多个二极管单元分别具有单独的二极管结区域。在该构成中，按每个二极管单元形成了被分离的二极管结区域，并且它们通过并联连接部而并联连接。通过在多个二极管单元中分别形成二极管结区域，能够延长半导体基板上的二极管结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓二极管结区域的周长，是指半导体基板的表面上的二极管结区域的四周的长度的合计。
A3.如“A2.”所述的芯片二极管，其中，所述二极管结区域是pn结区域。在该构成中，按每个二极管单元形成了被分离的pn结区域，并且它们通过并联连接部而并联连接。如此，能够提供将多个二极管单元进行了并联连接的pn结型的芯片二极管。通过在多个二极管单元分别形成pn结区域，能够延长半导体基板上的pn结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓pn结区域的周长，是指半导体基板的表面上的p型区域与n型区域的边界线的总延长。
A4.如“A3.”所述的芯片二极管，其中，所述半导体基板由第1导电型的半导体构成，各二极管单元具有形成在所述半导体基板的第2导电型的区域。根据该构成，通过在第1导电型半导体基板形成按每个二极管单元被分离的第2导电型的区域，能够在半导体基板上形成分别具有pn结区域的多个二极管单元。
A5.如“A4.”所述的芯片二极管，其中，所述并联连接部包括与所述多个二极管单元中分别设置的所述第2导电型的区域公共连接的第1电极，还包括与所述半导体基板电连接的第2电极。根据该构成，各二极管单元的第2导电型区域通过第1电极被公共连接，第2电极与由多个二极管单元共享的第1导电型区域电连接，由此多个二极管单元被并联连接。
A6.如“A4.”所述的芯片二极管，其中，还包括形成在所述半导体基板并且比所述半导体基板高杂质浓度的第1导电型区域，所述第2电极与所述第1导电型区域接合。根据该构成，因为在半导体基板形成了高杂质浓度的第1导电型区域，第2电极与该第1导电型区域接合，所以能够在其间形成欧姆结。
A7.如“A2.”所述的芯片二极管，其中，所述二极管结区域是肖特基(Schottky)结区域。在该构成中，在半导体基板上形成相互分离的多个肖特基结区域，它们构成了多个二极管单元(肖特基势垒二极管单元)。因此，能够提供将多个肖特基势垒二极管单元进行了并联连接的肖特基势垒二极管型的芯片二极管。
通过在多个二极管单元分别形成肖特基结区域，能够延长半导体基板上的肖特基结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓肖特基结区域的周长，是指肖特基金属与半导体基板表面的接触区域(肖特基结区域)的四周的总延长。
A8.如“A7.”所述的芯片二极管，其中，所述并联连接部包括与所述多个二极管单元的所述肖特基结区域接触，并且具有对于各肖特基结区域进行肖特基接合的肖特基金属的第1电极，还包括与所述半导体基板电连接的第2电极。根据该构成，通过在多个二极管单元的肖特基结区域分别接合肖特基金属，从而形成按各个二极管单元的肖特基结。这样形成的多个肖特基势垒二极管单元与第1电极公共连接。半导体基板对于多个肖特基势垒二极管单元成为公共区域，与第2电极连接。如此，在第1以及第2电极之间，多个肖特基势垒二极管单元被并联连接。
A9.如“A5.”、“A6.”或者“A8.”所述的芯片二极管，其中，所述第1电极以及所述第2电极形成在所述半导体基板的一个表面。在该构成中，因为第1电极以及第2电极都形成在半导体基板的一个表面，所以能够将芯片二极管表面安装于安装基板上。即，能够提供倒装芯片连接型的芯片二极管。
A10.如“A2.”～“A9.”的任一项所述的芯片二极管，其中，所述多个二极管单元的所述二极管结区域形成为相等的大小。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管全体上具有良好的特性，即使在小型化的情况下，也能够具有足够的ESD耐量。
A11.如“A2.”～“A10.”的任一项所述的芯片二极管，其中，各二极管结区域是多边形区域。根据该构成，因为各二极管单元具有较长的周长的二极管结区域，所以能够延长整体的周长，所以能够提高ESD耐量。
A12.如权利要求“A2.”～“A11.”的任一项所述的芯片二极管，其中，所述多个二极管单元形成为相等的大小(更具体而言，多个二极管单元的pn结区域或者肖特基结区域相等的大小)。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在小型化的情况下，也能够具有足够的ESD耐量。
A13.如“A2.”～“A12.”的任一项所述的芯片二极管，其中，所述多个二极管单元以等间隔进行二维排列。根据该构成，通过将多个二极管单元二维排列为等间隔，能够进一步提高ESD耐量。
A14.如“A2.”～“A13.”的任一项所述的芯片二极管，其中，所述二极管单元被设置了4个以上。根据该构成，通过设置4个以上的二极管单元，能够延长二极管结区域的周长，所以能够有效地提高ESD耐量。
参照附图来详细说明第2发明的实施方式。图11是第2发明的第1实施方式所涉及的芯片二极管的俯视图，图12是沿图11的XII-XII线取得的剖视图。进而，图13是沿图11的XIII-XIII取得的剖视图。芯片二极管A1包括：p+型的半导体基板A2(例如硅基板)；形成在半导体基板A2上的多个二极管单元AD1～AD4；和将这多个二极管单元AD1～AD4并联连接的阴极电极A3以及阳极电极A4。半导体基板A2在俯视下形成为矩形，例如，长边方向的长度是0.5mm左右，短边方向的长度是0.25mm左右。在半导体基板A2的两端部，配置了用于与阴极电极A3进行连接的阴极焊盘A5、和用于与阳极电极A4进行连接的阳极焊盘A6。在这些焊盘A5、A6之间设置了二极管单元区域A7。
在该实施方式中，二极管单元区域A7形成为矩形。在二极管单元区域A7内配置了多个二极管单元AD1～AD4。在该实施方式中，多个二极管单元AD1～AD4被设置了4个，沿半导体基板A2的长边方向以及短边方向以等间隔二维排列为矩阵状。图14是去掉阴极电极A3、阳极电极A4以及形成在其上的构成来表示半导体基板A2的表面构造的俯视图。在二极管单元AD1～AD4的各区域内，在p+型的半导体基板A2的表层区域分别形成了n+型区域A10。n+型区域A10按各个二极管单元被分离。据此，二极管单元AD1～AD4分别具有按每个二极管单元而分离的pn结区域A11。
在该实施方式中，多个二极管单元AD1～AD4形成为相等的大小以及相同的形状，具体而言形成为矩形形状，在各二极管单元的矩形区域内形成了多边形形状的n+型区域A10。在该实施方式中，n+型区域A10形成为正八边形，具有分别沿形成二极管单元AD1～AD4的矩形区域的4边的4个边、和与二极管单元AD1～AD4的矩形区域的4个角部分别对置的另外4个边。在半导体基板A2的表层区域中，进而以从n+型区域A10空开给定间隔而分离的状态形成了p+型区域A12。p+型区域A12形成为在二极管单元区域A7内避开了配置阴极电极A3的区域的图案。
如图12以及图13所示，在半导体基板A2的表面形成了由氧化膜等构成的绝缘膜A15(在图11中省略图示)。在绝缘膜A15中形成了使二极管单元AD1～AD4各自的n+型区域A10的表面露出的接触孔A16、和使p+型区域A12露出的接触孔A17。在绝缘膜A15的表面形成了阴极电极A3以及阳极电极A4。阴极电极A3从绝缘膜A15的表面进入接触孔A16内，在该接触孔A16内与二极管单元AD1～AD4的各n+型区域A10欧姆接触。阳极电极A4从绝缘膜A15的表面向接触孔A17的内部延伸，在接触孔A17内与p+型区域A12欧姆接触。在该实施方式中，阴极电极A3以及阳极电极A4由相同材料构成的电极膜构成。
作为电极膜，能够适用以Ti膜为下层、以Al膜为上层的Ti/Al层叠膜、AlCu膜。此外，还可以将AlSi膜用作电极膜。若使用AlSi膜，则可以不在半导体基板A2的表面设置p+型区域A12，而使阳极电极A4与半导体基板2欧姆接触。因此，能够省略用于形成p+型区域A12的工序。
在阴极电极A3以及阳极电极A4之间，通过狭缝A18进行分离。在该实施方式中，狭缝A18形成为与n+型区域A10的平面形状相匹配的框形状(即，正八边形框状)，使得给二极管单元AD1～AD4的n+型区域A10加上边。与其相应地，阴极电极A3在各二极管单元AD1～AD4的区域具有与n+型区域A10的形状相匹配的平面形状(即，正八边形形状)的单元接合部A3a，该单元接合部A3a之间通过直线状的交联部A3b进行联络，进而通过直线状的其他交联部A3c向形成在阴极焊盘A5的正下方的较大的矩形形状的外部连接部A3d进行连接。另一方面，阳极电极A4形成在绝缘膜A15的表面，使得空开与大致恒定宽度的狭缝A18对应的间隔而包围阴极电极A3，并且向阳极焊盘A6的正下方的矩形区域延伸而形成为一体。
阴极电极A3以及阳极电极A4被例如由氮化膜构成的钝化膜A20(在图11中省略图示)覆盖，进而在钝化膜A20上形成了聚酰亚胺等的树脂膜A21。按照贯通钝化膜A20以及树脂膜A21的方式，形成了使阴极焊盘A5露出的焊盘开口A22、和使阳极焊盘A6露出的焊盘开口A23。进而，如图12中双点划线所示，在焊盘开口A22、A23中可以埋入外部连接电极A24、A25。外部连接电极A24、A25，既可以在比树脂膜A21的表面低的位置(靠近半导体基板A2的位置)具有表面，也可以从树脂膜A21的表面突出，从而在比树脂膜A21高的位置(远离半导体基板A2的位置)具有表面。在图12中示出外部连接电极A24、A25从树脂膜A21的表面突出的例子。外部连接电极A24、A25，例如可以由具有与电极A3、A4接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
在各二极管单元AD1～AD4中，在p型的半导体基板A2与n+型区域A10之间形成了pn结区域A11，因此，分别形成了pn结二极管。而且，多个二极管单元AD1～AD4的n+型区域A10与阴极电极A3公共连接，作为二极管单元AD1～AD4的公共p型区域的p+型的半导体基板A2通过p+型区域A12与阳极电极A4公共连接。据此，形成在半导体基板A2上的多个二极管单元AD1～AD4全部并联连接。
图15是表示芯片二极管A1的内部电气构造的电气原理图。通过二极管单元AD1～AD4而分别构成的pn结二极管，通过阴极侧由阴极电极A3公共连接，阳极侧由阳极电极A4公共连接，从而全部并联连接，据此，整体上作为一个二极管发挥功能。
根据该实施方式的构成，芯片二极管A1具有多个二极管单元AD1～AD4，各二极管单元AD1～AD4具有pn结区域A11。pn结区域A11按每个二极管单元AD1～AD4而分离。因此，芯片二极管A1的pn结区域A11的周长，即，半导体基板A2中的n+型区域A10的周长的合计(总延长)变长。据此，能够避免pn结区域A11附近处的电场集中，实现其分散，所以能够实现ESD耐量的提高。即，即使在将芯片二极管A1形成为小型的情况下，也能够增大pn结区域A11的总周长，所以能够兼顾芯片二极管A1的小型化和确保ESD耐量。
图16示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量越大。在半导体基板上形成了4个以上的二极管单元的情况下，实现了超过8千伏的ESD耐量。
若概述芯片二极管A1的制造工序，则如下所述。首先，在p+型半导体基板A2的表面，形成热氧化膜等的绝缘膜A15，并且在其上形成抗蚀剂掩模。通过经该抗蚀剂掩模的n型杂质(例如磷)的离子注入或者扩散，形成n+型区域A10。进而，形成具有与p+型区域A12相匹配的开口的其他抗蚀剂掩模，通过经该抗蚀剂掩模的p型杂质(例如砷)的离子注入或者扩散，形成p+型区域A12。剥离抗蚀剂掩模，根据需要对绝缘膜A15进行增厚(例如通过CVD进行增厚)之后，在绝缘膜A15上形成具有与接触孔A16、A17相匹配的开口的其他抗蚀剂掩模。通过经该抗蚀剂掩模的蚀刻，在绝缘膜A15形成接触孔A16、A17。
接下来，例如通过溅射，在绝缘膜A15上形成构成阴极电极A3以及阳极电极A4的电极膜。然后，在该电极膜上形成具有与狭缝A18对应的开口图案的抗蚀剂膜，通过经该抗蚀剂膜的蚀刻，在电极膜形成狭缝A18。据此，所述电极膜被分离为阴极电极A3以及阳极电极A4。
接下来，剥离抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜A20，进行通过涂敷聚酰亚胺等，从而形成树脂膜A21。然后，对这些钝化膜A20以及树脂膜A21，实施利用了光刻的蚀刻，从而形成焊盘开口A22、A23。之后，根据需要，在焊盘开口A22、A23内形成外部连接电极A24、A25。外部连接电极A24、A25的形成，可以通过镀覆来进行。如此，能够获得前述构造的芯片二极管A1。
图17是用于说明第2发明的第2实施方式所涉及的芯片二极管的构成的剖视图。在图17中，对于与前述的图11～图14所示的各部分对应的部分赋予同一参照符号。在该实施方式中，在半导体基板A2的表面配置阴极电极A3，在半导体基板A2的背面配置阳极电极A28。因此，在该实施方式中，不需要在半导体基板A2的表面侧(阴极电极A3侧)设置阳极焊盘A6，所以与其相应地能够缩小半导体基板A2的尺寸、或者增加二极管单元AD1～AD4的个数。阴极电极A3形成为覆盖半导体基板A2的表面的大致整个区域，与二极管单元AD1～AD4的各n+型区域A10欧姆接触。阳极电极A28与半导体基板A2的背面欧姆接触。阳极电极A28例如也可以由金构成。
图18是用于说明第2发明的第3实施方式所涉及的芯片二极管A31的构成的俯视图，图19是沿图18的XIX-XIX线取得的剖视图。芯片二极管A31具有半导体基板A32、形成在半导体基板A32上的阴极电极A33以及阳极电极A34、和在阴极电极A33以及阳极电极A34之间并联连接的多个二极管单元AD11～AD14。半导体基板A32形成为在俯视下大致矩形，在其长边方向的两端部分别配置了阴极焊盘A35以及阳极焊盘A36。在这些阴极焊盘A35以及阳极焊盘A36之间设定了矩形形状的二极管单元区域A37。在该二极管单元区域A37内二维排列了多个二极管单元AD11～AD14。在该实施方式中，多个二极管单元AD11～AD14沿半导体基板A32的长边方向以及短边方向以等间隔排列为矩阵状。半导体基板A32的大小可以与第1实施方式中的半导体基板A2相同程度。
二极管单元AD11～AD14分别由矩形区域构成，在该矩形区域的内部具有俯视为多边形形状(在该实施方式中是正八边形形状)的肖特基结区域A41。配置肖特基金属A40，使得与各肖特基结区域A41接触。即，肖特基金属A40在肖特基结区域A41中与半导体基板A32进行肖特基接合。
在该实施方式中，半导体基板A32具有p型硅基板A50、和在其上外延生长的n型外延层A51。在p型硅基板A50的表面，形成了导入n型杂质(例如砷)而形成的n+型嵌入层A52。肖特基结区域A41被设定在n型外延层A51的表面，通过在该n型外延层A51的表面接合肖特基金属A40，从而形成了肖特基结。在肖特基结区域A41的四周，形成了用于抑制触点边缘的泄露的保护环A53。
肖特基金属A40例如可以由Ti或者TiN构成，在该肖特基金属A40上层叠AiSi合金等的金属膜A42来构成阴极电极A33。肖特基金属A40可以按每个二极管单元AD11～AD14被分离，但是在该实施方式中，形成肖特基金属A40，使得与多个二极管单元AD11～AD14的各肖特基结区域A41公共接触。
在n型外延层A51中，在避开了肖特基结区域A41的区域形成了从外延层A51的表面到达n+型嵌入层A52的n+型阱A54。然后，形成阳极电极A34，使得与n+型阱A54的表面欧姆接触。阳极电极A34可以由与阴极电极A33同样构成的电极膜构成。
在n型外延层A51的表面，形成了例如由氧化膜构成的绝缘膜A45。在绝缘膜A45中，形成了与肖特基结区域A41对应的接触孔A46、和使n+型阱A54露出的接触孔A47。阴极电极A33被形成为覆盖绝缘膜A45，并且到达接触孔A46的内部，在接触孔A46内与n型外延层A51肖特基接合。另一方面，阳极电极A34形成在绝缘膜A45上，延伸到接触孔A47内，在该接触孔A47内与n+型阱A54欧姆接触。阴极电极A33和阳极电极A34通过狭缝A48而被分离。
形成例如由氮化膜构成的钝化膜A56，使得覆盖阴极电极A33以及阳极电极A34。进而，形成了聚酰亚胺等的树脂膜A57，使得覆盖钝化膜A56。贯通钝化膜A56以及树脂膜A57，形成使成为阴极焊盘A35的阴极电极A33的表面的一部分区域露出的焊盘开口A58。进而，贯通钝化膜A56以及树脂膜A57，形成焊盘开口A59，使得成为阳极焊盘A36的阳极电极A34的表面的一部分区域露出。在焊盘开口A58、A59中分别埋入外部连接电极A60、A61，外部连接电极A60、A61从树脂膜A57的表面向上方突出。外部连接电极A60、A61例如可以由具有与电极A33、A34接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
通过这种构成，阴极电极A33与二极管单元AD11～AD14各自具有的肖特基结区域A41公共连接。此外，阳极电极A34经由n+型阱A54以及n+型嵌入层A52与n型外延层A51连接，因此，成为与多个二极管单元AD11～AD14中所形成的肖特基结区域A41公共并联连接。据此，具有多个二极管单元AD11～AD14的肖特基结区域A41的多个肖特基势垒二极管在阴极电极A33与阳极电极A34之间并联连接。
如此，在该实施方式中，多个二极管单元AD11～AD14也分别具有相互分离的肖特基结区域A41，所以肖特基结区域A41的周长(n型外延层A51的表面中的肖特基结区域A41的周长)的总延长变大。据此，能够抑制电场集中，所以能够提高ESD耐量。即，即使在将芯片二极管A31形成为小型的情况下，也能够增大肖特基结区域A41的总周长，所以能够兼顾芯片二极管A31的小型化和确保ESD耐量。
图20是用于说明第2发明的第4实施方式所涉及的芯片二极管的构成的示意剖视图。在图20中，对于与图18以及图19所示的各部分对应的部分赋予同一参照符号。在该实施方式中，在n+型硅基板A72的表面形成了n型外延层A51。而且，在n+型半导体基板A72的背面(与n型外延层A51相反侧的表面)形成了阳极电极A73，使得欧姆接触。在n型外延层A51的表面没有形成阳极电极，仅形成了与形成在n型外延层A51的肖特基结区域A41并联连接的阴极电极A33。通过这种构成，能够取得与第3实施方式同样的作用效果。而且，因为可以不在n型外延层A51的表面设置阳极电极，所以能够在n型外延层A51的表面配置更多的二极管单元，能够进一步延长肖特基结区域A41的周长的总延长，从而提高ESD耐量。或者，能够减小n+型半导体基板A72的大小，从而提供确保了ESD耐量的进一步小型的芯片二极管。
以上，对于第2发明的实施方式进行了说明，但是第2发明还可以用其他方式进行实施。例如，在前述的第1～第4实施方式中，示出了在半导体基板上形成了4个二极管单元的例子，但是在半导体基板上既可以形成2个或者3个二极管单元，也可以形成4个以上的二极管单元。此外，在前述的实施方式中，示出了pn结区域或者肖特基结区域在俯视下形成为正八边形的例子，但是可以将pn结区域或者肖特基结区域形成为边数为3个以上的任意多边形形状，也可以使它们的平面形状为圆形或椭圆形。在使pn结区域或者肖特基结区域的形状为多边形形状的情况下，它们不需要是正多边形形状，可以通过边的长度为2种以上的多边形来形成这些区域。进而此外，pn结区域或者肖特基结区域不需要形成为相同的大小，在半导体基板上可以混在分别具有不同大小的接合区域的多个二极管单元。进而此外，在半导体基板上形成的pn结区域或者肖特基结区域的形状不需要是1种，在半导体基板上可以混在2种以上的形状的pn结区域或者肖特基结区域。
[3]关于第3发明
在以移动电话机为代表的便携式电子设备中，要求构成内部电路的电路部件的小型化。因此，对于芯片二极管，也要求其小型化，与此相伴，确保电流能力、并且同时确保ESD(electrostatic discharge，静电放电)耐量变得困难。即，实现小型且可靠性高的芯片二极管变得困难。
第3发明的目的是提供一种能够兼顾小型化和确保可靠性的芯片二极管。第3发明还提供一种具备芯片二极管的电路组件、以及具备这种电路组件的电子设备。第3发明具有如下特征。
B1.芯片二极管包括：多个二极管单元，其形成在半导体基板，并且分别具有单独的二极管结区域；第1电极，其具有分别连接于所述多个二极管单元的一个极的多个引出电极、以及连接于所述多个引出电极的外部连接部；和第2电极，其连接于所述多个二极管单元的另一个极，其中，所述引出电极具有连接于所述二极管单元的所述一个极的单元连接部，并且从所述单元连接部到所述外部连接部之间的各处，具有比所述单元连接部宽的宽度。
根据该构成，在半导体基板形成了多个二极管单元。这多个二极管单元的一个极通过多个引出电极公共连接于第1电极的外部连接部，另一个极连接于第2电极。如此，多个二极管单元并联连接在第1电极以及第2电极之间。据此，能够实现ESD耐量的提高，尤其能够兼顾芯片尺寸的小型化和确保ESD耐量。更具体而言，形成按每个二极管单元而分离的二极管结区域，并且将其并联连接。通过在多个二极管单元分别形成单独的二极管结区域，能够延长半导体基板上的二极管结区域的周长。据此，能够缓和电场的集中，提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓二极管结区域的周长，是指半导体基板的表面中的二极管结区域四周的长度的合计。
进而在本发明中，引出电极的宽度，在从连接于二极管单元的一个极的单元连接部到外部连接部之间的各处，比所述单元连接部的宽度宽。据此，能够增大容许电流量，并且降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供一种小型且ESD耐量较大、并且还确保了对于大电流的可靠性的芯片二极管。
所谓引出电极的宽度，是指在从半导体基板的主面(元件形成面)的法线方向观察的俯视下，与引出电极的延伸方向正交的方向的长度。所谓延伸方向，是指沿着基板的主面(元件形成面)的方向，并且是引出电极延伸的方向。引出电极不需要一定形成为直线状，在引出电极弯曲或者弯弯曲曲的情况下，各位置处的引出电极的与延伸方向正交的方向的长度是引出电极的宽度。所谓单元连接部的宽度，是指在从半导体基板的法线方向观察的俯视下，沿着与引出电极的引出方向正交的方向的长度。所谓引出方向，是指在俯视下引出电极横穿二极管结区域的边缘延伸的方向。
B2.如“B1.”所述的芯片二极管，其中，所述二极管结区域是pn结区域。在该构成中，形成了按每个二极管单元而分离的pn结区域，它们被并联连接。如此，能够提供并联连接了多个二极管单元的pn结型的芯片二极管。通过在多个二极管单元分别形成pn结区域，能够延长半导体基板上的pn结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓pn结区域的周长，是指半导体基板的表面上的p型区域与n型区域的边界线的总延长。
B3.如“B2.”所述的芯片二极管，其中，所述半导体基板由p型半导体基板构成，在与所述p型半导体基板之间形成所述pn结区域的n型扩散层按每个所述二极管单元而分离并且形成在所述p型半导体基板上，所述第2电极与所述半导体基板电连接，所述引出电极的单元连接部与所述n型扩散层接触。
根据该构成，与各二极管单元的一个极对应的n型扩散层通过引出电极与第1电极的外部连接部连接，与各二极管单元的另一个极对应的p型半导体基板与第2电极电连接。据此，多个二极管单元被并联连接。此外，在p型半导体基板形成了按每个二极管单元而分离的n型扩散层，据此，在p型半导体基板上形成了分别具有pn结区域的多个二极管单元。而且，引出电极的单元连接部与n型扩散层接触，引出电极在各处具有比单元连接部宽的宽度。据此，能够降低电迁移，从而提高对于大电流的可靠性。
进而，因为半导体基板由p型半导体基板构成，所以即使在半导体基板上不形成外延层，也能够实现稳定的特性。即，n型的半导体晶片，因为电阻率的面内偏差较大，所以需要在表面形成电阻率的面内偏差少的外延层，并且在该外延层形成杂质扩散层从而形成pn结。与此相对，p型半导体晶片，因为面内偏差少，所以能够不形成外延层，并且从晶片的任何地方都可以切出稳定的特性的二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。
B4.如“B2.”或者“B3.”所述的芯片二极管，其中，所述第2电极包括与所述p型半导体基板接触并且由AlSi构成的电极膜。AlSi的工作函数与p型半导体(尤其是p型硅半导体)近似。因此，AlSi电极膜能够在与p型半导体之间形成良好的欧姆结。因此，在p型半导体基板不需要形成用于欧姆接合的高杂质浓度扩散层。据此，制造工序能够进一步简化，所以与其相应地能够提高生产率以及降低生产成本。
作为与p型半导体基板接触的电极膜，此外还可以适用Ti/Al层叠膜、Ti/TiN/AiCu层叠膜等电极膜材料。在该情况下，优选在p型半导体基板形成比该p型半导体基板高杂质浓度的p+型扩散层，并且在该p+型扩散层接合电极膜来形成欧姆接触。
B5.如“B1.”～“B4.”的任一项所述的芯片二极管，其中，所述多个二极管单元包括向所述外部连接部在直线上排列的多个二极管单元，并且该在直线上排列的多个二极管单元通过沿所述直线而直线状地形成的公共的所述引出电极与所述外部连接部连接。根据该构成，向第1电极的外部连接部在直线上排列的多个二极管单元通过直线状的公共的引出电极，连接于该外部连接部。据此，能够使从二极管单元到第1电极的外部连接部为止的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，由多个二极管单元能够共享一个引出电极，所以在形成许多二极管单元来实现二极管结区域(pn结区域)的周长的增加的同时，能够在半导体基板上布局线宽度宽的引出电极。据此，兼顾ESD耐量的进一步提高和电迁移的降低，从而能够提供可靠性更高的芯片二极管。
B6.如“B5.”所述的芯片二极管，其中，在所述直线状的引出电极中与所述外部连接部相反侧的端部被整形为与所述二极管结区域的形状相匹配。根据该构成，因为引出电极的端部与二极管结区域的形状相匹配，所以在减少引出电极的占有面积的同时，能够实现与二极管结区域的连接。
B7.如“B1.”～“B6.”的任一项所述的芯片二极管，其中，所述多个二极管单元在所述半导体基板上二维排列。通过该构成，通过将多个二极管单元进行二维排列(优选等间隔地二维排列)，从而能够进一步提高ESD耐量。
B8.如“B1.”～“B7.”的任一项所述的芯片二极管，其中，所述第1电极以及所述第2电极被配置在所述半导体基板的一个主面侧。根据该构成，因为第1电极以及第2电极都形成在半导体基板的一个表面，所以能够将芯片二极管表面安装于安装基板上。即，能够提供倒装芯片连接型的芯片二极管。据此，能够减小芯片二极管的占有空间。尤其能够实现安装基板上的芯片二极管的薄型化。据此，能够有效利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
B9.如“B1.”～“B8.”的任一项所述的芯片二极管，其中，还包括覆盖所述半导体基板的主面的绝缘膜，所述引出电极的所述单元连接部通过形成在所述绝缘膜的接触孔与所述二极管单元的一个极连接，并且所述外部连接部在所述接触孔之外的区域内配置在所述绝缘膜上。根据该构成，在半导体基板上形成了绝缘膜，引出电极的单元连接部通过形成在该绝缘膜的接触孔与二极管单元连接。而且，在接触孔之外的区域内，在绝缘膜上配置第1电极的外部连接部。据此，在将芯片二极管安装于安装基板，或者使键合引线连接与外部连接部时，能够避免对二极管结区域施加较大的冲击。据此，能够避免二极管结区域的破坏，所以能够实现对于外力的耐久性优异的芯片二极管。
B10.如“B1.”～“B9.”的任一项所述的芯片二极管，其中，还包括形成于所述半导体基板的主面的保护膜，使得所述第1电极以及所述第2电极露出，并且覆盖所述引出电极。根据该构成，因为形成了使第1以及第2电极露出的同时覆盖引出电极的保护膜，所以能够抑制或者防止水分向引出电极以及二极管结区域的浸入。而且，通过保护膜，能够提高对于外力的耐久性。
B11.如“B1.”～“B10.”的任一项所述的芯片二极管，其中，所述引出电极形成在所述半导体基板的一个主面，所述半导体基板的所述一个主面具有将拐角部弄圆的矩形形状。根据该构成，形成了引出电极的一侧的半导体基板的表面，具有将拐角部弄圆的矩形形状。据此，能够抑制或者防止芯片二极管的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管。
B12.如“B11.”所述的芯片二极管，其中，在所述矩形形状的一边的中部，形成了表示阴极方向的凹部。根据该构成，因为在矩形形状的半导体基板的一边形成了表示阴极方向的凹部，所以在半导体基板的表面(例如保护膜的表面)，不需要形成由标识等表示阴极方向的标记(阴极标记)。上述那样的凹部，还可以在进行用于从晶片(原始基板)切出芯片二极管的加工时同时预先形成。此外，在芯片二极管的尺寸微小、标识困难的情况下也可以形成。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管也能够附加表示阴极方向的记号。
B13.电路组件，包括：安装基板；和安装在所述安装基板的如“B1.”～“B12.”的任一项所述的芯片二极管。通过该构成，能够提供一种使用了小型且ESD耐量较大、并且还确保了对于大电流的可靠性的芯片二极管的电路组件。
B14.如“B13.”所述的电路组件，其中，所述芯片二极管通过无线键合(倒装键合、倒装芯片键合)而连接于所述安装基板。通过该构成，能够减小安装基板上的芯片二极管的占有空间，所以能够有助于电子部件的高密度安装。
B15.电子设备，包括“B13.”或者“B14.”所述的电路组件；和收纳了所述电路组件的壳体。通过该构成，能够提供一种在壳体内收纳了使用了小型且ESD耐量较大、并且还确保了对于大电流的可靠性的芯片二极管的电路组件的电子设备。因此，能够提供可靠性高的电子设备。
所述多个二极管单元的所述二极管结区域还可以形成为相等的大小。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管在整体上具有良好的特性，即使在进行了小型化的情况下，也能够具有足够的ESD耐量。各二极管结区域可以是多边形区域。通过该构成，各二极管单元具有较长的周长的二极管结区域，所以能够延长整体周长，所以能够提高ESD耐量。
所述多个二极管单元可以形成为相等的大小(更具体而言，多个二极管单元的pn结区域相等的大小)。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在小型化的情况下，也能够具有足够的ESD耐量。优选所述二极管单元被设置了4个以上。通过该构成，通过设置4个以上的二极管单元，能够延长二极管结区域的周长，所以能够有效地提高ESD耐量。
参照附图来详细说明第3发明的实施方式。图21是第3发明的第1实施方式所涉及的芯片二极管的立体图，图22是其俯视图，图23是沿图22的XXIII-XXIII线取得的剖视图。进而，图24是沿图22的XXIV-XXIV取得的剖视图。芯片二极管B1包括p+型的半导体基板B2(例如硅基板)、形成在半导体基板B2的多个二极管单元BD1～BD4、和将这多个二极管单元BD1～BD4并联连接的阴极电极B3以及阳极电极B4。半导体基板B2包括一对主面B2a、B2b、和与这一对主面B2a、B2b正交的多个侧面B2c，所述一对主面B2a、B2b中的一方(主面B2a)成为元件形成面。以下，将该主面B2a称为“元件形成面B2a”。元件形成面B2a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，芯片二极管B1的整体厚度T可以是0.1mm左右。在元件形成面B2a的两端部，配置了阴极电极B3的外部连接电极B3B、和阳极电极B4的外部连接电极B4B。在这些外部连接电极B3B、B4B之间的元件形成面B2a设置了二极管单元区域B7。
在与元件形成面B2a的一个短边(在该实施方式中是靠近阴极侧外部连接电极B3B的短边)关联的一个侧面B2c，形成了沿半导体基板B2的厚度方向延伸而被切口的凹部B8。凹部B8在该实施方式中，跨半导体基板B2的厚度方向的整个区域延伸。凹部B8在俯视下，从元件形成面B2a的一短边向内部凹陷，在该实施方式中，具有向元件形成面B2a的内部变窄的梯形形状。当然，该平面形状是一例，既可以是矩形形状，也可以是三角形形状，还可以是部分圆状(例如圆弧形状)等的凹弯曲形状。凹部B8表示芯片二极管B1的朝向(芯片方向)。更具体而言，凹部B8提供表示阴极侧外部连接电极B3B的位置的阴极标记。据此，成为如下构造：在安装芯片二极管B1时，能够根据其外观来掌握极性。
半导体基板B2在与4个侧面B2c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部B9。在该实施方式中，这4个拐角部B9被整形为圆状。在从元件形成面B2a的法线方向观察的俯视下，拐角部B9成为向外侧凸的光滑的弯曲面。据此，成为能够抑制芯片二极管B1的制造工序、安装时的切削的构造。
在该实施方式中，二极管单元区域B7形成为矩形。在二极管单元区域B7内，配置了多个二极管单元BD1～BD4。多个二极管单元BD1～BD4在该实施方式中被设置了4个，沿半导体基板B2的长边方向以及短边方向等间隔地二维排列为矩阵状。图25是去除阴极电极B3以及阳极电极B4以及形成在其上的构成从而表示半导体基板B2的表面(元件形成面B2a)的构造的俯视图。在二极管单元BD1～BD4的各区域内，分别在p+型的半导体基板B2的表层区域形成了n+型区域B10。n+型区域B10按各个二极管单元而被分离。据此，二极管单元BD1～BD4分别具有按每个二极管单元而分离的pn结区域B11。
多个二极管单元BD1～BD4在该实施方式中形成为相等的大小以及相同的形状，具体而言形成为矩形形状，在各二极管单元的矩形区域内形成了多边形形状的n+型区域B10。在该实施方式中，n+型区域B10形成为正八边形，具有分别沿形成二极管单元BD1～BD4的矩形区域的4边的4个边、和与二极管单元BD1～BD4的矩形区域的4个角部分别对置的另外4个边。
如图23以及图24所示，在半导体基板B2的元件形成面B2a形成了由氧化膜等构成的绝缘膜B15(在图22中省略图示)。在绝缘膜B15中形成了使二极管单元BD1～BD4各自的n+型区域B10的表面露出的接触孔B16(阴极接触孔)、和使元件形成面B2a露出的接触孔B17(阳极接触孔)。在绝缘膜B15的表面，形成了阴极电极B3以及阳极电极B4。阴极电极B3包括形成在绝缘膜B15的表面的阴极电极膜B3A、和与阴极电极膜B3A接合的外部连接电极B3B。阴极电极膜B3A具有与多个二极管单元BD1、BD3连接的引出电极BL1、与多个二极管BD2、BD4连接的引出电极BL2、和与引出电极BL1、BL2(阴极引出电极)一体地形成的阴极焊盘B5。阴极焊盘B5在元件形成面B2a的一端部形成为矩形。外部连接电极B3B与该阴极焊盘B5连接。如此，外部连接电极B3B与引出电极BL1、BL2公共连接。阴极焊盘B5以及外部连接电极B3B构成阴极电极B3的外部连接部(阴极外部连接部)。
阳极电极B4包括形成在绝缘膜B15的表面的阳极电极膜B4A、和与阳极电极膜B4A接合的外部连接电极B4B。阳极电极膜B4A连接于p+型半导体基板B2，在元件形成面B2a的一端部附近具有阳极焊盘B6。阳极焊盘B6由阳极电极膜B4A中配置在元件形成面B2a的一端部的区域构成。外部连接电极B4B与该阳极焊盘B6连接。阳极焊盘B6以及外部连接电极B4B构成了阳极电极B4的外部连接部(阳极外部连接部)。在阳极电极膜B4A中，阳极焊盘B6以外的区域是从阳极接触孔B17引出的阳极引出电极。
引出电极BL1从绝缘膜B15的表面进入二极管单元BD1、BD3的接触孔B16内，在各接触孔B16内与二极管单元BD1、BD3的各n+型区域B10欧姆接触。在引出电极BL1中在接触孔B16内与二极管单元BD1、BD3连接的部分，构成了单元连接部BC1、BC3。同样地，引出电极BL2从绝缘膜B15的表面进入二极管单元BD2、BD4的接触孔B16内，在各接触孔B16内与二极管单元BD2、BD4的各n+型区域B10欧姆接触。在引出电极BL2中在接触孔B16内连接于二极管单元BD2、BD4的部分，构成了单元连接部BC2、BC4。阳极电极膜B4A从绝缘膜B15的表面向接触孔B17的内部延伸，在接触孔B17内与p+型的半导体基板B2欧姆接触。在该实施方式中，阴极电极膜B3A以及阳极电极膜B4A由相同的材料构成。
作为电极膜，在该实施方式中，使用了AlSi膜。使用AlSi膜时，能够在半导体基板B2的表面不设置p+型区域，使阳极电极膜B4A与p+型的半导体基板B2欧姆接触。即，能够使阳极电极膜B4A与p+型的半导体基板B2直接接触来形成欧姆结。因此，能够省略用于形成p+型区域的工序。
阴极电极膜B3A与阳极电极膜B4A之间通过狭缝B18进行分离。引出电极BL1沿着从二极管单元BD1通过二极管单元BD3到达阴极焊盘B5的直线形成为直线状。同样地，引出电极BL2沿着从二极管单元BD2通过二极管单元BD4到达阴极焊盘B5的直线形成为直线状。引出电极BL1、BL2在从n+型区域B10到阴极焊盘B5之间的各处分别具有一样的宽度W1、W2，这些宽度W1、W2比单元连接部BC1、BC2、BC3、BC4的宽度宽。单元连接部BC1～BC4的宽度通过与引出电极BL1、BL2的引出方向正交的方向的长度来进行定义。引出电极BL1、BL2的前端部，被整形为与n+型区域B10的平面形状相匹配。引出电极BL1、BL2的基端部与阴极焊盘B5连接。狭缝B18形成为给引出电极BL1、BL2加上边。另一方面，在绝缘膜B15的表面形成阳极电极膜B4A，使得空开与大致恒定宽度的狭缝B18对应的间隔地包围阴极电极膜B3A。阳极电极膜B4A一体地具有沿着元件形成面B2a的长边方向延伸的梳齿状部分、和由矩形区域构成的阳极焊盘B6。
阴极电极膜B3A以及阳极电极膜B4A由例如由氮化膜构成的钝化膜B20(图22中省略图示)覆盖，进而在钝化膜B20上形成了聚酰亚胺等的树脂膜B21。按照贯通钝化膜B20以及树脂膜B21的方式，形成使阴极焊盘B5露出的焊盘开口B22、和使阳极焊盘B6露出的焊盘开口B23。外部连接电极B3B、B4B分别被埋入到焊盘开口B22、B23。钝化膜B20以及树脂膜B21构成保护膜，抑制或者防止水分向引出电极BL1、BL2以及pn结区域B11的浸入，同时吸收来自外部的冲击等，有助于提高芯片二极管B1的耐久性。
外部连接电极B3B、B4B，既可以在比树脂膜B21的表面低的位置(靠近半导体基板B2的位置)具有表面，也可以从树脂膜B21的表面突出从而在比树脂膜B21高的位置(远离半导体基板B2的位置)具有表面。图23中示出外部连接电极B3B、B4B从树脂膜B21的表面突出的例子。外部连接电极B3B、B4B例如可以由具有与电极膜B3A、B4A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
在各二极管单元BD1～BD4中，在p型的半导体基板B2与n+型区域B10之间形成了pn结区域B11，因此，分别形成了pn结二极管。而且，多个二极管单元BD1～BD4的n+型区域B10与阴极电极B3公共连接，作为二极管单元BD1～BD4的公共p型区域的p+型的半导体基板B2与阳极电极B4公共连接。据此，形成在半导体基板B2上的多个二极管单元BD1～BD4全部被并联连接。
图26是表示芯片二极管B1的内部电气构造的电气原理图。由二极管单元BD1～BD4分别构成的pn结二极管，通过由阴极电极B3公共连接阴极侧，由阳极电极B4公共连接阳极侧，从而全部被并联连接，据此，整体上作为一个二极管发挥功能。
根据该实施方式的构成，芯片二极管B1具有多个二极管单元BD1～BD4，各二极管单元BD1～BD4具有pn结区域B11。pn结区域B11按每个二极管单元BD1～BD4被分离。因此，芯片二极管B1的pn结区域B11的周长，即，半导体基板B2中的n+型区域B10的合计周长(总延长)变长。据此，能够避免pn结区域B11的附近的电场集中，实现其分散，所以能够实现提高ESD耐量。即，即使在将芯片二极管B1形成为小型的情况下，也能够增大pn结区域B11的总周长，所以能够兼顾芯片二极管B1的小型化和确保ESD耐量。
图27示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量越大。在半导体基板上形成了4个以上的二极管单元的情况下，实现了超过8千伏的ESD耐量。
进而，在该实施方式中，引出电极BL1、BL2的宽度W1、W2，在从单元连接部BC1～BC4到阴极焊盘B5之间的各处，比单元连接部BC1～BC4的宽度宽。据此，能够增大容许电流量，降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的芯片二极管。
此外，在该实施方式中，在向阴极焊盘B5的直线上排列的多个二极管单元BD1、BD3；BD2、BD4通过直线状的公共引出电极BL1、BL2连接于阴极焊盘B5。据此，能够使从二极管单元BD1～BD4到阴极焊盘B5的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，能够在多个二极管单元BD1、BD3；BD2、BD4共享一个引出电极BL1；BL2，所以能够在形成许多二极管单元BD1～BD4来实现二极管结区域(pn结区域B11)的周长的增加的同时，在半导体基板2上布局线宽度宽的引出电极。据此，能够兼顾ESD耐量的进一步提高和电迁移的降低，从而进一步提高可靠性。
此外，引出电极BL1、BL2的端部成为部分多边形形状，使得与n+型区域B10的形状(多边形)相匹配，所以能够在减小引出电极BL1、BL2的占有面积的同时，与n+型区域B10连接。进而，阴极侧以及阳极侧的外部连接电极B3B、B4B都形成在半导体基板B2的一个表面即元件形成面B2a。因此，如图28所示，能够通过使元件形成面B2a与安装基板B25对置，通过焊锡B26在安装基板B25上接合外部连接电极B3B、B4B，从而构成在安装基板B25上表面安装了芯片二极管B1的电路组件。即，能够提供倒装芯片连接型的芯片二极管B1，通过使元件形成面B2a与安装基板B25的安装面对置的倒装接合，能够通过无线键合将芯片二极管B1连接于安装基板B25。据此，能够减小安装基板B25上的芯片二极管B1的占有空间。尤其能够实现安装基板B25上的芯片二极管B1的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
此外，在该实施方式中，在半导体基板B2上形成有绝缘膜B15，通过形成在该绝缘膜B15的接触孔B16将引出电极BL1、BL2的单元连接部BC1～BC4连接于二极管单元BD1～BD4。而且，在接触孔B16之外的区域内在绝缘膜B15上配置有阴极焊盘B5。也就是说，阴极焊盘B5被设置在离开了pn结区域B11的正上方的位置。此外，通过形成在绝缘膜B15的接触孔B17将阳极电极膜B4A连接于半导体基板B2，在接触孔B17之外的区域内在绝缘膜B15上配置有阳极焊盘B6。此外，阳极焊盘B6也处于离开了pn结区域B11的正上方的位置。据此，在将芯片二极管B1安装于安装基板B25时，能够避免对pn结区域B11施加较大的冲击。据此，能够避免pn结区域B11的破坏，所以能够实现对外力的耐久性优异的芯片二极管。此外，还可以构成为：不设置外部连接电极B3B、B4B，将阴极焊盘B5以及阳极焊盘B6分别作为阴极外部连接部以及阳极连接部，将键合引线连接于这些阴极焊盘B5以及阳极焊盘B6。在该情况下，也能够避免由于引线键合时的冲击而破坏pn结区域B11。
此外，在该实施方式中，阳极电极膜B4A由AlSi膜构成。AlSi膜的工作函数与p型半导体(尤其是p型硅半导体)近似，因此，能够在与p+型半导体基板B2之间形成良好的欧姆结。因此，不需要在p型+半导体基板B2形成用于欧姆接合的高杂质浓度扩散层。据此，制造工序变得简单，所以与其相应地能够提高生产率以及降低生产成本。
进而，在该实施方式中，半导体基板B2具有拐角部B9被弄圆的矩形形状。据此，能够抑制或者防止芯片二极管B1的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管B1。进而，在该实施方式中，在半导体基板B2的靠近阴极侧外部连接电极B3B的短边形成有表示阴极方向的凹部B8，所以在半导体基板B2的背面(与元件形成面B2a相反侧的主面)不需要标识阴极标记。凹部B8还可以在进行用于从晶片(原始基板)切出芯片二极管B1的加工时同时预先形成。此外，在芯片二极管B1的尺寸微小、标识困难的情况下也可以形成凹部B8来显示阴极的方向。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管B1也能够附加阴极标记。
图29是用于说明芯片二极管B1的制造工序的一例的工序图。此外，图30A以及图30B是表示图29的制造工序中途的构成的剖视图，示出与图23对应的剖切面。图31是作为半导体基板B2的原始基板的p+型半导体晶片BW的俯视图，放大示出了一部分区域。首先，准备作为半导体基板B2的原始基板的p+型半导体晶片BW。半导体晶片BW的表面是元件形成面BWa，对应于半导体基板B2的元件形成面B2a。在元件形成面BWa，矩阵状地排列设定了与多个芯片二极管B1对应的多个芯片二极管区域B1a。在相邻的芯片二极管区域B1a之间设置了边界区域B80。边界区域B80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片BW进行了必要的工序后，沿边界区域B80切断半导体晶片BW，由此得到多个芯片二极管B1。
对半导体晶片BW执行的工序的一例如下所述。首先，在p+型半导体晶片BW的元件形成面BWa形成热氧化膜或CVD氧化膜等的绝缘膜B15(例如的厚度)(BS1)，并且在其上形成抗蚀剂掩模(BS2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜B15形成与n+型区域B10对应的开口(BS3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜B15的开口露出的半导体晶片BW的表层部导入n型杂质(BS4)。n型杂质的导入，可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库(depot))来进行，也可以通过n型杂质离子(例如磷离子)的注入来进行。所谓磷储库，是指将半导体晶片BW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜B15的开口内露出的半导体晶片BW的表面的处理。根据需要使绝缘膜B15增厚(例如通过CVD氧化膜形成从而增厚左右)之后(BS5)，进行用于使导入半导体晶片BW中的杂质离子活性化的热处理(驱动)(BS6)。据此，在半导体晶片BW的表层部形成n+型区域B10。
接下来，在绝缘膜B15上形成具有与接触孔B16、B17相匹配的开口的另外的抗蚀剂掩模(BS7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜B15形成接触孔B16、B17(BS8)，之后，剥离抗蚀剂掩模。接下来，例如通过溅射，在绝缘膜B15上形成构成阴极电极B3以及阳极电极B4的电极膜(BS9)。在该实施方式中，形成由AlSi构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝B18对应的开口图案的其他抗蚀剂掩模(BS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝B18(BS11)。狭缝B18的宽度可以是3μm左右。据此，所述电极膜被分离为阴极电极膜B3A以及阳极电极膜B4A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜B20(BS12)，进而通过涂敷聚酰亚胺等来形成树脂膜B21(BS13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口B23、B24对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤BS14)。据此，形成具有与焊盘开口B23、B24对应的开口的树脂膜B21。之后，根据需要，进行用于固化(cure)树脂膜的热处理(BS15)。然后，通过将树脂膜B21作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜B20形成焊盘开口B22、B23(BS16)。之后，在焊盘开口B22、B23内形成外部连接电极B3B、B4B(BS17)。外部连接电极B3B、B4B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域B80(参照图31)相匹配的格子状的开口的抗蚀剂掩模B83(参照图30A)(BS18)。经该抗蚀剂掩模B83进行等离子体蚀刻，据此，如图30A所示，半导体晶片BW被从其元件形成面BWa蚀刻到给定深度。据此，沿着边界区域B80，形成切断用的槽B81(BS19)。剥离抗蚀剂掩模B83后，如图30B所示，半导体晶片BW从背面BWb被磨削到槽B81的底部为止(BS20)。据此，多个芯片二极管区域B1a被单片化，能够得到前述构造的芯片二极管B1。
用于在边界区域B80形成槽B81的抗蚀剂掩模B83，如图31所示，在与芯片二极管区域B1a的四角相接触的位置具有向芯片二极管区域B1a的外侧凸的弯曲形状的圆状部B84。圆状部B84被形成为以光滑的曲线连接芯片二极管区域B1a的相邻的两个边。进而，用于在边界区域B80形成槽B81的抗蚀剂掩模B83，在与芯片二极管区域B1a的一个短边相接触的位置具有向芯片二极管区域B1a的内侧凹陷的凹部B85。因此，通过将该抗蚀剂掩模B83作为掩模而进行的等离子体蚀刻来形成槽B81时，槽B81成为在与芯片二极管区域B1a的四角相接触的位置具有向芯片二极管区域B1a的外侧凸的弯曲形状的圆状部，并且在与芯片二极管区域B1a的一个短边相接触的位置具有向芯片二极管区域B1a的内侧凹陷的凹部。因此，在形成用于从半导体晶片BW切断芯片二极管区域B1a的槽B81的工序中，同时能够将芯片二极管B1的四角的拐角部B9整形为圆状，并且能够在一个短边(阴极侧的短边)形成作为阴极标记的凹部B8。即，不用增加专用的工序，就能够将拐角部B9加工为圆状，并且能够形成作为阴极标记的凹部B8。
在该实施方式中，因为半导体基板B2由p型半导体构成，所以即使不在半导体基板B2上形成外延层，也能够实现稳定的特性。即，因为n型半导体晶片的电阻率的面内偏差较大，所以使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层来形成pn结。这是因为n型杂质的偏析系数较小，所以在形成成为半导体晶片的源的锭(ingot)(例如硅锭)时，在晶片的中心部和边缘部，电阻率之差变大。与此相对，因为p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差较少。因此，通过使用p型半导体晶片，能够不形成外延层，而从晶片的任意地方切出稳定特性的二极管。因此，通过使用p+型半导体基板2，能够简化制造工序，并且能够降低制造成本。
图32A以及图32B是用于说明AlSi电极膜与p+型半导体基板的欧姆接触的图。图32A示出在p+型硅基板上形成了AlSi膜时的、p+型硅基板与AlSi膜之间的电压对电流特性。可知电流与施加电压成比例，形成了良好的欧姆接触。为了比较，在图32B中用曲线B90示出用从基板表面依次层叠了Ti膜、TiN膜以及AlCu膜的层叠膜构成了形成在p+型硅基板上的电极膜的情况下的同样的特性。可知电压对电流特性没有成为线性特性，不能得到欧姆接触。另一方面，用曲线B91示出如下情况的电压对电流特性：在p+型硅基板的表面形成比较高浓度地导入了p型杂质的高浓度区域，使由从基板表面依次层叠了Ti膜、TiN膜以及AlCu膜的层叠膜构成的电极膜与该高浓度区域相接触。可知在该情况下，电压对电流特性成为线性特性，获得了良好的欧姆接触。由此可知，通过使用AlSi膜作为电极膜，能够不用在p+型半导体基板形成高浓度区域，而形成与p+型半导体基板欧姆接触的阴极电极膜以及阳极电极膜，据此，能够简化制造工序。
图33是用于说明与芯片二极管B1的齐纳电压(Vz)的调整相关的特征的图。即，示出针对将芯片二极管B1构成为齐纳二极管的情况下的齐纳电压调整的特征。若更具体地进行说明，则为了形成n+型区域B10而在半导体基板B2的表层部导入了n型杂质(例如磷)之后，进行用于使该被导入的杂质活性化的热处理(驱动)。齐纳电压根据该热处理的温度以及时间发生变化。具体而言，具有热处理时施加给半导体基板B2的热量越多，齐纳电压越高的趋势。利用该趋势，能够调整齐纳电压。由图33可知，相较于杂质的剂量，齐纳电压较大地依赖于热处理时的热量。
图34是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。具体而言，示出齐纳电压相对于用于使导入半导体基板B2的n型杂质活性化的热处理时的温度的变化，曲线B93示出使用了电阻率比较低的(例如5mΩ)半导体基板的情况的齐纳电压，曲线B94示出使用了电阻率比较高的(例如15～18mΩ)半导体基板的情况的齐纳电压。由曲线B93、B94的比较可知，齐纳电压依赖于半导体基板的电阻率。因此，通过与目的齐纳电压对应地适用恰当的电阻率的半导体基板，能够使齐纳电压与设计值一致。
图35是第3发明的第2实施方式所涉及的芯片二极管B30的示意俯视图。芯片二极管B30的外观以及电极的配置与前述的第1实施方式大致相同，如图21以及图22所示。与前述的图25同样地，在图35中示出表露在半导体基板B2的元件形成面B2a的构成。图36是沿图35的线XXXVI-XXXVI取得的剖视图，图37是沿图35的线XXXVII-XXXVII取得的剖视图。在图35～图37中，对于与前述的第1实施方式中的各部分对应的部分赋予同一参照符号来示出。此外，一起参照图21以及图22。
在该实施方式中，在半导体基板B2的表层区域，以从n+型区域B10空开给定间隔而分离的状态形成了p+型区域B12。p+型区域B12被形成为在二极管单元区域B7内避开了n+型区域B10的图案。对于阴极电极膜B3A以及阳极电极膜B4A，在该实施方式中，应用了AlSi膜以外的电极膜，例如：将Ti膜作为下层、将Al膜作为上层的Ti/Al层叠膜；从基板B2侧依次层叠了Ti膜(例如厚度)、TiN膜(例如厚度左右)以及AlCu膜(例如厚度左右)的Ti/TiN/Al层叠膜等。阳极电极膜B4A从绝缘膜B15的表面向接触孔B17的内部延伸，在接触孔B17内与p+型区域B12欧姆接触。如由第1实施方式中参照的图32B(曲线B91)所理解的那样，在这种构成中，也能够在阳极电极膜B4A和p+型区域B12之间形成欧姆接触，能够将阳极电极膜B4A和半导体基板B2电连接。
图38是用于说明芯片二极管B30的制造工序的一例的工序图。此外，图39A～39D是表示图38的制造工序中途的构成的剖视图。在图38中，对于与前述的图29所示的各工序同样的工序赋予同一参照符号从而省略重复的说明。首先，在p+型半导体晶片BW的元件形成面BWa，形成热氧化膜或CVD氧化膜等的绝缘膜B15(例如的厚度)(BS1)，并且在其上形成抗蚀剂掩模(BS2)。通过使用了该抗蚀剂掩模的蚀刻，如图39A所示，在绝缘膜B15形成与n+型区域B10以及p+型区域B12对应的开口B65、B66(BS31)。进而，在剥离了抗蚀剂掩模后，根据需要，全面形成利用离子注入的用于抑制损伤的氧化膜(例如TEOS膜(由四乙氧基甲硅烷和氧的反应而成膜的硅氧化膜))(BS32)。接下来，形成其他抗蚀剂掩模B67(BS33)。该抗蚀剂掩模B67具有与n+型区域B10对应的开口，并且覆盖要形成p+型区域B12的区域。经由该抗蚀剂掩模B67，n型杂质离子(例如磷离子)被注入到半导体晶片BW(BS34)。接下来，剥离该抗蚀剂掩模B67，如图39B所示，形成另外的抗蚀剂掩模B68(BS35)。该抗蚀剂掩模B68具有与p+型区域B12对应的开口，覆盖要形成n+型区域B10的区域。经由该抗蚀剂掩模B68，p型杂质离子(例如硼离子)被注入到半导体晶片BW(BS36)。接下来，剥离该抗蚀剂掩模B68，如图39C所示，形成将半导体晶片BW全面覆盖的CVD氧化膜B69(BS37)。CVD氧化膜B69的厚度，优选为以上，更优选为以上。CVD氧化膜B69使绝缘膜B15增厚从而与该绝缘膜B15成为一部分，进而在绝缘膜B15的开口B65、B66处，覆盖半导体晶片BW的元件形成面BWa。在该状态下，进行用于使导入半导体晶片BW的杂质离子活性化的热处理(驱动)(BS6)。据此，导入半导体晶片BW的n型杂质离子以及p型杂质离子分别被活性化，形成n+型区域B10以及p+型区域B12。接下来，如图39D所示，在绝缘膜B15上形成具有与接触孔B16、B17相匹配的开口的另外的抗蚀剂掩模B70(BS7)。通过经该抗蚀剂掩模B70的蚀刻，在绝缘膜B15形成接触孔B16、B17(BS8)，之后，剥离抗蚀剂掩模B70(BS9)。
接下来，例如通过溅射，在绝缘膜B15上形成构成阴极电极B3以及阳极电极B4的电极膜(BS40)。在该实施方式中，依次溅射Ti膜、TiN膜以及AlCu膜，形成由它们的层叠膜构成的电极膜。然后，在该电极膜上，形成具有与狭缝B18对应的开口图案的另外的抗蚀剂掩模(BS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝B18(BS11)。据此，所述电极膜被分离为阴极电极膜B3A以及阳极电极膜B4A。
之后的工序与前述的第1实施方式相同。在该制造工序中，在用于使导入半导体晶片BW的杂质活性化的热处理(驱动)之前，用CVD氧化膜B69全面覆盖晶片。据此，能够防止作为n+型杂质的磷扩散到气氛中从而进入p+型区域B12。据此，能够避免由n型杂质阻碍p+型区域B12和阳极电极膜B4A之间的欧姆接触，所以能够在它们之间获得良好的欧姆接触。据此，能够提供优异特性的芯片二极管B30。
图40是用于说明形成CVD氧化膜B69所带来的效果的图，示出p+型半导体基板B2和阳极电极膜B4A之间的电压对电流特性。曲线B100是未形成CVD氧化膜B69时的特性，可知电流相对于电压变化的变化迟钝，没有获得良好的欧姆接触。这可以考虑是因为：在用于使杂质活性化的热处理中，作为n+型杂质的磷扩散到气氛中从而进入p+型区域B12，由n型杂质阻碍了p+型区域B12和阳极电极膜B4A之间的欧姆接触。曲线B101、B102、B103分别示出使CVD氧化膜B69的膜厚分别为 以及时的特性。由曲线B100与曲线B101、B102、B103的比较可知，通过在用于使杂质活性化的热处理之前设置CVD氧化膜B69，能够显著改善电压对电流特性。尤其可知，在使CVD氧化膜B69的膜厚为以上时，可以获得相对于电压变化而线性度高的电流变动，能够实现良好的欧姆接触。
图41是表示使用了芯片二极管的电子设备的一例即智能电话的外观的立体图。智能电话B201构成为在扁平的长方体形状的壳体B202的内部收纳电子部件。壳体B202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体B202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板B203的显示面。显示面板B203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板B203形成为占据壳体B202的一个主面的大部分的长方形形状。配置操作按钮B204，使得沿着显示面板B203的一个短边。在该实施方式中，沿显示面板B203的短边排列了多个(3个)操作按钮B204。使用者能够通过操作操作按钮B204以及触摸面板，来进行对于智能电话B201的操作，调出必要的功能使其执行。
在显示面板B203的另一个短边附近，配置了扬声器B205。扬声器B205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮B204的附近，在壳体B202的一个侧面配置了麦克风B206。麦克风B206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图42是表示壳体B202的内部所收纳的电子电路组件B210的构成的示意俯视图。电子电路组件B210包括布线基板B211、和安装在布线基板B211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)B212-B220和多个芯片部件。多个IC包括传输处理IC B212、单波段TV接收IC B213、GPS接收IC B214、FM调谐器IC B215、电源IC B216、闪速存储器B217、微型计算机B218、电源IC B219以及基带IC B220。多个芯片部件包括：芯片状电感器B221、B225、B235；芯片状电阻器B222、B224、B233；芯片状电容器B227、B230、B234；以及芯片二极管B228、B231。这些芯片部件例如通过倒装芯片接合而安装在布线基板B211的安装面上。对于芯片二极管B228、B231，能够应用前述的任一实施方式所涉及的芯片二极管。
传输处理IC B212内置有用于生成对于显示面板B203的显示控制信号，并且接收来自显示面板B203的表面的触摸面板的输入信号的电子电路。为了与显示面板B203进行连接，在传输处理IC B212连接了柔性布线B209。单波段TV接收IC B213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC B213的附近，配置了多个芯片状电感器B221和多个芯片状电阻器B222。单波段TV接收IC B213、芯片状电感器B221以及芯片状电阻器B222构成了单波段广播接收电路B223。芯片状电感器B221以及芯片状电阻器B222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路B223高精度的电路常数。
GPS接收IC B214内置了接收来自GPS卫星的电波从而输出智能电话B201的位置信息的电子电路。FM调谐器IC B215和在其附近安装在布线基板B211的多个芯片状电阻器B224以及多个芯片状电感器B225一起构成了FM广播接收电路B226。芯片状电阻器B224以及芯片状电感器B225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路B226高精度的电路常数。
在电源IC B216的附近，在布线基板B211的安装面安装了多个芯片状电容器B227以及多个芯片二极管B228。电源IC B216和芯片状电容器B227以及芯片二极管B228一起构成了电源电路B229。闪速存储器B217是用于记录操作系统程序、在智能电话B201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。
微型计算机B218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话B201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机B218的工作，实现用于图像处理、各种应用程序的运算处理。在电源IC B219的附近，在布线基板B211的安装面安装了多个芯片状电容器B230以及多个芯片二极管B231。电源IC B219和芯片状电容器B230以及芯片二极管B231一起构成了电源电路B232。
在基带IC B220的附近，在布线基板B211的安装面安装了多个芯片状电阻器B233、多个芯片状电容器B234、以及多个芯片状电感器B235。基带IC B220和芯片状电阻器B233、芯片状电容器B234以及芯片状电感器B235一起构成了基带通信电路B236。基带通信电路B236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC B212、GPS接收IC B214、单波段广播接收电路B223、FM广播接收电路B226、基带通信电路B236、闪速存储器B217以及微型计算机B218提供由电源电路B229、B232进行了适当调整后的电力。微型计算机B218响应通过传输处理IC B212而输入的输入信号进行运算处理，从传输处理IC B212向显示面板B203输出显示控制信号从而使显示面板B203进行各种显示。
在通过触摸面板或者操作按钮B204的操作而指示了单波段广播的接收时，通过单波段广播接收电路B223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板B203，并且通过微型计算机B218执行用于从扬声器B205使所接收到的声音音响化的运算处理。此外，在需要智能电话B201的位置信息时，微型计算机B218取得GPS接收IC B214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮B204的操作而输入FM广播接收指令时，微型计算机B218启动FM广播接收电路B226，执行使所接收到的声音从扬声器B205输出的运算处理。闪速存储器B217用于存储通过通信而取得的数据、由微型计算机B218的运算或来自触摸面板的输入而作成的数据。微型计算机B218根据需要对闪速存储器B217写入数据，此外从闪速存储器B217读出数据。
通过基带通信电路B236来实现电话通信或者数据通信的功能。微型计算机B218控制基带通信电路B236，进行用于收发声音或者数据的处理。以上，对于第3发明的实施方式进行了说明，但是第3发明还可以通过其他方式来实施。例如，在前述的第1以及第2实施方式中，示出了在半导体基板上形成4个二极管单元的例子，但是在半导体基板上既可以形成2个或者3个二极管单元，也可以形成4个以上的二极管单元。
此外，在前述的实施方式中示出了pn结区域在俯视下形成为正八边形的例子，但是可以将pn结区域形成为边数为3个以上的任意多边形形状，也可以使它们的平面形状为圆形或椭圆形。在使pn结区域的形状为多边形形状的情况下，它们不需要是正多边形形状，可以通过边的长度为2种以上的多边形来形成这些区域。进而此外，pn结区域不需要形成为相同的大小，在半导体基板上可以混在分别具有不同大小的接合区域的多个二极管单元。进而此外，在半导体基板上形成的pn结区域的形状不需要是1种，在半导体基板上可以混在2种以上的形状的pn结区域。
[4]关于第4发明
在所述专利文献1(JP特开2002-270858号公报)的构成中，阳极电极被埋设在绝缘膜内，该阳极电极的露出的上表面用于进行外部连接。具体而言，通过在阳极电极的上表面接合键合引线，实现二极管元件的外部连接。但是，阳极电极被埋设在绝缘膜内，pn结位于其正下方。因此，在外部连接时施加给阳极电极的物理应力传递到pn结，有可能pn结被破坏，或者元件特性发生变动。因此，安装后的二极管元件的可靠性未必良好。
第4发明的目的是提供一种提高了可靠性的芯片二极管。第4发明还提供一种具备芯片二极管的电路组件、以及具备这种电路组件的电子设备。第4发明具有如下特征。
C1.芯片二极管包括：p型半导体基板；n型扩散层，其形成在所述p型半导体基板上，与所述p型半导体基板之间形成pn结区域；绝缘膜，其覆盖所述p型半导体基板的主面，具有使所述n型扩散层露出的阴极接触孔；阴极电极，其具有通过所述阴极接触孔与所述n型扩散层接触，并且引出到所述阴极接触孔之外的区域的所述绝缘膜上的阴极引出电极，以及与所述阴极引出电极连接并且在所述阴极接触孔之外的区域配置在所述绝缘膜上的阴极外部连接部；和阳极电极，其连接于所述p型半导体基板。
根据该构成，在p型半导体基板上形成了绝缘膜，阴极引出电极通过形成在该绝缘膜的阴极接触孔连接于n型扩散层。而且，在阴极接触孔之外的区域在绝缘膜上配置了阴极外部连接部。据此，能够避开pn结区域的正上方来配置阴极外部连接部，所以在将芯片二极管安装于安装基板，或者在阴极外部连接部连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够避免pn结区域的破坏，所以对于外力的耐久性优异，因此能够实现提高了可靠性的芯片二极管。
进而，在本发明中，因为半导体基板由p型半导体基板构成，所以能够不用在半导体基板上形成外延层而实现稳定的特性。即，n型半导体晶片因为电阻率的面内偏差较大，所以需要在表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层从而形成pn结。相对于此，p型半导体晶片因为面内偏差较少，所以不用形成外延层，就可以从晶片的所有地方切出稳定的特性的二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。
C2.如“C1.”所述的芯片二极管，其中，所述阴极外部连接部被设置在离开了所述pn结区域的正上方的位置。根据该构成，确实降低对pn结区域的物理应力，能够提高芯片二极管的可靠性。
C3.如“C1.”或者“C2.”所述的芯片二极管，其中，所述绝缘膜还具有使所述p型半导体基板露出的阳极接触孔，所述阳极电极具有：阳极引出电极，其通过所述阳极接触孔与所述p型半导体基板接触，并且引出到所述阳极接触孔之外的区域的所述绝缘膜上；以及阳极外部连接部，其与所述阳极引出电极连接，并且在所述阳极接触孔之外的区域配置在所述绝缘膜上。
通过该构成，因为阳极外部连接部能够避开pn结区域的正上方进行配置，所以在将芯片二极管安装于安装基板，或者在阳极外部连接部连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够实现进一步提高了可靠性的芯片二极管。
C4.如“C3.”所述的芯片二极管，其中，所述阳极引出电极由AlSi电极膜构成，所述AlSi电极膜与所述p型半导体基板相接触。根据该构成，阳极电极具有与p型半导体基板接触的AlSi电极膜。AlSi的工作函数与p型半导体(尤其是p型硅半导体)近似。因此，AlSi电极膜能够在与p型半导体基板之间形成良好的欧姆结。因此，不需要在p型半导体基板形成用于欧姆接合的高杂质浓度扩散层。据此，能够简化制造工序，所以与其相应地能够提高生产率以及降低生产成本。
C5.如“C3.”所述的芯片二极管，其中，还包括p+型扩散层，所述p+型扩散层形成在所述p型半导体基板，并且相较于所述p型半导体基板高浓度地包含p型杂质，在所述阳极接触孔中露出，所述阳极引出电极与所述p型扩散层相接触。作为与p型半导体基板相接触的电极膜，除了AlSi膜以外，还可以应用Ti/Al层叠膜、Ti/TiN/AiCu层叠膜等电极膜材料。在该情况下，优选在p型半导体基板形成比该p型半导体基板高杂质浓度的p+型扩散层，在该p+型扩散层接合阳极引出电极从而形成欧姆接触。
C6.如“C1.”～“C5.”的任一项所述的芯片二极管，单独地分离地在所述p型半导体基板形成多个所述n型扩散层，构成了分别形成单独的所述pn结区域的多个二极管单元，所述阴极引出电极包括分别与所述多个二极管单元的所述n型扩散层连接的多个单元连接部。
根据该构成，在p型半导体基板形成了多个二极管单元。阴极引出电极具有分别与这多个二极管单元的n型扩散层连接的多个单元连接部。据此，多个二极管单元被并联连接在阴极电极以及阳极电极之间。据此，能够实现ESD耐量的提高，尤其能够兼顾芯片尺寸的小型化和确保ESD耐量。更具体而言，形成了按每个二极管单元而被分离的pn结区域，并且它们被并联连接。通过在多个二极管单元分别形成单独的pn结区域，能够延长半导体基板上的pn结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓pn结区域的周长，是指半导体基板的表面的pn结区域的四周的合计长度。更具体而言，所谓pn结区域的周长，是指半导体基板的表面的p型区域与n型区域的边界线的总延长。
C7.如“C6.”所述的芯片二极管，其中，所述多个二极管单元在所述p型半导体基板上二维排列。通过该构成，通过将多个二极管单元进行二维排列(优选等间隔地二维排列)，能够进一步提高ESD耐量。所述多个二极管单元的所述pn结区域可以形成为相等的大小。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在进行了小型化的情况下，也具有足够的ESD耐量。各pn结区域可以是多边形区域。通过该构成，各二极管单元具有较长的周长的pn结区域，所以能够延长整体的周长，所以能够提高ESD耐量。
所述多个二极管单元可以形成为相等的大小(更具体而言，多个二极管单元的pn结区域相等的大小)。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在小型化的情况下，也能够具有足够的ESD耐量。所述二极管单元优选设置为4个以上。通过该构成，通过设置4个以上的二极管单元，能够延长二极管结区域的周长，所以能够有效地提高ESD耐量。
C8.如“C1.”～“C7.”的任一项所述的芯片二极管，其中，所述p型半导体基板不具有外延层。如前所述，因为半导体基板由p型半导体基板构成，所以即使不在半导体基板上形成外延层，也能够实现稳定的特性。因此，通过省略外延层，能够简化制造工序，并且能够降低制造成本。
C9.如“C1.”～“C8.”的任一项所述的芯片二极管，其中，所述阴极电极以及所述阳极电极被配置在所述p型半导体基板的一个主面侧。根据该构成，因为阴极电极以及阳极电极都形成在p型半导体基板的一个表面，所以能够将芯片二极管表面安装在安装基板上。即，能够提供倒装芯片连接型的芯片二极管。据此，能够减小芯片二极管的占有空间。尤其能够实现安装基板上的芯片二极管的薄型化。据此，能够有效利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
C10.如“C1.”～“C9.”的任一项所述的芯片二极管，其中，还包括保护膜，所述保护膜形成在所述p型半导体基板的主面，使得使所述阴极电极以及所述阳极电极露出，并且覆盖所述阴极引出电极。根据该构成，因为形成了使阴极电极以及阳极电极露出的同时覆盖阴极引出电极的保护膜，所以能够抑制或者防止水分对阴极引出电极以及pn结区域的浸入。而且，通过保护膜，能够提高对于外力的耐久性，能够进一步提高可靠性。
C11.如“C1.”～“C10.”的任一项所述的芯片二极管，其中，所述阴极引出电极形成在所述p型半导体基板的一个主面，所述p型半导体基板的所述一个主面具有将拐角部弄圆的矩形形状。根据该构成，形成了阴极引出电极的一侧的半导体基板的表面，具有将拐角部弄圆的矩形形状。据此，能够抑制或者防止芯片二极管的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管。
C12.如“C11.”权利要求11所述的芯片二极管，其中，在所述矩形形状的一边的中部，形成了表示阴极方向的凹部。根据该构成，因为在矩形形状的半导体基板的一边形成了表示阴极方向的凹部，所以在半导体基板的表面(例如保护膜的表面)，不需要形成由标识等表示阴极方向的标记(阴极标记)。上述那样的凹部，还可以在进行用于从晶片(原始基板)切出芯片二极管的加工时同时预先形成。此外，在芯片二极管的尺寸微小、标识困难的情况下也可以形成。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管也能够附加表示阴极方向的记号。
C13.电路组件，包括：安装基板；和安装在所述安装基板的如“C1.”～“C12.”的任一项所述的芯片二极管。通过该构成，能够提供一种使用了能够抑制安装时的破坏、特性变动、因此提高了可靠性的芯片二极管的电路组件。因此，能够提供可靠性高的电路组件。
C14.如“C13.”所述的电路组件，其中，所述芯片二极管通过无线键合(倒装键合、倒装芯片键合)而连接于所述安装基板。通过该构成，能够减小安装基板上的芯片二极管的占有空间，所以能够有助于电子部件的高密度安装。
C15.电子设备，包括“C13.”或者“C14.”所述的电路组件；和收纳了所述电路组件的壳体。通过该构成，能够提供一种在壳体内收纳了使用了能够抑制安装时的破坏、特性变动、因此提高了可靠性的芯片二极管的电路组件的电子设备。因此，能够提供可靠性高的电子设备。参照附图来详细说明第4发明的实施方式。
图43是第4发明的第1实施方式所涉及的芯片二极管的立体图，图44是其俯视图，图45是沿图44的XLV-XLV线取得的剖视图。进而，图46是沿图44的XLVI-XLVI取得的剖视图。芯片二极管C1包括p+型的半导体基板C2(例如硅基板)、形成在半导体基板C2的多个二极管单元CD1～CD4、和将这多个二极管单元CD1～CD4并联连接的阴极电极C3以及阳极电极C4。半导体基板C2包括一对主面C2a、C2b、和与这一对主面C2a、C2b正交的多个侧面C2c，所述一对主面C2a、C2b中的一方(主面C2a)成为元件形成面。以下，将该主面C2a称为“元件形成面C2a”。元件形成面C2a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，芯片二极管C1的整体厚度T可以是0.1mm左右。在元件形成面C2a的两端部，配置了阴极电极C3的外部连接电极C3B、和阳极电极C4的外部连接电极C4B。在这些外部连接电极C3B、C4B之间的元件形成面C2a设置了二极管单元区域C7。
在与元件形成面C2a的一个短边(在该实施方式中是靠近阴极侧外部连接电极C3B的短边)关联的一个侧面C2c，形成了沿半导体基板C2的厚度方向延伸而被切口的凹部C8。凹部C8在该实施方式中，跨半导体基板C2的厚度方向的整个区域延伸。凹部C8在俯视下，从元件形成面C2a的一短边向内部凹陷，在该实施方式中，具有向元件形成面C2a的内部变窄的梯形形状。当然，该平面形状是一例，既可以是矩形形状，也可以是三角形形状，还可以是部分圆状(例如圆弧形状)等的凹弯曲形状。凹部C8表示芯片二极管C1的朝向(芯片方向)。更具体而言，凹部C8提供表示阴极侧外部连接电极C3B的位置的阴极标记。据此，成为如下构造：在安装芯片二极管C1时，能够根据其外观来掌握极性。
半导体基板C2在与4个侧面C2c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部C9。在该实施方式中，这4个拐角部C9被整形为圆状。在从元件形成面C2a的法线方向观察的俯视下，拐角部C9成为向外侧凸的光滑的弯曲面。据此，成为能够抑制芯片二极管C1的制造工序、安装时的切削的构造。
在该实施方式中，二极管单元区域C7形成为矩形。在二极管单元区域C7内，配置了多个二极管单元CD1～CD4。多个二极管单元CD1～CD4在该实施方式中被设置了4个，沿半导体基板C2的长边方向以及短边方向等间隔地二维排列为矩阵状。图47是去除阴极电极C3以及阳极电极C4以及形成在其上的构成从而表示半导体基板C2的表面(元件形成面C2a)的构造的俯视图。在二极管单元CD1～CD4的各区域内，分别在p+型的半导体基板C2的表层区域形成了n+型区域C10。n+型区域C10按各个二极管单元而被分离。据此，二极管单元CD1～CD4分别具有按每个二极管单元而分离的pn结区域C11。
多个二极管单元CD1～CD4在该实施方式中形成为相等的大小以及相同的形状，具体而言形成为矩形形状，在各二极管单元的矩形区域内形成了多边形形状的n+型区域C10。在该实施方式中，n+型区域C10形成为正八边形，具有分别沿形成二极管单元CD1～CD4的矩形区域的4边的4个边、和与二极管单元CD1～CD4的矩形区域的4个角部分别对置的另外4个边。
如图45以及图46所示，在半导体基板C2的元件形成面C2a形成了由氧化膜等构成的绝缘膜C15(在图44中省略图示)。在绝缘膜C15中形成了使二极管单元CD1～CD4各自的n+型区域C10的表面露出的接触孔C16(阴极接触孔)、和使元件形成面C2a露出的接触孔C17(阳极接触孔)。在绝缘膜C15的表面，形成了阴极电极C3以及阳极电极C4。阴极电极C3包括形成在绝缘膜C15的表面的阴极电极膜C3A、和与阴极电极膜C3A接合的外部连接电极C3B。阴极电极膜C3A具有与多个二极管单元CD1、CD3连接的引出电极CL1、与多个二极管CD2、CD4连接的引出电极CL2、和与引出电极CL1、CL2(阴极引出电极)一体地形成的阴极焊盘C5。阴极焊盘C5在元件形成面C2a的一端部形成为矩形。外部连接电极C3B与该阴极焊盘C5连接。如此，外部连接电极C3B与引出电极CL1、CL2公共连接。阴极焊盘C5以及外部连接电极C3B构成阴极电极C3的外部连接部(阴极外部连接部)。
阳极电极C4包括形成在绝缘膜C15的表面的阳极电极膜C4A、和与阳极电极膜C4A接合的外部连接电极C4B。阳极电极膜B4A连接于p+型半导体基板C2，在元件形成面C2a的一端部附近具有阳极焊盘C6。阳极焊盘C6由阳极电极膜C4A中配置在元件形成面C2a的一端部的区域构成。外部连接电极C4B与该阳极焊盘C6连接。阳极焊盘C6以及外部连接电极C4B构成了阳极电极C4的外部连接部(阳极外部连接部)。在阳极电极膜C4A中，阳极焊盘C6以外的区域是从阳极接触孔C17引出的阳极引出电极。
引出电极CL1从绝缘膜C15的表面进入二极管单元CD1、CD3的接触孔C16内，在各接触孔C16内与二极管单元CD1、CD3的各n+型区域C10欧姆接触。在引出电极CL1中在接触孔C16内与二极管单元CD1、CD3连接的部分，构成了单元连接部CC1、CC3。同样地，引出电极CL2从绝缘膜C15的表面进入二极管单元CD2、CD4的接触孔C16内，在各接触孔C16内与二极管单元CD2、CD4的各n+型区域C10欧姆接触。在引出电极CL2中在接触孔C16内连接于二极管单元CD2、CD4的部分，构成了单元连接部CC2、CC4。阳极电极膜C4A从绝缘膜C15的表面向接触孔C17的内部延伸，在接触孔C17内与p+型的半导体基板C2欧姆接触。在该实施方式中，阴极电极膜C3A以及阳极电极膜C4A由相同的材料构成。
作为电极膜，在该实施方式中，使用了AlSi膜。使用AlSi膜时，能够在半导体基板C2的表面不设置p+型区域，使阳极电极膜C4A与p+型的半导体基板C2欧姆接触。即，能够使阳极电极膜C4A与p+型的半导体基板C2直接接触来形成欧姆结。因此，能够省略用于形成p+型区域的工序。
阴极电极膜C3A与阳极电极膜C4A之间通过狭缝C18进行分离。引出电极CL1沿着从二极管单元CD1通过二极管单元CD3到达阴极焊盘C5的直线形成为直线状。同样地，引出电极CL2沿着从二极管单元CD2通过二极管单元CD4到达阴极焊盘C5的直线形成为直线状。引出电极CL1、CL2在从n+型区域C10到阴极焊盘C5之间的各处分别具有一样的宽度W1、W2，这些宽度W1、W2比单元连接部CC1、CC2、CC3、CC4的宽度宽。单元连接部CC1～CC4的宽度通过与引出电极CL1、CL2的引出方向正交的方向的长度来进行定义。引出电极CL1、CL2的前端部，被整形为与n+型区域C10的平面形状相匹配。引出电极CL1、CL2的基端部与阴极焊盘C5连接。狭缝C18形成为给引出电极CL1、CL2加上边。另一方面，在绝缘膜C15的表面形成阳极电极膜C4A，使得空开与大致恒定宽度的狭缝C18对应的间隔地包围阴极电极膜C3A。阳极电极膜C4A一体地具有沿着元件形成面C2a的长边方向延伸的梳齿状部分、和由矩形区域构成的阳极焊盘C6。
阴极电极膜C3A以及阳极电极膜C4A由例如由氮化膜构成的钝化膜C20(图44中省略图示)覆盖，进而在钝化膜C20上形成了聚酰亚胺等的树脂膜C21。按照贯通钝化膜C20以及树脂膜C21的方式，形成使阴极焊盘C5露出的焊盘开口C22、和使阳极焊盘C6露出的焊盘开口C23。外部连接电极C3B、C4B分别被埋入到焊盘开口C22、C23。钝化膜C20以及树脂膜C21构成保护膜，抑制或者防止水分向引出电极CL1、CL2以及pn结区域C11的浸入，同时吸收来自外部的冲击等，有助于提高芯片二极管C1的耐久性。
外部连接电极C3B、C4B，既可以在比树脂膜C21的表面低的位置(靠近半导体基板C2的位置)具有表面，也可以从树脂膜C21的表面突出从而在比树脂膜C21高的位置(远离半导体基板C2的位置)具有表面。图45中示出外部连接电极C3B、C4B从树脂膜C21的表面突出的例子。外部连接电极C3B、C4B例如可以由具有与电极膜C3A、C4A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
在各二极管单元CD1～CD4中，在p型的半导体基板C2与n+型区域C10之间形成了pn结区域C11，因此，分别形成了pn结二极管。而且，多个二极管单元CD1～CD4的n+型区域C10与阴极电极C3公共连接，作为二极管单元CD1～CD4的公共p型区域的p+型的半导体基板C2与阳极电极C4公共连接。据此，形成在半导体基板C2上的多个二极管单元CD1～CD4全部被并联连接。
图48是表示芯片二极管C1的内部电气构造的电气原理图。由二极管单元CD1～CD4分别构成的pn结二极管，通过由阴极电极C3公共连接阴极侧，由阳极电极C4公共连接阳极侧，从而全部被并联连接，据此，整体上作为一个二极管发挥功能。
根据该实施方式的构成，芯片二极管C1具有多个二极管单元CD1～CD4，各二极管单元CD1～CD4具有pn结区域C11。pn结区域C11按每个二极管单元CD1～CD4被分离。因此，芯片二极管C1的pn结区域C11的周长，即，半导体基板C2中的n+型区域C10的合计周长(总延长)变长。据此，能够避免pn结区域C11的附近的电场集中，实现其分散，所以能够实现提高ESD耐量。即，即使在将芯片二极管C1形成为小型的情况下，也能够增大pn结区域C11的总周长，所以能够兼顾芯片二极管C1的小型化和确保ESD耐量。
图49示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量越大。在半导体基板上形成了4个以上的二极管单元的情况下，实现了超过8千伏的ESD耐量。
进而，在该实施方式中，引出电极CL1、CL2的宽度W1、W2，在从单元连接部CC1～CC4到阴极焊盘C5之间的各处，比单元连接部CC1～CC4的宽度宽。据此，能够增大容许电流量，降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的芯片二极管。
此外，在该实施方式中，在向阴极焊盘C5的直线上排列的多个二极管单元CD1、CD3；CD2、CD4通过直线状的公共引出电极CL1、CL2连接于阴极焊盘C5。据此，能够使从二极管单元CD1～CD4到阴极焊盘C5的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，能够在多个二极管单元CD1、CD3；CD2、CD4共享一个引出电极CL1；CL2，所以能够在形成许多二极管单元CD1～CD4来实现二极管结区域(pn结区域C11)的周长的增加的同时，在半导体基板C2上布局线宽度宽的引出电极。据此，能够兼顾ESD耐量的进一步提高和电迁移的降低，从而进一步提高可靠性。
此外，引出电极CL1、CL2的端部成为部分多边形形状，使得与n+型区域C10的形状(多边形)相匹配，所以能够在减小引出电极CL1、CL2的占有面积的同时，与n+型区域C10连接。进而，阴极侧以及阳极侧的外部连接电极C3B、C4B都形成在半导体基板C2的一个表面即元件形成面C2a。因此，如图50所示，能够通过使元件形成面C2a与安装基板C25对置，通过焊锡C26在安装基板C25上接合外部连接电极C3B、C4B，从而构成在安装基板C25上表面安装了芯片二极管C1的电路组件。即，能够提供倒装芯片连接型的芯片二极管C1，通过使元件形成面C2a与安装基板C25的安装面对置的倒装接合，能够通过无线键合将芯片二极管C1连接于安装基板C25。据此，能够减小安装基板C25上的芯片二极管C1的占有空间。尤其能够实现安装基板C25上的芯片二极管C1的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
此外，在该实施方式中，在半导体基板C2上形成有绝缘膜C15，通过形成在该绝缘膜C15的接触孔C16将引出电极CL1、CL2的单元连接部CC1～CC4连接于二极管单元CD1～CD4。而且，在接触孔C16之外的区域内在绝缘膜C15上配置有阴极焊盘C5。也就是说，阴极焊盘C5被设置在离开了pn结区域C11的正上方的位置。此外，通过形成在绝缘膜C15的接触孔C17将阳极电极膜C4A连接于半导体基板C2，在接触孔C17之外的区域内在绝缘膜C15上配置有阳极焊盘C6。此外，阳极焊盘C6也处于离开了pn结区域C11的正上方的位置。据此，在将芯片二极管C1安装于安装基板C25时，能够避免对pn结区域C11施加较大的冲击。据此，能够避免pn结区域C11的破坏，所以能够实现对外力的耐久性优异的芯片二极管。此外，还可以构成为：不设置外部连接电极C3B、C4B，将阴极焊盘C5以及阳极焊盘C6分别作为阴极外部连接部以及阳极连接部，将键合引线连接于这些阴极焊盘C5以及阳极焊盘C6。在该情况下，也能够避免由于引线键合时的冲击而破坏pn结区域C11。
此外，在该实施方式中，阳极电极膜C4A由AlSi膜构成。AlSi膜的工作函数与p型半导体(尤其是p型硅半导体)近似，因此，能够在与p+型半导体基板C2之间形成良好的欧姆结。因此，不需要在p型+半导体基板C2形成用于欧姆接合的高杂质浓度扩散层。据此，制造工序变得简单，所以与其相应地能够提高生产率以及降低生产成本。
进而，在该实施方式中，半导体基板C2具有拐角部C9被弄圆的矩形形状。据此，能够抑制或者防止芯片二极管C1的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管C1。进而，在该实施方式中，在半导体基板C2的靠近阴极侧外部连接电极C3B的短边形成有表示阴极方向的凹部C8，所以在半导体基板C2的背面(与元件形成面C2a相反侧的主面)不需要标识阴极标记。凹部C8还可以在进行用于从晶片(原始基板)切出芯片二极管C1的加工时同时预先形成。此外，在芯片二极管C1的尺寸微小、标识困难的情况下也可以形成凹部C8来显示阴极的方向。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管C1也能够附加阴极标记。
图51是用于说明芯片二极管C1的制造工序的一例的工序图。此外，图52A以及图52B是表示图51的制造工序中途的构成的剖视图，示出与图43对应的剖切面。图53是作为半导体基板C2的原始基板的p+型半导体晶片CW的俯视图，放大示出了一部分区域。首先，准备作为半导体基板C2的原始基板的p+型半导体晶片CW。半导体晶片CW的表面是元件形成面CWa，对应于半导体基板C2的元件形成面C2a。在元件形成面CWa，矩阵状地排列设定了与多个芯片二极管C1对应的多个芯片二极管区域C1a。在相邻的芯片二极管区域C1a之间设置了边界区域C80。边界区域C80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片CW进行了必要的工序后，沿边界区域C80切断半导体晶片CW，由此得到多个芯片二极管C1。
对半导体晶片CW执行的工序的一例如下所述。首先，在p+型半导体晶片CW的元件形成面CWa形成热氧化膜或CVD氧化膜等的绝缘膜C15(例如的厚度)(CS1)，并且在其上形成抗蚀剂掩模(CS2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜C15形成与n+型区域C10对应的开口(CS3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜C15的开口露出的半导体晶片CW的表层部导入n型杂质(CS4)。n型杂质的导入，可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库)来进行，也可以通过n型杂质离子(例如磷离子)的注入来进行。所谓磷储库，是指将半导体晶片CW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜C15的开口内露出的半导体晶片CW的表面的处理。根据需要使绝缘膜C15增厚(例如通过CVD氧化膜形成从而增厚左右)之后(CS5)，进行用于使导入半导体晶片CW中的杂质离子活性化的热处理(驱动)(CS6)。据此，在半导体晶片CW的表层部形成n+型区域C10。
接下来，在绝缘膜C15上形成具有与接触孔C16、C17相匹配的开口的另外的抗蚀剂掩模(CS7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜C15形成接触孔C16、C17(CS8)，之后，剥离抗蚀剂掩模。接下来，例如通过溅射，在绝缘膜C15上形成构成阴极电极C3以及阳极电极C4的电极膜(CS9)。在该实施方式中，形成由AlSi构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝C18对应的开口图案的其他抗蚀剂掩模(CS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝C18(CS11)。狭缝C18的宽度可以是3μm左右。据此，所述电极膜被分离为阴极电极膜C3A以及阳极电极膜C4A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜C20(CS12)，进而通过涂敷聚酰亚胺等来形成树脂膜C21(CS13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口C23、C24对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤CS14)。据此，形成具有与焊盘开口C23、C24对应的开口的树脂膜C21。之后，根据需要，进行用于固化树脂膜的热处理(CS15)。然后，通过将树脂膜C21作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜C20形成焊盘开口C22、C23(CS16)。之后，在焊盘开口C22、C23内形成外部连接电极C3B、C4B(CS17)。外部连接电极C3B、C4B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域C80(参照图53)相匹配的格子状的开口的抗蚀剂掩模C83(参照图52A)(CS18)。经该抗蚀剂掩模C83进行等离子体蚀刻，据此，如图52A所示，半导体晶片CW被从其元件形成面CWa蚀刻到给定深度。据此，沿着边界区域C80，形成切断用的槽C81(CS19)。剥离抗蚀剂掩模C83后，如图52B所示，半导体晶片CW从背面CWb被磨削到槽C81的底部为止(CS20)。据此，多个芯片二极管区域C1a被单片化，能够得到前述构造的芯片二极管C1。
用于在边界区域C80形成槽C81的抗蚀剂掩模C83，如图53所示，在与芯片二极管区域C1a的四角相接触的位置具有向芯片二极管区域C1a的外侧凸的弯曲形状的圆状部C84。圆状部C84被形成为以光滑的曲线连接芯片二极管区域C1a的相邻的两个边。进而，用于在边界区域C80形成槽C81的抗蚀剂掩模C83，在与芯片二极管区域C1a的一个短边相接触的位置具有向芯片二极管区域C1a的内侧凹陷的凹部C85。因此，通过将该抗蚀剂掩模C83作为掩模而进行的等离子体蚀刻来形成槽C81时，槽C81成为在与芯片二极管区域C1a的四角相接触的位置具有向芯片二极管区域C1a的外侧凸的弯曲形状的圆状部，并且在与芯片二极管区域C1a的一个短边相接触的位置具有向芯片二极管区域C1a的内侧凹陷的凹部。因此，在形成用于从半导体晶片CW切断芯片二极管区域C1a的槽C81的工序中，同时能够将芯片二极管C1的四角的拐角部C9整形为圆状，并且能够在一个短边(阴极侧的短边)形成作为阴极标记的凹部C8。即，不用增加专用的工序，就能够将拐角部C9加工为圆状，并且能够形成作为阴极标记的凹部C8。
在该实施方式中，因为半导体基板C2由p型半导体构成，所以即使不在半导体基板C2上形成外延层，也能够实现稳定的特性。即，因为n型半导体晶片的电阻率的面内偏差较大，所以使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层来形成pn结。这是因为n型杂质的偏析系数较小，所以在形成成为半导体晶片的源的锭(ingot)(例如硅锭)时，在晶片的中心部和边缘部，电阻率之差变大。与此相对，因为p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差较少。因此，通过使用p型半导体晶片，能够不形成外延层，而从晶片的任意地方切出稳定特性的二极管。因此，通过使用p+型半导体基板C2，能够简化制造工序，并且能够降低制造成本。
图54A以及图54B是用于说明AlSi电极膜与p+型半导体基板的欧姆接触的图。图54A示出在p+型硅基板上形成了AlSi膜时的、p+型硅基板与AlSi膜之间的电压对电流特性。可知电流与施加电压成比例，形成了良好的欧姆接触。为了比较，在图54B中用曲线C90示出用从基板表面依次层叠了Ti膜、TiN膜以及AlCu膜的层叠膜构成了形成在p+型硅基板上的电极膜的情况下的同样的特性。可知电压对电流特性没有成为线性特性，不能得到欧姆接触。另一方面，用曲线C1示出如下情况的电压对电流特性：在p+型硅基板的表面形成比较高浓度地导入了p型杂质的高浓度区域，使由从基板表面依次层叠了Ti膜、TiN膜以及AlCu膜的层叠膜构成的电极膜与该高浓度区域相接触。可知在该情况下，电压对电流特性成为线性特性，获得了良好的欧姆接触。由此可知，通过使用AlSi膜作为电极膜，能够不用在p+型半导体基板形成高浓度区域，而形成与p+型半导体基板欧姆接触的阴极电极膜以及阳极电极膜，据此，能够简化制造工序。
图55是用于说明与芯片二极管C1的齐纳电压(Vz)的调整相关的特征的图。即，示出针对将芯片二极管C1构成为齐纳二极管的情况下的齐纳电压调整的特征。若更具体地进行说明，则为了形成n+型区域C10而在半导体基板C2的表层部导入了n型杂质(例如磷)之后，进行用于使该被导入的杂质活性化的热处理(驱动)。齐纳电压根据该热处理的温度以及时间发生变化。具体而言，具有热处理时施加给半导体基板C2的热量越多，齐纳电压越高的趋势。利用该趋势，能够调整齐纳电压。由图55可知，相较于杂质的剂量，齐纳电压较大地依赖于热处理时的热量。
图56是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。具体而言，示出齐纳电压相对于用于使导入半导体基板C2的n型杂质活性化的热处理时的温度的变化，曲线C93示出使用了电阻率比较低的(例如5mΩ)半导体基板的情况的齐纳电压，曲线C94示出使用了电阻率比较高的(例如15～18mΩ)半导体基板的情况的齐纳电压。由曲线C93、C94的比较可知，齐纳电压依赖于半导体基板的电阻率。因此，通过与目的齐纳电压对应地适用恰当的电阻率的半导体基板，能够使齐纳电压与设计值一致。
图57是第4发明的第2实施方式所涉及的芯片二极管C30的示意俯视图。芯片二极管C30的外观以及电极的配置与前述的第1实施方式大致相同，如图43以及图44所示。与前述的图47同样地，在图57中示出表露在半导体基板C2的元件形成面C2a的构成。图58是沿图57的线LVIII-LVIII取得的剖视图，图59是沿图57的线LIX-LIX取得的剖视图。在图57～图59中，对于与前述的第1实施方式中的各部分对应的部分赋予同一参照符号来示出。此外，一起参照图43以及图44。
在该实施方式中，在半导体基板C2的表层区域，以从n+型区域C10空开给定间隔而分离的状态形成了p+型区域C12。p+型区域C12被形成为在二极管单元区域C7内避开了n+型区域C10的图案。对于阴极电极膜C3A以及阳极电极膜C4A，在该实施方式中，应用了AlSi膜以外的电极膜，例如：将Ti膜作为下层、将Al膜作为上层的Ti/Al层叠膜；从基板C2侧依次层叠了Ti膜(例如厚度)、TiN膜(例如厚度左右)以及AlCu膜(例如厚度左右)的Ti/TiN/Al层叠膜等。阳极电极膜C4A从绝缘膜C15的表面向接触孔C17的内部延伸，在接触孔C17内与p+型区域C12欧姆接触。如由第1实施方式中参照的图54B(曲线C91)所理解的那样，在这种构成中，也能够在阳极电极膜C4A和p+型区域C12之间形成欧姆接触，能够将阳极电极膜C4A和半导体基板C2电连接。
图60是用于说明芯片二极管C30的制造工序的一例的工序图。此外，图61A～61D是表示图60的制造工序中途的构成的剖视图。在图60中，对于与前述的图51所示的各工序同样的工序赋予同一参照符号从而省略重复的说明。首先，在p+型半导体晶片CW的元件形成面CWa形成热氧化膜或CVD氧化膜等的绝缘膜C15(例如的厚度)(CS1)，并且在其上形成抗蚀剂掩模(CS2)。通过使用了该抗蚀剂掩模的蚀刻，如图61A所示，在绝缘膜C15形成与n+型区域C10以及p+型区域C12对应的开口C65、C66(CS31)。进而，在剥离了抗蚀剂掩模后，根据需要，全面形成利用离子注入的用于抑制损伤的氧化膜(例如TEOS膜(由四乙氧基甲硅烷和氧的反应而成膜的硅氧化膜))(CS32)。接下来，形成其他抗蚀剂掩模C67(CS33)。该抗蚀剂掩模C67具有与n+型区域C10对应的开口，并且覆盖要形成p+型区域C12的区域。经由该抗蚀剂掩模C67，n型杂质离子(例如磷离子)被注入到半导体晶片CW(CS34)。接下来，剥离该抗蚀剂掩模C67，如图61B所示，形成另外的抗蚀剂掩模C68(CS35)。该抗蚀剂掩模C68具有与p+型区域C12对应的开口，覆盖要形成n+型区域C10的区域。经由该抗蚀剂掩模C68，p型杂质离子(例如硼离子)被注入到半导体晶片CW(CS36)。接下来，剥离该抗蚀剂掩模C68，如图61C所示，形成将半导体晶片CW全面覆盖的CVD氧化膜C69(CS37)。CVD氧化膜C69的厚度，优选为以上，更优选为以上。CVD氧化膜C69使绝缘膜C15增厚从而与该绝缘膜C15成为一部分，进而在绝缘膜C15的开口C65、C66处，覆盖半导体晶片CW的元件形成面CWa。在该状态下，进行用于使导入半导体晶片CW的杂质离子活性化的热处理(驱动)(CS6)。据此，导入半导体晶片CW的n型杂质离子以及p型杂质离子分别被活性化，形成n+型区域C10以及p+型区域C12。接下来，如图61D所示，在绝缘膜C15上形成具有与接触孔C16、C17相匹配的开口的另外的抗蚀剂掩模C70(CS7)。通过经该抗蚀剂掩模C70的蚀刻，在绝缘膜C15形成接触孔C16、C17(CS8)，之后，剥离抗蚀剂掩模C70(CS9)。
接下来，例如通过溅射，在绝缘膜C15上形成构成阴极电极C3以及阳极电极C4的电极膜(CS40)。在该实施方式中，依次溅射Ti膜、TiN膜以及AlCu膜，形成由它们的层叠膜构成的电极膜。然后，在该电极膜上，形成具有与狭缝C18对应的开口图案的另外的抗蚀剂掩模(CS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝C18(CS11)。据此，所述电极膜被分离为阴极电极膜C3A以及阳极电极膜C4A。
之后的工序与前述的第1实施方式相同。在该制造工序中，在用于使导入半导体晶片CW的杂质活性化的热处理(驱动)之前，用CVD氧化膜C69全面覆盖晶片。据此，能够防止作为n+型杂质的磷扩散到气氛中从而进入p+型区域C12。据此，能够避免由n型杂质阻碍p+型区域C12和阳极电极膜C4A之间的欧姆接触，所以能够在它们之间获得良好的欧姆接触。据此，能够提供优异特性的芯片二极管C30。
图62是用于说明形成CVD氧化膜C69所带来的效果的图，示出p+型半导体基板C2和阳极电极膜C4A之间的电压对电流特性。曲线C100是未形成CVD氧化膜C69时的特性，可知电流相对于电压变化的变化迟钝，没有获得良好的欧姆接触。这可以考虑是因为：在用于使杂质活性化的热处理中，作为n+型杂质的磷扩散到气氛中从而进入p+型区域C12，由n型杂质阻碍了p+型区域C12和阳极电极膜C4A之间的欧姆接触。曲线C101、C102、C103分别示出使CVD氧化膜C69的膜厚分别为 以及时的特性。由曲线C100与曲线C101、C102、C103的比较可知，通过在用于使杂质活性化的热处理之前设置CVD氧化膜C69，能够显著改善电压对电流特性。尤其可知，在使CVD氧化膜C69的膜厚为以上时，可以获得相对于电压变化而线性度高的电流变动，能够实现良好的欧姆接触。
图63是表示使用了芯片二极管的电子设备的一例即智能电话的外观的立体图。智能电话C201构成为在扁平的长方体形状的壳体C202的内部收纳电子部件。壳体C202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体C202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板C203的显示面。显示面板C203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板C203形成为占据壳体C202的一个主面的大部分的长方形形状。配置操作按钮C204，使得沿着显示面板C203的一个短边。在该实施方式中，沿显示面板C203的短边排列了多个(3个)操作按钮C204。使用者能够通过操作操作按钮C204以及触摸面板，来进行对于智能电话C201的操作，调出必要的功能使其执行。
在显示面板C203的另一个短边附近，配置了扬声器C205。扬声器C205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮C204的附近，在壳体C202的一个侧面配置了麦克风C206。麦克风C206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图64是表示壳体C202的内部所收纳的电子电路组件C210的构成的示意俯视图。电子电路组件C210包括布线基板C211、和安装在布线基板C211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)C212-C220和多个芯片部件。多个IC包括传输处理IC C212、单波段TV接收IC C213、GPS接收IC C214、FM调谐器IC C215、电源IC C216、闪速存储器C217、微型计算机C218、电源IC C219以及基带IC C220。多个芯片部件包括：芯片状电感器C221、C225、C235；芯片状电阻器C222、C224、C233；芯片状电容器C227、C230、C234；以及芯片二极管C228、C231。这些芯片部件例如通过倒装芯片接合而安装在布线基板C211的安装面上。对于芯片二极管C228、C231，能够应用前述的任一实施方式所涉及的芯片二极管。
传输处理IC C212内置有用于生成对于显示面板C203的显示控制信号，并且接收来自显示面板C203的表面的触摸面板的输入信号的电子电路。为了与显示面板C203进行连接，在传输处理IC C212连接了柔性布线C209。单波段TV接收IC C213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC C213的附近，配置了多个芯片状电感器C221和多个芯片状电阻器C222。单波段TV接收IC C213、芯片状电感器C221以及芯片状电阻器C222构成了单波段广播接收电路C223。芯片状电感器C221以及芯片状电阻器C222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路C223高精度的电路常数。
GPS接收IC C214内置了接收来自GPS卫星的电波从而输出智能电话C201的位置信息的电子电路。FM调谐器IC C215和在其附近安装在布线基板C211的多个芯片状电阻器C224以及多个芯片状电感器C225一起构成了FM广播接收电路C226。芯片状电阻器C224以及芯片状电感器C225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路C226高精度的电路常数。
在电源IC C216的附近，在布线基板C211的安装面安装了多个芯片状电容器C227以及多个芯片二极管C228。电源IC C216和芯片状电容器C227以及芯片二极管C228一起构成了电源电路C229。闪速存储器C217是用于记录操作系统程序、在智能电话C201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。
微型计算机C218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话C201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机C218的工作，实现用于图像处理、各种应用程序的运算处理。在电源IC C219的附近，在布线基板C211的安装面安装了多个芯片状电容器C230以及多个芯片二极管C231。电源IC C219和芯片状电容器C230以及芯片二极管C231一起构成了电源电路C232。
在基带IC C220的附近，在布线基板C211的安装面安装了多个芯片状电阻器C233、多个芯片状电容器C234、以及多个芯片状电感器C235。基带IC C220和芯片状电阻器C233、芯片状电容器C234以及芯片状电感器C235一起构成了基带通信电路C236。基带通信电路C236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC C212、GPS接收IC C214、单波段广播接收电路C223、FM广播接收电路C226、基带通信电路C236、闪速存储器C217以及微型计算机C218提供由电源电路C229、C232进行了适当调整后的电力。微型计算机C218响应通过传输处理IC C212而输入的输入信号进行运算处理，从传输处理IC C212向显示面板C203输出显示控制信号从而使显示面板C203进行各种显示。
在通过触摸面板或者操作按钮C204的操作而指示了单波段广播的接收时，通过单波段广播接收电路C223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板C203，并且通过微型计算机C218执行用于从扬声器C205使所接收到的声音音响化的运算处理。此外，在需要智能电话C201的位置信息时，微型计算机C218取得GPS接收IC C214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮C204的操作而输入FM广播接收指令时，微型计算机C218启动FM广播接收电路C226，执行使所接收到的声音从扬声器C205输出的运算处理。闪速存储器C217用于存储通过通信而取得的数据、由微型计算机C218的运算或来自触摸面板的输入而作成的数据。微型计算机C218根据需要对闪速存储器C217写入数据，此外从闪速存储器C217读出数据。
通过基带通信电路C236来实现电话通信或者数据通信的功能。微型计算机C218控制基带通信电路C236，进行用于收发声音或者数据的处理。以上，对于第4发明的实施方式进行了说明，但是第4发明还可以通过其他方式来实施。例如，在前述的第1以及第2实施方式中，示出了在半导体基板上形成4个二极管单元的例子，但是在半导体基板上既可以形成2个或者3个二极管单元，也可以形成4个以上的二极管单元。
此外，在前述的实施方式中示出了pn结区域在俯视下形成为正八边形的例子，但是可以将pn结区域形成为边数为3个以上的任意多边形形状，也可以使它们的平面形状为圆形或椭圆形。在使pn结区域的形状为多边形形状的情况下，它们不需要是正多边形形状，可以通过边的长度为2种以上的多边形来形成这些区域。进而此外，pn结区域不需要形成为相同的大小，在半导体基板上可以混在分别具有不同大小的接合区域的多个二极管单元。进而此外，在半导体基板上形成的pn结区域的形状不需要是1种，在半导体基板上可以混在2种以上的形状的pn结区域。
[5]关于第5发明
在所述专利文献1(JP特开2002-270858号公报)的构成中，阳极电极被埋设在绝缘膜内，该阳极电极的露出的上表面用于进行外部连接。具体而言，通过在阳极电极的上表面接合键合引线，实现二极管元件的外部连接。
但是，阳极电极被埋设在绝缘膜内，pn结位于其正下方。因此，在外部连接时施加给阳极电极的物理应力传递到pn结，有可能pn结被破坏，或者元件特性发生变动。因此，安装后的二极管元件的可靠性未必良好。第5发明的目的是提供一种提高了可靠性的芯片二极管。
第5发明还提供一种具备芯片二极管的电路组件、以及具备这种电路组件的电子设备。第5发明具有如下特征。
D1.芯片二极管包括：p型半导体基板；n型扩散层，其形成在所述p型半导体基板上，与所述p型半导体基板之间形成pn结区域；绝缘膜，其覆盖所述p型半导体基板的主面，具有使所述n型扩散层露出的阴极接触孔；阴极电极，其具有通过所述阴极接触孔与所述n型扩散层接触，并且引出到所述阴极接触孔之外的区域的所述绝缘膜上的阴极引出电极，以及与所述阴极引出电极连接并且在所述阴极接触孔之外的区域配置在所述绝缘膜上的阴极外部连接部；和阳极电极，其具有与所述p型半导体基板接触的AlSi电极膜。
根据该构成，在p型半导体基板上形成了绝缘膜，阴极引出电极通过形成在该绝缘膜的阴极接触孔连接于n型扩散层。而且，在阴极接触孔之外的区域在绝缘膜上配置了阴极外部连接部。据此，能够避开pn结区域的正上方来配置阴极外部连接部，所以在将芯片二极管安装于安装基板，或者在阴极外部连接部连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够避免pn结区域的破坏，所以对于外力的耐久性优异，因此能够实现提高了可靠性的芯片二极管。
进而，在本发明中，阳极电极具有与p型半导体基板接触的AlSi电极膜。AlSi的工作函数与p型半导体(尤其是p型硅半导体)近似。因此，AlSi电极膜能够在与p型半导体基板之间形成良好的欧姆结。因此，不需要形成用于与p型半导体基板进行欧姆接合的高杂质浓度扩散层。据此，制造工序变得简单，所以与其相应地能够提高生产率以及降低生产成本。
进而，在本发明中，因为半导体基板由p型半导体基板构成，所以能够不用在半导体基板上形成外延层而实现稳定的特性。即，n型半导体晶片因为电阻率的面内偏差较大，所以需要在表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层从而形成pn结。相对于此，p型半导体晶片因为面内偏差较少，所以不用形成外延层，就可以从晶片的所有地方切出稳定的特性的二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。
D2.如“D1.”所述的芯片二极管，其中，所述AlSi电极膜不通过p+型区域(相较于p型半导体基板而高浓度地包含p型杂质的区域)而与所述p型半导体基板直接接触从而形成了欧姆结。
D3.如“D1.”或者“D2.”所述的芯片二极管，其中，所述p型半导体基板是p型硅半导体基板。优选这种构成的理由，如前所述，是AlSi和p型硅半导体的工作函数近似。
D4.如“D1.”～“D3.”的任一项所述的芯片二极管，其中，所述绝缘膜还具有使所述p型半导体基板露出的阳极接触孔，所述AlSi电极膜通过所述阳极接触孔与所述p型半导体基板接触。在该情况下，所述AlSi电极膜还可以构成引出到所述阳极接触孔之外的区域的所述绝缘膜上的阳极引出电极。而且，优选所述阳极电极具有：与所述阳极引出电极连接，并且在所述阳极接触孔之外的区域配置在所述绝缘膜上的阳极外部连接部。据此，阳极外部连接部也能够避开pn结区域的正上方来进行配置，所以在将芯片二极管安装于安装基板，或者在阳极外部连接部连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够实现进一步提高了可靠性的芯片二极管。
D5.如“D1.”～“D4.”的任一项所述的芯片二极管，其中，单独地分离地在所述p型半导体基板形成多个所述n型扩散层，构成了分别形成单独的所述pn结区域的多个二极管单元，所述阴极引出电极包括分别与所述多个二极管单元的所述n型扩散层连接的多个单元连接部。
根据该构成，在p型半导体基板形成了多个二极管单元。阴极引出电极具有分别与这多个二极管单元的n型扩散层连接的多个单元连接部。据此，多个二极管单元被并联连接在阴极电极以及阳极电极之间。据此，能够实现ESD耐量的提高，尤其能够兼顾芯片尺寸的小型化和确保ESD耐量。更具体而言，形成了按每个二极管单元而被分离的pn结区域，并且它们被并联连接。通过在多个二极管单元分别形成单独的pn结区域，能够延长半导体基板上的pn结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。即，即使在使芯片尺寸小型化的情况下，也能够确保足够的ESD耐量。所谓pn结区域的周长，是指半导体基板的表面的pn结区域的四周的合计长度。更具体而言，所谓pn结区域的周长，是指半导体基板的表面的p型区域与n型区域的边界线的总延长。
D6.如“D5.”所述的芯片二极管，其中，所述多个二极管单元在所述p型半导体基板上二维排列。通过该构成，通过将多个二极管单元进行二维排列(优选等间隔地二维排列)，能够进一步提高ESD耐量。所述多个二极管单元的所述pn结区域可以形成为相等的大小。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在进行了小型化的情况下，也能够具有足够的ESD耐量。
各pn结区域可以是多边形区域。通过该构成，各二极管单元具有较长的周长的pn结区域，所以能够延长整体的周长，所以能够提高ESD耐量。所述多个二极管单元可以形成为相等的大小(更具体而言，多个二极管单元的pn结区域相等的大小)。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在小型化的情况下，也能够具有足够的ESD耐量。
所述二极管单元优选设置为4个以上。通过该构成，通过设置4个以上的二极管单元，能够延长二极管结区域的周长，所以能够有效地提高ESD耐量。
D7.如“D1.”～“D6.”的任一项所述的芯片二极管，其中，所述p型半导体基板不具有外延层。如前所述，因为半导体基板由p型半导体基板构成，所以即使不在半导体基板上形成外延层，也能够实现稳定的特性。因此，通过省略外延层，能够简化制造工序，并且能够降低制造成本。
D8.如“D1.”～“D7.”的任一项所述的芯片二极管，其中，所述阴极电极以及所述阳极电极被配置在所述p型半导体基板的一个主面侧。根据该构成，因为阴极电极以及阳极电极都形成在p型半导体基板的一个表面，所以能够将芯片二极管表面安装在安装基板上。即，能够提供倒装芯片连接型的芯片二极管。据此，能够减小芯片二极管的占有空间。尤其能够实现安装基板上的芯片二极管的薄型化。据此，能够有效利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
D9.如“D1.”～“D8.”的任一项所述的芯片二极管，其中，还包括保护膜，所述保护膜形成在所述p型半导体基板的主面，使得使所述阴极电极以及所述阳极电极露出，并且覆盖所述阴极引出电极。根据该构成，因为形成了使阴极电极以及阳极电极露出的同时覆盖阴极引出电极的保护膜，所以能够抑制或者防止水分对阴极引出电极以及pn结区域的浸入。而且，通过保护膜，能够提高对于外力的耐久性，能够进一步提高可靠性。
D10.如“D1.”～“D9.”的任一项所述的芯片二极管，其中，所述阴极引出电极形成在所述p型半导体基板的一个主面，所述p型半导体基板的所述一个主面具有将拐角部弄圆的矩形形状。根据该构成，形成了阴极引出电极的一侧的半导体基板的表面，具有将拐角部弄圆的矩形形状。据此，能够抑制或者防止芯片二极管的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管。
D11.如“D10.”所述的芯片二极管，其中，在所述矩形形状的一边的中部，形成了表示阴极方向的凹部。根据该构成，因为在矩形形状的半导体基板的一边形成了表示阴极方向的凹部，所以在半导体基板的表面(例如保护膜的表面)，不需要形成由标识等表示阴极方向的标记(阴极标记)。上述那样的凹部，还可以在进行用于从晶片(原始基板)切出芯片二极管的加工时同时预先形成。此外，在芯片二极管的尺寸微小、标识困难的情况下也可以形成。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管也能够附加表示阴极方向的记号。
D12.电路组件包括安装基板、和安装于所述安装基板的如“D1.”～“D11.”的任一项所述的芯片二极管。通过该构成，能够提供一种使用了能够抑制安装时的破坏、特性变动、因此提高了可靠性的芯片二极管的电路组件。因此，能够提供可靠性高的电路组件。
D13.如“D12.”所述的电路组件，其中，所述芯片二极管通过无线键合(倒装键合、倒装芯片键合)而连接于所述安装基板。通过该构成，能够减小安装基板上的芯片二极管的占有空间，所以能够有助于电子部件的高密度安装。
D14.电子设备，包括“D12.”或者“D13.”所述的电路组件；和收纳了所述电路组件的壳体。通过该构成，能够提供一种在壳体内收纳了使用了能够抑制安装时的破坏、特性变动、因此提高了可靠性的芯片二极管的电路组件的电子设备。因此，能够提供可靠性高的电子设备。参照附图来详细说明第5发明的实施方式。
图65是第5发明的一实施方式所涉及的芯片二极管的立体图，图66是其俯视图，图67是沿图66的LXVII-LXVII线取得的剖视图。进而，图68是沿图66的LXVIII-LXVIII取得的剖视图。芯片二极管D1包括p+型的半导体基板D2(例如硅基板)、形成在半导体基板D2的多个二极管单元DD1～DD4、和将这多个二极管单元DD1～DD4并联连接的阴极电极D3以及阳极电极D4。半导体基板D2包括一对主面D2a、D2b、和与这一对主面D2a、D2b正交的多个侧面D2c，所述一对主面D2a、D2b中的一方(主面D2a)成为元件形成面。以下，将该主面D2a称为“元件形成面D2a”。元件形成面D2a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，芯片二极管D1的整体厚度T可以是0.1mm左右。在元件形成面D2a的两端部，配置了阴极电极D3的外部连接电极D3B、和阳极电极D4的外部连接电极D4B。在这些外部连接电极D3B、D4B之间的元件形成面D2a设置了二极管单元区域D7。
在与元件形成面D2a的一个短边(在该实施方式中是靠近阴极侧外部连接电极D3B的短边)关联的一个侧面D2c，形成了沿半导体基板D2的厚度方向延伸而被切口的凹部D8。凹部D8在该实施方式中，跨半导体基板D2的厚度方向的整个区域延伸。凹部D8在俯视下，从元件形成面D2a的一短边向内部凹陷，在该实施方式中，具有向元件形成面D2a的内部变窄的梯形形状。当然，该平面形状是一例，既可以是矩形形状，也可以是三角形形状，还可以是部分圆状(例如圆弧形状)等的凹弯曲形状。凹部D8表示芯片二极管D1的朝向(芯片方向)。更具体而言，凹部D8提供表示阴极侧外部连接电极D3B的位置的阴极标记。据此，成为如下构造：在安装芯片二极管D1时，能够根据其外观来掌握极性。
半导体基板D2在与4个侧面D2c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部D9。在该实施方式中，这4个拐角部D9被整形为圆状。在从元件形成面D2a的法线方向观察的俯视下，拐角部D9成为向外侧凸的光滑的弯曲面。据此，成为能够抑制芯片二极管D1的制造工序、安装时的切削的构造。
在该实施方式中，二极管单元区域D7形成为矩形。在二极管单元区域D7内，配置了多个二极管单元DD1～DD4。多个二极管单元DD1～DD4在该实施方式中被设置了4个，沿半导体基板D2的长边方向以及短边方向等间隔地二维排列为矩阵状。图69是去除阴极电极D3以及阳极电极D4以及形成在其上的构成从而表示半导体基板D2的表面(元件形成面D2a)的构造的俯视图。在二极管单元DD1～DD4的各区域内，分别在p+型的半导体基板D2的表层区域形成了n+型区域D10。n+型区域D10按各个二极管单元而被分离。据此，二极管单元DD1～DD4分别具有按每个二极管单元而分离的pn结区域D11。
多个二极管单元DD1～DD4在该实施方式中形成为相等的大小以及相同的形状，具体而言形成为矩形形状，在各二极管单元的矩形区域内形成了多边形形状的n+型区域D10。在该实施方式中，n+型区域D10形成为正八边形，具有分别沿形成二极管单元DD1～DD4的矩形区域的4边的4个边、和与二极管单元DD1～CD4的矩形区域的4个角部分别对置的另外4个边。
如图67以及图68所示，在半导体基板D2的元件形成面D2a形成了由氧化膜等构成的绝缘膜D15(在图66中省略图示)。在绝缘膜D15中形成了使二极管单元DD1～DD4各自的n+型区域D10的表面露出的接触孔D16(阴极接触孔)、和使元件形成面D2a露出的接触孔D17(阳极接触孔)。在绝缘膜D15的表面，形成了阴极电极D3以及阳极电极D4。阴极电极D3包括形成在绝缘膜D15的表面的阴极电极膜D3A、和与阴极电极膜D3A接合的外部连接电极D3B。阴极电极膜D3A具有与多个二极管单元DD1、DD3连接的引出电极DL1、与多个二极管DD2、DD4连接的引出电极DL2、和与引出电极DL1、DL2(阴极引出电极)一体地形成的阴极焊盘D5。阴极焊盘D5在元件形成面D2a的一端部形成为矩形。外部连接电极D3B与该阴极焊盘D5连接。如此，外部连接电极D3B与引出电极DL1、DL2公共连接。阴极焊盘D5以及外部连接电极D3B构成阴极电极D3的外部连接部(阴极外部连接部)。
阳极电极D4包括形成在绝缘膜D15的表面的阳极电极膜D4A、和与阳极电极膜D4A接合的外部连接电极D4B。阳极电极膜D4A连接于p+型半导体基板D2，在元件形成面D2a的一端部附近具有阳极焊盘D6。阳极焊盘D6由阳极电极膜D4A中配置在元件形成面D2a的一端部的区域构成。外部连接电极D4B与该阳极焊盘D6连接。阳极焊盘D6以及外部连接电极D4B构成了阳极电极D4的外部连接部(阳极外部连接部)。在阳极电极膜D4A中，阳极焊盘D6以外的区域是从阳极接触孔D17引出的阳极引出电极。
引出电极DL1从绝缘膜D15的表面进入二极管单元DD1、DD3的接触孔D16内，在各接触孔D16内与二极管单元DD1、DD3的各n+型区域D10欧姆接触。在引出电极DL1中在接触孔D16内与二极管单元DD1、DD3连接的部分，构成了单元连接部DC1、DC3。同样地，引出电极DL2从绝缘膜D15的表面进入二极管单元DD2、DD4的接触孔D16内，在各接触孔D16内与二极管单元DD2、DD4的各n+型区域D10欧姆接触。在引出电极DL2中在接触孔D16内连接于二极管单元DD2、DD4的部分，构成了单元连接部DC2、DC4。阳极电极膜D4A从绝缘膜D15的表面向接触孔D17的内部延伸，在接触孔D17内与p+型的半导体基板D2欧姆接触。在该实施方式中，阴极电极膜D3A以及阳极电极膜D4A由相同的材料构成。
作为电极膜，在该实施方式中，使用了AlSi膜。使用AlSi膜时，能够在半导体基板D2的表面不设置p+型区域，使阳极电极膜D4A与p+型的半导体基板D2欧姆接触。即，能够使阳极电极膜D4A与p+型的半导体基板D2直接接触来形成欧姆结。因此，能够省略用于形成p+型区域的工序。
阴极电极膜D3A与阳极电极膜D4A之间通过狭缝D18进行分离。引出电极DL1沿着从二极管单元DD1通过二极管单元DD3到达阴极焊盘D5的直线形成为直线状。同样地，引出电极DL2沿着从二极管单元DD2通过二极管单元DD4到达阴极焊盘D5的直线形成为直线状。引出电极DL1、DL2在从n+型区域D10到阴极焊盘D5之间的各处分别具有一样的宽度W1、W2，这些宽度W1、W2比单元连接部DC1、DC2、DC3、DC4的宽度宽。单元连接部DC1～DC4的宽度通过与引出电极DL1、DL2的引出方向正交的方向的长度来进行定义。引出电极DL1、DL2的前端部，被整形为与n+型区域D10的平面形状相匹配。引出电极DL1、DL2的基端部与阴极焊盘D5连接。狭缝D18形成为给引出电极DL1、DL2加上边。另一方面，在绝缘膜D15的表面形成阳极电极膜D4A，使得空开与大致恒定宽度的狭缝D18对应的间隔地包围阴极电极膜D3A。阳极电极膜D4A一体地具有沿着元件形成面D2a的长边方向延伸的梳齿状部分、和由矩形区域构成的阳极焊盘D6。
阴极电极膜D3A以及阳极电极膜D4A由例如由氮化膜构成的钝化膜D20(图44中省略图示)覆盖，进而在钝化膜D20上形成了聚酰亚胺等的树脂膜D21。按照贯通钝化膜D20以及树脂膜D21的方式，形成使阴极焊盘D5露出的焊盘开口D22、和使阳极焊盘D6露出的焊盘开口D23。外部连接电极D3B、D4B分别被埋入到焊盘开口D22、D23。钝化膜D20以及树脂膜D21构成保护膜，抑制或者防止水分向引出电极DL1、DL2以及pn结区域D11的浸入，同时吸收来自外部的冲击等，有助于提高芯片二极管D1的耐久性。
外部连接电极D3B、D4B，既可以在比树脂膜D21的表面低的位置(靠近半导体基板D2的位置)具有表面，也可以从树脂膜D21的表面突出从而在比树脂膜D21高的位置(远离半导体基板D2的位置)具有表面。图67中示出外部连接电极D3B、D4B从树脂膜D21的表面突出的例子。外部连接电极D3B、D4B例如可以由具有与电极膜D3A、D4A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
在各二极管单元DD1～DD4中，在p型的半导体基板D2与n+型区域D10之间形成了pn结区域D11，因此，分别形成了pn结二极管。而且，多个二极管单元DD1～DD4的n+型区域D10与阴极电极D3公共连接，作为二极管单元DD1～DD4的公共p型区域的p+型的半导体基板D2与阳极电极D4公共连接。据此，形成在半导体基板D2上的多个二极管单元DD1～DD4全部被并联连接。
图70是表示芯片二极管D1的内部电气构造的电气原理图。由二极管单元DD1～DD4分别构成的pn结二极管，通过由阴极电极D3公共连接阴极侧，由阳极电极D4公共连接阳极侧，从而全部被并联连接，据此，整体上作为一个二极管发挥功能。
根据该实施方式的构成，芯片二极管D1具有多个二极管单元DD1～DD4，各二极管单元DD1～DD4具有pn结区域D11。pn结区域D11按每个二极管单元DD1～DD4被分离。因此，芯片二极管D1的pn结区域D11的周长，即，半导体基板D2中的n+型区域D10的合计周长(总延长)变长。据此，能够避免pn结区域D11的附近的电场集中，实现其分散，所以能够实现提高ESD耐量。即，即使在将芯片二极管D1形成为小型的情况下，也能够增大pn结区域D11的总周长，所以能够兼顾芯片二极管D1的小型化和确保ESD耐量。
图71示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量越大。在半导体基板上形成了4个以上的二极管单元的情况下，实现了超过8千伏的ESD耐量。
进而，在该实施方式中，引出电极DL1、DL2的宽度W1、W2，在从单元连接部DC1～DC4到阴极焊盘D5之间的各处，比单元连接部DC1～DC4的宽度宽。据此，能够增大容许电流量，降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的芯片二极管。
此外，在该实施方式中，在向阴极焊盘D5的直线上排列的多个二极管单元DD1、DD3；DD2、DD4通过直线状的公共引出电极DL1、DL2连接于阴极焊盘D5。据此，能够使从二极管单元DD1～DD4到阴极焊盘D5的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，能够在多个二极管单元DD1、DD3；DD2、DD4共享一个引出电极DL1；DL2，所以能够在形成许多二极管单元DD1～DD4来实现二极管结区域(pn结区域D11)的周长的增加的同时，在半导体基板D2上布局线宽度宽的引出电极。据此，能够兼顾ESD耐量的进一步提高和电迁移的降低，从而进一步提高可靠性。
此外，引出电极DL1、DL2的端部成为部分多边形形状，使得与n+型区域D10的形状(多边形)相匹配，所以能够在减小引出电极DL1、DL2的占有面积的同时，与n+型区域D10连接。进而，阴极侧以及阳极侧的外部连接电极D3B、D4B都形成在半导体基板D2的一个表面即元件形成面D2a。因此，如图72所示，能够通过使元件形成面D2a与安装基板D25对置，通过焊锡D26在安装基板D25上接合外部连接电极D3B、D4B，从而构成在安装基板D25上表面安装了芯片二极管D1的电路组件。即，能够提供倒装芯片连接型的芯片二极管D1，通过使元件形成面D2a与安装基板D25的安装面对置的倒装接合，能够通过无线键合将芯片二极管D1连接于安装基板D25。据此，能够减小安装基板D25上的芯片二极管D1的占有空间。尤其能够实现安装基板D25上的芯片二极管D1的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
此外，在该实施方式中，在半导体基板D2上形成有绝缘膜D15，通过形成在该绝缘膜D15的接触孔D16将引出电极DL1、DL2的单元连接部DC1～DC4连接于二极管单元DD1～DD4。而且，在接触孔D16之外的区域内在绝缘膜D15上配置有阴极焊盘D5。也就是说，阴极焊盘D5被设置在离开了pn结区域D11的正上方的位置。此外，通过形成在绝缘膜D15的接触孔D17将阳极电极膜D4A连接于半导体基板D2，在接触孔D17之外的区域内在绝缘膜D15上配置有阳极焊盘D6。此外，阳极焊盘D6也处于离开了pn结区域D11的正上方的位置。据此，在将芯片二极管D1安装于安装基板D25时，能够避免对pn结区域D11施加较大的冲击。据此，能够避免pn结区域D11的破坏，所以能够实现对外力的耐久性优异的芯片二极管。此外，还可以构成为：不设置外部连接电极D3B、D4B，将阴极焊盘D5以及阳极焊盘D6分别作为阴极外部连接部以及阳极连接部，将键合引线连接于这些阴极焊盘D5以及阳极焊盘D6。在该情况下，也能够避免由于引线键合时的冲击而破坏pn结区域D11。
此外，在该实施方式中，阳极电极膜D4A由AlSi膜构成。AlSi膜的工作函数与p型半导体(尤其是p型硅半导体)近似，因此，能够在与p+型半导体基板D2之间形成良好的欧姆结。因此，不需要在p型+半导体基板D2形成用于欧姆接合的高杂质浓度扩散层。据此，制造工序变得简单，所以与其相应地能够提高生产率以及降低生产成本。
进而，在该实施方式中，半导体基板D2具有拐角部D9被弄圆的矩形形状。据此，能够抑制或者防止芯片二极管D1的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管D1。进而，在该实施方式中，在半导体基板D2的靠近阴极侧外部连接电极D3B的短边形成有表示阴极方向的凹部D8，所以在半导体基板D2的背面(与元件形成面D2a相反侧的主面)不需要标识阴极标记。凹部D8还可以在进行用于从晶片(原始基板)切出芯片二极管D1的加工时同时预先形成。此外，在芯片二极管D1的尺寸微小、标识困难的情况下也可以形成凹部D8来显示阴极的方向。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管D1也能够附加阴极标记。
图73是用于说明芯片二极管D1的制造工序的一例的工序图。此外，图74A以及图74B是表示图73的制造工序中途的构成的剖视图，示出与图67对应的剖切面。图75是作为半导体基板D2的原始基板的p+型半导体晶片DW的俯视图，放大示出了一部分区域。首先，准备作为半导体基板D2的原始基板的p+型半导体晶片DW。半导体晶片DW的表面是元件形成面DWa，对应于半导体基板D2的元件形成面D2a。在元件形成面DWa，矩阵状地排列设定了与多个芯片二极管D1对应的多个芯片二极管区域D1a。在相邻的芯片二极管区域D1a之间设置了边界区域D80。边界区域D80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片DW进行了必要的工序后，沿边界区域D80切断半导体晶片DW，由此得到多个芯片二极管D1。
对半导体晶片DW执行的工序的一例如下所述。首先，在p+型半导体晶片DW的元件形成面DWa形成热氧化膜或CVD氧化膜等的绝缘膜D15(例如的厚度)(DS1)，并且在其上形成抗蚀剂掩模(DS2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜D15形成与n+型区域D10对应的开口(DS3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜D15的开口露出的半导体晶片DW的表层部导入n型杂质(DS4)。n型杂质的导入，可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库)来进行，也可以通过n型杂质离子(例如磷离子)的注入来进行。所谓磷储库，是指将半导体晶片DW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜D15的开口内露出的半导体晶片DW的表面的处理。根据需要使绝缘膜D15增厚(例如通过CVD氧化膜形成从而增厚左右)之后(DS5)，进行用于使导入半导体晶片DW中的杂质离子活性化的热处理(驱动)(DS6)。据此，在半导体晶片DW的表层部形成n+型区域D10。
接下来，在绝缘膜D15上形成具有与接触孔D16、D17相匹配的开口的另外的抗蚀剂掩模(DS7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜D15形成接触孔D16、D17(DS8)，之后，剥离抗蚀剂掩模。接下来，例如通过溅射，在绝缘膜D15上形成构成阴极电极D3以及阳极电极D4的电极膜(DS9)。在该实施方式中，形成由AlSi构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝D18对应的开口图案的其他抗蚀剂掩模(DS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝D18(DS11)。狭缝D18的宽度可以是3μm左右。据此，所述电极膜被分离为阴极电极膜D3A以及阳极电极膜D4A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜D20(DS12)，进而通过涂敷聚酰亚胺等来形成树脂膜D21(DS13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口D23、D24对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤DS14)。据此，形成具有与焊盘开口D23、D24对应的开口的树脂膜D21。之后，根据需要，进行用于固化树脂膜的热处理(DS15)。然后，通过将树脂膜D21作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜D20形成焊盘开口D22、D23(DS16)。之后，在焊盘开口D22、D23内形成外部连接电极D3B、D4B(DS17)。外部连接电极D3B、D4B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域D80(参照图75)相匹配的格子状的开口的抗蚀剂掩模D83(参照图74A)(DS18)。经该抗蚀剂掩模D83进行等离子体蚀刻，据此，如图74A所示，半导体晶片DW被从其元件形成面DWa蚀刻到给定深度。据此，沿着边界区域D80，形成切断用的槽D81(DS19)。剥离抗蚀剂掩模D83后，如图74B所示，半导体晶片DW从背面DWb被磨削到槽D81的底部为止(DS20)。据此，多个芯片二极管区域D1a被单片化，能够得到前述构造的芯片二极管D1。
用于在边界区域D80形成槽D81的抗蚀剂掩模D83，如图75所示，在与芯片二极管区域D1a的四角相接触的位置具有向芯片二极管区域D1a的外侧凸的弯曲形状的圆状部D84。圆状部D84被形成为以光滑的曲线连接芯片二极管区域D1a的相邻的两个边。进而，用于在边界区域D80形成槽D81的抗蚀剂掩模D83，在与芯片二极管区域D1a的一个短边相接触的位置具有向芯片二极管区域D1a的内侧凹陷的凹部D85。因此，通过将该抗蚀剂掩模D83作为掩模而进行的等离子体蚀刻来形成槽D81时，槽D81成为在与芯片二极管区域D1a的四角相接触的位置具有向芯片二极管区域D1a的外侧凸的弯曲形状的圆状部，并且在与芯片二极管区域D1a的一个短边相接触的位置具有向芯片二极管区域D1a的内侧凹陷的凹部。因此，在形成用于从半导体晶片DW切断芯片二极管区域D1a的槽D81的工序中，同时能够将芯片二极管D1的四角的拐角部D9整形为圆状，并且能够在一个短边(阴极侧的短边)形成作为阴极标记的凹部D8。即，不用增加专用的工序，就能够将拐角部D9加工为圆状，并且能够形成作为阴极标记的凹部D8。
在该实施方式中，因为半导体基板D2由p型半导体构成，所以即使不在半导体基板D2上形成外延层，也能够实现稳定的特性。即，因为n型半导体晶片的电阻率的面内偏差较大，所以使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层来形成pn结。这是因为n型杂质的偏析系数较小，所以在形成成为半导体晶片的源的锭(ingot)(例如硅锭)时，在晶片的中心部和边缘部，电阻率之差变大。与此相对，因为p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差较少。因此，通过使用p型半导体晶片，能够不形成外延层，而从晶片的任意地方切出稳定特性的二极管。因此，通过使用p+型半导体基板D2，能够简化制造工序，并且能够降低制造成本。
图76A以及图76B是用于说明AlSi电极膜与p+型半导体基板的欧姆接触的图。图76A示出在p+型硅基板上形成了AlSi膜时的、p+型硅基板与AlSi膜之间的电压对电流特性。可知电流与施加电压成比例，形成了良好的欧姆接触。为了比较，在图76B中用曲线D90示出用从基板表面依次层叠了Ti膜、TiN膜以及AlCu膜的层叠膜构成了形成在p+型硅基板上的电极膜的情况下的同样的特性。可知电压对电流特性没有成为线性特性，不能得到欧姆接触。另一方面，用曲线D91示出如下情况的电压对电流特性：在p+型硅基板的表面形成比较高浓度地导入了p型杂质的高浓度区域，使由从基板表面依次层叠了Ti膜、TiN膜以及AlCu膜的层叠膜构成的电极膜与该高浓度区域相接触。可知在该情况下，电压对电流特性成为线性特性，获得了良好的欧姆接触。由此可知，通过使用AlSi膜作为电极膜，能够不用在p+型半导体基板形成高浓度区域，而形成与p+型半导体基板欧姆接触的阴极电极膜以及阳极电极膜，据此，能够简化制造工序。
图77是用于说明与芯片二极管D1的齐纳电压(Vz)的调整相关的特征的图。即，示出针对将芯片二极管D1构成为齐纳二极管的情况下的齐纳电压调整的特征。若更具体地进行说明，则为了形成n+型区域D10而在半导体基板D2的表层部导入了n型杂质(例如磷)之后，进行用于使该被导入的杂质活性化的热处理(驱动)。齐纳电压根据该热处理的温度以及时间发生变化。具体而言，具有热处理时施加给半导体基板D2的热量越多，齐纳电压越高的趋势。利用该趋势，能够调整齐纳电压。由图77可知，相较于杂质的剂量，齐纳电压较大地依赖于热处理时的热量。
图78是用于说明与齐纳电压(Vz)的调整相关的其他特征的图。具体而言，示出齐纳电压相对于用于使导入半导体基板D2的n型杂质活性化的热处理时的温度的变化，曲线D93示出使用了电阻率比较低的(例如5mΩ)半导体基板的情况的齐纳电压，曲线D94示出使用了电阻率比较高的(例如15～18mΩ)半导体基板的情况的齐纳电压。由曲线D93、D94的比较可知，齐纳电压依赖于半导体基板的电阻率。因此，通过与目的齐纳电压对应地适用恰当的电阻率的半导体基板，能够使齐纳电压与设计值一致。
图79是表示使用了芯片二极管的电子设备的一例即智能电话的外观的立体图。智能电话D201构成为在扁平的长方体形状的壳体D202的内部收纳电子部件。壳体D202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体D202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板D203的显示面。显示面板D203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板D203形成为占据壳体D202的一个主面的大部分的长方形形状。配置操作按钮D204，使得沿着显示面板D203的一个短边。在该实施方式中，沿显示面板D203的短边排列了多个(3个)操作按钮D204。使用者能够通过操作操作按钮D204以及触摸面板，来进行对于智能电话D201的操作，调出必要的功能使其执行。
在显示面板D203的另一个短边附近，配置了扬声器D205。扬声器D205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮D204的附近，在壳体D202的一个侧面配置了麦克风D206。麦克风D206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图80是表示壳体D202的内部所收纳的电子电路组件D210的构成的示意俯视图。电子电路组件D210包括布线基板D211、和安装在布线基板D211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)D212-D220和多个芯片部件。多个IC包括传输处理IC D212、单波段TV接收IC D213、GPS接收IC D214、FM调谐器IC D215、电源IC D216、闪速存储器D217、微型计算机D218、电源IC D219以及基带IC D220。多个芯片部件包括：芯片状电感器D221、D225、D235；芯片状电阻器D222、D224、D233；芯片状电容器D227、D230、D234；以及芯片二极管D228、D231。这些芯片部件例如通过倒装芯片接合而安装在布线基板D211的安装面上。对于芯片二极管D228、D231，能够应用前述的任一实施方式所涉及的芯片二极管。
传输处理IC D212内置有用于生成对于显示面板D203的显示控制信号，并且接收来自显示面板D203的表面的触摸面板的输入信号的电子电路。为了与显示面板D203进行连接，在传输处理IC D212连接了柔性布线D209。单波段TV接收IC D213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC D213的附近，配置了多个芯片状电感器D221和多个芯片状电阻器D222。单波段TV接收IC D213、芯片状电感器D221以及芯片状电阻器D222构成了单波段广播接收电路D223。芯片状电感器D221以及芯片状电阻器D222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路D223高精度的电路常数。
GPS接收IC D214内置了接收来自GPS卫星的电波从而输出智能电话D201的位置信息的电子电路。FM调谐器IC D215和在其附近安装在布线基板D211的多个芯片状电阻器D224以及多个芯片状电感器D225一起构成了FM广播接收电路D226。芯片状电阻器D224以及芯片状电感器D225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路D226高精度的电路常数。
在电源IC D216的附近，在布线基板D211的安装面安装了多个芯片状电容器D227以及多个芯片二极管D228。电源IC D216和芯片状电容器D227以及芯片二极管D228一起构成了电源电路D229。闪速存储器D217是用于记录操作系统程序、在智能电话D201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。
微型计算机D218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话D201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机D218的工作，实现用于图像处理、各种应用程序的运算处理。在电源IC D219的附近，在布线基板D211的安装面安装了多个芯片状电容器D230以及多个芯片二极管D231。电源IC D219和芯片状电容器D230以及芯片二极管D231一起构成了电源电路D232。
在基带IC D220的附近，在布线基板D211的安装面安装了多个芯片状电阻器D233、多个芯片状电容器D234、以及多个芯片状电感器D235。基带IC D220和芯片状电阻器D233、芯片状电容器D234以及芯片状电感器D235一起构成了基带通信电路D236。基带通信电路D236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC D212、GPS接收IC D214、单波段广播接收电路D223、FM广播接收电路D226、基带通信电路D236、闪速存储器D217以及微型计算机D218提供由电源电路D229、D232进行了适当调整后的电力。微型计算机D218响应通过传输处理IC D212而输入的输入信号进行运算处理，从传输处理IC D212向显示面板D203输出显示控制信号从而使显示面板D203进行各种显示。
在通过触摸面板或者操作按钮D204的操作而指示了单波段广播的接收时，通过单波段广播接收电路D223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板D203，并且通过微型计算机D218执行用于从扬声器D205使所接收到的声音音响化的运算处理。此外，在需要智能电话D201的位置信息时，微型计算机D218取得GPS接收IC D214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮D204的操作而输入FM广播接收指令时，微型计算机D218启动FM广播接收电路D226，执行使所接收到的声音从扬声器D205输出的运算处理。闪速存储器D217用于存储通过通信而取得的数据、由微型计算机D218的运算或来自触摸面板的输入而作成的数据。微型计算机D218根据需要对闪速存储器D217写入数据，此外从闪速存储器D217读出数据。
通过基带通信电路D236来实现电话通信或者数据通信的功能。微型计算机D218控制基带通信电路D236，进行用于收发声音或者数据的处理。以上，对于第5发明的实施方式进行了说明，但是第5发明还可以通过其他方式来实施。例如，在前述的实施方式中，示出了在半导体基板上形成4个二极管单元的例子，但是在半导体基板上既可以形成2个或者3个二极管单元，也可以形成4个以上的二极管单元。
此外，在前述的实施方式中示出了pn结区域在俯视下形成为正八边形的例子，但是可以将pn结区域形成为边数为3个以上的任意多边形形状，也可以使它们的平面形状为圆形或椭圆形。在使pn结区域的形状为多边形形状的情况下，它们不需要是正多边形形状，可以通过边的长度为2种以上的多边形来形成这些区域。进而此外，pn结区域不需要形成为相同的大小，在半导体基板上可以混在分别具有不同大小的接合区域的多个二极管单元。进而此外，在半导体基板上形成的pn结区域的形状不需要是1种，在半导体基板上可以混在2种以上的形状的pn结区域。
[6]关于第6发明
专利文献2(特开平8-316001号公报)公开了如下技术：用感光性材料形成芯片部件的外覆层，对该外覆层照射紫外线，从而形成标识。例如，标识用于表示作为芯片部件的一例的芯片状电阻器的电阻值、精度等，或者表示作为芯片部件的另一例的芯片二极管的型号名称、阴极方向(极性方向)。
这种标识通过自动安装设备具备的图像识别功能进行识别，被利用于安装芯片部件。但是，在专利文献2所记载的技术中，需要用于形成标识的特别工序。因此，有可能限制芯片部件的生产率。此外，对于搭载于小型电子设备那样的极其小型的芯片部件的标识是不容易的，若今后要求越来越小型的芯片部件，则有可能不能应用现有的标识技术。
第6发明的主要目的是提供一种不损害芯片部件的生产率而实施了标识的极小型的芯片部件及其制造方法。此外，第6发明的另一目的是提供一种具有表示信息的外观上的特征的极小型的芯片部件及其制造方法。进而第6发明的目的是提供一种具备实施了标识的极小型芯片部件的电路组件以及电子设备。
第6发明具有如下特征。
E1.芯片部件，其特征在于，包括基板、形成在所述基板上的元件、和形成在所述基板上的电极，在所述基板的边缘部形成了表示关于所述元件的信息的凹凸。
E2.如“E1.”所述的芯片部件，其特征在于，所述基板在俯视下为大致矩形，所述边缘部包括俯视下的一边。
E3.如“E1.”或者“E2.”所述的芯片部件，其特征在于，所述凹凸包括形成在从在所述基板的边缘部预先决定的多个标记形成位置选择的一个以上的标记形成位置的凹标记。
E4.如“E3.”所述的芯片部件，其中，通过所述一个以上的凹标记的位置的图案来显示信息。
E5.如“E4.”所述的芯片部件，其特征在于，所述凹标记的位置的图案至少包括3个凹标记的位置图案，并且具有根据一个位置图案中的凹标记的有无而表现的2值信息的立方的信息显示量。
E6.如“E1.”或者“E2.”所述的芯片部件，其特征在于，所述凹凸包括跨从多个标记长选择的一个标记长沿所述基板的边缘部延伸的凹标记。
E7.如“E6.”所述的芯片部件，其特征在于，通过所述凹标记的标记长来显示信息。
E8.如“E1.”或者“E2.”所述的芯片部件，其特征在于，所述凹凸包括形成在从在所述基板的边缘部预先决定的多个标记形成位置选择的一个以上的标记形成位置的凸标记。
E9.如“E8.”所述的芯片部件，其特征在于，通过所述一个以上的凸标记的位置的图案来显示信息。
E10.如“E9.”所述的芯片部件，其特征在于，所述凸标记的位置的图案至少包括3个凸标记的位置图案，并且具备根据一个位置图案中的凸标记的有无而表现的2值信息的立方的信息显示量。
E11.如“E1.”或者“E2.”所述的芯片部件，其特征在于，所述凹凸包括跨从多个标记长选择的一个标记长沿所述基板的边缘部延伸的凸标记。
E12.如“E11.”所述的芯片部件，其特征在于，通过所述凸标记的标记长来显示信息。
E13.如“E1.”或者“E2.”所述的芯片部件，其特征在于，所述凹凸包括“E3.”～“E7.”的任一项所述的凹标记以及“E8.”～“E12.”的任一项所述的凸标记的组合。
E14.如“E1.”～“E13.”的任一项所述的芯片部件，其特征在于，所述凹凸形成为在该芯片部件的俯视下相对于该芯片部件的重心呈非对称的图案，并且表示所述电极的极性。
E15.如“E2.”～“E13.”的任一项所述的芯片部件，其特征在于，所述凹凸仅形成在所述基板的一边，并且表示所述电极的极性。
E16.如“E14.”或者“E15.”所述的芯片部件，其特征在于，所述元件包括二极管，所述凹凸表示与所述二极管的阴极连接的电极的方向。
E17.如“E1.”～“E13.”的任一项所述的芯片部件，其特征在于，所述元件是电阻膜、电容膜或者电感膜的任一个，所述芯片部件是芯片状电阻器、芯片状电容器或者芯片状电感器的任一个。
E18.电路组件，其特征在于，包括安装基板、和安装在所述安装基板的“E1.”～“E17.”的任一项所述的芯片部件。
E19.电子设备，其特征在于，包括壳体、和收纳于所述壳体的“E18.”所述的电路组件。
E20.芯片部件的制造方法，其特征在于，包括：在基板上的多个芯片部件形成区域分别形成元件的工序；在所述基板上的所述多个芯片部件形成区域分别形成与所述元件电连接的电极的工序；沿所述多个芯片部件形成区域之间的边界区域，在所述芯片部件形成区域的边缘部形成具有表示关于所述元件的信息的凹凸的槽的工序；和通过将所述基板从与形成了所述槽的面相反侧的面磨削到所述槽为止，从而沿所述槽分割所述多个芯片部件形成区域，小片化为多个芯片部件的工序。
E21.如“E20.”所述的芯片部件的制造方法，其特征在于，形成所述槽的工序包括等离子体蚀刻。根据第6发明，沿芯片部件的边界区域切断具有多个芯片部件区域的原始基板时，同时在边缘部形成凹凸。因此，不需要设置用于形成关于元件的信息的专用工序，所以能够提高芯片部件的生产率。此外，形成在边缘部的凹凸用作标识，通过该凹凸来显示信息，所以不需要用于在芯片部件的表面或背面形成标识的较大的空间。因此，能够应用于极小型的芯片部件。
更具体而言，根据“E1.”记载的发明，因为在基板的边缘部形成了表示关于元件的信息的凹凸，所以能够基于该凹凸来获得元件的极性方向、型号名称、制造年月日等信息。而且，自动安装设备能够容易地识别该凹凸，所以能够作为还适于自动安装的芯片部件。根据“E2.”记载的发明，表示信息的凹凸形成在俯视下的一边，所以能够基于形成了凹凸的一边的位置，适当地表示芯片部件的极性方向等。
根据“E3.”记载的发明，能够通过芯片部件的边缘部没有突出、并且没有卡住的凹标记来显示信息。根据“E4.”记载的发明，能够通过形成了凹标记的位置的图案来显示信息，所以能够显示丰富飞信息量。如“E5.”记载的那样，设基于凹标记的有无的2值信息，若至少设置3个形成凹标记的位置的图案，则能够显示23的信息量。因此，若4个则将信息量增加到24，若5个则将信息量增加到25。
根据“E6.”记载的发明，通过使凹标记的长度发生变化，能够适当地显示信息量。“E7.”记载的发明也同样地能够通过凹标记的标记长来适当且简易地表示信息。根据“E8.”记载的发明，能够通过从芯片部件的边缘部突出的凸标记来显示信息，电极图案不会变窄，焊锡强度(安装强度)不会降低。
根据“E9.”记载的发明，能够通过形成了凸标记的位置的图案来显示信息，所以能够显示丰富的信息量。如“E10.”记载的那样，设基于凸标记的有无的2值信息，若至少设置3个形成凸标记的位置的图案，则能够显示23的信息量。因此，若4个则将信息量增加到24，若5个则将信息量增加到25。
根据“E11.”记载的发明，通过使凸标记的长度发生变化能够适当地显示信息量。“E12.”记载的发明也同样地能够通过凸标记的标记长来适当且简易地表示信息。根据“E13.”记载的发明，能够将凹标记和凸标记进行组合来显示丰富的信息。
根据“E14.”记载的发明，能够适当地标识芯片部件的电极的极性。根据“E15.”记载的发明，能够适当地显示芯片部件的电极的极性。根据“E16.”记载的发明，在芯片部件为芯片二极管的情况下，能够适当地表示其阴极电极的方向。
根据“E17.”记载的发明，能够将本发明的使用了凹凸的信息显示应用于芯片状电阻器、芯片状电容器或者芯片状电感器。根据“E18.”记载的发明，能够提供准确且适当地进行了安装的高精度的电路组件。
根据“E19.”记载的发明，能够以高精度提供小型的电子设备。
根据“E20.”以及“E21.”记载的发明，不采用用于形成标识的特别工序，通过利用制造工序的一个过程来形成凹凸标记，从而能够不限制芯片部件的生产率地对芯片部件标识给定信息。参照附图来详细说明第6发明的实施方式。
图81是表示第6发明的一实施方式所涉及的芯片部件的外观构成的立体图。芯片部件E1具有基板E2，基板E2是大致长方体状，更具体而言俯视下是大致长方形状，并且角被倒角，具有一定的厚度。基板E2的大小(尺寸)例如是长度L＝0.6mm、宽度W＝0.3mm、厚度T＝0.3mm左右的较小的大小，根据产品不同，还可以更小。
在基板E2的表面，靠近与长度方向对置的两端形成了一对电极E3、E4。此外，由电极E3、E4夹着的基板E2的表面的中央区域E5作为元件形成区域，在元件形成区域E5埋设形成了功能元件。功能元件例如是电阻体、电容器、电感器、二极管等，根据功能元件的种类，芯片部件E1是芯片状电阻器、或者是芯片状电容器、或者是芯片状电感器、或者是芯片二极管。
该实施方式所涉及的芯片部件E1的特征是，在基板E2的边缘部，更具体而言在基板E2的一侧面(基板E2中的沿电极E3的长度方向延伸的一个短侧面E6)，形成了沿上下方向(基板E2的厚度方向)延伸的多个(在该实施方式中是4个)凹标记E7(E7a、E7b、E7c、E7d)。对于构成凹标记E7的沿上下方向(基板E2的厚度方向)延伸的长槽，在与其长度方向正交的方向上观察的凹陷形态可以是半圆弧状，也可以是矩形状，还可以是没有平面底的三角形状。可以是任意形态的凹陷。
该凹标记E7通过该凹标记E7的位置以及数量来显示芯片部件的极性方向、型号名称、制造年月日等信息。图82A～图82C是从背面侧观察芯片部件E1的俯视图(即芯片部件E1的仰视图)，是用于说明凹标记E7的构成的图。如图82A所示，凹标记E7可以是在基板E2的一个短侧面E6(基板E2的俯视下的一短边)具有等间隔地形成的4个凹标记E7a、E7b、E7c、E7d的构成。
此外，如图82B所示，凹标记E7可以是位于两外侧的凹标记E7a、E7d这两个。或者，如图82C所示，凹标记E7还可以是3个凹标记E7a、E7c、E7d。如此，采用沿一短边E6等间隔地形成例如4个凹标记E7的构成，通过采用形成其中的任意凹标记E7，此外，不形成任意凹标记E7的构成，从而通过一个凹标记E7的有无，能够显示2值信息。
而且，在该实施方式中，显示2值信息的凹标记E7最大能够形成4个，所以能够采用作为信息量具备2×2×2×2＝24的信息量的芯片部件E1。如此，对于小型的芯片部件E1，具备沿其短边E6表现信息的外观上的特征(凹标记E7)，能够利用代替标识的方法来表示芯片部件E1所必要的信息。而且，自动安装设备等能够容易地识别芯片部件E1的种类、极性方向、制造年月日等信息。因此，能够作为适于自动安装的芯片部件E1。
图83A～图83C是从背面侧观察芯片部件E1的俯视图，是表示凹标记E7的变形例的图。图83A的芯片部件E1示出在基板E2的一个短侧面E6形成了沿该短侧面E6的长度方向延伸的长的凹标记E7x的构成例。如图83B或者图83C所示，该长的凹标记E7x还可以设为使其长度不同的凹标记E7y、E7z。也就是说，在图83A～图83C所示的实施方式中，形成在基板E2的一个短侧面E6的凹标记E7设为其宽度不同的构成，设为通过宽度宽、宽度居中以及宽度窄这3种E7x、E7y、E7z来显示信息的方式。
进而，形成在基板E2的短侧面E6的凹标记E7，如将参照图82A～图82C所说明的宽度恒定的多个凹标记E7a、E7b、E7c、E7d、与参照图83A～图83C所说明的宽度变化的凹标记E7x、E7y、E7z进行组合，图84A所示的宽度宽的凹标记E7y和恒定宽度的凹标记E7d的组合，或者如图84B所示，宽度窄的凹标记E7z和宽度恒定的凹标记E7a的组合那样，使凹标记E7的种类和位置发生变化，从而能够丰富由凹标记E7能够显示的信息的种类。
图85是用于说明芯片部件E1的制造工序的一部分的示意俯视图。芯片部件E1按照在基板(原始基板)E2上排列为矩阵状的方式，在原始基板E2上统一形成许多个芯片部件。然后，所形成的许多个芯片部件E1被沿边界区域E8切断分离，成为各个芯片部件E1。边界区域E8延伸为格子状，使得包围芯片部件E1的四周。边界区域E8从基板(原始基板)E2的表面侧例如通过蚀刻被挖掘。对于蚀刻，例如采用等离子体蚀刻。
通过蚀刻边界区域E8，如图86所示的示意剖视图那样，基板(原始基板)E2在边界区域E8部分形成分离槽E8a。在形成该分离槽E8a时，可以沿芯片部件E1的一个短侧面E6同时形成上述的凹标记E7。也就是说，在对边界区域E8进行等离子体蚀刻时，对蚀刻用的掩模下工夫，从而通过等离子体蚀刻，同时形成凹标记E7。
然后，原始基板E2被从其背面侧进行磨削，通过磨削到边界槽E8a的底部，从而各芯片部件E1被分离为各个芯片部件E1，完成芯片部件E1。如此，在该实施方式的制造方法中，在沿芯片部件的边界区域切断具有多个芯片部件区域的原始基板时，在边缘部同时形成凹标记E7。因此，不需要设置用于记录与芯片部件E1相关的信息的专用工序，所以能够提高芯片部件E1的生产率。此外，因为通过形成在一个短侧面E6的凹标记E7来显示芯片部件E1的信息，所以在芯片部件E1的表面或背面不需要用于形成标识的较大的空间。因此，还能够适用于极小型的芯片部件。
在上述实施方式中，说明了在芯片部件E1的基板E2中的一个短侧面E6形成凹标记E7(E7a、E7b、E7c、E7d、E7x、E7y、E7z)的构成。但是，凹标记E7的形成位置不局限于一个短侧面E6，只要形成在基板E2的边缘部即可。在上述实施方式所涉及的芯片部件E1中，说明了在基板E2的边缘部形成了沿上下方向延伸的多个凹标记E7的实施方式，但是也可以用凸标记来代替凹标记E7。
以下具体地参照附图来说明设置了凸标记的实施方式。图87是表示第6发明的其他实施方式所涉及的芯片部件的外观构成的立体图。芯片部件E1具有基板E2，基板E2是大致长方体状，更具体而言俯视下是大致长方形状，并且角被倒角，具有一定的厚度。基板E2的大小(尺寸)例如是长度L＝0.6mm、宽度W＝0.3mm、厚度T＝0.3mm左右的较小的大小，根据产品不同，还可以更小。
在基板E2的表面，靠近与长度方向对置的两端形成了一对电极E3、E4。此外，由电极E3、E4夹着的基板E2的表面的中央区域E5作为元件形成区域，在元件形成区域E5埋设形成了功能元件。功能元件例如是电阻体、电容器、电感器、二极管等，根据功能元件的种类，芯片部件E1是芯片状电阻器、或者是芯片状电容器、或者是芯片状电感器、或者是芯片二极管。
该实施方式所涉及的芯片部件E1的特征是，在基板E2的边缘部，更具体而言在基板E2的一侧面(基板E2中的沿电极E3的长度方向延伸的一个短侧面E6)，形成了沿上下方向延伸的多个(在该实施方式中是4个)凸标记E70(E70a、E70b、E70c、E70d)。对于构成凸标记E70的沿上下方向(基板E2的厚度方向)延伸的棱或者脊，在与其长度方向正交的方向上观察的突出形态可以是半圆弧状，也可以是矩形状，还可以是三角形状。此外，还可以是角被弄圆的矩形状或顶角被弄圆的三角形状。也就是说，能够以任意形态的棱或者脊来形成。
该凸标记E70通过该凸标记E70的位置以及数量来显示芯片部件的极性方向、型号名称、制造年月日等信息。图88A～图88C是从背面侧观察芯片部件E1的俯视图(即芯片部件E1的仰视图)，是用于说明凸标记E70的构成的图。如图88A所示，凸标记E70可以是在基板E2的一个短侧面E6(基板E2的俯视下的一短边)具有等间隔地形成的4个凸标记E70a、E70b、E70c、E70d的构成。
此外，如图88B所示，凸标记E70可以是位于两外侧的凸标记E70a、E70d这两个。或者，如图88C所示，凸标记E70还可以是3个凸标记E70a、E70c、E70d。如此，采用沿一短边E6等间隔地形成例如4个凸标记E70的构成，通过采用形成其中的任意凸标记E70，此外，不形成任意凸标记E70的构成，从而通过一个凸标记E70的有无，能够显示2值信息。
而且，在该实施方式中，显示2值信息的凸标记E70最大能够形成4个，所以能够采用作为信息量具备2×2×2×2＝24的信息量的芯片部件E1。如此，对于小型的芯片部件E1，具备沿其短边E6表现信息的外观上的特征(凸标记E70)，能够利用代替标识的方法来表示芯片部件E1所必要的信息。而且，自动安装设备等能够容易地识别芯片部件E1的种类、极性方向、制造年月日等信息。因此，能够作为适于自动安装的芯片部件E1。
图89A～图89C是从背面侧观察芯片部件E1的俯视图，是表示凸标记E70的变形例的图。图89A的芯片部件E1示出在基板E2的一个短侧面E6形成了沿该短侧面E6的长度方向延伸的长的凸标记E70x的构成例。如图89B或者图89C所示，该长的凸标记E70x还可以设为使其长度不同的凸标记E70y、E70z。也就是说，在图89A～图89C所示的实施方式中，形成在基板E2的一个短侧面E6的凸标记E70设为其宽度不同的构成，设为通过宽度宽、宽度居中以及宽度窄这3种E70x、E70y、E70z来显示信息的方式。
进而，形成在基板E2的短侧面E6的凸标记E70，如将参照图88A～图88C所说明的宽度恒定的多个凸标记E70a、E70b、E70c、E70d、与参照图图89A～图89C所说明的宽度变化的凸标记E70x、E70y、E70z进行组合，图90A所示的宽度宽的凸标记E70y和恒定宽度的凸标记E70d的组合，或者如图90B所示，宽度窄的凸标记E70z和宽度恒定的凸标记E70a的组合那样，使凸标记E70的种类和位置发生变化，从而能够丰富由凸标记E70能够显示的信息的种类。
图91是用于说明芯片部件E1的制造工序的一部分的示意俯视图。芯片部件E1按照在基板(原始基板)E2上排列为矩阵状的方式，在原始基板E2上统一形成许多个芯片部件。然后，所形成的许多个芯片部件E1被沿边界区域E8切断分离，成为各个芯片部件E1。边界区域E8延伸为格子状，使得包围芯片部件E1的四周。边界区域E8从基板(原始基板)E2的表面侧例如通过蚀刻被挖掘。对于蚀刻，例如采用等离子体蚀刻。
通过蚀刻边界区域E8，如图92所示的示意剖视图那样，基板(原始基板)E2在边界区域E8部分形成分离槽E8a。在形成该分离槽E8a时，可以沿芯片部件E1的一个短侧面E6同时形成上述的凸标记E70。也就是说，在对边界区域E8进行等离子体蚀刻时，对蚀刻用的掩模下工夫，从而通过等离子体蚀刻，同时形成凸标记E70。
然后，原始基板E2被从其背面侧进行磨削，通过磨削到边界槽E8a的底部，从而各芯片部件E1被分离为各个芯片部件E1，完成芯片部件E1。如此，在该实施方式的制造方法中，在沿芯片部件的边界区域切断具有多个芯片部件区域的原始基板时，在边缘部同时形成凸标记E70。因此，不需要设置用于记录与芯片部件E1相关的信息的专用工序，所以能够提高芯片部件E1的生产率。此外，因为通过形成在一个短侧面E6的凸标记E70来显示芯片部件E1的信息，所以在芯片部件E1的表面或背面不需要用于形成标识的较大的空间。因此，还能够适用于极小型的芯片部件。
在上述实施方式中，说明了在芯片部件E1的基板E2中的一个短侧面E6形成凸标记E70(E70a、E70b、E70c、E70d、E70x、E70y、E70z)的构成。但是，凸标记E70的形成位置不局限于一个短侧面E6，只要形成在基板E2的边缘部即可。此外，在上述实施方式中，最初的实施方式作为凹标记E7进行了说明，接下来的实施方式作为凸标记E70进行了说明，但是也可以构成为组合凹标记E7和凸标记E70。也就是说，作为整体进行观察时，也可以是通过凹凸来表示信息的形状。
进而，在切断分离为芯片部件E1时，沿边界区域E8实施等离子体蚀刻，但是通过改变等离子体蚀刻的蚀刻条件，能够将芯片部件E1的切断端面的形状形成为从表面向背面垂直的端面、带有从表面向背面变宽的方向的倾斜(增方向的倾斜)的端面、带有从表面向背面变窄的方向的倾斜(凹陷(ぇぐり)方向的倾斜)的端面等，除了垂直面以外，能够将端面形成为倾斜面，与其相匹配，能够设为凹标记E7或凸标记E70也垂直延伸、或者沿倾斜方向延伸的标记。如此，通过蚀刻条件的控制，加上凹标记E7、凸标记E70的倾斜，还能够设为信息量更丰富的标记。
接下来，作为更具体的实施方式，分别具体说明芯片状电阻器、芯片状电容器、芯片二极管以及芯片状电感器。
<芯片状电阻器的实施方式的说明>
图93A是表示第6发明的一实施方式所涉及的芯片状电阻器E10的外观构成的示意立体图，图93B是表示将芯片状电阻器E10安装于基板上的状态的侧视图。
参照图93A，第6发明的一实施方式所涉及的芯片状电阻器E10具备：形成在基板E11上的第1连接电极E12、第2连接电极E13、和电阻电路网E14。基板E11是俯视下为大致长方形状的长方体形状，作为一例，是长边方向的长度L＝0.3mm、短边方向的宽度W＝0.15mm、厚度T＝0.1mm左右的大小的微小芯片。基板E11是俯视下角被倒角的角圆状。而且，在基板E11的一侧面(基板E11的沿第1连接电极E12的长度方向延伸的一个短侧面E6)，形成了沿上下方向延伸的例如最大4个凹标记E7。与之前说明的实施方式同样地，凹标记用作表示芯片状电阻器E10的信息的标识。基板E11例如能够由硅、玻璃、陶瓷等形成。在以下的实施方式中，以基板E11为硅基板的情况为例进行说明。
在基板E11上，第1连接电极E12被设置为沿基板E11的一个短边E111，是在短边E111方向上较长的矩形电极。第2连接电极E13被设置为沿基板E11上的另一个短边E112，是在短边E112方向上较长的矩形电极。电阻电路网E14被设置在基板E11上的由第1连接电极E12和第2连接电极E13夹着的中央区域(电路形成面或者元件形成面)。而且，电阻电路网E14的一端侧与第1连接电极E12电连接，电阻电路网E14的另一端侧与第2连接电极E13电连接。这些第1连接电极E12、第2连接电极E13以及电阻电路网E14，例如作为一例，能够使用微加工工艺设置在基板E11上。尤其，通过采用后述的光刻工艺，能够形成微小且准确的布局图案的电阻电路网E14。
第1连接电极E12以及第2连接电极E13分别作为外部连接电极发挥功能。在将芯片状电阻器E10安装于电路基板E15的状态下，如图93B所示，第1连接电极E12以及第2连接电极E13分别通过焊锡与电路基板E15的电路(未图示)电气并且机械地连接。另外，为了焊锡润湿性的提高以及可靠性的提高，作为外部连接电极发挥功能的第1连接电极E12以及第2连接电极E13优选至少用金(Au)形成表面区域，或者在表面实施金镀覆。
图94是芯片状电阻器E10的俯视图，示出第1连接电极E12、第2连接电极E13和电阻电路网E14的配置关系以及电阻电路网E14的俯视构成(布局图案)。参照图94，芯片状电阻器E10包括：按照长边沿着基板E11上表面的一个短边E111的方式配置的俯视呈较长且大致矩形的第1连接电极E12；按照长边沿着基板E11上表面的另一个短边E112的方式配置的俯视呈较长且大致矩形的第2连接电极E13；和设置在第1连接电极E12和第2连接电极E13之间的俯视矩形的区域的电阻电路网E14。
在电阻电路网E14中，在基板E11上具有排列为矩阵状的具有相等电阻值的许多个单位电阻体R(在图94的例子中，构成为沿行方向(基板E11的长边方向)排列8个单位电阻体R，沿列方向(基板E11的短边方向)排列44个单位电阻体R，合计包括352个单位电阻体R)。而且，这许多个单位电阻体R的1～64个的给定个数由导体膜CO(导体膜CO优选由Al、AlSi、AlSiCu、或者AlCu等的铝系金属形成的布线膜)电连接，形成与被连接的单位电阻体R的数量相应的多种电阻电路。
进而，为了将电阻电路电气纳入电阻电路网E14，或者将电阻电路从电阻电路网E14电气分离，设置了能够熔断的多个保险丝FU(优选由与导体膜CO相同材料的Al、AlSi、AlSiCu、或者AlCu等的铝系金属膜形成的布线膜，以下也称为“保险丝”)。多个保险丝FU沿第2连接电极E13的内侧边排列为配置区域成为直线状。更具体而言，被配置为多个保险丝FU以及连接用导体膜即布线膜CO相邻地排列，并且其排列方向成为直线状。
图95A是将图94所示的电阻电路网的一部分放大描绘的俯视图。图95B是表示沿图95A的B-B的剖面构造的图，图95C是表示沿图95A的C-C的剖面构造的图。参照图95A、图95B以及图95C来说明单位电阻体R的构成。
在基板E11的上表面形成绝缘层(SiO2)E19，在绝缘层E19上配置了电阻体膜E20。电阻体膜E20，电阻体膜E20由包括从由NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、以及TiSiON构成的群选择的一种以上的材料构成。通过用这种材料形成电阻体膜E20，能够进行基于光刻的微加工。此外，能够制作电阻值由于温度特性的影响而难以变化、电阻值准确的芯片状电阻器。存在该电阻体膜E20作为在第1连接电极E12和第2连接电极E13之间平行地直线状地延伸的多个电阻体膜(以下称为“电阻体膜线”)，并且电阻体膜线E20在线方向上在给定位置被切断的情况。在电阻体膜线E20上，层叠了作为导体膜片E21的例如铝膜。各导体膜片E21在电阻体膜线E20上沿线方向空开一定间隔R进行层叠。
若用电路符号表示该构成的电阻体膜线E20以及导体膜片E21的电气特征，则如图96A～图96C所示。即，如图96A所示，给定间隔R的区域的电阻体膜线E20部分分别形成一定电阻值r的单位电阻体R。层叠了导体膜片E21的区域利用该导体膜片E21将电阻体膜线E20短路。因此，形成了图96B所示的由电阻r的单位电阻体R的串联连接构成的电阻电路。
此外，相邻的电阻体膜线E20彼此用电阻体膜线E20以及导体膜片E21进行连接，所以图95A所示的电阻电路网构成了图96C所示的电阻电路。在图95B以及图95C所示的示意剖视图中，参照编号E11表示基板，E19表示作为绝缘层的二氧化硅SiO2层，E20表示形成在绝缘层E19上的电阻体膜，E21表示铝(Al)的布线膜，E22表示作为保护膜的SiN膜，E23表示作为保护层的聚酰亚胺层。
如上所述，电阻体膜E20的材质由包括从由NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、以及TiSiON构成群中选择的一种以上的材料构成。此外，电阻体膜E20的膜厚优选是若使电阻体膜E20的膜厚为该范围，则能够将电阻体膜E20的温度系数实现为50ppm/℃～200ppm/℃，成为难以受到温度特性的影响的芯片状电阻器。
另外，电阻体膜E20的温度系数若不足1000ppm/℃，则可以得到实用上良好的芯片状电阻器。进而，电阻体膜E20优选是包括具有1μm～1.5μm的线宽度的线状要素的构造。因为能够兼顾电阻电路的微型化和良好的温度特性。代替Al，布线膜E21可以由AlSi、AlSiCu、或者AlCu等的铝系金属膜形成。通过用这种铝系金属膜形成布线膜E21(包括保险丝FU)，能够实现工艺加工精度的提高。
另外，对于所涉及的构成的电阻电路网E14的制造工艺，后面详述。在该实施方式中，形成在基板E11上的电阻电路网E14中包含的单位电阻体R包括电阻体膜线E20、和沿线方向空开一定间隔而层叠在电阻体膜线E20上的多个导体膜片E21，未层叠导体膜片E21的一定间隔R部分的电阻体膜线E20构成了1个单位电阻体R。构成了单位电阻体R的电阻体膜线E20的形状以及大小全部相等。因此，基于基板上所制造的同形同大的电阻体膜成为大致同值的特性，在基板E11上排列为矩阵状的许多个单位电阻体R具有相等的电阻值。
层叠在电阻体膜线E20上的导体膜片E21形成单位电阻体R，并且还完成用于连接多个单位电阻体R构成电阻电路的连接用布线膜的任务。图97A是将图94所示的芯片状电阻器E10的俯视图的一部分放大描绘的包括保险丝FU的区域的部分放大俯视图，图97B是表示沿图97A的B-B的剖面构造的图。
如图97A以及图97B所示，保险丝FU也通过层叠在电阻体膜E20上的布线膜E21形成。即，在与层叠在形成单位电阻体R的电阻体膜线E20上的导体膜片E21相同的层中，由与导体膜片E21相同的金属材料即铝(Al)形成。另外，如前所述，为了形成电阻电路，导体膜片E21还用作电连接多个单位电阻体R的连接用导体膜CO。
也就是说，在层叠在电阻体膜E20上的同一层中，使用同一铝系金属材料(例如铝)，通过相同制造工艺(例如溅射以及光刻工艺)，形成用于形成单位电阻体R的布线膜、用于形成电阻电路的连接用布线膜、用于构成电阻电路网E14的连接用布线膜、保险丝FU、以及用于将电阻电路网E14连接于第1连接电极E12以及第2连接电极E13的布线膜。据此，该芯片状电阻器E10的制造工艺被简化，此外，能够利用公共掩模同时形成各种布线膜。进而，与电阻体膜E20的对准性也提高。
图98是示意性表示连接图94所示的电阻电路网E14中的多种电阻电路的连接用导体膜CO以及保险丝FU的排列关系、和与连接于该连接用导体膜CO以及保险丝FU的多种电阻电路的连接关系的图。参照图98，在第1连接电极E12连接了电阻电路网E14包含的基准电阻电路R8的一端。基准电阻电路R8由8个单位电阻体R的串联连接构成，其另一端连接于保险丝FU1。
由64个单位电阻体R的串联连接构成的电阻电路R64的一端以及另一端连接于保险丝FU1和连接用导体膜CO2。由32个单位电阻体R的串联连接构成的电阻电路R32的一端以及另一端连接于连接用导体膜CO2和保险丝FU4。由32个单位电阻体R的串联连接构成的电阻电路体R32的一端以及另一端连接于保险丝FU4和连接用导体膜CO5。
由16个单位电阻体R的串联连接构成的电阻电路R16的一端以及另一端连接于连接用导体膜CO5和保险丝FU6。由8个单位电阻体R的串联连接构成的电阻电路R8的一端以及另一端连接于保险丝FU7以及连接用导体膜CO9。由4个单位电阻体R的串联连接构成的电阻电路R4的一端以及另一端连接于连接用导体膜CO9以及保险丝FU10。
由2个单位电阻体R的串联连接构成的电阻电路R2的一端以及另一端连接于保险丝FU11以及连接用导体膜CＯ12。由1个单位电阻体R构成的电阻电路体R1的一端以及另一端连接于连接用导体膜CO12以及保险丝FU13。由2个单位电阻体R的并联连接构成的电阻电路R/2的一端以及另一端连接于保险丝FU13以及连接用导体膜CＯ15。
由4个单位电阻体R的并联连接构成的电阻电路R/4的一端以及另一端连接于连接用导体膜CO15以及保险丝FU16。由8个单位电阻体R的并联连接构成的电阻电路R/8的一端以及另一端连接于保险丝FU16以及连接用导体膜CO18。由16个单位电阻体R的并联连接构成的电阻电路R/16的一端以及另一端连接于连接用导体膜CO18以及保险丝FU19。
由32个单位电阻体R的并联连接构成的电阻电路R/32连接于保险丝FU19以及连接用导体膜CO22。多个保险丝FU以及连接用导体膜CO分别将保险丝FU1、连接用导体膜CO2、保险丝FU3、保险丝FU4、连接用导体膜CO5、保险丝FU6、保险丝FU7、连接用导体膜CO8、连接用导体膜CO9、保险丝FU10、保险丝FU11、连接用导体膜CO12、保险丝FU13、保险丝FU14、连接用导体膜CO15、保险丝FU16、保险丝FU17、连接用导体膜CO18、保险丝FU19、保险丝FU20、连接用导体膜CO21、连接用导体膜CO22配置为直线状从而进行串联连接。构成为当各保险丝FU被熔断时，与保险丝FU相邻连接的连接用导体膜CO之间的电连接被切断。
若用电气原理图表示该构成则如图99所示。即，在全部保险丝FU没有被熔断的状态下，电阻电路网E14构成了由在第1连接电极E12以及第2连接电极E13间设置的8个单位电阻体R的串联连接构成的基准电阻电路R8(电阻值8r)的电阻电路。例如，若将一个单位电阻体R的电阻值r设为r＝80Ω，则通过8r＝640Ω的电阻电路，构成了连接第1连接电极E12以及第2连接电极E13的芯片状电阻器E10。
而且，基准电阻电路R8以外的多种电阻电路中分别并联连接保险丝FU，通过各保险丝FU，这多种电阻电路成为被短路的状态。也就是说，虽然12种13个电阻电路R64～R/32与基准电阻电路R8串联连接，但是各电阻电路分别通过并联连接的保险丝FU被短路，所以在电气上，各电阻电路没有纳入电阻电路网E14。
该实施方式所涉及的芯片状电阻器E10根据被要求的电阻值，选择性地例如通过激光熔断保险丝FU。由此，并联连接的保险丝FU被熔断的电阻电路纳入电阻电路网E14。因此，对于电阻电路网E14整体的电阻值，可以成为具有与被熔断的保险丝FU对应的电阻电路被串联连接而被纳入的电阻值的电阻电路网。
换言之，该实施方式所涉及的芯片状电阻器E10通过选择性地熔断与多种电阻电路对应设置的保险丝FU，能够将多种电阻电路(例如，熔断FU1、FU4、FU13时，电阻电路R64、R32、R1的串联连接)纳入电阻电路网。而且，因为多种电阻电路各自的电阻值是确定的，所以可以说能够作为数字地调整电阻电路网E14的电阻值从而具有被要求的电阻值的芯片状电阻器E10。
此外，多种电阻电路具备：将具有相等电阻值的单位电阻体R按照单位电阻体R的个数等比数列地增加地串联连接了1个、2个、4个、8个、16个、32个、以及64个的多种串联电阻电路；以及将具有相等电阻值的单位电阻体R按照单位电阻体R的个数等比数列地增加地并联连接了2个、4个、8个、16个、以及32个的多种并联电阻电路。而且，它们以用保险丝FU短路的状态串联连接。因此，通过选择性地熔断保险丝FU，能够将电阻电路网E14整体的电阻值设为从较小的电阻值到较大的电阻值、宽范围内的任意电阻值。
图100是表示参照图93～图98进行了说明的芯片状电阻器E10的制造工序的一例的流程图。接下来，按照该流程图的制造工序，并且根据需要参照图93～图98的同时，来详细说明芯片状电阻器E10的制造方法。步骤ES1：首先，将基板E11配置到给定处理室，在其表面通过例如热氧化法形成作为绝缘层E19的二氧化硅(SiO2)层。
步骤ES2：接下来，通过例如溅射法，在绝缘层E19的整个表面形成包括从NiCr、NiCrAl、NiCrSi、NiCrSiAl、TaN、TaSiO2、TiN、TiNO、以及TiSiON构成的群中选择的一种以上的材料、例如TiN、TiON或者TiSiON的电阻体膜E20。步骤ES3：接下来，通过例如溅射法，在电阻体膜E20的整个表面层叠形成例如铝(Al)的布线膜E21。可以使所层叠的电阻体膜E20以及布线膜E21这2层膜的合计膜厚为左右。还可以代替Al，使用AlSi、AlSiCu或者AlCu等铝系金属膜来形成布线膜E21。通过用Al、AlSi、AlSiCu、或者AlCu等铝系金属膜形成布线膜E21，可以实现工艺加工精度的提高。
步骤ES4：接下来，使用光刻工艺，在布线膜E21的表面形成与电阻电路网E14的俯视的构成(包括导体膜CO以及保险丝膜FU的布局图案)对应的抗蚀剂图案(第1抗蚀剂图案的形成)。步骤ES5：然后，进行第1蚀刻工序。即，将在步骤ES4形成的第1抗蚀剂图案作为掩模，通过例如反应性离子蚀刻(RIE)蚀刻电阻体膜E20以及布线膜E21的被层叠的2层膜。然后，在蚀刻后剥离第1抗蚀剂图案。
步骤ES6：再次使用光刻工艺，形成第2抗蚀剂图案。在步骤ES6所形成的第2抗蚀剂图案，是用于选择性地去除层叠在电阻体膜E20上的布线膜E21从而形成单位电阻体R(图94中附加细点来表示的区域)的图案。步骤ES7：将在步骤ES6所形成的第2抗蚀剂图案作为掩模，通过例如湿法蚀刻，仅选择性地蚀刻布线膜E21(第2蚀刻工序)。在蚀刻后，剥离第2抗蚀剂图案。据此，得到图94所示的电阻电路网E14的布局图案。
步骤ES8：在该阶段，测量形成在基板表面的电阻电路网E14的电阻值(电路网E14整体的电阻值)。对于该测量，例如使多探针接脚与图94所示的与第1连接电极E12相连一侧的电阻电路网E14的端部、和与第2连接电极E13相连一侧的保险丝膜以及电阻电路网E14的端部相接触来进行测量。通过该测量，能够判断被制造的电阻电路网E14的初始状态下的良否。
步骤ES9：接下来，形成例如由氮化膜构成的被膜E22a，使得覆盖形成在基板E11上的电阻电路网E14的整体。被膜E22a也可以是氧化膜(SiO2膜)，来代替氮化膜(SiN膜)。该被膜E22a的形成，可以通过等离子体CVD法来进行，可以形成例如膜厚左右的氮化硅膜(SiN膜)。被膜E22a覆盖图案化的布线膜E21、电阻体膜E20以及保险丝FU。
步骤ES10：从该状态，选择性地熔断保险丝FU，从而进行用于将芯片状电阻器E10校准为期望电阻值的激光微调。即，如图101A所示，对根据在步骤ES8所进行的全电阻值测量的测量结果而选择的保险丝FU照射激光，从而将该保险丝FU以及位于其下方的电阻体膜E20熔断。据此，曾经用保险丝FU进行了短路的对应的电阻电路纳入电阻电路网E14中，能够将电阻电路网E14的电阻值校准为期望电阻值。在对保险丝FU照射激光时，通过被膜E22a的工作，激光的能量被蓄积在保险丝FU的附近，据此，保险丝FU及其下层的电阻体膜E20被熔断。
步骤ES11：接下来，如图101B所示，通过例如等离子体CVD法，在被膜E22a上沉积氮化硅膜，形成钝化膜E22。在最终形态中，前述被膜E22a与钝化膜E22一体化，构成该钝化膜E22的一部分。在切断保险丝FU及其下层的电阻体膜E20后所形成的钝化膜E22，进入熔断保险丝FU及其下层的电阻体膜E20时同时被破坏的被膜E22a的开口E22b内，保护保险丝FU及其下层的电阻体膜E20的剖切面。因此，钝化膜E22防止异物或水分进入保险丝FU的切断部位。钝化膜E22在整体上可以是例如左右的厚度，例如可以形成为具有左右的膜厚。
此外，如上所述，钝化膜E22可以是硅氧化膜。步骤ES12：接下来，如图101C所示，全面涂敷树脂膜E23。作为树脂膜E23，例如使用感光性的聚酰亚胺的涂敷膜E23。步骤ES13：对该树脂膜E23，可以通过进行针对与所述第1连接电极E12、第2连接电极E13的开口对应的区域的曝光工序、及其后的显影工序，来进行基于光刻的树脂膜的图案化。据此，在树脂膜E23形成用于第1连接电极E12以及第2连接电极E13的焊盘开口。
步骤ES14：之后，进行用于使树脂膜E23固化的热处理(聚酰亚胺固化)，通过热处理，聚酰亚胺膜E23被稳定化。例如可以以170℃～700℃左右的温度进行热处理。其结果，还具有如下优点：电阻体(电阻体膜E20以及图案化的布线膜E21)的特性稳定。步骤ES15：接下来，将在要形成第1连接电极E12以及第2连接电极E13的位置具有贯通孔的聚酰亚胺膜E23作为掩模，进行钝化膜E22的蚀刻。据此，形成使布线膜E21在第1连接电极E12的区域以及第2连接电极E13的区域露出的焊盘开口。钝化膜E22的蚀刻，可以通过反应性离子蚀刻(RIE)来进行。
步骤ES16：多探针接脚与从2个焊盘开口露出的布线膜E21接触，进行用于确认芯片状电阻器的电阻值成为了期望电阻值的电阻值测量(事后测量)。如此，通过进行事后测量，换言之，通过进行最初的测量(初始测量)→保险丝FU的熔断(激光修复)→事后测量这一系列的处理，对于芯片状电阻器E10的微调处理能力大幅提高。
步骤ES17：在两个焊盘开口内，例如通过无电解镀覆法，使作为外部连接电极的第1连接电极E12以及第2连接电极E13生长。步骤ES18：之后，为了将排列形成在基板表面的许多个(例如50万个)各芯片状电阻器分离为各个芯片状电阻器E10，通过光刻来形成第3抗蚀剂图案。抗蚀剂膜被设置为在基板表面要保护各芯片状电阻器E10，并且形成为各芯片状电阻器E10间被蚀刻。此外，第3抗蚀剂图案被图案化，使得在各芯片状电阻器E10的一个短侧面E6(参照图93A)在给定位置形成例如最大4个凹标记。
步骤ES19：然后执行等离子体切割。等离子体切割是将第3抗蚀剂图案作为掩模的蚀刻，在各芯片状电阻器E10之间形成从基板表面起给定深度的槽。此时，在各芯片状电阻器E10的边缘部还形成凹标记。之后，剥离抗蚀剂膜。步骤ES20：然后，如例如图102A所示，在表面粘贴保护带E100。
步骤ES21：接下来，进行基板的背面磨削，芯片状电阻器被分离为各个芯片状电阻器E10(参照图102A、图102B)。步骤ES22：然后，如图102C所示，在背面侧粘贴承载带(热发泡片)E150，被分离为各个芯片状电阻器的许多个芯片状电阻器E10，以排列在承载带E150上的状态进行保持。另一方面，去除粘贴在表面的保护带(参照图102D)。
步骤ES23：热发泡片E150通过被加热从而包含在其内部的热发泡粒子E150膨胀，由此粘结在承载带E150表面的各芯片状电阻器E10从承载带E150剥离从而分离为各个(参照图102E、图102F)。图103是芯片状电阻器E10的俯视图，是设置了凸标记来代替凹标记的实施方式的俯视图。在上述的一实施方式所涉及的芯片状电阻器E10中，说明了在基板E11的一侧面(基板E11中的沿第1连接电极E12的长度方向延伸的一个短侧面E6)形成了沿上下方向延伸的、作为表示芯片状电阻器E10的信息的标识发挥功能的凹标记E7的例子，但是如图103所示，也可以将凹标记E7代替为凸标记E70。
<芯片状电容器的实施方式的说明>
图104是第6发明的其他实施方式所涉及的芯片状电容器E301的俯视图，图105是其剖视图，示出从图104的剖切线CV-CV观察的剖切面。进而，图106是将所述芯片状电容器E301的一部分构成进行分离表示的分解立体图。
芯片状电容器E301具备基板E302、配置在基板E302上的第1外部电极E303、和同样配置在基板E302上的第2外部电极E304。在该实施方式中，基板E302在俯视下具有将四角倒角的矩形形状。矩形形状例如具有0.3mm×0.15mm左右的尺寸。在基板E302的长边方向两端部分别配置了第1外部电极E303以及第2外部电极E304。在该实施方式中，第1外部电极E303以及第2外部电极E304具有沿基板E302的短边方向延伸的大致矩形的平面形状，在与基板E302的角对应的各2个地方具有倒角部。在基板E302上，多个电容器要素CA1～CA9被配置在第1外部电极E303以及第2外部电极E304之间的电容器配置区域E305内。多个电容器要素CA1～CA9通过多个保险丝单元E307分别电连接于第1外部电极E303。
此外，在基板E302的一侧面(基板E302中的沿第1外部电极E303的长度方向延伸的一个短侧面E6)，形成了沿上下方向延伸的例如最大4个凹标记槽E7。该凹标记E7也作为表示芯片状电容器E301的信息的标识发挥功能。如图105以及图106所示，在基板E302的表面形成了绝缘膜E308，在绝缘膜E308的表面形成了下部电极膜E311。下部电极膜E311形成为跨电容器配置区域E305的大致整个区域，并且延伸到第2外部电极E304的正下方区域。更具体而言，下部电极膜E311具有作为电容器要素CA1～CA9的公共下部电极发挥功能的电容器电极区域E311A、和用于引出外部电极的焊盘区域E311B。电容器电极区域E311A位于电容器配置区域E305，焊盘区域E311B位于第2外部电极E304的正下方。
在电容器配置区域E305中形成了电容膜(电介质膜)E312，以覆盖下部电极膜E311(电容器电极区域E311A)。电容膜E312跨电容器电极区域E311A的整个区域而连续，在该实施方式中，进而延伸到第1外部电极E303的正下方区域，覆盖电容器配置区域E305外的绝缘膜E308。
在电容膜E312上形成了上部电极膜E313。在图104中，为了清楚，对上部电极膜E313附加细点来示出。上部电极膜E313具有：位于电容器配置区域E305的电容器电极区域E313A、位于第1外部电极E303正下方的焊盘区域E313B、和配置在焊盘区域E313B和电容器电极区域E313A之间的保险丝区域E313C。
在电容器电极区域E313A中，上部电极膜E313被分割为多个电极膜部分E131～E139。在该实施方式中，各电极膜部分E131～E139都形成为矩形形状，从保险丝区域E313C向第2外部电极E304带状地延伸。多个电极膜部分E131～E139以多种对置面积夹着电容膜E312与下部电极膜E311对置。更具体而言，可以将电极膜部分E131～E139的对于下部电极膜E311的对置面积决定为1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电极膜部分E131～E139包括对置面积不同的多个电极膜部分，更详细而言，包括具有被设定为公比成为2的等比数列的对置面积的多个电极膜部分E131～E138(或者E131～E137、E139)。据此，由各电极膜部分E131～E139和夹着电容膜E312而对置的下部电极膜E311分别构成的多个电容器要素CA1～CA9包括具有相互不同的电容值的多个电容器要素。在电极膜部分E131～E139的对置面积的比如前所述的情况下，电容器要素CA1～CA9的电容值的比与该对置面积的比相等，成为1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电容器要素CA1～CA9包括按照公比成为2的等比数列的方式设定了电容值的多个电容器要素CA1～CA8(或者CA1～CA7、CA9)。
在该实施方式中，电极膜部分E131～E135形成为：宽度相等、将长度之比设定为1∶2∶4∶8∶16的带状。此外，电极膜部分E135、E136、E137、E138、E139形成为：长度相等、将宽度之比设定为1∶2∶4∶8∶8的带状。电极膜部分E135～E139形成为跨电容器配置区域E305的从第1外部电极E303侧的边缘到第2外部电极E304侧的边缘的范围而延伸，电极膜部分E131～E134形成为比其短。
焊盘区域E313B形成为与第1外部电极3大致相似形，具有具有与基板E302的角部对应的2个倒角部的大致矩形的平面形状。沿着该焊盘区域E313B的一个长边(对于基板E302的边缘，内部侧的长边)配置了保险丝区域E313C。保险丝区域E313C包括沿着焊盘区域E313B的所述一个长边排列的多个保险丝单元E307。保险丝单元E307由与上部电极膜E313的焊盘区域E313B相同的材料一体地形成。多个电极膜部分E131～E139与一个或多个保险丝单元E307一体地形成，通过这些保险丝单元E307连接于焊盘区域E313B，通过该焊盘区域E313B电连接于第1外部电极E303。面积比较小的电极膜部分E131～E136通过一个保险丝单元E307连接于焊盘区域E313B，面积比较大的电极膜部分E137～E139通过多个保险丝单元E307连接于焊盘区域E313B。不需要使用全部保险丝单元E307，在该实施方式中，没有使用一部分保险丝单元E307。
保险丝单元E307包括用于与焊盘区域E313B进行连接的第1宽幅部E307A和用于与电极膜部分E131～E139进行连接的第2宽幅部E307B、以及连接第1以及第2宽幅部E307A、E307B之间的窄幅部E307C。窄幅部E307C构成为能够由激光进行切断(熔断)。据此，能够通过保险丝单元E307的切断，将电极膜部分E131～E139中不需要的电极膜部分从第1以及第2外部电极E303、E304电切离。
在图104以及图106中省略了图示，但是如图105中所表示的那样，包括上部电极膜E313的表面的芯片状电容器E301的表面由钝化膜E309进行覆盖。钝化膜E309例如由氮化膜构成，并且形成为不仅覆盖芯片状电容器E301的上表面，还延伸到基板E302的侧面，对该侧面也进行覆盖。进而，在钝化膜E309上形成了由聚酰亚胺树脂等构成的树脂膜E310。树脂膜E310构成为覆盖芯片状电容器E301的上表面，进而到基板E302的侧面从而覆盖该侧面上的钝化膜E309。
钝化膜E309以及树脂膜E310是保护芯片状电容器E301的表面的保护膜。在钝化膜E309以及树脂膜E310，在与第1外部电极E303以及第2外部电极E304对应的区域分别形成了焊盘开口E321、E322。焊盘开口E321、E322贯通钝化膜E309以及树脂膜E310，使得分别使上部电极膜E313的焊盘区域E313B的一部分区域、下部电极膜E311的焊盘区域E311B的一部分区域露出。进而，在该实施方式中，与第2外部电极E304对应的焊盘开口E322也贯通电容膜E312。
第1外部电极E303以及第2外部电极E304分别埋入焊盘开口E321、E322。据此，第1外部电极E303与上部电极膜E313的焊盘区域E313B接合，第2外部电极E304与下部电极膜E311的焊盘区域E311B接合。第1以及第2外部电极E303、E304形成为从树脂膜E310的表面突出。据此，能够将芯片状电容器E301对于安装基板进行倒装芯片接合。
图107是表示芯片状电容器E301的内部电气构成的电路图。多个电容器要素CA1～CA9并联连接在第1外部电极E303和第2外部电极E304之间。在各电容器要素CA1～CA9与第1外部电极E303之间，串联插入由一个或多个保险丝单元E307分别构成的保险丝FU1～FU9。
在保险丝FU1～FU9全部被连接时，芯片状电容器E301的电容值等于电容器要素CA1～CA9的电容值的总和。当切断从多个保险丝FU1～FU9选择的一个或两个以上的保险丝时，与该被切断的保险丝对应的电容器要素被切离，芯片状电容器E301的电容值减少该被切离的电容器要素的电容值。
因此，测量焊盘区域E311B、E313B之间的电容值(电容器要素CA1～CA9的总电容值)，之后用激光熔断与期望电容值相应地从保险丝FU1～FU9适当选择的一个或多个保险丝，则能够进行向期望电容值的校准(激光微调)。尤其，若将电容器要素CA1～CA8的电容值设定为构成公比2的等比数列，则能够以与最小电容值(该等比数列的第一项的值)即电容器要素CA1的电容值对应的精度向目标电容值进行校准微调整。
例如，电容器要素CA1～CA9的电容值可以如下决定。
CA1＝0.03125pF
CA2＝0.0625pF
CA3＝0.125pF
CA4＝0.25pF
CA5＝0.5pF
CA6＝1pF
CA7＝2pF
CA8＝4pF
CA9＝4pF
在该情况下，可以以0.03125pF的最小校准精度对芯片状电容器E301的电容进行微调整。此外，通过从保险丝FU1～FU9适当选择要切断的保险丝，能够提供0.1pF～10pF之间的任意电容值的芯片状电容器E301。
如上所述，根据该实施方式，在第1外部电极E303以及第2外部电极E304之间，设置了能够由保险丝FU1～FU9切离的多个电容器要素CA1～CA9。电容器要素CA1～CA9包括不同电容值的多个电容器要素，更具体而言，包括按照成为等比数列的方式设定了电容值的多个电容器要素。据此，能够提供一种芯片状电容器E301，其通过从保险丝FU1～FU9选择一个或多个保险丝并用激光进行熔断，从而不变更设计就能够与多种电容值对应，并且能够准确地校准为期望的电容值。
对于芯片状电容器E301的各部分的详细情况，以下加以说明。基板E302例如在俯视下可以具有0.3mm×0.15mm、0.4mm×0.2mm、或者0.2mm×0.1mm等的矩形形状(优选0.4mm×0.2mm以下的大小)。电容器配置区域E305大概成为具有与基板E302的短边的长度相当的一边的正方形区域。基板E302的厚度可以是150μm左右。基板E302例如可以是通过自背面侧(没有形成电容器要素CA1～CA9的表面)的磨削或者研磨而薄型化的基板。作为基板E302的材料，可以使用以硅基板为代表的半导体基板，也可以使用玻璃基板，还可以使用树脂膜。
绝缘膜E308可以是氧化硅膜等的氧化膜。其膜厚可以是 左右。下部电极膜E311可以是导电性膜，尤其优选金属膜，例如可以是铝膜。由铝膜构成的下部电极膜E311可以通过溅射法来形成。上部电极膜E313也同样地可以是导电性膜，尤其优选由金属膜构成，可以是铝膜。由铝膜构成的上部电极膜E313可以通过溅射法来形成。用于将上部电极膜E313的电容器电极区域E313A分割为电极膜部分E131～E139、并且将保险丝区域E313C整形为多个保险丝单元E307的图案化，可以通过光刻以及蚀刻工艺来进行。
电容膜E312例如可以由氮化硅膜构成，其膜厚可以是 (例如)。电容膜E312可以是通过等离子体CVD(化学气相沉积)而形成的氮化硅膜。钝化膜E309例如可以由氮化硅膜构成，例如可以由等离子体CVD法形成。其膜厚可以是左右。如前所述，树脂膜E310可以由聚酰亚胺膜等树脂膜构成。
第1以及第2外部电极E303、E304例如可以由层叠了与下部电极膜E311或者上部电极膜E313接触的镍层、层叠在该镍层上的钯层、和层叠在该钯层上的金层的层叠构造膜构成，例如，可以由镀覆法(更具体而言，无电解镀覆法)形成。镍层有助于提高对于下部电极膜E311或者上部电极膜E313的粘着性，钯层作为抑制上部电极膜或者下部电极膜的材料与第1以及第2外部电极E303、E304的最上层的金之间的相互扩散的扩散防止层发挥功能。
图108是用于说明芯片状电容器E301的制造工序的一例的流程图。作为基板E302，准备电阻率为100Ω·cm以上的半导体基板。接下来，通过热氧化法以及/或者CVD法，在基板E302的表面形成由氧化膜(例如氧化硅膜)构成的绝缘膜E308(步骤ES1)。接下来，例如通过溅射法，在绝缘膜E308的整个表面形成由铝膜构成的下部电极膜E311(步骤ES2)。下部电极膜E311的膜厚可以是左右。接下来，在该下部电极膜的表面，通过光刻形成与下部电极膜E311的最终形状对应的抗蚀剂图案(步骤ES3)。将该抗蚀剂图案作为掩模而对下部电极膜进行蚀刻，从而得到图104等所示的图案的下部电极膜E311(步骤ES4)。下部电极膜E311的蚀刻，例如可以通过反应性离子蚀刻来进行。
接下来，通过例如等离子体CVD法，在下部电极膜E311上形成由氮化硅膜等构成的电容膜E312(步骤ES5)。在没有形成下部电极膜E311的区域中，在绝缘膜E308的表面形成电容膜E312。接下来，在该电容膜E312上形成上部电极膜E313(步骤ES6)。上部电极膜E313由例如铝膜构成，能够通过溅射法来形成。其膜厚可以是左右。接下来，在上部电极膜E313的表面通过光刻而形成与上部电极膜E313的最终形状对应的抗蚀剂图案(步骤ES7)。通过将该抗蚀剂图案作为掩模的蚀刻，上部电极膜E313被图案化为最终形状(参照图104等)(步骤ES8)。据此，上部电极膜E313被整形为如下图案：在电容器电极区域E313A具有多个电极膜部分E131～E139，在保险丝区域E313C具有多个保险丝单元E307，并且具有与这些保险丝单元E307连接的焊盘区域E313B。用于上部电极膜E313的图案化的蚀刻，可以通过使用了磷酸等蚀刻液的湿法蚀刻来进行，也可以通过反应性离子蚀刻来进行。
之后，将检查用探针按压到上部电极膜E313的焊盘区域E313B和下部电极膜E311的焊盘区域E311B，来测量多个电容器要素CA1～CA9的总电容值(步骤ES9)。基于该测量出的总电容值，按照作为目的的芯片状电容器E301的电容值，选择要切离的电容器要素、即要切断的保险丝(步骤ES10)。
接下来，如图109A所示，在基板E302上的整个面形成由例如氮化膜构成的被膜E326(步骤ES11)。该被膜E326的形成，可以通过等离子体CVD法来进行，可以形成例如膜厚左右的氮化硅膜。被膜E326覆盖图案化的上部电极膜E313，并且在没有形成上部电极膜E313的区域覆盖电容膜E312。被膜E326在保险丝区域E313C中覆盖保险丝单元E307。
从该状态，进行用于熔断保险丝单元E307的激光微调(步骤ES12)。即，如图109B所示，对构成根据所述总电容值的测量结果而选择的保险丝的保险丝单元E307照射激光E327，熔断该保险丝单元E307的窄幅部E307C。据此，对应的电容器要素被从焊盘区域E313B切离。在向保险丝单元E307照射激光E327时，通过被膜E326的工作，在保险丝单元E307的附近蓄积激光E327的能量，据此，保险丝单元E307熔断。
接下来，如图109C所示，通过例如等离子体CVD法，使氮化硅膜沉积在被膜E326上，形成钝化膜E309(步骤ES13)。前述的被膜E326在最终形态下与钝化膜E309一体化，构成该钝化膜E309的一部分。切断保险丝后所形成的钝化膜E309，进入保险丝熔断时同时被破坏的被膜E326的开口内，保护保险丝单元E307的剖切面。因此，钝化膜E309防止异物进入或水分侵入保险丝单元E307的切断部位。钝化膜E309可以形成为整体上具有例如左右的膜厚。
接下来，在钝化膜E309上形成在要形成第1以及第2外部电极E303、E304的位置具有贯通孔的抗蚀剂图案(步骤ES14)。将该抗蚀剂图案作为掩模来进行钝化膜E309的蚀刻。据此，形成使下部电极膜E311在焊盘区域E311B露出的焊盘开口、和使上部电极膜E313在焊盘区域E313B露出的焊盘开口(步骤ES15)。钝化膜E309的蚀刻，可以通过反应性离子蚀刻来进行。在钝化膜E309的蚀刻时，同样由氮化膜形成的电容膜E312也开口，据此，下部电极膜E311的焊盘区域E311B露出。
接下来，整个面涂敷树脂膜(步骤ES16)。作为树脂膜，例如使用感光性的聚酰亚胺的涂敷膜。对于该树脂膜，通过进行对于与所述焊盘开口对应的区域的曝光工序、以及之后的显影工序，能够进行基于光刻的树脂膜的图案化(步骤ES17)。据此，形成贯通了树脂膜E310以及钝化膜E309的焊盘开口E321、E322。之后，进行用于使树脂膜固化的热处理(固化处理)(步骤ES18)，进而，在焊盘开口E321、E322内，例如通过无电解镀覆法，使第1外部电极E303以及第2外部电极E304生长(步骤ES19)。如此，得到图104等所示的构造的芯片状电容器E301。
在利用了光刻工序的上部电极膜E313的图案化中，能够精度良好地形成微小面积的电极膜部分E131～E139，进而能够形成精细图案的保险丝单元E307。而且，在上部电极膜E313的图案化之后，经过总电容值的测量，决定要切断的保险丝。通过切断该决定的保险丝，能够得到准确地与期望电容值校准的芯片状电容器E301。
而且，之后，从原始基板分离各芯片状电容器E301，得到各个芯片状电容器E301。图110是在所述芯片状电容器E301中设置凸标记E70来代替凹标记E7的实施方式的俯视图。在芯片状电容器E301中，也可以在基板E302的一侧面(基板E302中的沿第1外部电极E303的长度方向延伸的一个短侧面E6)形成凸标记E70，来代替沿上下方向延伸的凹标记E7。该凸标记E70也作为表示芯片状电容器E301的信息的标识发挥功能。
<芯片二极管的实施方式的说明>
图111是第6发明的另一实施方式所涉及的芯片二极管E401的立体图，图112是其俯视图，图113是沿图112的CXIII-CXIII线取得的剖视图。进而，图114是沿图112的CXIV-CXIV取得的剖视图。
芯片二极管E401包括p+型的半导体基板E402(例如硅基板)、形成在半导体基板E402的多个二极管单元ED1～ED4、和将这多个二极管单元ED1～ED4并联连接的阴极电极E403以及阳极电极E404。半导体基板E402包括一对主面E402a、E402b、和与这一对主面E402a、E402b正交的多个侧面E402c，所述一对主面E402a、E402b中的一方(主面E402a)成为元件形成面。以下，将该主面E402a称为“元件形成面E402a”。元件形成面E402a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，芯片二极管E401的整体厚度T可以是0.1mm左右。在元件形成面E402a的两端部，配置了阴极电极E403的外部连接电极E403B、和阳极电极E404的外部连接电极E404B。在这些外部连接电极E403B、E404B之间的元件形成面E402a设置了二极管单元区域E407。
在与元件形成面E402a的一个短边(在该实施方式中是靠近阴极侧外部连接电极E403B的短边)关联的一个侧面E402c，形成了沿半导体基板E402的厚度方向延伸而被切口的多个凹部E7(例如最大4个凹部)。在该实施方式中，各凹部E7跨半导体基板E402的厚度方向的整个区域延伸。各凹部E7在俯视下，从元件形成面E402a的一短边向内部凹陷，在该实施方式中，具有向元件形成面E402a的内部变窄的梯形形状。当然，该平面形状是一例，既可以是矩形形状，也可以是三角形形状，还可以是部分圆状(例如圆弧形状)等的凹弯曲形状。
凹部E7表示芯片二极管E401的朝向(芯片方向)。更具体而言，凹部E7提供表示阴极侧外部连接电极E403B的位置的阴极标记。据此，成为如下构造：在安装芯片二极管E401时，能够根据其外观来掌握极性。此外，与之前所说明的凹标记E7同样地，除了芯片二极管E401的极性方向之外，凹部E7还显示型号名称、制造年月日等信息，也作为标识发挥功能。
半导体基板E402在与4个侧面E402c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部E409。在该实施方式中，这4个拐角部E409被整形为圆状。在从元件形成面E402a的法线方向观察的俯视下，拐角部E409成为向外侧凸的光滑的弯曲面。据此，成为能够抑制芯片二极管E401的制造工序、安装时的切削的构造。
在该实施方式中，二极管单元区域E407形成为矩形。在二极管单元区域E407内，配置了多个二极管单元ED1～ED4。多个二极管单元ED1～ED4在该实施方式中被设置了4个，沿半导体基板E402的长边方向以及短边方向等间隔地二维排列为矩阵状。
图115是去除阴极电极E403以及阳极电极E404以及形成在其上的构成从而表示半导体基板E402的表面(元件形成面E402a)的构造的俯视图。在二极管单元ED1～ED4的各区域内，分别在p+型的半导体基板E402的表层区域形成了n+型区域E410。n+型区域E410按各个二极管单元而被分离。据此，二极管单元ED1～ED4分别具有按每个二极管单元而分离的pn结区域E411。
多个二极管单元ED1～ED4在该实施方式中形成为相等的大小以及相同的形状，具体而言形成为矩形形状，在各二极管单元的矩形区域内形成了多边形形状的n+型区域E410。在该实施方式中，n+型区域E410形成为正八边形，具有分别沿形成二极管单元ED1～ED4的矩形区域的4边的4个边、和与二极管单元ED1～ED4的矩形区域的4个角部分别对置的另外4个边。
如图113以及图114所示，在半导体基板E402的元件形成面E402a形成了由氧化膜等构成的绝缘膜E415(在图112中省略图示)。在绝缘膜E415中形成了使二极管单元ED1～ED4各自的n+型区域E410的表面露出的接触孔E416(阴极接触孔)、和使元件形成面E402a露出的接触孔E417(阳极接触孔)。
在绝缘膜E415的表面，形成了阴极电极E403以及阳极电极E404。阴极电极E403包括形成在绝缘膜E415的表面的阴极电极膜E403A、和与阴极电极膜E403A接合的外部连接电极E403B。阴极电极膜E403A具有与多个二极管单元ED1、ED3连接的引出电极EL1、与多个二极管ED2、ED4连接的引出电极EL2、和与引出电极EL1、EL2(阴极引出电极)一体地形成的阴极焊盘E405。阴极焊盘E405在元件形成面E402a的一端部形成为矩形。外部连接电极E403B与该阴极焊盘E405连接。如此，外部连接电极E403B与引出电极EL1、EL2公共连接。阴极焊盘E405以及外部连接电极E403B构成阴极电极E403的外部连接部(阴极外部连接部)。
阳极电极E404包括形成在绝缘膜E415的表面的阳极电极膜E404A、和与阳极电极膜E404A接合的外部连接电极E404B。阳极电极膜E404A连接于p+型半导体基板E402，在元件形成面E402a的一端部附近具有阳极焊盘E406。阳极焊盘E406由阳极电极膜E404A中配置在元件形成面E402a的一端部的区域构成。外部连接电极E404B与该阳极焊盘E406连接。阳极焊盘E406以及外部连接电极E404B构成了阳极电极E404的外部连接部(阳极外部连接部)。在阳极电极膜E404A中，阳极焊盘E406以外的区域是从阳极接触孔E417引出的阳极引出电极。
引出电极EL1从绝缘膜E415的表面进入二极管单元ED1、ED3的接触孔E416内，在各接触孔E16内与二极管单元ED1、ED3的各n+型区域E410欧姆接触。在引出电极EL1中在接触孔E16内与二极管单元ED1、ED3连接的部分，构成了单元连接部EC1、EC3。同样地，引出电极EL2从绝缘膜E415的表面进入二极管单元ED2、ED4的接触孔E416内，在各接触孔E416内与二极管单元ED2、ED4的各n+型区域E410欧姆接触。在引出电极EL2中在接触孔E416内连接于二极管单元ED2、ED4的部分，构成了单元连接部EC2、EC4。阳极电极膜E404A从绝缘膜E415的表面向接触孔E417的内部延伸，在接触孔E417内与p+型的半导体基板E402欧姆接触。在该实施方式中，阴极电极膜E403A以及阳极电极膜E404A由相同的材料构成。
作为电极膜，在该实施方式中，使用了AlSi膜。使用AlSi膜时，能够在半导体基板E402的表面不设置p+型区域，使阳极电极膜E404A与p+型的半导体基板E402欧姆接触。即，能够使阳极电极膜E404A与p+型的半导体基板E402直接接触来形成欧姆结。因此，能够省略用于形成p+型区域的工序。
阴极电极膜E403A与阳极电极膜E404A之间通过狭缝E418进行分离。引出电极EL1沿着从二极管单元ED1通过二极管单元ED3到达阴极焊盘E405的直线形成为直线状。同样地，引出电极EL2沿着从二极管单元ED2通过二极管单元ED4到达阴极焊盘E405的直线形成为直线状。引出电极EL1、EL2在从n+型区域E410到阴极焊盘E405之间的各处分别具有一样的宽度W1、W2，这些宽度W1、W2比单元连接部EC1、EC2、EC3、EC4的宽度宽。单元连接部EC1～EC4的宽度通过与引出电极EL1、EL2的引出方向正交的方向的长度来进行定义。引出电极EL1、EL2的前端部，被整形为与n+型区域E410的平面形状相匹配。引出电极EL1、EL2的基端部与阴极焊盘E405连接。狭缝E418形成为给引出电极EL1、EL2加上边。另一方面，在绝缘膜E415的表面形成阳极电极膜E404A，使得空开与大致恒定宽度的狭缝E418对应的间隔地包围阴极电极膜E403A。阳极电极膜E404A一体地具有沿着元件形成面E402a的长边方向延伸的梳齿状部分、和由矩形区域构成的阳极焊盘E406。
阴极电极膜E403A以及阳极电极膜E404A由例如由氮化膜构成的钝化膜E420(图112中省略图示)覆盖，进而在钝化膜E420上形成了聚酰亚胺等的树脂膜E421。按照贯通钝化膜E420以及树脂膜E421的方式，形成使阴极焊盘E405露出的焊盘开口E422、和使阳极焊盘E406露出的焊盘开口E423。外部连接电极E403B、E404B分别被埋入到焊盘开口E422、E423。钝化膜E420以及树脂膜E421构成保护膜，抑制或者防止水分向引出电极EL1、EL2以及pn结区域E411的浸入，同时吸收来自外部的冲击等，有助于提高芯片二极管E401的耐久性。
外部连接电极E403B、E404B，既可以在比树脂膜E421的表面低的位置(靠近半导体基板E402的位置)具有表面，也可以从树脂膜E421的表面突出从而在比树脂膜E421高的位置(远离半导体基板E402的位置)具有表面。图113中示出外部连接电极403B、E404B从树脂膜E421的表面突出的例子。外部连接电极403B、E404B例如可以由具有与电极膜E403A、E404A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
在各二极管单元ED1～ED4中，在p型的半导体基板E402与n+型区域E410之间形成了pn结区域E411，因此，分别形成了pn结二极管。而且，多个二极管单元ED1～ED4的n+型区域E410与阴极电极E403公共连接，作为二极管单元ED1～ED4的公共p型区域的p+型的半导体基板E402与阳极电极E404公共连接。据此，形成在半导体基板E402上的多个二极管单元ED1～ED4全部被并联连接。
图116是表示芯片二极管E401的内部电气构造的电气原理图。由二极管单元ED1～ED4分别构成的pn结二极管，通过由阴极电极E403公共连接阴极侧，由阳极电极E404公共连接阳极侧，从而全部被并联连接，据此，整体上作为一个二极管发挥功能。
根据该实施方式的构成，芯片二极管E401具有多个二极管单元ED1～ED4，各二极管单元ED1～ED4具有pn结区域E411。pn结区域E411按每个二极管单元ED1～ED4被分离。因此，芯片二极管E401的pn结区域E411的周长，即，半导体基板E402中的n+型区域E410的合计周长(总延长)变长。据此，能够避免pn结区域E411的附近的电场集中，实现其分散，所以能够实现提高ESD耐量。即，即使在将芯片二极管E401形成为小型的情况下，也能够增大pn结区域E411的总周长，所以能够兼顾芯片二极管E401的小型化和确保ESD耐量。
在该实施方式中，在半导体基板E402的靠近阴极侧外部连接电极E403B的短边形成了表示阴极方向的凹部E7，所以在半导体基板E402的背面(与元件形成面E402a相反侧的主面)不需要标识阴极标记。凹部E7还可以在进行用于从晶片(原始基板)切出芯片二极管E401的加工时同时预先形成。此外，在芯片二极管E401的尺寸微小、标识困难的情况下也可以形成凹部E7来显示阴极的方向。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管E401也能够附加阴极标记。
图117是用于说明芯片二极管E401的制造工序的一例的工序图。此外，图118A以及图118B是表示图117的制造工序中途的构成的剖视图，示出与图113对应的剖切面。图119是作为半导体基板E402的原始基板的p+型半导体晶片EW的俯视图，放大示出了一部分区域。首先，准备作为半导体基板E402的原始基板的p+型半导体晶片EW。半导体晶片EW的表面是元件形成面EWa，对应于半导体基板E402的元件形成面E402a。在元件形成面EWa，矩阵状地排列设定了与多个芯片二极管E401对应的多个芯片二极管区域E401a。在相邻的芯片二极管区域E401a之间设置了边界区域E8。边界区域E8是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片EW进行了必要的工序后，沿边界区域E8切断半导体晶片EW，由此得到多个芯片二极管E401。
对半导体晶片EW执行的工序的一例如下所述。首先，在p+型半导体晶片EW的元件形成面EWa形成热氧化膜或CVD氧化膜等的绝缘膜E415(例如的厚度)(ES1)，并且在其上形成抗蚀剂掩模(ES2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜E415形成与n+型区域E410对应的开口(ES3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜E415的开口露出的半导体晶片EW的表层部导入n型杂质(ES4)。n型杂质的导入，可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库)来进行，也可以通过n型杂质离子(例如磷离子)的注入来进行。所谓磷储库，是指将半导体晶片EW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜E415的开口内露出的半导体晶片EW的表面的处理。根据需要使绝缘膜E415增厚(例如通过CVD氧化膜形成从而增厚左右)之后(ES5)，进行用于使导入半导体晶片EW中的杂质离子活性化的热处理(驱动)(ES6)。据此，在半导体晶片EW的表层部形成n+型区域E410。
接下来，在绝缘膜E415上形成具有与接触孔E416、E417相匹配的开口的另外的抗蚀剂掩模(ES7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜E415形成接触孔E416、E417(ES8)，之后，剥离抗蚀剂掩模。接下来，例如通过溅射，在绝缘膜E415上形成构成阴极电极E403以及阳极电极E404的电极膜(ES9)。在该实施方式中，形成由AlSi构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝E418对应的开口图案的其他抗蚀剂掩模(ES10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝E418(ES11)。狭缝E418的宽度可以是3μm左右。据此，所述电极膜被分离为阴极电极膜E403A以及阳极电极膜E404A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜E420(ES12)，进而通过涂敷聚酰亚胺等来形成树脂膜E421(ES13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口E423、E424对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤ES14)。据此，形成具有与焊盘开口E423、E424对应的开口的树脂膜E421。之后，根据需要，进行用于固化树脂膜的热处理(ES15)。然后，通过将树脂膜E421作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜E420形成焊盘开口E422、E423(ES16)。之后，在焊盘开口E422、E423内形成外部连接电极E403B、E404B(ES17)。外部连接电极E403B、E404B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域E8(参照图119)相匹配的格子状的开口的抗蚀剂掩模E83(参照图118A)(ES18)。经该抗蚀剂掩模E83进行等离子体蚀刻，据此，如图118A所示，半导体晶片EW被从其元件形成面EWa蚀刻到给定深度。据此，沿着边界区域E8，形成切断用的槽E81(ES19)。剥离抗蚀剂掩模E83后，如图118B所示，半导体晶片EW从背面EWb被磨削到槽E81的底部为止(ES20)。据此，多个芯片二极管区域E401a被单片化，能够得到前述构造的芯片二极管E401。
用于在边界区域E8形成槽E81的抗蚀剂掩模E83，如图119所示，在与芯片二极管区域E401a的四角相接触的位置具有向芯片二极管区域E401a的外侧凸的弯曲形状的圆状部E84。圆状部E84被形成为以光滑的曲线连接芯片二极管区域E401a的相邻的两个边。进而，用于在边界区域E8形成槽E81的抗蚀剂掩模E83，在与芯片二极管区域E401a的一个短边相接触的位置具有向芯片二极管区域E401a的内侧凹陷的多个凹部E85。因此，通过将该抗蚀剂掩模E83作为掩模而进行的等离子体蚀刻来形成槽E81时，E81成为在与芯片二极管区域E401a的四角相接触的位置具有向芯片二极管区域E401a的外侧凸的弯曲形状的圆状部，并且在与芯片二极管区域E401a的一个短边相接触的位置具有向芯片二极管区域E401a的内侧凹陷的多个凹部。因此，在形成用于从半导体晶片EW切出芯片二极管区域E401a的槽E81的工序中，同时能够将芯片二极管E401的四角的拐角部E409整形为圆状，并且能够在一个短边(阴极侧的短边)形成作为阴极标记以及标识的凹部E7。即，不用增加专用的工序，就能够将拐角部E409加工为圆状，并且能够形成作为阴极标记以及标识的凹部E7。
图120是在所述芯片二极管E401中设置凸标记E70来代替作为标识的凹部E7的实施方式的俯视图。在之前的说明中，叙述了凹部E7表示芯片二极管E401的朝向(芯片方向)，更具体而言，凹部E7提供了表示阴极侧外部连接电极E403B的位置的阴极标记，据此，成为在芯片二极管E401的安装时能够根据其外观来掌握极性的构造。此外，说明了凹部E7与之前说明的凹标记E7同样地，除了芯片二极管E401的极性方向之外，还显示型号名称、制造年月日等信息，也作为标识发挥功能。如图120所示，所涉及的凹部E7可以代替凸标记E70。
图120所示的芯片二极管E401的制造工序，与使用图117进行了说明的、图111～图115所示的芯片二极管E401的制造工序大致相同。其中，由图117的步骤ES18形成的抗蚀剂掩模E83的形状不同。参照图121来说明芯片二极管E401的制造工序中所使用的抗蚀剂掩模E83。为了在边界区域E8形成槽E81的抗蚀剂掩模E83，如图121所示，在与芯片二极管区域E401a的四角接触的位置具有向芯片二极管区域E401a的外侧凸的弯曲形状的圆状部E84。圆状部E84形成为用光滑的曲线连接芯片二极管区域E401a相邻的两个边。进而，用于在边界区域E8形成槽E81的抗蚀剂掩模E83，在与芯片二极管区域E401a的一个短边接触的位置，具有向芯片二极管区域E401a的外侧突出的多个凸部E86。因此，通过将该抗蚀剂掩模E83作为掩模进行的等离子体蚀刻来形成槽E81时，槽E81成为在与芯片二极管区域E401a的四角接触的位置具有向芯片二极管区域E401a的外侧凸的弯曲形状的圆状部，并且在与芯片二极管区域E401a的一个短边接触的位置具有向芯片二极管区域E401a的外侧突出的多个凸部。因此，在形成用于从半导体晶片EW切出芯片二极管区域E401a的槽E81的工序中，能够同时将芯片二极管E401的四角的拐角部E409整形为圆状，并且能够在一个短边(阴极侧的短边)形成作为阴极标记以及标识的凸部E70。即，不用增加专用工序，就能够将拐角部E409加工为圆状，并且能够形成作为阴极标记以及标识的凸部E70。
以上，作为第6发明的实施方式，说明了芯片状电阻器、芯片状电容器以及芯片二极管，但是第6发明还可以应用于芯片状电阻器、芯片状电容器以及芯片二极管以外的芯片部件。例如，作为其他芯片部件的例子，能够例示芯片状电感器。芯片状电感器构成为例如：在基板上具有多层布线构造，利用在多层布线构造内具有电感器(线圈)以及与其关联的布线的部件，能够通过保险丝将多层布线构造内的任意的电感器纳入电路、或者从电路切离。在所涉及的芯片状电感器中，通过由第6发明的凹凸进行信息显示、即采用凹标记槽等的构造，能够成为安装容易、且易于处理的芯片状电感器(芯片部件)。
图122是表示使用了芯片二极管、前述的芯片状电阻器、芯片状电容器等的电子设备的一例即智能电话的外观的立体图。智能电话E201构成为在扁平的长方体形状的壳体E202的内部收纳电子部件。壳体E202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体E202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板E203的显示面。显示面板E203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板E203形成为占据壳体E202的一个主面的大部分的长方形形状。配置操作按钮E204，使得沿着显示面板E203的一个短边。在该实施方式中，沿显示面板E203的短边排列了多个(3个)操作按钮E204。使用者能够通过操作操作按钮E204以及触摸面板，来进行对于智能电话E201的操作，调出必要的功能使其执行。
在显示面板E203的另一个短边附近，配置了扬声器E205。扬声器E205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮E204的附近，在壳体E202的一个侧面配置了麦克风E206。麦克风E206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图123是表示壳体E202的内部所收纳的电子电路组件E210的构成的示意俯视图。电子电路组件E210包括布线基板E211、和安装在布线基板E211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)E212-E220和多个芯片部件。多个IC包括传输处理ICE212、单波段TV接收IC E213、GPS接收IC E214、FM调谐器IC E215、电源IC E216、闪速存储器E217、微型计算机E218、电源IC E219以及基带IC E220。多个芯片部件包括：芯片状电感器E221、E225、E235；芯片状电阻器E222、E224、E233；芯片状电容器E227、E230、E234；以及芯片二极管E228、E231。这些芯片部件例如通过倒装芯片接合而安装在布线基板E211的安装面上。对于芯片二极管E228、E231，能够应用前述的任一实施方式所涉及的芯片二极管。
传输处理IC E212内置有用于生成对于显示面板E203的显示控制信号，并且接收来自显示面板E203的表面的触摸面板的输入信号的电子电路。为了与显示面板E203进行连接，在传输处理IC E212连接了柔性布线E209。单波段TV接收IC E213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC E213的附近，配置了多个芯片状电感器E221和多个芯片状电阻器E222。单波段TV接收IC E213、芯片状电感器E221以及芯片状电阻器E222构成了单波段广播接收电路E223。芯片状电感器E221以及芯片状电阻器E222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路E223高精度的电路常数。
GPS接收IC E214内置了接收来自GPS卫星的电波从而输出智能电话E201的位置信息的电子电路。FM调谐器IC E215和在其附近安装在布线基板E211的多个芯片状电阻器E224以及多个芯片状电感器E225一起构成了FM广播接收电路E226。芯片状电阻器E224以及芯片状电感器E225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路E226高精度的电路常数。
在电源IC E216的附近，在布线基板E211的安装面安装了多个芯片状电容器E227以及多个芯片二极管E228。电源IC E216和芯片状电容器E227以及芯片二极管E228一起构成了电源电路E229。闪速存储器E217是用于记录操作系统程序、在智能电话E201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。
微型计算机E218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话E201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机E218的工作，实现用于图像处理、各种应用程序的运算处理。在电源IC E219的附近，在布线基板E211的安装面安装了多个芯片状电容器E230以及多个芯片二极管E231。电源IC E219和芯片状电容器E230以及芯片二极管E231一起构成了电源电路E232。
在基带IC E220的附近，在布线基板E211的安装面安装了多个芯片状电阻器E233、多个芯片状电容器E234、以及多个芯片状电感器E235。基带IC E220和芯片状电阻器E233、芯片状电容器E234以及芯片状电感器E235一起构成了基带通信电路E236。基带通信电路E236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC E212、GPS接收IC E214、单波段广播接收电路E223、FM广播接收电路E226、基带通信电路E236、闪速存储器E217以及微型计算机E218提供由电源电路E229、E232进行了适当调整后的电力。微型计算机E218响应通过传输处理IC E212而输入的输入信号进行运算处理，从传输处理IC E212向显示面板E203输出显示控制信号从而使显示面板E203进行各种显示。
在通过触摸面板或者操作按钮E204的操作而指示了单波段广播的接收时，通过单波段广播接收电路E223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板E203，并且通过微型计算机E218执行用于从扬声器E205使所接收到的声音音响化的运算处理。此外，在需要智能电话E201的位置信息时，微型计算机E218取得GPS接收IC E214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮E204的操作而输入FM广播接收指令时，微型计算机E218启动FM广播接收电路E226，执行使所接收到的声音从扬声器E205输出的运算处理。闪速存储器E217用于存储通过通信而取得的数据、由微型计算机E218的运算或来自触摸面板的输入而作成的数据。微型计算机E218根据需要对闪速存储器E217写入数据，此外从闪速存储器E217读出数据。
通过基带通信电路E236来实现电话通信或者数据通信的功能。微型计算机E218控制基带通信电路E236，进行用于收发声音或者数据的处理。
[7]关于第7发明
在以移动电话机为代表的便携式电子设备中，要求构成内部电路的电路部件的小型化。因此，对于芯片二极管，也要求其小型化，与此相伴，确保电流能力、并且同时确保ESD(electrostatic discharge，静电放电)耐量变得困难。
第7发明是提供一种实现了提高ESD耐量的芯片二极管。第7发明的更具体的目的是提供一种能够兼顾小型化和确保ESD耐量的芯片二极管。第7发明具有如下特征。
F1.芯片二极管，包括：多个二极管单元，其形成在第1导电型的半导体基板，分别具有在与所述半导体基板之间形成pn结的单独的第2导电型区域；绝缘膜，其覆盖所述半导体基板的主面，并且形成了使多个二极管单元的所述第2导电型区域分别露出的多个接触孔；第1电极，其与所述半导体基板的所述第1导电型的区域连接；和第2电极，其形成在所述绝缘膜上，通过所述多个接触孔与所述多个二极管单元的所述第2导电型区域分别接合，其中，从所述接触孔内的所述第2电极与所述第2导电型区域的接合区域的边缘到所述第2导电型区域的边缘的距离是0.1μm以上，并且是所述第2导电型区域的直径的10％以下。
根据该构成，在第1导电型的半导体基板形成了分别具有第2导电型区域的多个二极管单元。在半导体基板上形成了绝缘膜，并且通过形成在该绝缘膜的接触孔，第2电极与第2导电型区域连接。第1电极与半导体基板的第1导电型的区域连接。如此，多个二极管单元在第1电极以及第2电极之间并联连接。据此，能够实现ESD耐量的提高，尤其能够兼顾芯片尺寸的小型化和确保ESD耐量。更具体而言，形成了按每个二极管单元而分离的pn结(pn结区域)，并且它们被并联连接。通过在多个二极管单元分别形成pn结区域，能够延长半导体基板上的pn结区域的周长。据此，电场的集中被缓和，能够提高ESD耐量。所谓pn结区域的周长，是指半导体基板的表面中的p型区域与n型区域的边界线的总延长。
此外，在本发明中，从接触孔内的第2电极与第2导电型区域的接合区域的边缘到第2导电型区域的边缘的距离是1μm以上，并且是第2导电型区域的直径的10％以下。因为将所述距离形成为1μm以上，所以能够抑制或者防止在接触孔内的第2电极与第2导电型区域的接合区域的边缘和半导体基板之间将第2导电型区域作为旁路而流过漏电流。另一方面，因为将所述距离形成为第2导电型区域的直径的10％以下，所以能够进一步提高ESD耐量。
通常认为，所述距离越大，ESD耐量越大。因此，发明人预测所述距离越大则ESD耐量越大，为了确定所述距离的恰当范围，进行了如下实验。也就是说，对于第2导电型区域设定各种接触孔大小，对于使所述距离不同的样本测量了ESD耐量。其结果，与预测相反，发明人发现了通过使所述距离变小从而ESD耐量变大。此外，弄清楚了当所述距离变得过小时，在第2电极与第2导电型区域的接合区域的边缘和半导体基板之间将第2导电型区域作为旁路而流过漏电流。本发明是基于这种发现而研发的。
F2.如“F1.”所述的芯片二极管，其中，各第2导电型区域具有多边形形状，所述接合区域具有与所述第2导电型区域相似的多边形形状，所述第2导电型区域和所述接合区域的相对应的边被配置为相互平行，通过所述被配置为相互平行的边之间的距离，定义从所述接合区域的边缘到所述第2导电型区域的边缘的距离。
F3.如“F1.”或者“F2.”所述的芯片二极管，其中，各第2导电型区域具有多边形形状，通过从所述第2导电型区域的重心向该第2导电型区域的多个边分别引出的多个垂线的长度的平均值的2倍，来定义所述第2导电型区域的直径。
F4.如“F1.”～“F3.”的任一项所述的芯片二极管，其中，所述第2电极包括：多个引出电极，其从所述接合区域引出到所述半导体基板上没有形成所述第2导电型区域的区域上；和外部电极部，其连接于所述引出电极，并且在没有形成所述第2导电型区域的区域上配置在所述绝缘膜上，与所述多个引出电极连接。
根据该构成，能够避开第2导电型区域的正上方来配置第2电极的外部电极部，所以在将芯片二极管安装于安装基板，或者对第2电极的外部电极部连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够避免pn结区域的破坏，所以对于外力的耐久性优异，因此能够实现提高了可靠性的芯片二极管。
F5.如“F1.”～“F4.”的任一项所述的芯片二极管，其中，所述半导体基板由p型半导体基板构成，分别形成所述多个第2导电型区域的多个n型扩散层被相互分离地形成在所述p型半导体基板。在该构成中，因为半导体基板由p型半导体基板构成，所以不用在半导体基板上形成外延层，也能够实现稳定的特性。即，n型半导体晶片因为电阻率的面内偏差较大，所以需要在表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层从而形成pn结。相对于此，p型半导体晶片因为面内偏差较少，所以不用形成外延层，就可以从晶片的所有地方切出稳定的特性的二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。
F6.如“F5.”所述的芯片二极管，其中，所述第2电极包括与所述p型半导体基板接触并且由AlSi构成的电极膜。根据该构成，第2电极包括与p型半导体基板接触的AlSi电极膜。AlSi的工作函数与p型半导体(尤其是p型硅半导体)近似。因此，AlSi电极膜能够在与p型半导体之间形成良好的欧姆结。因此，在p型半导体基板不需要形成用于欧姆接合的高杂质浓度扩散层。据此，制造工序变得简单，所以与其相应地能够提高生产率以及降低生产成本。
F7.如“F4.”所述的芯片二极管，其中，所述多个第2导电型区域包括朝向所述外部连接部排列在直线上的多个第2导电型区域，排列在该直线上的多个第2导电型区域通过沿所述直线形成为直线状的公共的所述引出电极连接于所述外部连接部。根据该构成，朝向第2电极的外部连接部排列在直线上的多个第2导电型区域通过直线状的公共引出电极连接于该外部连接部。据此，能够使从第2导电型区域到第2电极的外部连接部的引出电极的长度最小，所以能够降低电迁移。此外，在多个第2导电型区域能够共享一个引出电极，所以在形成许多第2导电性区域来实现pn结区域的周长的增加的同时，能够在半导体基板上布局线宽度宽的引出电极。据此，兼顾ESD耐量的进一步提高和电迁移的降低，从而能够提供可靠性更高的芯片二极管。
F8.如“F1.”～“F7.”的任一项所述的芯片二极管，其中，所述多个第2导电型区域在所述半导体基板上进行二维排列。通过该构成，通过将多个二极管单元进行二维排列(优选等间隔地二维排列)，能够进一步提高ESD耐量。所述多个二极管单元可以形成为相等的大小(更具体而言，多个二极管单元的pn结区域相等的大小)。在该构成中，因为多个二极管单元具有大致相等的特性，所以芯片二极管整体上具有良好的特性，即使在小型化的情况下，也能够具有足够的ESD耐量。
优选所述二极管单元被设置了4个以上。通过该构成，通过设置4个以上的二极管单元，能够延长二极管结区域的周长，所以能够有效地提高ESD耐量。
F9.如“F1.”～“F8.”的任一项所述的芯片二极管，其中，所述第1电极以及所述第2电极配置在所述半导体基板的所述主面侧。根据该构成，因为第1电极以及第2电极都形成在半导体基板的一个表面，所以能够将芯片二极管表面安装于安装基板上。即，能够提供倒装芯片连接型的芯片二极管。据此，能够减小芯片二极管的占有空间。尤其能够实现安装基板上的芯片二极管的薄型化。据此，能够有效利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
F10.如“F4.”所述的芯片二极管，其中，还包括保护膜，所述保护膜形成在所述半导体基板的主面，使得使所述第1电极以及所述第2电极部分露出，并且覆盖所述引出电极。根据该构成，因为形成了使第1电极以及第2电极露出的同时覆盖引出电极的保护膜，所以能够抑制或者防止水分向引出电极以及pn结区域的浸入。而且，通过保护膜，能够提高对于外力的耐久性，能够进一步提高可靠性。
F11.如“F1.”～“F10.”的任一项所述的芯片二极管，其中，所述半导体基板的所述主面具有将拐角部弄圆的矩形形状。根据该构成，半导体基板的主面具有将拐角部弄圆的矩形形状。据此，能够抑制或者防止芯片二极管的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管。
F12.如“F11.”所述的芯片二极管，其中，在所述矩形形状的一边的中部，形成了表示阴极方向的凹部。根据该构成，因为在矩形形状的半导体基板的一边形成了表示阴极方向的凹部，所以在半导体基板的表面(例如保护膜的表面)，不需要形成由标识等表示阴极方向的标记(阴极标记)。上述那样的凹部，还可以在进行用于从晶片(原始基板)切出芯片二极管的加工时同时预先形成。此外，在芯片二极管的尺寸微小、标识困难的情况下也可以形成。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管也能够附加表示阴极方向的记号。
F13.电路组件，包括：安装基板；和安装在所述安装基板的如“F1.”～“F12.”的任一项所述的芯片二极管。通过该构成，能够提供一种使用了ESD耐量较大、因此提高了可靠性的芯片二极管的电路组件。因此，能够提供一种可靠性高的电路组件。
F14.如“F13.”所述的电路组件，其中，所述芯片二极管通过无线键合(倒装键合、倒装芯片键合)而连接于所述安装基板。通过该构成，能够减小安装基板上的芯片二极管的占有空间，所以能够有助于电子部件的高密度安装。
F15.电子设备，包括“F13.”或者“F14.”所述的电路组件；和收纳了所述电路组件的壳体。通过该构成，能够提供一种在壳体内收纳了使用了ESD耐量较大、因此提高了可靠性的芯片二极管的电路组件的电子设备。因此，能够提供可靠性高的电子设备。
参照附图来详细说明第7发明的实施方式。
图124是第7发明的一实施方式所涉及的芯片二极管的立体图，图125是其俯视图，图126是沿图125的CXXVI-CXXVI线取得的剖视图。进而，图127是沿图125的CXXVII-CXXVII线取得的剖视图。芯片二极管F1包括p+型的半导体基板F2(例如硅基板)、形成在半导体基板F2的多个二极管单元FD1～FD4、和将这多个二极管单元FD1～FD4并联连接的阴极电极F3以及阳极电极F4。半导体基板F2包括一对主面F2a、F2b、和与这一对主面F2a、F2b正交的多个侧面F2c，所述一对主面F2a、F2b中的一方(主面F2a)成为元件形成面。以下，将该主面F2a称为“元件形成面F2a”。元件形成面F2a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，芯片二极管F1的整体厚度T可以是0.1mm左右。在元件形成面F2a的两端部，配置了阴极电极F3的外部连接电极F3B、和阳极电极F4的外部连接电极F4B。在这些外部连接电极F3B、F4B之间的元件形成面F2a设置了二极管单元区域F7。
在与元件形成面F2a的一个短边(在该实施方式中是靠近阴极侧外部连接电极F3B的短边)关联的一个侧面F2c，形成了沿半导体基板F2的厚度方向延伸而被切口的凹部F8。凹部F8在该实施方式中，跨半导体基板F2的厚度方向的整个区域延伸。凹部F8在俯视下，从元件形成面F2a的一短边向内部凹陷，在该实施方式中，具有向元件形成面F2a的内部变窄的梯形形状。当然，该平面形状是一例，既可以是矩形形状，也可以是三角形形状，还可以是部分圆状(例如圆弧形状)等的凹弯曲形状。凹部F8表示芯片二极管F1的朝向(芯片方向)。更具体而言，凹部F8提供表示阴极侧外部连接电极F3B的位置的阴极标记。据此，成为如下构造：在安装芯片二极管F1时，能够根据其外观来掌握极性。
半导体基板F2在与4个侧面F2c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部F9。在该实施方式中，这4个拐角部F9被整形为圆状。在从元件形成面F2a的法线方向观察的俯视下，拐角部F9成为向外侧凸的光滑的弯曲面。据此，成为能够抑制芯片二极管F1的制造工序、安装时的切削的构造。
在该实施方式中，二极管单元区域F7形成为矩形。在二极管单元区域F7内，配置了多个二极管单元FD1～FD4。多个二极管单元FD1～FD4在该实施方式中被设置了4个，沿半导体基板F2的长边方向以及短边方向等间隔地二维排列为矩阵状。图128是去除阴极电极F3以及阳极电极F4以及形成在其上的构成从而表示半导体基板F2的表面(元件形成面F2a)的构造的俯视图。在二极管单元FD1～FD4的各区域内，分别在p+型的半导体基板F2的表层区域形成了n+型区域(第2导电型区域)F10。n+型区域F10按各个二极管单元而被分离。据此，二极管单元FD1～FD4分别具有按每个二极管单元而分离的pn结区域F11。
多个二极管单元FD1～FD4在该实施方式中形成为相等的大小以及相同的形状，具体而言形成为矩形形状，在各二极管单元的矩形区域内形成了多边形形状的n+型区域F10。在该实施方式中，n+型区域F10形成为正八边形，具有分别沿形成二极管单元FD1～FD4的矩形区域的4边的4个边、和与二极管单元FD1～FD4的矩形区域的4个角部分别对置的另外4个边。
如图126以及图127所示，在半导体基板F2的元件形成面F2a形成了由氧化膜等构成的绝缘膜F15(在图125中省略图示)。在绝缘膜F15中形成了使二极管单元FD1～FD4各自的n+型区域F10的表面露出的接触孔F16(阴极接触孔)、和使元件形成面F2a露出的接触孔F17(阳极接触孔)。在绝缘膜F15的表面，形成了阴极电极F3以及阳极电极F4。阴极电极F3包括形成在绝缘膜F15的表面的阴极电极膜F3A、和与阴极电极膜F3A接合的外部连接电极F3B。阴极电极膜F3A具有与多个二极管单元FD1、FD3连接的引出电极FL1、与多个二极管FD2、FD4连接的引出电极FL2、和与引出电极FL1、FL2(阴极引出电极)一体地形成的阴极焊盘F5。阴极焊盘F5在元件形成面F2a的一端部形成为矩形。外部连接电极F3B与该阴极焊盘F5连接。如此，外部连接电极F3B与引出电极FL1、FL2公共连接。阴极焊盘F5以及外部连接电极F3B构成阴极电极F3的外部连接部(阴极外部连接部)。
阳极电极F4包括形成在绝缘膜F15的表面的阳极电极膜F4A、和与阳极电极膜F4A接合的外部连接电极F4B。阳极电极膜F4A连接于p+型半导体基板F2，在元件形成面F2a的一端部附近具有阳极焊盘F6。阳极焊盘F6由阳极电极膜F4A中配置在元件形成面F2a的一端部的区域构成。外部连接电极F4B与该阳极焊盘F6连接。阳极焊盘F6以及外部连接电极F4B构成了阳极电极F4的外部连接部(阳极外部连接部)。在阳极电极膜F4A中，阳极焊盘F6以外的区域是从阳极接触孔F17引出的阳极引出电极。
引出电极FL1从绝缘膜F15的表面进入二极管单元FD1、FD3的接触孔F16内，在各接触孔F16内与二极管单元FD1、FD3的各n+型区域F10欧姆接触。在引出电极FL1中在接触孔F16内与二极管单元FD1、FD3连接的部分，构成了单元连接部FC1、FC3。同样地，引出电极FL2从绝缘膜F15的表面进入二极管单元FD2、FD4的接触孔F16内，在各接触孔F16内与二极管单元FD2、FD4的各n+型区域F10欧姆接触。在引出电极FL2中在接触孔F16内连接于二极管单元FD2、FD4的部分，构成了单元连接部FC2、FC4。阳极电极膜F4A从绝缘膜F15的表面向接触孔F17的内部延伸，在接触孔F17内与p+型的半导体基板F2欧姆接触。在该实施方式中，阴极电极膜F3A以及阳极电极膜F4A由相同的材料构成。
作为电极膜，在该实施方式中，使用了AlSi膜。使用AlSi膜时，能够在半导体基板F2的表面不设置p+型区域，使阳极电极膜F4A与p+型的半导体基板F2欧姆接触。即，能够使阳极电极膜F4A与p+型的半导体基板F2直接接触来形成欧姆结。因此，能够省略用于形成p+型区域的工序。
阴极电极膜F3A与阳极电极膜F4A之间通过狭缝F18进行分离。引出电极FL1沿着从二极管单元FD1通过二极管单元FD3到达阴极焊盘F5的直线形成为直线状。同样地，引出电极FL2沿着从二极管单元FD2通过二极管单元FD4到达阴极焊盘F5的直线形成为直线状。引出电极FL1、FL2在从n+型区域F10到阴极焊盘F5之间的各处分别具有一样的宽度W1、W2，这些宽度W1、W2比单元连接部FC1、FC2、FC3、FC4的宽度宽。单元连接部FC1～FC4的宽度通过与引出电极FL1、FL2的引出方向正交的方向的长度来进行定义。引出电极FL1、FL2的前端部，被整形为与n+型区域F10的平面形状相匹配。引出电极FL1、FL2的基端部与阴极焊盘F5连接。狭缝F18形成为给引出电极FL1、FL2加上边。另一方面，在绝缘膜F15的表面形成阳极电极膜F4A，使得空开与大致恒定宽度的狭缝F18对应的间隔地包围阴极电极膜F3A。阳极电极膜F4A一体地具有沿着元件形成面F2a的长边方向延伸的梳齿状部分、和由矩形区域构成的阳极焊盘F6。
阴极电极膜F3A以及阳极电极膜F4A由例如由氮化膜构成的钝化膜F20(图125中省略图示)覆盖，进而在钝化膜F20上形成了聚酰亚胺等的树脂膜F21。按照贯通钝化膜F20以及树脂膜F21的方式，形成使阴极焊盘F5露出的焊盘开口F22、和使阳极焊盘F6露出的焊盘开口F23。外部连接电极F3B、F4B分别被埋入到焊盘开口F22、F23。钝化膜F20以及树脂膜F21构成保护膜，抑制或者防止水分向引出电极FL1、FL2以及pn结区域F11的浸入，同时吸收来自外部的冲击等，有助于提高芯片二极管F1的耐久性。
外部连接电极F3B、F4B，既可以在比树脂膜F21的表面低的位置(靠近半导体基板F2的位置)具有表面，也可以从树脂膜F21的表面突出从而在比树脂膜F21高的位置(远离半导体基板F2的位置)具有表面。图126中示出外部连接电极F3B、F4B从树脂膜F21的表面突出的例子。外部连接电极F3B、F4B例如可以由具有与电极膜F3A、F4A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
在各二极管单元FD1～FD4中，在p型的半导体基板F2与n+型区域F10之间形成了pn结区域F11，因此，分别形成了pn结二极管。而且，多个二极管单元FD1～FD4的n+型区域F10与阴极电极F3公共连接，作为二极管单元FD1～FD4的公共p型区域的p+型的半导体基板F2与阳极电极F4公共连接。据此，形成在半导体基板F2上的多个二极管单元FD1～FD4全部被并联连接。
图129是表示芯片二极管F1的内部电气构造的电气原理图。由二极管单元FD1～FD4分别构成的pn结二极管，通过由阴极电极F3公共连接阴极侧，由阳极电极F4公共连接阳极侧，从而全部被并联连接，据此，整体上作为一个二极管发挥功能。
根据该实施方式的构成，芯片二极管F1具有多个二极管单元FD1～FD4，各二极管单元FD1～FD4具有pn结区域F11。pn结区域F11按每个二极管单元FD1～FD4被分离。因此，芯片二极管F1的pn结区域F11的周长，即，半导体基板F2中的n+型区域F10的合计周长(总延长)变长。据此，能够避免pn结区域F11的附近的电场集中，实现其分散，所以能够实现提高ESD耐量。即，即使在将芯片二极管F1形成为小型的情况下，也能够增大pn结区域F11的总周长，所以能够兼顾芯片二极管F1的小型化和确保ESD耐量。
参照图126～图128，在该实施方式中，在各二极管单元FD1～FD4中，从接触孔F16中的阴极电极F3与n+型区域F10的接合区域(单元连接部FC1～FC4)的边缘到n+型区域F10的边缘的距离D，被形成为1μm以上、并且n+型区域F10的直径的10％以下。优选距离D形成为1μm以上、且n+型区域F10的直径的3％以下。
如本实施方式那样，各n+型区域F10具有多边形形状(在该例中是正八边形)，单元连接部FC1～FC4具有与n+型区域F10相似的多边形形状，n+型区域F10和单元连接部FC1～FC4的相对应的边被配置为相互平行，在这种情况下，通过被配置为相互平行的边之间的距离，来定义所述距离D。此外，通过从n+型区域F10的重心向该n+型区域F10的多个边分别引出的多个垂线的长度的平均值的2倍，来定义n+型区域F10的直径例如，能够将n+型区域F10的直径设为120μm，将距离D设为2μm。
在该实施方式中，因为将距离D形成为1μm以上，所以能够抑制或者防止在单元连接部FC1～FC4的边缘与半导体基板F2之间将n+型区域F10作为旁路而流过漏电流。另一方面，因为将距离D形成为n+型区域F10的直径的10％以下，所以如后面详细说明的那样，能够进一步提高ESD耐量。
另外，还可以考虑在半导体基板F2的表层部中的n+型区域F10的四周形成浓度低且深的n-型扩散层，从而使ESD耐量提高，但是在该方法中，制造工序数增加。与此相对，在该实施方式中，通过恰当地决定n+型区域F10和接触孔F16的相对布局，从而使ESD耐量提高，所以不用使制造工序数增加，就能够提高ESD耐量。
图130示出对于设定各种形成在同面积的半导体基板上的二极管单元的大小以及/或者二极管单元的个数从而使pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。根据该实验结果可知，pn结区域的周长越长，ESD耐量越大。在半导体基板上形成了4个以上的二极管单元的情况下，实现了超过8千伏的ESD耐量。
进而，在该实施方式中，引出电极FL1、FL2的宽度W1、W2，在从单元连接部FC1～FC4到阴极焊盘F5之间的各处，比单元连接部FC1～FC4的宽度宽。据此，能够增大容许电流量，降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的芯片二极管。
此外，在该实施方式中，在向阴极焊盘F5的直线上排列的多个二极管单元FD1、FD3；FD2、FD4通过直线状的公共引出电极FL1、FL2连接于阴极焊盘F5。据此，能够使从二极管单元FD1～FD4到阴极焊盘F5的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，能够在多个二极管单元FD1、FD3；FD2、FD4共享一个引出电极FL1；FL2，所以能够在形成许多二极管单元FD1～FD4来实现二极管结区域(pn结区域F11)的周长的增加的同时，在半导体基板F2上布局线宽度宽的引出电极。据此，能够兼顾ESD耐量的进一步提高和电迁移的降低，从而进一步提高可靠性。
此外，引出电极FL1、FL2的端部成为部分多边形形状，使得与n+型区域F10的形状(多边形)相匹配，所以能够在减小引出电极FL1、FL2的占有面积的同时，与n+型区域F10连接。进而，阴极侧以及阳极侧的外部连接电极F3B、F4B都形成在半导体基板F2的一个表面即元件形成面F2a。因此，如图131所示，能够通过使元件形成面F2a与安装基板F25对置，通过焊锡F26在安装基板F25上接合外部连接电极F3B、F4B，从而构成在安装基板F25上表面安装了芯片二极管F1的电路组件。即，能够提供倒装芯片连接型的芯片二极管F1，通过使元件形成面F2a与安装基板F25的安装面对置的倒装接合，能够通过无线键合将芯片二极管F1连接于安装基板F25。据此，能够减小安装基板F25上的芯片二极管F1的占有空间。尤其能够实现安装基板F25上的芯片二极管F1的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
此外，在该实施方式中，在半导体基板F2上形成有绝缘膜F15，通过形成在该绝缘膜F15的接触孔F16将引出电极FL1、FL2的单元连接部FC1～FC4连接于二极管单元FD1～FD4。而且，在接触孔F16之外的区域内在绝缘膜F15上配置有阴极焊盘F5。也就是说，阴极焊盘F5被设置在离开了pn结区域F11的正上方的位置。此外，通过形成在绝缘膜F15的接触孔F17将阳极电极膜F4A连接于半导体基板F2，在接触孔F17之外的区域内在绝缘膜F15上配置有阳极焊盘F6。此外，阳极焊盘F6也处于离开了pn结区域F11的正上方的位置。据此，在将芯片二极管F1安装于安装基板F25时，能够避免对pn结区域F11施加较大的冲击。据此，能够避免pn结区域F11的破坏，所以能够实现对外力的耐久性优异的芯片二极管。此外，还可以构成为：不设置外部连接电极F3B、F4B，将阴极焊盘F5以及阳极焊盘F6分别作为阴极外部连接部以及阳极连接部，将键合引线连接于这些阴极焊盘F5以及阳极焊盘F6。在该情况下，也能够避免由于引线键合时的冲击而破坏pn结区域F11。
此外，在该实施方式中，阳极电极膜F4A由AlSi膜构成。AlSi膜的工作函数与p型半导体(尤其是p型硅半导体)近似，因此，能够在与p+型半导体基板F2之间形成良好的欧姆结。因此，不需要在p型+半导体基板F2形成用于欧姆接合的高杂质浓度扩散层。据此，制造工序变得简单，所以与其相应地能够提高生产率以及降低生产成本。
进而，在该实施方式中，半导体基板F2具有拐角部F9被弄圆的矩形形状。据此，能够抑制或者防止芯片二极管F1的角部的欠缺(切削)，所以能够提供外观不良较少的芯片二极管F1。进而，在该实施方式中，在半导体基板F2的靠近阴极侧外部连接电极F3B的短边形成有表示阴极方向的凹部F8，所以在半导体基板F2的背面(与元件形成面F2a相反侧的主面)不需要标识阴极标记。凹部F8还可以在进行用于从晶片(原始基板)切出芯片二极管F1的加工时同时预先形成。此外，在芯片二极管F1的尺寸微小、标识困难的情况下也可以形成凹部F8来显示阴极的方向。因此，能够省略用于标识的工序，并且对于微小尺寸的芯片二极管F1也能够附加阴极标记。
图132示出针对对于直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了EDS耐量的结果。准备了距离D为6μm、3μm、2μm、1μm这4种样本。各样本的n+型区域F10的直径是120μm。对于距离D为1μm的样本，在单元连接部的边缘和半导体基板F2之间发生了泄露，所以未能评价EDS耐量。
通常认为，距离D越大则ESD耐量越大。但是，与预想相反，通过该实验弄清楚了通过使距离D变小从而EDS耐量变大。此外，弄清楚了当使距离D过小时发生泄露从而损害EDS耐量。根据该实验结果，能够推测若距离D为12μm以下(n+型区域F10的直径的10％以下)，则实现超过8千伏的ESD耐量。此外，能够推测若距离D为3.6μm以下(n+型区域F10的直径的3％以下)，则实现超过20千伏的ESD耐量。
图133示出针对对于直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了漏电流的结果。准备了距离D为6μm、3μm、2μm、1μm这4种样本。各样本的n+型区域F10的直径是120μm。对于距离D为1μm的样本，在单元连接部的边缘和半导体基板F2之间发生了泄露。根据该实验结果可知，虽然漏电流根据距离D的大小没有有意差(非偶然之差)，但是在不足某下限时，形成将n+型区域F10作为旁路的路径从而漏电流变大。
图134示出针对对于直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了齐纳电压的结果。准备了距离D为6μm、3μm、2μm、1μm这4种样本。各样本的n+型区域F10的直径是120μm。对于距离D为1μm的样本，在单元连接部的边缘和半导体基板F2之间发生了泄露，所以未能评价齐纳电压。根据该实验结果可知，距离D没有对齐纳电压造成坏影响。
图135示出针对对于直径为相同大小的n+型区域设定各种接触孔的大小从而使距离D不同的多个样本测量了端子间电容的结果。端子间电容是阳极电极F4与阴极电极F3之间的电容。准备了距离D为6μm、3μm、2μm、1μm这4种样本。各样本的n+型区域F10的直径是120μm。对于距离D为1μm的样本，在单元连接部的边缘和半导体基板F2之间发生了泄露，所以未能评价端子间电容。根据该实验结果可知，距离D没有对端子间电容造成坏影响。
图136是用于说明芯片二极管F1的制造工序的一例的工序图。此外，图137A以及图137B是表示图136的制造工序中途的构成的剖视图，示出与图126对应的剖切面。图138是作为半导体基板F2的原始基板的p+型半导体晶片FW的俯视图，放大示出了一部分区域。首先，准备作为半导体基板F2的原始基板的p+型半导体晶片FW。半导体晶片FW的表面是元件形成面FWa，对应于半导体基板F2的元件形成面F2a。在元件形成面FWa，矩阵状地排列设定了与多个芯片二极管F1对应的多个芯片二极管区域F1a。在相邻的芯片二极管区域F1a之间设置了边界区域F80。边界区域F80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片FW进行了必要的工序后，沿边界区域F80切断半导体晶片FW，由此得到多个芯片二极管F1。
对半导体晶片FW执行的工序的一例如下所述。首先，在p+型半导体晶片FW的元件形成面FWa形成热氧化膜或CVD氧化膜等的绝缘膜F15(例如的厚度)(FS1)，并且在其上形成抗蚀剂掩模(FS2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜F15形成与n+型区域F10对应的开口(FS3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜F15的开口露出的半导体晶片FW的表层部导入n型杂质(FS4)。n型杂质的导入，可以通过n型杂质离子(例如磷离子)的注入来进行。n型杂质离子的注入能量例如是40keV，n型杂质离子的密度例如是2×1015个/cm3。另外，n型杂质的导入，也可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库)来进行。所谓磷储库，是指将半导体晶片FW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜F15的开口内露出的半导体晶片FW的表面的处理。根据需要使绝缘膜F15增厚(例如通过CVD氧化膜形成从而增厚左右)之后(FS5)，进行用于使导入半导体晶片FW中的杂质离子活性化的热处理(驱动)(FS6)。对于该热处理，例如在900℃的温度气氛内进行例如40分钟。据此，在半导体晶片FW的表层部形成n+型区域F10。通过所述FS4以及FS6的工序中的条件的设定，能够控制n+型区域F10的大小。
接下来，在绝缘膜F15上形成具有与接触孔F16、F17相匹配的开口的另外的抗蚀剂掩模(FS7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜F15形成接触孔F16、F17(FS8)，之后，剥离抗蚀剂掩模。通过所述FS8的工序，决定接触孔F16的大小。因此，能够通过所述FS4、FS6以及FS8的工序来控制距离D的大小。
接下来，例如通过溅射，在绝缘膜F15上形成构成阴极电极F3以及阳极电极F4的电极膜(FS9)。在该实施方式中，形成由AlSi构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝F18对应的开口图案的其他抗蚀剂掩模(FS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝F18(FS11)。狭缝C18的宽度可以是3μm左右。据此，所述电极膜被分离为阴极电极膜F3A以及阳极电极膜F4A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜F20(FS12)，进而通过涂敷聚酰亚胺等来形成树脂膜F21(FS13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口F22、F23对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤FS14)。据此，形成具有与焊盘开口F22、F23对应的开口的树脂膜F21。之后，根据需要，进行用于固化树脂膜的热处理(FS15)。然后，通过将树脂膜F21作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜F20形成焊盘开口F22、F23(FS16)。之后，在焊盘开口F22、F23内形成外部连接电极F3B、F4B(FS17)。外部连接电极F3B、F4B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域F80(参照图138)相匹配的格子状的开口的抗蚀剂掩模F83(参照图137A)(FS18)。经该抗蚀剂掩模F83进行等离子体蚀刻，据此，如图137A所示，半导体晶片FW被从其元件形成面FWa蚀刻到给定深度。据此，沿着边界区域F80，形成切断用的槽F81(FS19)。剥离抗蚀剂掩模F83后，如图137B所示，半导体晶片FW从背面FWb被磨削到槽F81的底部为止(FS20)。据此，多个芯片二极管区域F1a被单片化，能够得到前述构造的芯片二极管F1。
用于在边界区域F80形成槽F81的抗蚀剂掩模F83，如图138所示，在与芯片二极管区域F1a的四角相接触的位置具有向芯片二极管区域F1a的外侧凸的弯曲形状的圆状部F84。圆状部F84被形成为以光滑的曲线连接芯片二极管区域F1a的相邻的两个边。进而，用于在边界区域F80形成槽F81的抗蚀剂掩模F83，在与芯片二极管区域F1a的一个短边相接触的位置具有向芯片二极管区域F1a的内侧凹陷的凹部F85。因此，通过将该抗蚀剂掩模F83作为掩模而进行的等离子体蚀刻来形成槽F81时，槽F81成为在与芯片二极管区域F1a的四角相接触的位置具有向芯片二极管区域F1a的外侧凸的弯曲形状的圆状部，并且在与芯片二极管区域F1a的一个短边相接触的位置具有向芯片二极管区域F1a的内侧凹陷的凹部。因此，在形成用于从半导体晶片FW切断芯片二极管区域F1a的槽F81的工序中，同时能够将芯片二极管F1的四角的拐角部F9整形为圆状，并且能够在一个短边(阴极侧的短边)形成作为阴极标记的凹部F8。即，不用增加专用的工序，就能够将拐角部F9加工为圆状，并且能够形成作为阴极标记的凹部F8。
在该实施方式中，因为半导体基板F2由p型半导体构成，所以即使不在半导体基板F2上形成外延层，也能够实现稳定的特性。即，因为n型半导体晶片的电阻率的面内偏差较大，所以使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层来形成pn结。这是因为n型杂质的偏析系数较小，所以在形成成为半导体晶片的源的锭(ingot)(例如硅锭)时，在晶片的中心部和边缘部，电阻率之差变大。与此相对，因为p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差较少。因此，通过使用p型半导体晶片，能够不形成外延层，而从晶片的任意地方切出稳定特性的二极管。因此，通过使用p+型半导体基板F2，能够简化制造工序，并且能够降低制造成本。
图139是表示使用了芯片二极管的电子设备的一例即智能电话的外观的立体图。智能电话F201构成为在扁平的长方体形状的壳体F202的内部收纳电子部件。壳体F202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体F202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板F203的显示面。显示面板F203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板F203形成为占据壳体F202的一个主面的大部分的长方形形状。配置操作按钮F204，使得沿着显示面板F203的一个短边。在该实施方式中，沿显示面板F203的短边排列了多个(3个)操作按钮F204。使用者能够通过操作操作按钮F204以及触摸面板，来进行对于智能电话F201的操作，调出必要的功能使其执行。
在显示面板F203的另一个短边附近，配置了扬声器F205。扬声器F205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮F204的附近，在壳体F202的一个侧面配置了麦克风F206。麦克风F206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图140是表示壳体F202的内部所收纳的电子电路组件F210的构成的示意俯视图。电子电路组件F210包括布线基板F211、和安装在布线基板F211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)F212-F220和多个芯片部件。多个IC包括传输处理ICF212、单波段TV接收IC F213、GPS接收IC F214、FM调谐器IC F215、电源IC F216、闪速存储器F217、微型计算机F218、电源IC F219以及基带IC F220。多个芯片部件包括：芯片状电感器F221、F225、F235；芯片状电阻器F222、F224、F233；芯片状电容器F227、F230、F234；以及芯片二极管F228、F231。这些芯片部件例如通过倒装芯片接合而安装在布线基板F211的安装面上。对于芯片二极管F228、F231，能够应用前述的实施方式所涉及的芯片二极管。
传输处理IC F212内置有用于生成对于显示面板F203的显示控制信号，并且接收来自显示面板F203的表面的触摸面板的输入信号的电子电路。为了与显示面板F203进行连接，在传输处理IC F212连接了柔性布线F209。单波段TV接收IC F213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC F213的附近，配置了多个芯片状电感器F221和多个芯片状电阻器F222。单波段TV接收IC F213、芯片状电感器F221以及芯片状电阻器F222构成了单波段广播接收电路F223。芯片状电感器F221以及芯片状电阻器F222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路F223高精度的电路常数。
GPS接收IC F214内置了接收来自GPS卫星的电波从而输出智能电话F201的位置信息的电子电路。FM调谐器IC F215和在其附近安装在布线基板F211的多个芯片状电阻器F224以及多个芯片状电感器F225一起构成了FM广播接收电路F226。芯片状电阻器F224以及芯片状电感器F225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路F226高精度的电路常数。
在电源IC F216的附近，在布线基板F211的安装面安装了多个芯片状电容器F227以及多个芯片二极管F228。电源IC F216和芯片状电容器F227以及芯片二极管F228一起构成了电源电路F229。闪速存储器F217是用于记录操作系统程序、在智能电话F201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。
微型计算机F218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话F201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机F218的工作，实现用于图像处理、各种应用程序的运算处理。在电源IC F219的附近，在布线基板F211的安装面安装了多个芯片状电容器F230以及多个芯片二极管F231。电源IC F219和芯片状电容器F230以及芯片二极管F231一起构成了电源电路F232。
在基带IC F220的附近，在布线基板F211的安装面安装了多个芯片状电阻器F233、多个芯片状电容器F234、以及多个芯片状电感器F235。基带IC F220和芯片状电阻器F233、芯片状电容器F234以及芯片状电感器F235一起构成了基带通信电路F236。基带通信电路F236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC F212、GPS接收IC F214、单波段广播接收电路F223、FM广播接收电路F226、基带通信电路F236、闪速存储器F217以及微型计算机F218提供由电源电路F229、F232进行了适当调整后的电力。微型计算机F218响应通过传输处理IC F212而输入的输入信号进行运算处理，从传输处理IC F212向显示面板F203输出显示控制信号从而使显示面板F203进行各种显示。
在通过触摸面板或者操作按钮F204的操作而指示了单波段广播的接收时，通过单波段广播接收电路F223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板F203，并且通过微型计算机F218执行用于从扬声器FB205使所接收到的声音音响化的运算处理。此外，在需要智能电话F201的位置信息时，微型计算机F218取得GPS接收IC F214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮F204的操作而输入FM广播接收指令时，微型计算机F218启动FM广播接收电路F226，执行使所接收到的声音从扬声器F205输出的运算处理。闪速存储器F217用于存储通过通信而取得的数据、由微型计算机F218的运算或来自触摸面板的输入而作成的数据。微型计算机F218根据需要对闪速存储器F217写入数据，此外从闪速存储器F217读出数据。
通过基带通信电路F236来实现电话通信或者数据通信的功能。微型计算机F218控制基带通信电路F236，进行用于收发声音或者数据的处理。以上，对于第7发明的实施方式进行了说明，但是第7发明还可以通过其他方式来实施。例如，在前述的实施方式中，示出了在半导体基板上形成4个二极管单元的例子，但是在半导体基板上既可以形成2个或者3个二极管单元，也可以形成4个以上的二极管单元。
此外，在前述的实施方式中示出了pn结区域在俯视下形成为正八边形的例子，但是可以将pn结区域形成为边数为3个以上的任意多边形形状，也可以使它们的平面形状为圆形或椭圆形。在使pn结区域的形状为多边形形状的情况下，它们不需要是正多边形形状，可以通过边的长度为2种以上的多边形来形成这些区域。进而此外，pn结区域不需要形成为相同的大小，在半导体基板上可以混在分别具有不同大小的接合区域的多个二极管单元。进而此外，在半导体基板上形成的pn结区域的形状不需要是1种，在半导体基板上可以混在2种以上的形状的pn结区域。
此外，在所述实施方式中，阳极电极膜F4A与p+型半导体基板F2的表面直接接合，但是也可以在p+型半导体基板F2的表层部以从n+型区域F10分离的状态形成p+型区域，将阳极电极膜F4A与p+型区域接合。如此，在将AlSi膜以外的电极膜用作阳极电极膜F4A的情况下，也能够在阳极电极膜F4A和p+型区域之间形成欧姆接触，能够将阳极电极膜F4A和半导体基板F2进行电连接。因此，在该情况下，作为阴极电极膜F3A以及阳极电极膜F4A，还可以使用AlSi膜以外的电极膜，例如：将Ti膜作为下层、将Al膜作为上层的Ti/Al层叠膜；从基板F2侧依次层叠了Ti膜(例如厚度)、TiN膜(例如厚度左右)以及AlCu膜(例如厚度左右)的Ti/TiN/Al层叠膜等。
此外，还可以使用n型半导体基板来代替p+型半导体基板F2。在该情况下，优选在n型半导体基板上形成外延层，在该外延层形成p型杂质扩散层来形成pn结。
[8]关于第8发明
在专利文献3(特开2001-326354号公报)中公开了一种在栅极和源极之间连接了由双向齐纳二极管构成的保护二极管的纵型MOSFET。双向齐纳二极管例如用作放掉正以及负的浪涌电流从而保护其他器件的保护元件。为了提供对所有方向的浪涌电流都有效的保护元件，优选使对于各电流方向的特性相等。
第8发明的目的是提供一种能够使对于各电流方向的特性实质上相等的双向齐纳二极管芯片。第8发明的其他目的是提供一种使用了对于各电流方向的特性实质上相等、因此质量高的双向齐纳二极管芯片的电路组件以及在壳体内收纳了该电路组件的电子设备。
第8发明具有如下特征。
G1.双向齐纳二极管芯片，包括：形成在第1导电型的半导体基板，与所述半导体基板之间形成pn结，并且在所述半导体基板的主面露出的第2导电型的第1扩散区域；从所述第1扩散区域空开间隔而形成在所述半导体基板，与所述半导体基板之间形成pn结，并且在所述半导体基板的所述主面露出的第2导电型的第2扩散区域；与所述第1扩散区域连接，并且形成在所述半导体基板的所述主面的第1电极；和与所述第2扩散区域连接，并且形成在所述半导体基板的所述主面的第2电极，其中，所述第1电极以及所述第1扩散区域、与所述第2电极以及所述第2扩散区域构成为相互对称。
在该构成中，在第1扩散区域和半导体基板之间形成pn结(pn结区域)，据此，构成第1齐纳二极管。在第1齐纳二极管的第1扩散区域连接了第1电极。另一方面，在第2扩散区域和半导体基板之间形成pn结(pn结区域)，据此，构成了第2齐纳二极管。在第2齐纳二极管的第2扩散区域连接了第2电极。第1齐纳二极管和第2齐纳二极管通过半导体基板被逆串联连接，所以在第1电极和第2电极之间构成了双向齐纳二极管。
根据本发明，因为第1电极以及第1扩散区域、和第2电极以及第2扩散区域构成为相互对称，所以能够使第1齐纳二极管和第2齐纳二极管的特性大致相等。据此，能够使对于各电流方向的特性实质上相等。对于对称，包括点对称以及线对称。此外，对于对称，即使不是严密的对称形，只要电气特性成为对称，也包括可看作实质上对称的形态。
此外，根据本发明，第1电极以及第2电极都形成在半导体基板的一个表面，所以能够将双向齐纳二极管表面安装在安装基板上。即，能够提供倒装芯片连接型的双向齐纳二极管。据此，能够缩小双向齐纳二极管的占有空间。尤其，能够实现安装基板上的双向齐纳二极管的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
G2.如“G1.”所述的双向齐纳二极管芯片，其中，将所述第1电极作为正极并且将所述第2电极作为负极而得到的第1电压对电流特性，与将所述第2电极作为正极并且将所述第1电极作为负极而得到的第2电压对电流特性实质上相等。根据该构成，能够实现对于各电流方向的电压对电流特性实质上相等的双向齐纳二极管芯片。
G3.如“G1.”或者“G2.”所述双向齐纳二极管芯片，其中，多个所述第1扩散区域和多个所述第2扩散区域在所述半导体基板的主面沿平行的给定排列方向交替排列。根据该构成，因为形成按多个第1扩散区域的每一个而分离的pn结区域，所以能够延长第1齐纳二极管的pn结区域的周长。据此，电场的集中被缓和，能够提高第1齐纳二极管的ESD(electrostaticdischarge，静电放电)耐量。所谓第1齐纳二极管的pn结区域的周长，是指半导体基板的表面中的半导体基板与第1扩散区域的边界线的总延长。同样地，因为形成按多个第2扩散区域的每一个而分离的pn结区域，所以能够延长第2齐纳二极管的pn结区域的周长。据此，电场的集中被缓和，能够提高第2齐纳二极管的ESD耐量。所谓第2齐纳二极管的pn结区域的周长，是指半导体基板的表面中的半导体基板与第2扩散区域的边界线的总延长。
此外，根据该构成，因为多个第1扩散区域和多个第2扩散区域交替排列，所以在有限的面积的区域内易于作成对称形并且易于延长pn结区域的周长从而提高ESD耐量。
G4.如“G3.”所述的双向齐纳二极管芯片，其中，所述多个第1扩散区域以及所述多个第2扩散区域，形成为沿与所述排列方向交叉的方向较长。在该构成中，能够延长第1齐纳二极管的pn结区域的周长，所以能够进一步提高第1齐纳二极管的ESD耐量。同样地，能够延长第2齐纳二极管的pn结区域的周长，所以能够进一步提高第2齐纳二极管的ESD耐量。
G5.如“G4.”所述的双向齐纳二极管芯片，其中，所述第1电极包括分别接合于所述多个第1扩散区域的多个第1引出电极部、和与所述多个第1引出电极部公共连接的第1外部连接部，所述第2电极包括分别接合于所述多个第2扩散区域的多个第2引出电极部、和与所述多个第2引出电极部公共连接的第2外部连接部，所述第1电极以及所述第2电极构成为所述多个第1引出电极部以及所述多个第2引出电极部相互啮合的梳齿形状。
根据该构成，因为多个第1引出电极部以及多个第2引出电极部形成为相互啮合的梳齿形状，所以易于使它们为对称形。此外，能够延长第1齐纳二极管的pn结区域的周长以及第2齐纳二极管的pn结区域的周长，所以能够提高第1齐纳二极管以及第2齐纳二极管的ESD耐量。
此外，在该构成中，在多个第1扩散区域分别接合了多个第1引出电极部，多个第1引出电极与第1外部连接部公共连接。同样地，在多个第2扩散区域分别接合了多个第2引出电极部，多个第2引出电极与第2外部连接部公共连接。据此，能够避开第1扩散区域和半导体基板之间的pn结区域的正上方来配置第1外部连接部，并且能够避开第2扩散区域和半导体基板之间的pn结区域的正上方来配置第2外部连接部。据此，在将双向齐纳二极管芯片安装于安装基板，或者对外部连接部连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够避免pn结区域的破坏，所以对于外力的耐久性优异，因此能够实现提高了可靠性的双向齐纳二极管芯片。
G6.如“G1.”～“G5.”的任一项所述的双向齐纳二极管芯片，其中，所述第1扩散区域以及所述第2扩散区域的各周长是400μm以上。根据该构成，能够实现ESD耐量较大的双向齐纳二极管芯片。
G7.如权利要求“G1.”～“G6.”的任一项所述的双向齐纳二极管芯片，其中，所述第1扩散区域以及所述第2扩散区域的各周长是1500μm以下。根据该构成，能够实现第1电极和第2电极之间的电容(端子间电容)较小的双向齐纳二极管芯片。
G8.如“G1.”～“G7.”的任一项所述的双向齐纳二极管芯片，其中，所述第1电极和所述第2电极之间的电容是30pF以下。根据该构成，能够实现第1电极和第2电极之间的电容(端子间电容)较小的双向齐纳二极管芯片。
G9.如“G1.”～“G8.”的任一项所述的双向齐纳二极管芯片，其中，所述半导体基板由p型半导体基板构成，所述第1扩散区域以及所述第2扩散区域是在与所述p型半导体基板之间形成所述pn结的n型扩散区域。
在该构成中，因为半导体基板由p型半导体基板构成，所以即使在半导体基板上不形成外延层，也能够实现稳定的特性。即，n型的半导体晶片，因为电阻率的面内偏差较大，所以需要在表面形成电阻率的面内偏差少的外延层，并且在该外延层形成杂质扩散层从而形成pn结。与此相对，p型半导体晶片，因为电阻率的面内偏差少，所以能够不形成外延层，并且从晶片的任何地方都可以切出稳定的特性的双向齐纳二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。
G10.如“G1.”～“G9.”的任一项所述的双向齐纳二极管芯片，其中，还包括绝缘膜，所述绝缘膜形成为与所述半导体基板的所述主面接触，并且在所述第1电极和所述第1扩散区域的接合部具有第1接触孔，在所述第2电极和所述第2扩散区域的接合部具有第2接触孔，所述第1电极以及所述第2电极的与所述第1扩散区域以及所述第2扩散区域的各接合部以外的部分形成在所述绝缘膜上。
在该构成中，因为只要将第1电极以及第2电极形成在绝缘膜上即可，所以能够容易地将第1电极以及第2电极布局为对称形。例如，可以在绝缘膜上形成了电极膜后，通过使用了抗蚀剂掩模的蚀刻，将该电极膜分离为第1电极以及第2电极，从而形成相互对称的第1电极以及第2电极。此外，根据该构成，能够在形成在半导体基板的表面的绝缘膜上进行第1电极与外部的连接以及第2电极与外部的连接。因此，在将双向齐纳二极管芯片安装于安装基板，或者对第1电极或者第2电极连接键合引线时，能够避免对pn结区域施加较大的冲击。据此，能够避免pn结区域的破坏，所以对于外力的耐久性优异，因此能够实现提高了可靠性的双向齐纳二极管芯片。
G11.如“G1.”～“G10.”的任一项所述的双向齐纳二极管芯片，其中，还包括形成在所述半导体基板的所述主面上的保护膜，使得使所述第1电极以及所述第2电极的各外部连接部露出并且覆盖所述第1电极以及所述第2电极。根据该构成，因为形成了使第1电极以及所述第2电极的各外部连接部露出的同时覆盖第1电极以及第2电极的保护膜，所以能够抑制或者防止水分对第1电极以及第2电极以及pn结区域的浸入，而且通过保护膜能够提高对于外力的耐久性。
G12.如“G1.”～“G11.”的任一项所述的双向齐纳二极管芯片，其中，所述半导体基板的所述主面具有将拐角部弄圆的矩形形状。根据该构成，半导体基板的主面具有拐角部被弄圆的矩形形状。据此，能够抑制或者防止双向齐纳二极管芯片的角部的欠缺(切削)，所以能够提高外观不良较少的双向齐纳二极管芯片。
G13.电路组件，包括：安装基板；和安装在所述安装基板的如“G1.”～“G12.”的任一项所述的双向齐纳二极管芯片。通过该构成，能够提供一种使用了对于各电流方向的特性实质上相等、因此质量高的双向齐纳二极管芯片的电路组件。
G14.如“G13.”所述的电路组件，其中，所述双向齐纳二极管芯片通过无线键合(倒装键合、倒装芯片键合)而连接于所述安装基板。通过该构成，能够减小安装基板上的双向齐纳二极管芯片的占有空间，所以能够有助于电子部件的高密度安装。
G15.电子设备，包括“G13.”或者“G14.”所述的电路组件；和收纳了所述电路组件的壳体。通过该构成，能够提供一种在壳体内收纳了使用了对于各电流方向的特性实质上相等、因此质量高的双向齐纳二极管芯片的电路组件的电子设备。参照附图来详细说明第8发明的实施方式。
图141是第8发明的一实施方式所涉及的双向齐纳二极管芯片的立体图，图142是其俯视图，图143是沿图142的CXLIII-CXLIII线的剖视图。进而，图144是沿图142的CXLIV-CXLIV线的剖视图。双向齐纳二极管芯片G1包括p+型的半导体基板G2(例如硅基板)、形成在半导体基板G2的第1齐纳二极管GD1、形成在半导体基板G2并且与第1齐纳二极管GD1逆串联连接的第2齐纳二极管GD2、与第1齐纳二极管GD1连接的第1电极G3、和与第2齐纳二极管GD2连接的第2电极4。第1齐纳二极管GD1由多个齐纳二极管GD11、GD12构成。第2齐纳二极管GD2由多个齐纳二极管GD21、GD22构成。
半导体基板G2包括一对主面G2a、G2b、和与这一对主面G2a、G2b正交的多个侧面G2c，所述一对主面G2a、G2b中的一方(主面G2a)成为元件形成面。以下，将该主面G2a称为“元件形成面G2a”。元件形成面G2a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，双向齐纳二极管芯片G1的整体厚度T可以是0.1mm左右。在元件形成面G2a的两端部，配置了第1电极G3的外部连接电极G3B、和第2电极G4的外部连接电极G4B。在这些外部连接电极G3B、G4B之间的元件形成面G2a设置了二极管形成区域G7。二极管形成区域G7在该实施方式中形成为矩形。
半导体基板G2在与4个侧面G2c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部G9。在该实施方式中，这4个拐角部G9被整形为圆状。在从元件形成面G2a的法线方向观察的俯视下，拐角部G9成为向外侧凸的光滑的弯曲面。据此，成为能够抑制双向齐纳二极管芯片G1的制造工序、安装时的切削的构造。
图145是去除第1电极G3和第2电极G4以及形成在其上的构成从而表示半导体基板G2的表面(元件形成面G2a)的构造的俯视图。参照图142以及图145，在p+型的半导体基板G2的表层区域，形成了在与半导体基板G2之间分别形成pn结区域G11的多个第1n+型扩散区域(以下称为“第1扩散区域G10”)。此外，在p+型的半导体基板G2的表层区域，形成了在与半导体基板G2之间分别形成pn结区域G13的多个第2n+型扩散区域(以下称为“第2扩散区域G12”)。
在该实施方式中，第1扩散区域G10以及第2扩散区域G12各形成2个。对于这4个扩散区域G10、G12，沿半导体基板G2的短边方向，交替且等间隔地排列第1扩散区域G10和第2扩散区域G12。此外，这4个扩散区域G10、G12形成为沿与半导体基板G2的短边方向交叉的方向(在该实施方式中是正交的方向)较长。第1扩散区域G10以及第2扩散区域G12在该实施方式中形成为相等的大小以及相同的形状。具体而言，第1扩散区域G10以及第2扩散区域G12在俯视下形成为沿半导体基板G2的长边方向较长且被切除了四角的大致矩形。
由各第1扩散区域G10和p+型半导体基板G2中的第1扩散区域G10的附近部构成2个齐纳二极管GD11、GD12，通过这2个齐纳二极管GD11、GD12构成了第1齐纳二极管GD1。第1扩散区域G10按每个齐纳二极管GD11、GD12而分离。据此，齐纳二极管GD11、GD12分别具有按每个齐纳二极管而分离的pn结区域G11。
同样地，由各第2扩散区域G12和p+型半导体基板G2中的第2扩散区域G12的附近部构成2个齐纳二极管GD21、GD22，通过这2个齐纳二极管GD21、GD22构成了第2齐纳二极管GD2。第2扩散区域G12按每个齐纳二极管GD21、GD22而分离。据此，齐纳二极管GD21、GD22分别具有按每个齐纳二极管而分离的pn结区域G13。
如图143以及图144所示，在半导体基板G2的元件形成面G2a，形成了由氧化膜等构成的绝缘膜G15(图142中省略图示)。在绝缘膜G15中形成了使第1扩散区域G10的表面露出的第1接触孔G16、和使第2扩散区域G12的表面露出的第2接触孔G17。在绝缘膜G15的表面，形成了第1电极G3以及第2电极G4。
第1电极G3包括形成在绝缘膜G15的表面的第1电极膜G3A、和与第1电极膜G3A接合的第1外部连接电极G3B。第1电极膜G3A具有连接于与齐纳二极管GD11对应的第1扩散区域G10的引出电极GL11、连接于与齐纳二极管GD12对应的第1扩散区域G10的引出电极GL12、和与引出电极GL11、GL12(第1引出电极)一体地形成的第1焊盘G5。第1焊盘G5在元件形成面G2a的一端部形成为矩形。第1外部连接电极G3B与该第1焊盘G5连接。如此，第1外部连接电极G3B与引出电极GL11、GL12公共连接。第1焊盘G5以及第1外部连接电极G3B构成了第1电极G3的外部连接部。
第2电极G4包括形成在绝缘膜G15的表面的第2电极膜G4A、和与第2电极膜G4A接合的第2外部连接电极G4B。第2电极膜G4A具有连接于与齐纳二极管GD21对应的第2扩散区域G12的引出电极GL21、连接于与齐纳二极管GD22对应的第2扩散区域G12的引出电极GL22、和与引出电极GL21、GL22(第2引出电极)一体地形成的第2焊盘G6。第2焊盘G6在元件形成面G2a的一端部形成为矩形。第2外部连接电极G4B与该第2焊盘G6连接。如此，第2外部连接电极G4B与引出电极GL21、GL22公共连接。第2焊盘G6以及第2外部连接电极G4B构成了第2电极G4的外部连接部。
引出电极GL11从绝缘膜G15的表面进入齐纳二极管GD11的第1接触孔G16内，在第1接触孔G16内与齐纳二极管GD11的第1扩散区域G10欧姆接触。在引出电极GL11中，在第1接触孔G16内与齐纳二极管GD11接合的部分构成了接合部GC11。同样地，引出电极GL12从绝缘膜G15的表面进入齐纳二极管GD12的第1接触孔G16内，在第1接触孔G16内与齐纳二极管GD12的第1扩散区域G10欧姆接触。在引出电极GL12中，在第1接触孔G16内与齐纳二极管GD12接合的部分构成了接合部GC12。
引出电极GL21从绝缘膜G15的表面进入齐纳二极管GD21的第2接触孔G17内，在第2接触孔G17内与齐纳二极管GD21的第2扩散区域G12欧姆接触。在引出电极GL21中，在第2接触孔G17内与齐纳二极管GD21接合的部分构成了接合部GC21。同样地，引出电极GL22从绝缘膜G15的表面进入齐纳二极管GD22的第2接触孔G17内，在第2接触孔G17内与齐纳二极管GD22的第2扩散区域G12欧姆接触。在引出电极GL22中，在第2接触孔G17内与齐纳二极管GD22接合的部分构成了接合部GC22。第1电极膜G3A以及第2电极膜G4A在该实施方式中由相同的材料构成。作为电极膜，在该实施方式中，使用了Al膜。
第1电极膜G3A与第2电极膜G4A之间通过狭缝G18进行分离。引出电极GL11沿着通过与齐纳二极管GD11对应的第1扩散区域G10上到达第1焊盘G5的直线形成为直线状。同样地，引出电极GL12沿着通过与齐纳二极管GD12对应的第1扩散区域G10上到达第1焊盘G5的直线形成为直线状。引出电极GL11、GL12在从对应的第1扩散区域G10到第1焊盘G5之间的各处分别具有一样的宽度，这些宽度比接合部GC11、GC12的宽度宽。接合部GC11、G12的宽度，通过与引出电极GL11、GL12的引出方向正交的方向的长度来进行定义。引出电极GL11、GL12的前端部被整形为与对应的第1扩散区域G10的平面形状相匹配。引出电极GL11、GL12的基端部与第1焊盘G5连接。
引出电极GL21沿着通过与齐纳二极管GD21对应的第2扩散区域G12上到达第2焊盘G6的直线形成为直线状。同样地，引出电极GL22沿着通过与齐纳二极管GD22对应的第2扩散区域G12上到达第2焊盘G6的直线形成为直线状。引出电极GL21、GL22在从对应的第2扩散区域G12到第2焊盘G6之间的各处分别具有一样的宽度，这些宽度比接合部GC21、GC22的宽度宽。接合部GC21、G22的宽度，通过与引出电极GL21、GL22的引出方向正交的方向的长度来进行定义。引出电极GL21、GL22的前端部被整形为与对应的第2扩散区域G12的平面形状相匹配。引出电极GL21、GL22的基端部与第2焊盘G6连接。
也就是说，第1电极G3以及第2电极G4形成为多个第1引出电极GL11、GL12以及多个第2引出电极GL21、GL22相互啮合的梳齿形状。此外，第1电极G3以及第1扩散区域G10、和第2电极G4以及第2扩散区域G12构成为在俯视下相互对称。更具体而言，第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12构成为在俯视下相对于元件形成面G2a的重心而点对称。
还可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12构成为实质上线对称。具体而言，看作位于半导体基板G2的一个长边侧的第2引出电极GL22和与其相邻的第1引出电极GL11处于大致相同的位置，并且看作位于半导体基板G2的另一长边侧的第1引出电极GL12和与其相邻的第2引出电极GL21处于大致相同的位置。于是，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12在俯视下相对于与元件形成面G2a的短边方向平行且通过长边方向中央的直线构成为线对称。另外，狭缝G18形成为对引出电极GL11、GL12、GL21、GL22加上边。
第1电极膜G3A以及第2电极膜G4A由例如由氮化膜构成的钝化膜G20(图142中省略图示)覆盖，进而在钝化膜G20上形成了聚酰亚胺等的树脂膜G21。按照贯通钝化膜G20以及树脂膜G21的方式，形成使第1焊盘G5露出的焊盘开口G22、和使第2焊盘G6露出的焊盘开口G23。外部连接电极G3B、G4B分别被埋入到焊盘开口G22、G23。钝化膜G20以及树脂膜G21构成保护膜，抑制或者防止水分向第1引出电极GL11、GL12和第2引出电极GL21、GL22以及pn结区域G11、G13的浸入，同时吸收来自外部的冲击等，有助于提高双向齐纳二极管芯片G1的耐久性。
外部连接电极G3B、G4B，既可以在比树脂膜G21的表面低的位置(靠近半导体基板G2的位置)具有表面，也可以从树脂膜G21的表面突出从而在比树脂膜G21高的位置(远离半导体基板G2的位置)具有表面。图143中示出外部连接电极G3B、G4B从树脂膜G21的表面突出的例子。外部连接电极G3B、G4B例如可以由具有与电极膜G3A、G4A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
构成第1齐纳二极管GD1的多个齐纳二极管GD11、GD12的第1扩散区域G10与第1电极G3公共连接，并且与齐纳二极管GD11、GD12的公共p型区域即p+型的半导体基板G2连接。据此，构成第1齐纳二极管GD1的多个齐纳二极管GD11、GD12被并联连接。另一方面，构成第2齐纳二极管GD2的多个齐纳二极管GD21、GD22的第2扩散区域G12与第2电极G4连接，并且与齐纳二极管GD21、GD22的公共p型区域即p+型的半导体基板G2连接。据此，构成第2齐纳二极管GD2的多个齐纳二极管GD21、GD22被并联连接。而且，齐纳二极管GD21、GD22的并联电路和齐纳二极管GD11、GD12的并联电路被逆串联连接，通过该逆串联电路，构成了双向齐纳二极管。
图146是表示双向齐纳二极管芯片G1的内部电气构造的电气原理图。构成第1齐纳二极管GD1的多个齐纳二极管GD11、GD12的阴极与第1电极G3公共连接，它们的阳极与构成第2齐纳二极管GD2的多个齐纳二极管GD21、GD22的阳极公共连接。而且，多个齐纳二极管GD21、GD22的阴极与第2电极G4公共连接。据此，整体上作为一个双向齐纳二极管发挥功能。
根据该实施方式，第1电极G3以及第1扩散区域G10、和第2电极G4以及第2扩散区域G12构成为相互对称，所以能够使对于各电流方向的特性实质上相等。图147B示出对于第1电极以及第1扩散区域和第2电极以及第2扩散区域被构成为相互非对称的双向齐纳二极管(比较例)测量了对于各电流方向的电压对电流特性的实验结果。在图147B中，实线示出对双向齐纳二极管将一个电极作为正极并且将另一个电极作为负极而施加了电压时的电压对电流特性，虚线示出对该双向齐纳二极管将所述一个电极作为负极并且将所述另一个电极作为正极而施加了电压时的电压对电流特性。根据该实验结果可知，对于将第1电极以及第1扩散区域和第2电极以及第2扩散区域构成为非对称的双向齐纳二极管，对于各电流方向的电压对电流特性不相等。
图147A示出对于该实施方式的双向齐纳二极管测量的对于各电流方向的电压对电流特性的实验结果。对于该实施方式的双向齐纳二极管，将第1电极G3作为正极将第2电极G4作为负极而施加了电压时的电压对电流特性以及将第2电极G4作为正极将第1电极G3作为负极而施加了电压时的电压对电流特性，都成为图147A中用实线所示的特性。也就是说，对于该实施方式的双向齐纳二极管，对于各电流方向的电压对电流特性实质上相等。
根据该实施方式的构成，双向齐纳二极管芯片G1具有第1齐纳二极管GD1和第2齐纳二极管GD2。第1齐纳二极管GD1具有多个齐纳二极管GD11、GD12(第1扩散区域G10)，各齐纳二极管GD11、GD12具有pn结区域G11。pn结区域G11按每个齐纳二极管GD11、GD12而分离。因此，“第1齐纳二极管GD1的pn结区域G11的周长”，即，半导体基板G2中的第1扩散区域G10的合计周长(总延长)变长。据此，能够避免pn结区域G11的附近的电场的集中，实现其分散，所以能够实现第1齐纳二极管GD1的ESD耐量的提高。即，即使在将双向齐纳二极管芯片G1形成为小型的情况下，也能够增大pn结区域G11的总周长，所以能够兼顾双向齐纳二极管芯片G1的小型化和确保ESD耐量。
同样地，第2齐纳二极管GD2具有多个齐纳二极管GD21、GD22(第1扩散区域G12)，各齐纳二极管GD21、GD22具有pn结区域G13。pn结区域G13按每个齐纳二极管GD21、GD22而分离。因此，“第2齐纳二极管GD2的pn结区域G13的周长”，即，半导体基板G2中的第2扩散区域G12的合计周长(总延长)变长。据此，能够避免pn结区域G13的附近的电场的集中，实现其分散，所以能够实现第2齐纳二极管GD2的ESD耐量的提高。即，即使在将双向齐纳二极管芯片G1形成为小型的情况下，也能够增大pn结区域G13的总周长，所以能够兼顾双向齐纳二极管芯片G1的小型化和确保ESD耐量。
在该实施方式中，第1齐纳二极管GD1的pn结区域G11以及第2齐纳二极管GD2的pn结区域G13的各周长，被形成为400μm以上且1500μm以下。更优选所述各周长形成为500μm以上且1000μm以下。因为将所述各周长成为为400μm以上，所以如后面使用图148所说明的那样，能够实现ESD耐量较大的双向齐纳二极管芯片。此外，因为将所述各周长形成为1500μm以下，所以如后面使用图149所说明的那样，能够实现第1电极G3和第2电极G4之间的电容(端子间电容)较小的双向齐纳二极管芯片。更具体而言，能够实现端子间电容为30[pF]以下的双向齐纳二极管芯片。更优选将各周长形成为500μm以上且1000μm以下。
图148示出对于设定各种形成在同面积的半导体基板上的引出电极(扩散区域)的个数以及/或者扩散区域的大小从而使第1齐纳二极管的pn结区域以及第2齐纳二极管的pn结区域的各周长不同的多个样本测量了ESD耐量的实验结果。其中，在各样本中，与所述实施方式同样地，第1电极以及第1扩散区域和第2电极以及第2扩散区域形成为相互对称。因此，在各样本中，第1齐纳二极管GD1的接合区域G11的周长和第2齐纳二极管GD2的接合区域G13的周长大致相同。
图148的横轴示出第1齐纳二极管GD1的接合区域G11的周长或者第2齐纳二极管GD2的接合区域G13的周长中的一方的长度。根据该实验结果可知，pn结区域G11以及pn结区域G13的各周长越长，ESD耐量越大。在将pn结区域G11以及pn结区域G13的各周长形成为400μm以上的情况下，实现了作为目标值的8千伏以上的ESD耐量。
图149示出对于设定各种形成在同面积的半导体基板上的引出电极(扩散区域)的个数以及/或者扩散区域的大小从而使第1齐纳二极管的pn结区域以及第2齐纳二极管的pn结区域的各周长不同的多个样本测量了端子间电容的实验结果。其中，在各样本中，与所述实施方式同样地，第1电极以及第1扩散区域和第2电极以及第2扩散区域形成为相互对称。
图149的横轴示出第1齐纳二极管GD1的接合区域G11的周长或者第2齐纳二极管GD2的接合区域G13的周长中的一方的长度。根据该实验结果可知，pn结区域G11以及pn结区域G13的各周长越长，端子间电容越大。在将pn结区域G11以及pn结区域G13的各周长形成为1500μm以下的情况下，实现了作为目标值的30[pF]以下的端子间电容。
进而，在该实施方式中，引出电极GL11、GL12、GL21、GL22的宽度，在从接合部GC11、GC12、GC21、GC22到第1焊盘G5之间的各处，比接合部GC11、GC12、GC21、GC22的宽度宽。据此，能够增大容许电流量，降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的双向齐纳二极管芯片。
进而，第1电极G3以及第2电极G4的外部连接电极G3B、G4B都形成在半导体基板G2的一个表面即元件形成面G2a。因此，如图150所示，能够通过使元件形成面G2a与安装基板G25对置，通过焊锡G26在安装基板G25上接合外部连接电极G3B、G4B，从而构成在安装基板G25上表面安装了双向齐纳二极管芯片G1的电路组件。即，能够提供倒装芯片连接型的双向齐纳二极管芯片G1，通过使元件形成面G2a与安装基板G25的安装面对置的倒装接合，能够通过无线键合将双向齐纳二极管芯片G1连接于安装基板G25。据此，能够减小安装基板G25上的双向齐纳二极管芯片G1的占有空间。尤其能够实现安装基板G25上的双向齐纳二极管芯片G1的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
此外，在该实施方式中，在半导体基板G2上形成有绝缘膜G15，通过形成在该绝缘膜G15的第1接触孔G16将引出电极GL11、GL12的接合部GC11、GC12连接于齐纳二极管GD11、GD12的第1扩散区域G10。而且，在第1接触孔G16之外的区域内在绝缘膜G15上配置有第1焊盘G5。也就是说，第1焊盘G5被设置在离开了pn结区域G11的正上方的位置。
同样地，通过形成在绝缘膜G15的第2接触孔G17将引出电极GL21、GL22的接合部GC21、GC22连接于齐纳二极管GD21、GD22的第2扩散区域G12。而且，在第2接触孔G17之外的区域内在绝缘膜G15上配置有第2焊盘G6。此外，第2焊盘G6也位于离开了pn结区域G13的正上方的位置。据此，在将双向齐纳二极管芯片G1安装于安装基板G25时，能够避免对pn结区域G11、G13施加较大的冲击。据此，能够避免pn结区域G11、G13的破坏，所以能够实现对外力的耐久性优异的双向齐纳二极管芯片。此外，还可以构成为：不设置外部连接电极G3B、G4B，将第1焊盘G5以及第2焊盘G6分别作为第1电极G3的外部连接部以及第2电极G4的外部连接部，将键合引线连接于这些第1焊盘G5以及第2焊盘G6。在该情况下，也能够避免由于引线键合时的冲击而破坏pn结区域G11、G13。
进而，在该实施方式中，半导体基板G2具有将拐角部G9弄圆的矩形形状。据此，能够抑制或者防止双向齐纳二极管芯片G1的角部的欠缺(切削)，所以能够提供外观不良较少的双向齐纳二极管芯片G1。图151是用于说明双向齐纳二极管芯片G1的制造工序的一例的工序图。此外，图152A以及图152B是示意性表示图151的制造工序中途的构成的剖视图，示出与图143对应的剖切面。图153是作为半导体基板G2的原始基板的p+型半导体晶片GW的俯视图，放大示出了一部分区域。
首先，准备作为半导体基板G2的原始基板的p+型半导体晶片GW。半导体晶片GW的表面是元件形成面GWa，对应于半导体基板G2的元件形成面G2a。在元件形成面GWa，矩阵状地排列设定了与多个双向齐纳二极管芯片G1对应的多个双向齐纳二极管芯片区域G1a。在相邻的双向齐纳二极管芯片区域G1a之间设置了边界区域G80。边界区域G80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片GW进行了必要的工序后，沿边界区域G80切断半导体晶片GW，由此得到多个双向齐纳二极管芯片G1。
对半导体晶片GW执行的工序的一例如下所述。首先，在p+型半导体晶片GW的元件形成面GWa形成热氧化膜或CVD氧化膜等的绝缘膜G15(例如的厚度)(GSl)，并且在其上形成抗蚀剂掩模(GS2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜G15形成与第1扩散区域G10以及第2扩散区域G12对应的开口(GS3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜G15的开口露出的半导体晶片GW的表层部导入n型杂质(GS4)。n型杂质的导入，可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库)来进行，也可以通过n型杂质离子(例如磷离子)的注入来进行。所谓磷储库，是指将半导体晶片GW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜G15的开口内露出的半导体晶片GW的表面的处理。根据需要使绝缘膜G15增厚(例如通过CVD氧化膜形成从而增厚左右)之后(GS5)，进行用于使导入半导体晶片GW中的杂质离子活性化的热处理(驱动)(GS6)。据此，在半导体晶片GW的表层部形成第1扩散区域G10以及第2扩散区域G12。
接下来，在绝缘膜G15上形成具有与接触孔G16、G17相匹配的开口的另外的抗蚀剂掩模(GS7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜G15形成接触孔G16、G17(GS8)，之后，剥离抗蚀剂掩模。接下来，例如通过溅射，在绝缘膜G15上形成构成第1电极G3以及第2电极G4的电极膜(GS9)。在该实施方式中，形成由Al构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝G18对应的开口图案的其他抗蚀剂掩模(GS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝G18(GS11)。据此，所述电极膜被分离为第1电极膜G3A以及第2电极膜G4A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜G20(GS12)，进而通过涂敷聚酰亚胺等来形成树脂膜G21(GS13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口G22、G23对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤GS14)。据此，形成具有与焊盘开口G22、G23对应的开口的树脂膜G21。之后，根据需要，进行用于固化树脂膜的热处理(GS15)。然后，通过将树脂膜G21作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜G20形成焊盘开口G22、G23(GS16)。之后，在焊盘开口G22、G23内形成外部连接电极G3B、G4B(GS17)。外部连接电极G3B、G4B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域G80(参照图153)相匹配的格子状的开口的抗蚀剂掩模G83(参照图152A)(GS18)。经该抗蚀剂掩模G83进行等离子体蚀刻，据此，如图152A所示，半导体晶片GW被从其元件形成面GWa蚀刻到给定深度。据此，沿着边界区域G80，形成切断用的槽G81(GS19)。剥离抗蚀剂掩模G83后，如图152B所示，半导体晶片GW从背面GWb被磨削到槽G81的底部为止(GS20)。据此，多个双向齐纳二极管芯片区域G1a被单片化，能够得到前述构造的双向齐纳二极管芯片G1。
用于在边界区域G80形成槽G81的抗蚀剂掩模G83，如图153所示，在与双向齐纳二极管芯片区域G1a的四角相接触的位置具有向双向齐纳二极管芯片区域G1a的外侧凸的弯曲形状的圆状部G84。圆状部G84被形成为以光滑的曲线连接双向齐纳二极管芯片区域G1a的相邻的两个边。因此，通过将该抗蚀剂掩模G83作为掩模而进行的等离子体蚀刻来形成槽G81时，槽G81成为在与双向齐纳二极管芯片区域G1a的四角相接触的位置具有向双向齐纳二极管芯片区域G1a的外侧凸的弯曲形状的圆状部。因此，在形成用于从半导体晶片GW切断双向齐纳二极管芯片区域G1a的槽G81的工序中，同时能够将双向齐纳二极管芯片区域G1a的四角的拐角部G9整形为圆状。即，不用增加专用的工序，就能够将拐角部G9加工为圆状。
在该实施方式中，因为半导体基板G2由p型半导体构成，所以即使不在半导体基板G2上形成外延层，也能够实现稳定的特性。即，因为n型半导体晶片的电阻率的面内偏差较大，所以使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层来形成pn结。这是因为n型杂质的偏析系数较小，所以在形成成为半导体晶片的源的锭(ingot)(例如硅锭)时，在晶片的中心部和边缘部，电阻率之差变大。与此相对，因为p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差较少。因此，通过使用p型半导体晶片，能够不形成外延层，而从晶片的任意地方切出稳定特性的双向齐纳二极管。因此，通过使用p+型半导体基板G2，能够简化制造工序，并且能够降低制造成本。
图154是表示使用了双向齐纳二极管芯片的电子设备的一例即智能电话的外观的立体图。智能电话G201构成为在扁平的长方体形状的壳体G202的内部收纳电子部件。壳体G202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体G202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板G203的显示面。显示面板G203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板G203形成为占据壳体G202的一个主面的大部分的长方形形状。配置操作按钮G204，使得沿着显示面板G203的一个短边。在该实施方式中，沿显示面板G203的短边排列了多个(3个)操作按钮G204。使用者能够通过操作操作按钮G204以及触摸面板，来进行对于智能电话G201的操作，调出必要的功能使其执行。
在显示面板G203的另一个短边附近，配置了扬声器G205。扬声器G205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮G204的附近，在壳体G202的一个侧面配置了麦克风G206。麦克风G206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图155是表示壳体G202的内部所收纳的电子电路组件G210的构成的示意俯视图。电子电路组件G210包括布线基板G211、和安装在布线基板G211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)G212-G220和多个芯片部件。多个IC包括传输处理ICG212、单波段TV接收IC G213、GPS接收IC G214、FM调谐器IC G215、电源IC G216、闪速存储器G217、微型计算机G218、电源IC G219以及基带IC G220。多个芯片部件包括：芯片状电感器G221、G225、G235；芯片状电阻器G222、G224、G233；芯片状电容器G227、G230、G234；芯片二极管G228、G231以及双向齐纳二极管芯片G241～G248。这些芯片部件例如通过倒装芯片接合而安装在布线基板G211的安装面上。
双向齐纳二极管芯片G241～G248被设置为用于进行对单波段TV接收IC G213、GPS接收IC G214、FM调谐器IC G215、电源IC G216、闪速存储器G217、微型计算机G218、电源IC G219以及基带IC G220的在信号输入线的正负的浪涌吸收等。对于双向齐纳二极管芯片G241～G248，可以应用前述的实施方式所涉及的双向齐纳二极管芯片。
传输处理IC G212内置有用于生成对于显示面板G203的显示控制信号，并且接收来自显示面板G203的表面的触摸面板的输入信号的电子电路。为了与显示面板G203进行连接，在传输处理IC G212连接了柔性布线G209。单波段TV接收IC G213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC G213的附近，配置了多个芯片状电感器G221、多个芯片状电阻器G222和多个双向齐纳二极管芯片G241。单波段TV接收IC G213、芯片状电感器G221、芯片状电阻器G222以及双向齐纳二极管芯片G241构成了单波段广播接收电路G223。芯片状电感器G221以及芯片状电阻器G222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路G223高精度的电路常数。
GPS接收IC G214内置了接收来自GPS卫星的电波从而输出智能电话G201的位置信息的电子电路。在GPS接收IC G214的附近配置了多个双向齐纳二极管芯片G242。FM调谐器ICG215和在其附近安装在布线基板G211的多个芯片状电阻器G224、多个芯片状电感器G225以及多个双向齐纳二极管芯片G243一起构成了FM广播接收电路G226。芯片状电阻器G224以及芯片状电感器G225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路G226高精度的电路常数。
在电源IC G216的附近，在布线基板G211的安装面安装了多个芯片状电容器G227、多个芯片二极管G228以及多个双向齐纳二极管芯片G244。电源IC G216和芯片状电容器G227、芯片二极管G228以及双向齐纳二极管芯片G244一起构成了电源电路G229。
闪速存储器G217是用于记录操作系统程序、在智能电话G201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。在闪速存储器G217的附近配置了多个双向齐纳二极管芯片G245。微型计算机G218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话G201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机G218的工作，实现用于图像处理、各种应用程序的运算处理。在微型计算机G218的附近配置了多个双向齐纳二极管芯片G246。
在电源IC G219的附近，在布线基板G211的安装面安装了多个芯片状电容器G230、多个芯片二极管G231以及多个双向齐纳二极管芯片G247。电源IC G219和芯片状电容器G230、芯片二极管G231以及双向齐纳二极管芯片G247一起构成了电源电路G232。
在基带IC G220的附近，在布线基板G211的安装面安装了多个芯片状电阻器G233、多个芯片状电容器G234、多个芯片状电感器G235以及多个双向齐纳二极管芯片G248。基带ICG220和芯片状电阻器G233、芯片状电容器G234、芯片状电感器G235以及多个双向齐纳二极管芯片G248一起构成了基带通信电路G236。基带通信电路G236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC G212、GPS接收IC G214、单波段广播接收电路G223、FM广播接收电路G226、基带通信电路G236、闪速存储器G217以及微型计算机G218提供由电源电路G229、G232进行了适当调整后的电力。微型计算机G218响应通过传输处理IC G212而输入的输入信号进行运算处理，从传输处理IC G212向显示面板G203输出显示控制信号从而使显示面板G203进行各种显示。
在通过触摸面板或者操作按钮G204的操作而指示了单波段广播的接收时，通过单波段广播接收电路G223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板G203，并且通过微型计算机G218执行用于从扬声器G205使所接收到的声音音响化的运算处理。此外，在需要智能电话G201的位置信息时，微型计算机G218取得GPS接收IC G214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮G204的操作而输入FM广播接收指令时，微型计算机G218启动FM广播接收电路G226，执行使所接收到的声音从扬声器G205输出的运算处理。闪速存储器G217用于存储通过通信而取得的数据、由微型计算机G218的运算或来自触摸面板的输入而作成的数据。微型计算机G218根据需要对闪速存储器G217写入数据，此外从闪速存储器G217读出数据。
通过基带通信电路G236来实现电话通信或者数据通信的功能。微型计算机G218控制基带通信电路G236，进行用于收发声音或者数据的处理。图156A～图156E分别是表示双向齐纳二极管芯片的变形例的俯视图。图156A～图156E示出与图142对应的俯视图。在图156A～图156E中，对于与图142所示的各部分对应的部分赋予与图142相同的参照符号。
在图156A的双向齐纳二极管芯片G1A中，第1扩散区域G10以及第2扩散区域G12各形成了一个。第1齐纳二极管GD1由与第1扩散区域G10对应的一个齐纳二极管构成。第2齐纳二极管GD2由与第2扩散区域G12对应的一个齐纳二极管构成。第1扩散区域G10以及第2扩散区域G12是沿半导体基板G2的长边方向长的大致矩形，沿半导体基板G2的短边方向空开间隔地进行配置。第1扩散区域G10以及第2扩散区域G12的长边方向的长度形成得比较短(比第1焊盘G5与第2焊盘G6的间隔的1/2短)。第1扩散区域G10以及第2扩散区域G12的间隔被设定为比扩散区域G10、G12的宽度短。
在第1电极G3中形成了与第1扩散区域G10对应的一个引出电极GL11。同样地，在第2电极G4中形成了与第2扩散区域G12对应的一个引出电极GL21。第1电极G3以及第2电极G4形成为引出电极GL11和引出电极GL21相互啮合的梳齿形状。第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12构成为在俯视下相对于元件形成面G2a的重心呈点对称。另外，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12实质上构成为线对称。也就是说，看作第1引出电极GL11和第2引出电极GL21处于大致相同的位置时，第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12可以看作在俯视下相对于与元件形成面G2a的短边方向平行且通过长边方向中央的直线构成为线对称。
在图156B的双向齐纳二极管芯片G1B中，与图156A的双向齐纳二极管芯片G1A同样地，第1齐纳二极管GD1以及第2齐纳二极管GD2分别由一个齐纳二极管构成。在图156B的双向齐纳二极管芯片G1B中，第1扩散区域G10以及第2扩散区域G12的长边方向的长度以及引出电极GL11、GL21的长度形成为比图156A的双向齐纳二极管芯片G1A的大(比第1焊盘G5和第2焊盘G6的间隔的1/2长)。
在图156C的双向齐纳二极管芯片G1C中，第1扩散区域G10以及第2扩散区域G12各形成4个。这8个第1扩散区域G10以及第2扩散区域G12是沿半导体基板G2的长边方向长的矩形状，第1扩散区域G10和第2扩散区域G12沿半导体基板G2的短边方向交替且等间隔地排列。第1二极管GD1由与各第1扩散区域G10分别对应的4个齐纳二极管GD11～GD14构成。第2二极管GD2由与各第2扩散区域G12分别对应的4个齐纳二极管GD21～GD24构成。
在第1电极G3中形成了与各第1扩散区域G10分别对应的4个引出电极GL11～GL14。同样地，在第2电极G4中形成了与各第2扩散区域G12分别对应的4个引出电极GL21～GL24。第1电极G3以及第2电极G4构成为引出电极GL11～GL14和引出电极GL21～GL24相互啮合的梳齿形状。
第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12构成为在俯视下相对于元件形成面G2a的重心呈点对称。另外，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12和实质上构成为线对称。也就是说，在看作第1引出电极GL11～GL14和第2引出电极GL21～GL24的相邻引出电极彼此(GL24和GL11，GL23和GL12，GL22和GL13，GL21和GL14)处于大致相同的位置时，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12在俯视下相对于与元件形成面G2a的短边方向中央平行且通过长边方向中央的直线构成为线对称。
在图156D的双向齐纳二极管芯片G1D中，与图142的实施方式同样地，第1扩散区域G10以及第2扩散区域G12各形成2个。这4个第1扩散区域G10以及第2扩散区域G12是沿半导体基板G2的长边方向长的矩形状，第1扩散区域G10和第2扩散区域G12沿半导体基板G2的短边方向交替地排列。第1二极管GD1由与各第1扩散区域G10分别对应的2个齐纳二极管GD11、GD12构成。第2二极管GD2由与各第2扩散区域G12分别对应的2个齐纳二极管GD21、GD22构成。这4个二极管在元件形成面G2a中沿其短边方向按照GD22、GD11、GD21、GD12的顺序进行配置。
与齐纳二极管GD22对应的第2扩散区域G12和与齐纳二极管GD11对应的第1扩散区域G10相互相邻地配置在靠近元件形成面G2a的一个长边的部分。与齐纳二极管GD21对应的第2扩散区域G12和与齐纳二极管GD12对应的第1扩散区域G10相互相邻地配置在靠近元件形成面G2a的另一个长边的部分。也就是说，与齐纳二极管GD11对应的第1扩散区域G10、和与齐纳二极管GD21对应的第2扩散区域G12被配置为空开较大的间隔(比扩散区域G10、G12的宽度大的间隔)。
在第1电极G3中形成了与各第1扩散区域G10分别对应的2个引出电极GL11、GL12。同样地，在第2电极G4中形成了与各第2扩散区域G12分别对应的2个引出电极GL21、GL22。第1电极G3以及第2电极G4构成为引出电极GL11、GL12和引出电极GL21、GL22相互啮合的梳齿形状。
第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12构成为在俯视下相对于元件形成面G2a的重心呈点对称。另外，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12实质上构成为线对称。也就是说，看作处于半导体基板G2的一个长边侧的第2引出电极GL22和与其相邻的第1引出电极GL11处于大致相同的位置，并且看作处于半导体基板G2的另一个长边侧的第1引出电极GL12和与其相邻的第2引出电极GL21处于大致相同的位置。于是，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12在俯视下相对于与元件形成面G2a的短边方向平行且通过中央长边方向中央的直线构成为线对称。
在图156E的双向齐纳二极管芯片G1E中，第1扩散区域G10以及第2扩散区域G12各形成2个。各第1扩散区域G10以及各第2扩散区域G12是沿第1扩散区域G10的长边方向长的大致矩形。一个第2扩散区域G12形成在靠近元件形成面G2a的一个长边的部分，另一个第2扩散区域G12形成在靠近元件形成面G2a的另一个长边的部分。在2个第2扩散区域G12之间的区域内，与各第2扩散区域G12分别相邻地形成2个第1扩散区域G10。也就是说，2个第1扩散区域G10被配置为空开较大的间隔(比扩散区域G10、G12的宽度大的间隔)，并且在它们的外侧各配置了一个第2扩散区域G12。
第1二极管GD1由与各第1扩散区域G10分别对应的2个齐纳二极管GD11、GD12构成。第2二极管GD2由与各第2扩散区域G12分别对应的2个齐纳二极管GD21、GD22构成。在第1电极G3中形成了与各第1扩散区域G10分别对应的2个引出电极GL11、GL12。同样地，在第2电极G4中形成了与各第2扩散区域G12分别对应的2个引出电极GL21、GL22。
可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12实质上构成为线对称。也就是说，看作处于半导体基板G2的一个长边侧的第2引出电极GL22和与其相邻的第1引出电极GL11处于大致相同的位置，并且看作处于半导体基板G2的另一个长边侧的第2引出电极GL21和与其相邻的第1引出电极GL12处于大致相同的位置。于是，可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12在俯视下相对于通过元件形成面G2a的长边方向中央的直线构成为线对称。
在图156E的双向齐纳二极管芯片G1E中，处于半导体基板G2的一个长边侧的第2引出电极GL22和与其相邻的第1引出电极GL11，构成为以它们之间的给定点为中心呈相互点对称。此外，处于半导体基板G2的另一个长边侧的第2引出电极GL21和与其相邻的第1引出电极GL12，构成为以它们之间的给定点为中心呈相互点对称。如此，在第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12由部分对称的构造的组合构成的情况下，也可以看作第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12实质上构成为对称。
图157是表示双向齐纳二极管芯片的其他变形例的俯视图。图157示出与图142对应的俯视图。在图157中，对于与图142所示的各部分对应的部分，赋予与图142相同的参照符号来示出。在该双向齐纳二极管芯片G1F中，在半导体基板G2的表层区域离散地配置了多个第1扩散区域G10，并且离散地配置了多个第2扩散区域G12。第1扩散区域G10以及2扩散区域G12在俯视下形成为相同大小的圆形。多个第1扩散区域G10被配置在元件形成面G2a的宽度中央与一个长边之间的区域，多个第2扩散区域G12被配置在元件形成面G2a的宽度中央与另一个长边之间的区域。而且，第1电极G3具有与多个第1扩散区域G10公共连接的一个引出电极GL11。同样地，第2电极G4具有与多个第2扩散区域G12公共连接的一个引出电极GL21。在该变形例中，第1电极G3以及第1扩散区域G10和第2电极G4以及第2扩散区域G12在俯视下也构成为相对于元件形成面G2a的重心呈点对称。
第1扩散区域G10以及第2扩散区域G12在俯视下的形状可以是三角形、四边形、这以外的多边形等任意形状。此外，在元件形成面G2a的宽度中央与一个长边之间的区域，沿元件形成面G2a的短边方向空开间隔地形成沿元件形成面G2a的长边方向延伸的多个第1扩散区域G10，这多个第1扩散区域G10可以与引出电极GL11公共连接。在该情况下，在元件形成面G2a的宽度中央与另一个长边之间的区域，沿元件形成面G2a的短边方向空开间隔地形成沿元件形成面G2a的长边方向延伸的多个第2扩散区域G12，这多个第2扩散区域G12与引出电极GL21公共连接。
以上，对第8发明的实施方式进行了说明，但是第8发明还能够以其他方式实施。例如，在前述的实施方式中，使用了p型半导体基板G2，但是也可以使用n型半导体基板来取而代之。在使用n型半导体基板的情况下，可以在其主面形成n型外延层，并且在n型外延层的表层部形成p+型第1扩散区域和p+型第2扩散区域。
在所述实施方式中，第1扩散区域G10和第2扩散区域G12形成为沿与它们的排列方向正交的方向较长，但是也可以形成为相对于它们的排列方向沿斜向较长。
[9]关于第9发明
在专利文献3(特开2001-326354号公报)中公开了一种在栅极和源极之间连接了由双向齐纳二极管构成的保护二极管的纵型MOSFET。双向齐纳二极管用作保护二极管，所以ESD(electrostatic discharge)耐量是重要的。
第9发明的目的是提供一种实现了提高ESD耐量的双向齐纳二极管芯片。第9发明的更具体的目的是提供一种能够兼顾小型化和确保ESD耐量的双向齐纳二极管芯片。第9发明具有如下特征。
H1.双向齐纳二极管芯片，包括：相互分离地形成在第1导电型的半导体基板，并且与所述半导体基板之间分别形成pn结的第2导电型的多个第1扩散区域；从所述第1扩散区域分离地形成在所述半导体基板，并且与所述半导体基板之间形成pn结的第2导电型的第2扩散区域；与所述多个第1扩散区域公共连接的第1电极；和与所述第2扩散区域连接的第2电极。
在该构成中，在多个第1扩散区域与半导体基板之间，形成了按每个第1扩散区域而分离的pn结(pn结区域)，并且它们被并联连接。据此，构成第1齐纳二极管。另一方面，在第2扩散区域与半导体基板之间形成了pn结(pn结区域)，据此，构成第2齐纳二极管。而且，第1齐纳二极管和第2齐纳二极管通过半导体基板被逆串联连接。据此，构成了双向齐纳二极管。
根据该构成，因为形成按多个第1扩散区域的每个而分离的pn结区域，所以能够延长第1齐纳二极管的pn结区域的周长。据此，电场的集中被缓和，能够提高第1齐纳二极管的ESD耐量。所谓第1齐纳二极管的pn结区域的周长，是指半导体基板的表面中的半导体基板与第1扩散区域的边界线的总延长。
H2.如“H1.”所述的双向齐纳二极管芯片，其中，所述各第1扩散区域是多边形区域。通过该构成，各第1扩散区域与半导体基板之间的pn结区域变长，所以能够延长第1齐纳二极管中的pn结区域的周长，所以能够提高第1齐纳二极管的ESD耐量。另外，可以将第2扩散区域形成为包围多个第1扩散区域(更详细而言，具有与第1扩散区域的外边缘相匹配的形状的边缘)。通过这种方式，还能够使第2齐纳二极管的pn结区域的周长变长，所以能够进一步提高第2齐纳二极管的ESD耐量。所谓第2齐纳二极管的pn结区域的周长，是指半导体基板的表面中的半导体基板与第2扩散区域的边界线的总延长。
H3.如“H1.”或者“H2.”所述的双向齐纳二极管芯片，其中，所述多个第1扩散区域以等间隔进行二维排列。通过该构成，通过将多个第1扩散区域进行二维排列(优选等间隔地二维排列)，能够进一步提高ESD耐量。
H4.如“H1.”～“H3.”的任一项所述的双向齐纳二极管芯片，其中，所述第1扩散区域被设置4个以上。通过该构成，通过设置4个以上的第1扩散区域，能够延长第1齐纳二极管中的pn结区域的周长，所以能够有效地提高ESD耐量。
H5.如“H1.”～“H4.”的任一项所述的双向齐纳二极管芯片，其中，所述第1电极具有与所述多个第1扩散区域分别接合的多个引出电极、和与所述所述多个引出电极公共连接的外部连接部，所述引出电极具有与所述第1扩散区域接合的接合部，并且在从所述接合部到所述外部连接部之间的各处，具有比所述接合部宽的宽度。
在该构成中，因为引出电极在从与第1扩散区域接合的接合部到外部连接部之间的各处具有比接合部宽的宽度，所以能够增大容许电流量，降低电迁移，能够提高对大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的双向齐纳二极管芯片。
H6.如“H5.”所述的双向齐纳二极管芯片，其中，所述多个第1扩散区域包括朝向所述外部连接部在直线上排列的多个第1扩散区域，并且该在直线上排列的多个第1扩散区域通过沿所述直线形成为直线状的公共的所述引出电极连接于所述外部连接部。根据该构成，能够使从朝向外部连接部在直线上排列的多个第1扩散区域到外部连接部的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，由向外部连接部在直线上排列的多个第1扩散区域能够共享一个引出电极，所以在形成许多第1扩散区域来实现pn结区域的周长的增加的同时，能够在半导体基板上布局线宽度宽的引出电极。据此，兼顾ESD耐量的进一步提高和电迁移的降低，从而能够进一步提高可靠性。
H7.如“H1.”～“H6.”的任一项所述的双向齐纳二极管芯片，其中，所述第1扩散区域以及所述第2扩散区域在所述半导体基板的一个主面露出，所述第1电极以及所述第2电极在所述主面上分别与所述第1扩散区域以及所述第2扩散区域接合。根据该构成，第1电极以及第2电极都形成在半导体基板的一个表面，所以能够将双向齐纳二极管芯片表面安装在安装基板上。即，能够提供倒装芯片连接型的双向齐纳二极管芯片。据此，能够缩小双向齐纳二极管芯片的占有空间。尤其，能够实现安装基板上的双向齐纳二极管芯片的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
H8.如“H1.”～“H7.”的任一项所述的双向齐纳二极管芯片，其中，所述多个第1扩散区域形成为相等的大小。在该构成中，构成第1齐纳二极管的多个齐纳二极管具有大致相等的特性，所以能够使第1齐纳二极管整体上具有良好的特性。
H9.如“H7.”或者“H8.”所述的双向齐纳二极管芯片，其中，还包括覆盖所述半导体基板的主面的绝缘膜，所述引出电极的所述接合部通过形成在所述绝缘膜的接触孔与所述第1扩散区域接合，所述外部连接部在所述接触孔之外的区域内配置在所述绝缘膜上。
根据该构成，在半导体基板上形成有绝缘膜，通过形成在该绝缘膜的接触孔，引出电极的接合部与第1扩散区域连接。而且，在接触孔之外的区域在绝缘膜上配置了外部连接部。据此，能够避开第1扩散区域和半导体基板之间的pn结区域的正上方来配置外部连接部，所以在将双向齐纳二极管芯片安装于安装基板，或者对外部连接部连接键合引线时，能够避免对所述pn结区域施加较大的冲击。据此，能够避免所述pn结区域的破坏，所以对于外力的耐久性优异，因此能够实现提高了可靠性的双向齐纳二极管芯片。
H10.如“H1.”～“H9.”的任一项所述的双向齐纳二极管芯片，其中，还包括保护膜，所述保护膜形成在所述半导体基板的主面，使得使所述第1电极以及所述第2电极的一部分露出，并且覆盖该第1以及第2电极。根据该构成，因为形成了使第1电极以及第2电极的一部分露出的同时覆盖第1电极以及第2电极的保护膜，所以能够抑制或者防止水分向第1电极、第2电极以及pn结区域的浸入，而且，通过保护膜，能够提高对于外力的耐久性。
H11.如“H1.”～“H10.”的任一项所述的双向齐纳二极管芯片，其中，所述半导体基板是p型半导体基板，所述第1扩散区域以及所述第2扩散区域是n型扩散层。在该构成中，因为半导体基板由p型半导体基板构成，所以即使在半导体基板上不形成外延层，也能够实现稳定的特性。即，n型的半导体晶片，因为电阻率的面内偏差较大，所以需要在表面形成电阻率的面内偏差少的外延层，并且在该外延层形成杂质扩散层从而形成pn结。与此相对，p型半导体晶片，因为电阻率的面内偏差少，所以能够不形成外延层，并且从晶片的任何地方都可以切出稳定的特性的双向齐纳二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。
H12.如“H1.”～“H11.”的任一项所述的双向齐纳二极管芯片，其中，所述半导体基板的所述主面具有将拐角部弄圆的矩形形状。根据该构成，半导体基板的主面具有拐角部被弄圆的矩形形状。据此，能够抑制或者防止双向齐纳二极管芯片的角部的欠缺(切削)，所以能够提高外观不良较少的双向齐纳二极管芯片。
H13.电路组件，包括：安装基板；和安装在所述安装基板的如“H1.”～“H12.”的任一项所述的双向齐纳二极管芯片。通过该构成，能够提供一种使用了ESD耐量较大、因此提高了可靠性的双向齐纳二极管芯片的电路组件。因此，能够提供可靠性高的电路组件。
H14.如“H13.”所述的电路组件，其中，所述双向齐纳二极管芯片通过无线键合(倒装键合、倒装芯片键合)而连接于所述安装基板。通过该构成，能够减小安装基板上的双向齐纳二极管芯片的占有空间，所以能够有助于电子部件的高密度安装。
H15.电子设备，包括“H13.”或者“H14.”所述的电路组件；和收纳了所述电路组件的壳体。通过该构成，能够提供一种在壳体内收纳了使用了ESD耐量较大、因此提高了可靠性的双向齐纳二极管芯片的电路组件的电子设备。因此，能够提供可靠性高的电子设备。参照附图来详细说明第9发明的实施方式。
图158是第9发明的一实施方式所涉及的双向齐纳二极管芯片的立体图，图159是其俯视图，图160是沿图159的CLX-CLX线的剖视图。进而，图161是沿图159的CLXI-CLXI线的剖视图。双向齐纳二极管芯片H1包括p+型的半导体基板H2(例如硅基板)、形成在半导体基板H2的第1齐纳二极管HD1、形成在半导体基板H2并且与第1齐纳二极管HD1逆串联连接的第2齐纳二极管HD2、与第1齐纳二极管HD1连接的第1电极H3、和与第2齐纳二极管HD2连接的第2电极H4。第1齐纳二极管HD1由多个齐纳二极管HD11～HD14构成。
半导体基板H2包括一对主面H2a、H2b、和与这一对主面H2a、H2b正交的多个侧面H2c，所述一对主面H2a、H2b中的一方(主面H2a)成为元件形成面。以下，将该主面H2a称为“元件形成面H2a”。元件形成面H2a形成为在俯视下为矩形，例如可以是，长边方向的长度L为0.4mm左右、短边方向的长度W为0.2mm左右。此外，双向齐纳二极管芯片H1的整体厚度T可以是0.1mm左右。在元件形成面H2a的两端部，配置了第1电极H3的外部连接电极H3B、和第2电极H4的外部连接电极H4B。在这些外部连接电极H3B、H4B之间的元件形成面H2a设置了二极管形成区域H7。二极管形成区域H7在该实施方式中形成为矩形。
半导体基板H2在与4个侧面H2c中的相互相邻的一对侧面的交叉部对应的四角具有4个拐角部H9。在该实施方式中，这4个拐角部H9被整形为圆状。在从元件形成面H2a的法线方向观察的俯视下，拐角部H9成为向外侧凸的光滑的弯曲面。据此，成为能够抑制双向齐纳二极管芯片H1的制造工序、安装时的切削的构造。
图162是去除第1电极H3和第2电极H4以及形成在其上的构成从而表示半导体基板H2的表面(元件形成面H2a)的构造的俯视图。在p+型的半导体基板H2的表层区域，形成了在与半导体基板H2之间分别形成pn结区域H11的多个第1n+型扩散区域(以下称为“第1扩散区域H10”)。在该实施方式中，第1扩散区域H10形成了4个，沿半导体基板H2的长边方向以及短边方向，以等间隔二维排列为矩阵状。
通过各第1扩散区域H10和p+型的半导体基板H2中的第1扩散区域H10的附近部，构成4个齐纳二极管HD11～HD14，通过这4个齐纳二极管HD11～HD14构成了第1齐纳二极管HD1。第1扩散区域H10按每个齐纳二极管HD11～HD14而分离。据此，齐纳二极管HD11～HD14分别具有按每个齐纳二极管而分离的pn结区域H11。
第1扩散区域H10在该实施方式中形成为相等的大小以及相同的形状。具体而言，第1扩散区域H10形成为多边形状。在该实施方式中，第1扩散区域H10形成为正八边形，具有分别沿元件形成面H2a的4边的4个边、和连结这4边的各相邻2边的另外4个边。
在半导体基板H2的表层区域形成的在与半导体基板H2之间形成pn结区域H13的第2n+型扩散区域(以下称为“第2扩散区域H12”)，形成为从第1扩散区域H10空开给定间隔而分离的状态。第2扩散区域H12在二极管形成区域H7内形成为避开了第1扩散区域H10的图案。具体而言，第2扩散区域H12形成为从第1扩散区域H10的边缘空开间隔地包围多个第1扩散区域H10。更具体而言，第2扩散区域H12具有与第1扩散区域H10的外边缘的形状相匹配的边缘。由第2扩散区域H12和p+型的半导体基板H2中的第2扩散区域H12的附近部构成了第2齐纳二极管HD2。
如图160以及图161所示，在半导体基板H2的元件形成面H2a形成了由氧化膜等构成的绝缘膜H15(图159中省略图示)。在绝缘膜H15中形成了使多个第1扩散区域H10的表面分别露出的多个第1接触孔H16、和使第2扩散区域H12的表面露出的第2接触孔H17。在绝缘膜H15的表面，形成了第1电极H3以及第2电极H4。第1电极H3包括形成在绝缘膜H15的表面的第1电极膜H3A、和与第1电极膜H3A接合的第1外部连接电极H3B。第1电极膜H3A具有：连接于与多个齐纳二极管HD11、HD13对应的多个第1扩散区域H10的引出电极HL1；连接于与多个齐纳二极管HD12、HD14对应的多个第1扩散区域H10的引出电极HL2；和与引出电极HL1、HL2(第1引出电极)一体地形成的第1焊盘H5。第1焊盘H5在元件形成面H2a的一端部形成为矩形。第1外部连接电极H3B连接于该第1焊盘H5。如此，第1外部连接电极H3B与引出电极HL1、HL2公共连接。第1焊盘H5以及第1外部连接电极H3B构成了第1电极H3的外部连接部。
第2电极H4包括形成在绝缘膜H15的表面的第2电极膜H4A、和与第2电极膜H4A接合的第2外部连接电极H4B。第2电极膜H4A连接于第2扩散区域H12，并且在元件形成面H2a的一端部附近具有第2焊盘H6。第2焊盘H6由第2电极膜H4A中配置在元件形成面H2a的一端部的区域构成。第2外部连接电极H4B与该第2焊盘H6连接。第2焊盘H6以及第2外部连接电极H4B构成了第2电极H4的外部连接部。在第2电极膜H4A中，第2焊盘H6以外的区域是从第2接触孔H17引出的第2引出电极。
引出电极HL11从绝缘膜H15的表面进入齐纳二极管HD11、HD13的第1接触孔H16内，在各第1接触孔H16内与齐纳二极管HD11、HD13的各第1扩散区域H10欧姆接触。在引出电极HL1中，在第1接触孔H16内与齐纳二极管HD11、HD13的各第1扩散区域H10接合的部分构成了接合部HC1、HC3。同样地，引出电极HL2从绝缘膜H15的表面进入齐纳二极管HD12、HD14的第1接触孔H16内，在各第1接触孔H16内与齐纳二极管HD12、HD14的各第1扩散区域H10欧姆接触。在引出电极HL2中，在第1接触孔H16内与齐纳二极管HD12、HD14的各第1扩散区域H10连接的部分构成了接合部HC2、HC4。第2电极膜H4A从绝缘膜H15的表面延伸到第2接触孔H17的内部，在第2接触孔H17内与第2扩散区域H12欧姆接触。第1电极膜H3A以及第2电极膜H4A在该实施方式中由相同的材料构成。作为电极膜，在该实施方式中，使用了Al膜。
第1电极膜H3A和第2电极膜H4A之间通过狭缝H18进行分离。引出电极HL1沿着从齐纳二极管HD11的第1扩散区域H10通过齐纳二极管HD13的第1扩散区域H10到第1焊盘H5的直线形成为直线状。同样地，引出电极HL2沿着从齐纳二极管HD12的第1扩散区域H10通过齐纳二极管HD14的第1扩散区域H10到第1焊盘H5的直线形成为直线状。引出电极HL1、HL2在从第1扩散区域H10到第1焊盘H5之间的各处分别具有一样的宽度W1、W2，这些宽度W1、W2比接合部HC1、HC2、HC3、HC4的宽度宽。接合部HC1～HC4的宽度，通过与引出电极HL1、HL2的引出方向正交的方向的长度来进行定义。引出电极HL1、HL2的前端部被整形为与第1扩散区域H10的平面形状相匹配。引出电极HL1、HL2的基端部连接于第1焊盘H5。狭缝H18形成为给引出电极HL1、HL2加上边。另一方面，在绝缘膜H15的表面形成第2电极膜H4A，使得空开与大致恒定宽度的狭缝H18对应的间隔地包围第1电极膜H3A。第2电极膜H4A一体地具有沿着元件形成面H2a的长边方向延伸的梳齿状部分、和由矩形区域构成的第2焊盘H6。
第1电极膜H3A以及第2电极膜H4A由例如由氮化膜构成的钝化膜H20(图159中省略图示)覆盖，进而在钝化膜H20上形成了聚酰亚胺等的树脂膜H21。按照贯通钝化膜H20以及树脂膜H21的方式，形成使第1焊盘H5露出的焊盘开口H22、和使第2焊盘H6露出的焊盘开口H23。外部连接电极H3B、H4B分别被埋入到焊盘开口H22、H23。钝化膜H20以及树脂膜H21构成保护膜，抑制或者防止水分向第1引出电极HL1、HL2、第2引出电极以及pn结区域H11、H13的浸入，同时吸收来自外部的冲击等，有助于提高双向齐纳二极管芯片H1的耐久性。
外部连接电极H3B、H4B，既可以在比树脂膜H21的表面低的位置(靠近半导体基板H2的位置)具有表面，也可以从树脂膜H21的表面突出从而在比树脂膜H21高的位置(远离半导体基板H2的位置)具有表面。图160中示出外部连接电极H3B、H4B从树脂膜H21的表面突出的例子。外部连接电极H3B、H4B例如可以由具有与电极膜H3A、H4A接触的Ni膜、形成在其上的Pd膜、和形成在其上的Au膜的Ni/Pd/Au层叠膜构成。这种层叠膜可以通过镀覆法来形成。
构成第1齐纳二极管HD1的多个齐纳二极管HD11～HD14的第1扩散区域H10与第1电极H3公共连接，并且与齐纳二极管HD11～HD14的公共p型区域即p+型的半导体基板H2连接。另一方面，第2齐纳二极管HD2的第2扩散区域H12与第2电极H4连接的同时，与第2齐纳二极管HD2的p型区域即p+型的半导体基板H2连接。据此，构成第1齐纳二极管HD1的多个齐纳二极管HD11～HD14被并联连接，并且与它们的并联电路逆串联连接第2齐纳二极管HD2。而且，通过第1齐纳二极管HD1和第2齐纳二极管HD2的逆串联电路，构成了双向齐纳二极管。
图163是表示双向齐纳二极管芯片H1的内部电气构造的电气原理图。构成第1齐纳二极管HD1的多个齐纳二极管HD11～HD14的阴极与第1电极H3公共连接，它们的阳极与第2齐纳二极管HD2的阳极公共连接。也就是说，齐纳二极管HD11～HD14全部被并联连接。而且，第2齐纳二极管HD2的阴极与第2电极H4连接。据此，整体上作为一个双向齐纳二极管发挥功能。
根据该实施方式的构成，双向齐纳二极管芯片H1具有第1齐纳二极管HD1和第2齐纳二极管HD2。第1齐纳二极管HD1具有多个齐纳二极管HD11～HD14(第1扩散区域H10)，各齐纳二极管HD11～HD14具有pn结区域H11。pn结区域H11按每个齐纳二极管HD11～HD14而分离。因此，对于双向齐纳二极管芯片H1，第1齐纳二极管HD1的pn结区域H11的周长，即，半导体基板H2中的第1扩散区域H10的合计周长(总延长)变长。据此，能够避免pn结区域H11的附近的电场的集中，实现其分散，所以能够实现第1齐纳二极管HD1的ESD耐量的提高。即，即使在将双向齐纳二极管芯片H1形成为小型的情况下，也能够增大第1齐纳二极管HD1的pn结区域H11的总周长，所以能够兼顾双向齐纳二极管芯片H1的小型化和确保ESD耐量。
另一方面，第2齐纳二极管HD2具有以从第1扩散区域H10空开给定间隔而分离的状态形成在半导体基板H2的表层区域的第2扩散区域H12，并且具有pn结区域H13。第2扩散区域H12形成为包围多个第1扩散区域H10，并其形状与第1扩散区域H10的外边缘相匹配，所以第2齐纳二极管HD2的pn结区域H13的周长也变长。据此，能够避免pn结区域H13的附近的电场的集中，实现其分散，所以能够实现第2齐纳二极管HD2的ESD耐量的提高。即，即使在将双向齐纳二极管芯片H1形成为小型的情况下，也能够增大第2齐纳二极管HD2的pn结区域H13的周长，所以能够兼顾双向齐纳二极管芯片H1的小型化和确保ESD耐量。
另外，为了进一步延长第2齐纳二极管HD2的pn结区域H13的周长，在俯视下，还可以将第2扩散区域H12的边缘(参照图162)中与第1扩散区域H10对置的部分以外的、沿元件形成面H2a的4边的部分形成为凹凸状。图164示出对于设定各种形成在同面积的半导体基板上的第1扩散区域的大小以及/或者个数从而使第1齐纳二极管的pn结区域的合计周长(总延长)不同的多个样本测量了ESD耐量的实验结果。根据该实验结果可知，第1齐纳二极管HD1的pn结区域H11的周长越长，第1齐纳二极管HD1的ESD耐量越大。在半导体基板上形成了4个以上的第1扩散区域H10的情况下，实现了超过8千伏的ESD耐量。
进而，在该实施方式中，引出电极HL1、HL2的宽度W1、W2，在从连接部HC1～HC4到第1焊盘H5之间的各处，比接合部HC1～HC4的宽度宽。据此，能够增大容许电流量，降低电迁移，从而能够提高对于大电流的可靠性。即，能够提供小型且ESD耐量较大、而且还确保了对于大电流的可靠性的双向齐纳二极管芯片。
此外，在该实施方式中，在向第1焊盘H5的直线上排列的多个齐纳二极管HD11、HD13；HD12、HD14通过直线状的公共引出电极HL1、HL2与第1焊盘H5连接。据此，能够使从齐纳二极管HD11～HD14到第1焊盘H5的引出电极的长度最小，所以能够进一步有效地降低电迁移。此外，能够在多个齐纳二极管HD11、HD13；HD12、HD14共享一个引出电极HL1；HL2，所以能够在形成许多齐纳二极管单元HD1～HD4来实现第1齐纳二极管HD1的pn结区域H11的周长的增加的同时，在半导体基板H2上布局线宽度宽的引出电极。据此，能够兼顾ESD耐量的进一步提高和电迁移的降低，从而进一步提高可靠性。
此外，引出电极HL1、HL2的端部成为部分多边形形状，使得与第1扩散区域H10的形状(多边形)相匹配，所以能够在减小引出电极HL1、HL2的占有面积的同时，与第1扩散区域H10连接。进而，第1电极H3侧以及第2电极H4侧的外部连接电极H3B、H4B都形成在半导体基板H2的一个表面即元件形成面H2a。因此，如图165所示，能够通过使元件形成面H2a与安装基板H25对置，通过焊锡H26在安装基板H25上接合外部连接电极H3B、H4B，从而构成在安装基板H25上表面安装了双向齐纳二极管芯片H1的电路组件。即，能够提供倒装芯片连接型的双向齐纳二极管芯片H1，通过使元件形成面H2a与安装基板H25的安装面对置的倒装接合，能够通过无线键合将双向齐纳二极管芯片H1连接于安装基板H25。据此，能够减小安装基板H25上的双向齐纳二极管芯片H1的占有空间。尤其能够实现安装基板H25上的双向齐纳二极管芯片H1的薄型化。据此，能够有效地利用小型电子设备等的壳体内的空间，能够有助于高密度安装以及小型化。
此外，在该实施方式中，在半导体基板H2上形成有绝缘膜H15，通过形成在该绝缘膜H15的第1接触孔H16将引出电极HL1、HL2的接合部HC1～HC4连接于齐纳二极管HD11～HD14的第1扩散区域H10。而且，在第1接触孔H16之外的区域内在绝缘膜H15上配置有第1焊盘H5。也就是说，第1焊盘H5被设置在离开了第1齐纳二极管HD1的pn结区域H11的正上方的位置。此外，通过形成在绝缘膜H15的第2接触孔H17将第2电极膜H4A连接于第2齐纳二极管HD2的第2扩散区域H12。而且，在第2接触孔H17之外的区域在绝缘膜H15上配置了第2焊盘H6。此外，第2焊盘H6也处于离开了第2齐纳二极管HD2的pn结区域H13的正上方的位置。据此，在将双向齐纳二极管芯片H1安装于安装基板H25时，能够避免对pn结区域H11、H13施加较大的冲击。据此，能够避免pn结区域H11、H13的破坏，所以能够实现对外力的耐久性优异的双向齐纳二极管芯片。此外，还可以构成为：不设置外部连接电极H3B、H4B，将第1焊盘H5以及第2焊盘H6分别作为第1电极H3的外部连接部以及第2电极H4的外部连接部，将键合引线连接于这些第1焊盘H5以及第2焊盘H6。在该情况下，也能够避免由于引线键合时的冲击而破坏pn结区域H11、H13。
进而，在该实施方式中，半导体基板H2具有将拐角部H9弄圆的矩形形状。据此，能够抑制或者防止双向齐纳二极管芯片H1的角部的欠缺(切削)，所以能够提供外观不良较少的双向齐纳二极管芯片H1。图166是用于说明双向齐纳二极管芯片H1的制造工序的一例的工序图。此外，图167A以及图167B是示意性表示图166的制造工序中途的构成的剖视图，示出与图160对应的剖切面。图168是作为半导体基板H2的原始基板的p+型半导体晶片HW的俯视图，放大示出了一部分区域。
首先，准备作为半导体基板H2的原始基板的p+型半导体晶片HW。半导体晶片HW的表面是元件形成面HWa，对应于半导体基板H2的元件形成面H2a。在元件形成面HWa，矩阵状地排列设定了与多个双向齐纳二极管芯片H1对应的多个双向齐纳二极管芯片区域H1a。在相邻的双向齐纳二极管芯片区域H1a之间设置了边界区域H80。边界区域H80是具有大致恒定的宽度的带状区域，在正交的两个方向上延伸而形成为格子状。对半导体晶片HW进行了必要的工序后，沿边界区域H80切断半导体晶片HW，由此得到多个双向齐纳二极管芯片H1。
对半导体晶片HW执行的工序的一例如下所述。首先，在p+型半导体晶片HW的元件形成面HWa形成热氧化膜或CVD氧化膜等的绝缘膜H15(例如的厚度)(HS1)，并且在其上形成抗蚀剂掩模(HS2)。通过使用了该抗蚀剂掩模的蚀刻，在绝缘膜H15形成与第1扩散区域H10以及第2扩散区域H12对应的开口(HS3)。进而，在剥离了抗蚀剂掩模后，在从形成于绝缘膜H15的开口露出的半导体晶片HW的表层部导入n型杂质(HS4)。n型杂质的导入，可以通过使作为n型杂质的磷沉积在表面的工序(所谓的磷储库)来进行，也可以通过n型杂质离子(例如磷离子)的注入来进行。所谓磷储库，是指将半导体晶片HW运送到扩散炉内，通过在扩散路内流动POCl3气体而进行的热处理，使磷沉积于在绝缘膜H15的开口内露出的半导体晶片HW的表面的处理。根据需要使绝缘膜H15增厚(例如通过CVD氧化膜形成从而增厚左右)之后(HS5)，进行用于使导入半导体晶片HW中的杂质离子活性化的热处理(驱动)(HS6)。据此，在半导体晶片HW的表层部形成第1扩散区域H10以及第2扩散区域H12。
接下来，在绝缘膜H15上形成具有与接触孔H16、H17相匹配的开口的另外的抗蚀剂掩模(HS7)。通过经该抗蚀剂掩模的蚀刻，在绝缘膜H15形成接触孔H16、H17(HS8)，之后，剥离抗蚀剂掩模。接下来，例如通过溅射，在绝缘膜H15上形成构成第1电极H3以及第2电极H4的电极膜(HS9)。在该实施方式中，形成由Al构成的电极膜(例如厚度)。而且，在该电极膜上形成具有与狭缝H18对应的开口图案的其他抗蚀剂掩模(HS10)，通过经该抗蚀剂掩模的蚀刻(例如反应性离子蚀刻)，在电极膜形成狭缝H18(HS11)。狭缝H18的宽度可以是3μm左右。据此，所述电极膜被分离为第1电极膜H3A以及第2电极膜H4A。
接下来，在剥离了抗蚀剂膜后，例如通过CVD法形成氮化膜等的钝化膜H20(HS12)，进而通过涂敷聚酰亚胺等来形成树脂膜H21(HS13)。例如，涂敷赋予了感光性的聚酰亚胺，以与焊盘开口H22、H23对应的图案进行曝光后，该聚酰亚胺膜被显影(步骤HS14)。据此，形成具有与焊盘开口H22、H23对应的开口的树脂膜H21。之后，根据需要，进行用于固化树脂膜的热处理(HS15)。然后，通过将树脂膜H21作为掩模的干法蚀刻(例如反应性离子蚀刻)，在钝化膜H20形成焊盘开口H22、H23(HS16)。之后，在焊盘开口H22、H23内形成外部连接电极H3B、H4B(HS17)。外部连接电极H3B、H4B的形成，可以通过镀覆(优选无电解镀覆)来进行。
接下来，形成具有与边界区域H80(参照图168)相匹配的格子状的开口的抗蚀剂掩模H83(参照图167A)(HS18)。经该抗蚀剂掩模H83进行等离子体蚀刻，据此，如图167A所示，半导体晶片HW被从其元件形成面HWa蚀刻到给定深度。据此，沿着边界区域H80，形成切断用的槽H81(HS19)。剥离抗蚀剂掩模H83后，如图167B所示，半导体晶片HW从背面HWb被磨削到槽H81的底部为止(HS20)。据此，多个双向齐纳二极管芯片区域H1a被单片化，能够得到前述构造的双向齐纳二极管芯片H1。
用于在边界区域H80形成槽H81的抗蚀剂掩模H83，如图168所示，在与双向齐纳二极管芯片区域H1a的四角相接触的位置具有向双向齐纳二极管芯片区域H1a的外侧凸的弯曲形状的圆状部H84。圆状部H84被形成为以光滑的曲线连接双向齐纳二极管芯片区域H1a的相邻的两个边。因此，通过将该抗蚀剂掩模H83作为掩模而进行的等离子体蚀刻来形成槽H81时，槽H81成为在与双向齐纳二极管芯片区域H1a的四角相接触的位置具有向双向齐纳二极管芯片区域H1a的外侧凸的弯曲形状的圆状部。因此，在形成用于从半导体晶片HW切断双向齐纳二极管芯片区域H1a的槽H81的工序中，同时能够将双向齐纳二极管芯片H1的四角的拐角部H9整形为圆状。即，不用增加专用的工序，就能够将拐角部H9加工为圆状。
在该实施方式中，因为半导体基板H2由p型半导体构成，所以即使不在半导体基板H2上形成外延层，也能够实现稳定的特性。即，因为n型半导体晶片的电阻率的面内偏差较大，所以使用n型半导体晶片时，需要在其表面形成电阻率的面内偏差较少的外延层，并且在该外延层形成杂质扩散层来形成pn结。这是因为n型杂质的偏析系数较小，所以在形成成为半导体晶片的源的锭(ingot)(例如硅锭)时，在晶片的中心部和边缘部，电阻率之差变大。与此相对，因为p型杂质的偏析系数比较大，所以p型半导体晶片的电阻率的面内偏差较少。因此，通过使用p型半导体晶片，能够不形成外延层，而从晶片的任意地方切出稳定特性的双向齐纳二极管。因此，通过使用p+型半导体基板H2，能够简化制造工序，并且能够降低制造成本。
图169是表示使用了双向齐纳二极管芯片的电子设备的一例即智能电话的外观的立体图。智能电话H201构成为在扁平的长方体形状的壳体H202的内部收纳电子部件。壳体H202在前侧以及背侧具有长方形状的一对主面，该一对主面由4个侧面结合。在壳体H202的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板H203的显示面。显示面板H203的显示面构成触摸面板，提供对于使用者的输入接口。
显示面板H203形成为占据壳体H202的一个主面的大部分的长方形形状。配置操作按钮H204，使得沿着显示面板H203的一个短边。在该实施方式中，沿显示面板H203的短边排列了多个(3个)操作按钮H204。使用者能够通过操作操作按钮H204以及触摸面板，来进行对于智能电话H201的操作，调出必要的功能使其执行。
在显示面板H203的另一个短边附近，配置了扬声器H205。扬声器H205提供用于电话功能的听筒，并且被用作再生音乐数据等用的音响单元。另一方面，在操作按钮H204的附近，在壳体H202的一个侧面配置了麦克风H206。麦克风H206除了提供用于电话功能的话筒之外，还用作录音用的麦克风。
图170是表示壳体H202的内部所收纳的电子电路组件H210的构成的示意俯视图。电子电路组件H210包括布线基板H211、和安装在布线基板H211的安装面的电路部件。多个电路部件包括多个集成电路元件(IC)H212-H220和多个芯片部件。多个IC包括传输处理ICH212、单波段TV接收IC H213、GPS接收IC H214、FM调谐器IC H215、电源IC H216、闪速存储器H217、微型计算机H218、电源IC H219以及基带IC H220。多个芯片部件包括：芯片状电感器H221、H225、H235；芯片状电阻器H222、H224、H233；芯片状电容器H227、H230、H234；芯片二极管H228、H231；以及双向齐纳二极管芯片H241～H248。这些芯片部件例如通过倒装芯片接合而安装在布线基板H211的安装面上。
双向齐纳二极管芯片H241～H248被设置为用于进行对单波段TV接收IC H213、GPS接收IC H214、FM调谐器IC H215、电源IC H216、闪速存储器H217、微型计算机H218、电源IC H219以及基带IC H220的在信号输入线的正负的浪涌吸收等。对于双向齐纳二极管芯片H241～H248，可以应用前述的实施方式所涉及的双向齐纳二极管芯片。
传输处理IC H212内置有用于生成对于显示面板H203的显示控制信号，并且接收来自显示面板H203的表面的触摸面板的输入信号的电子电路。为了与显示面板H203进行连接，在传输处理IC H212连接了柔性布线H209。单波段TV接收IC H213内置了构成用于接收单波段广播(以便携式设备为接收对象的地上数字电视广播)的电波的接收机的电子电路。在单波段TV接收IC H213的附近，配置了多个芯片状电感器H221、多个芯片状电阻器H222和多个双向齐纳二极管芯片H241。单波段TV接收IC H213、芯片状电感器H221、芯片状电阻器H222以及双向齐纳二极管芯片H241构成了单波段广播接收电路H223。芯片状电感器H221以及芯片状电阻器H222分别具有准确地校准过的电感以及电阻，给予单波段广播接收电路H223高精度的电路常数。
GPS接收IC H214内置了接收来自GPS卫星的电波从而输出智能电话H201的位置信息的电子电路。在GPS接收IC H214的附近配置了多个双向齐纳二极管芯片H242。FM调谐器ICH215和在其附近安装在布线基板H211的多个芯片状电阻器H224、多个芯片状电感器H225以及多个双向齐纳二极管芯片H243一起构成了FM广播接收电路H226。芯片状电阻器H224以及芯片状电感器H225分别具有准确地校准过的电阻值以及电感，给予FM广播接收电路H226高精度的电路常数。
在电源IC H216的附近，在布线基板H211的安装面安装了多个芯片状电容器H227、多个芯片二极管H228以及多个双向齐纳二极管芯片H244。电源IC H216和芯片状电容器H227、芯片二极管H228以及双向齐纳二极管芯片H244一起构成了电源电路H229。
闪速存储器H217是用于记录操作系统程序、在智能电话H201的内部所生成的数据、通过通信功能从外部取得的数据以及程序等的存储装置。在闪速存储器H217的附近配置了多个双向齐纳二极管芯片H245。微型计算机H218内置有CPU、ROM以及RAM，是通过执行各种运算处理从而实现智能电话H201的多个功能的运算处理电路。更具体而言，构成为通过微型计算机H218的工作，实现用于图像处理、各种应用程序的运算处理。在微型计算机H218的附近配置了多个双向齐纳二极管芯片H246。
在电源IC H219的附近，在布线基板H211的安装面安装了多个芯片状电容器H230、多个芯片二极管H231以及多个双向齐纳二极管芯片H247。电源IC H219和芯片状电容器H230、芯片二极管H231以及双向齐纳二极管芯片H247一起构成了电源电路H232。
在基带IC H220的附近，在布线基板H211的安装面安装了多个芯片状电阻器H233、多个芯片状电容器H234、多个芯片状电感器H235以及多个双向齐纳二极管芯片H248。基带ICH220和芯片状电阻器H233、芯片状电容器H234、芯片状电感器H235以及多个双向齐纳二极管芯片H248一起构成了基带通信电路H236。基带通信电路H236提供用于电话通信以及数据通信的通信功能。
通过这种构成，对传输处理IC H212、GPS接收IC H214、单波段广播接收电路H223、FM广播接收电路H226、基带通信电路H236、闪速存储器H217以及微型计算机H218提供由电源电路H229、H232进行了适当调整后的电力。微型计算机H218响应通过传输处理IC H212而输入的输入信号进行运算处理，从传输处理IC H212向显示面板H203输出显示控制信号从而使显示面板H203进行各种显示。
在通过触摸面板或者操作按钮H204的操作而指示了单波段广播的接收时，通过单波段广播接收电路H223的工作来接收单波段广播。然后，将所接收到的图像输出给显示面板H203，并且通过微型计算机H218执行用于从扬声器H205使所接收到的声音音响化的运算处理。此外，在需要智能电话H201的位置信息时，微型计算机H218取得GPS接收IC H214输出的位置信息，并且执行使用了该位置信息的运算处理。
进而，在通过触摸面板或者操作按钮H204的操作而输入FM广播接收指令时，微型计算机H218启动FM广播接收电路H226，执行使所接收到的声音从扬声器H205输出的运算处理。闪速存储器H217用于存储通过通信而取得的数据、由微型计算机H218的运算或来自触摸面板的输入而作成的数据。微型计算机H218根据需要对闪速存储器H217写入数据，此外从闪速存储器H217读出数据。
通过基带通信电路H236来实现电话通信或者数据通信的功能。微型计算机H218控制基带通信电路H236，进行用于收发声音或者数据的处理。以上，对第9发明的实施方式进行了说明，但是第9发明还可以利用其他方式进行实施。例如，在前述的实施方式中，示出了在半导体基板上形成了4个第1扩散区域的例子，但是也可以在半导体基板上形成2个或者3个第1扩散区域，还可以形成4个以上第1扩散区域。
此外，在前述的实施方式中示出了第1扩散区域在俯视下形成为正八边形的例子，但是可以将第1扩散区域形成为边数为3个以上的任意多边形形状，也可以使它们的平面形状为圆形或椭圆形。在使第1扩散区域的形状为多边形形状的情况下，它们不需要是正多边形形状，可以通过边的长度为2种以上的多边形来形成这些区域。进而此外，第1扩散区域不需要形成为相同的大小，在半导体基板上可以混在不同大小的多个第1扩散区域。进而此外，在半导体基板上形成的第1扩散区域的形状不需要是1种，在半导体基板上可以混在2种以上的形状的第1扩散区域。
对于本发明的实施方式，详细地进行了说明，但是这只不过是为了使本发明的技术内容清楚而使用的具体例，本发明不应该被解释为限定于这些具体例，本发明的范围仅通过权利要求书来进行限定。

Claims (8)

1.一种芯片二极管，包括：
多个二极管单元，形成于半导体基板；
并联连接部，其设于所述半导体基板上，并联连接所述多个二极管单元。
2.一种芯片二极管，包括：
多个二极管单元，形成于半导体基板，分别具有单独的二极管结区域；
第1电极，其具有分别连接于所述多个二极管单元的一个极的多个引出电极以及连接于所述多个引出电极的外部连接部；和
第2电极，其连接于所述多个二极管单元的另一个极，
所述引出电极具有连接于所述二极管单元的所述一个极的单元连接部，在从所述单元连接部到所述外部连接部之间的位置，具有比所述单元连接部宽的宽度。
3.一种芯片二极管，包括：
p型半导体基板；
n型扩散层，其形成于所述p型半导体基板，在与所述p型半导体基板之间形成pn结区域；
绝缘膜，其覆盖所述p型半导体基板的主面，具有使所述n型扩散层露出的阴极接触孔；
阴极电极，通过所述阴极接触孔与所述n型扩散层相接，具有阴极引出电极和阴极外部连接部，所述阴极引出电极被引出到所述阴极接触孔之外的区域的所述绝缘膜上，所述阴极外部连接部与所述阴极引出电极连接并在所述阴极接触孔之外的区域配置在所述绝缘膜上；和
阳极电极，其与所述p型半导体基板连接。
4.一种芯片二极管，包括：
p型半导体基板；
n型扩散层，其形成在所述p型半导体基板，在与所述p型半导体基板之间形成pn结区域；
绝缘膜，其覆盖所述p型半导体基板的主面，具有使所述n型扩散层露出的阴极接触孔；
阴极电极，其通过所述阴极接触孔与所述n型扩散层相接，具有阴极引出电极和阴极外部连接部，所述阴极引出电极被引出到所述阴极接触孔之外的区域的所述绝缘膜上，所述阴极外部连接部与所述阴极引出电极连接并在所述阴极接触孔之外的区域配置在所述绝缘膜上；和
阳极电极，其具有与所述p型半导体基板相接的AlSi电极膜。
5.一种芯片部件，包括：
基板；
形成在所述基板上的元件；和
形成在所述基板上的电极，
在所述基板的边缘部形成表示关于所述元件的信息的凹凸。
6.一种芯片二极管，包括：
多个二极管单元，形成在第1导电型的半导体基板，分别具有在与所述半导体基板之间形成pn结的单独的第2导电型区域；
绝缘膜，其覆盖所述半导体基板的主面，形成使多个二极管单元的所述第2导电型区域分别露出的多个接触孔；
第1电极，其与所述半导体基板的所述第1导电型的区域连接；和
第2电极，其形成在所述绝缘膜上，通过所述多个接触孔与所述多个二极管单元的所述第2导电型区域分别接合，
从所述接触孔内中的所述第2电极与所述第2导电型区域的接合区域的边缘到所述第2导电型区域的边缘的距离是0.1μm以上且所述第2导电型区域的直径的10％以下。
7.一种双向齐纳二极管芯片，包括：
第2导电型的第1扩散区域，其形成在第1导电型的半导体基板，在与所述半导体基板之间形成pn结，并在所述半导体基板的主面露出；
第2导电型的第2扩散区域，其与所述第1扩散区域空开间隔地形成在所述半导体基板，在与所述半导体基板之间形成pn结，并在所述半导体基板的所述主面露出；
第1电极，其与所述第1扩散区域连接，形成在所述半导体基板的所述主面；和
第2电极，其与所述第2扩散区域连接，形成在所述半导体基板的所述主面，
所述第1电极以及所述第1扩散区域和所述第2电极以及所述第2扩散区域相互对称地构成。
8.一种双向齐纳二极管芯片，包括：
第2导电型的多个第1扩散区域，相互分离地形成在第1导电型的半导体基板，在与所述半导体基板之间分别形成pn结；
第2导电型的第2扩散区域，其与所述第1扩散区域分离地形成在所述半导体基板，在与所述半导体基板之间形成pn结；
第1电极，其与所述多个第1扩散区域公共连接；和
第2电极，其与所述第2扩散区域连接。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6176817B2 (ja) * 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
US10283295B2 (en) 2013-04-19 2019-05-07 Littelfuse Japan G.K. Protection device
JP6441025B2 (ja) * 2013-11-13 2018-12-19 株式会社東芝 半導体チップの製造方法
JP6539035B2 (ja) 2014-01-08 2019-07-03 ローム株式会社 チップ部品
JP2015170667A (ja) * 2014-03-05 2015-09-28 株式会社東芝 半導体装置
JP6595060B2 (ja) * 2014-03-05 2019-10-23 ローム株式会社 双方向ツェナーダイオード
JP6393587B2 (ja) 2014-03-05 2018-09-19 ローム株式会社 双方向ツェナーダイオード
JP2015204335A (ja) * 2014-04-11 2015-11-16 豊田合成株式会社 半導体装置および半導体装置の製造方法
EP2942805B1 (en) * 2014-05-08 2017-11-01 Nexperia B.V. Semiconductor device and manufacturing method
US9871126B2 (en) * 2014-06-16 2018-01-16 Infineon Technologies Ag Discrete semiconductor transistor
JP6300659B2 (ja) 2014-06-19 2018-03-28 株式会社東芝 半導体装置
JP6295171B2 (ja) * 2014-09-16 2018-03-14 アルパッド株式会社 発光ユニット及び半導体発光装置
JP6363541B2 (ja) 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法
US9853446B2 (en) 2015-08-27 2017-12-26 Qualcomm Incorporated Integrated circuit (IC) package comprising electrostatic discharge (ESD) protection
US10431697B2 (en) * 2015-09-25 2019-10-01 Rohm Co., Ltd. Bi-directional Zener diode having a first and second impurity regions groups formed in surface portion of a substrate and a first electrode electrically connected to at least one first impurity regions, and not connected from at least another one
TWI657563B (zh) * 2015-12-15 2019-04-21 優顯科技股份有限公司 光電裝置及其製造方法
JP6672820B2 (ja) * 2016-01-18 2020-03-25 株式会社村田製作所 電子部品
CN105870206A (zh) * 2016-06-14 2016-08-17 中国电子科技集团公司第十三研究所 背面带有标记的太赫兹肖特基二极管
US10514131B2 (en) 2016-07-06 2019-12-24 Epistar Corporation Light-emitting apparatus
KR101979444B1 (ko) * 2016-07-29 2019-05-17 삼성디스플레이 주식회사 표시장치
US10784382B2 (en) * 2017-10-11 2020-09-22 Duet Microelectronics Inc. Isolation PIN diode structure
JP7132719B2 (ja) * 2018-01-19 2022-09-07 ローム株式会社 半導体装置
JP7121570B2 (ja) * 2018-07-18 2022-08-18 ローム株式会社 双方向ツェナーダイオードおよび双方向ツェナーダイオードの製造方法
KR102496371B1 (ko) * 2018-10-30 2023-02-07 삼성전자주식회사 반도체 장치
US11393752B2 (en) * 2019-03-20 2022-07-19 Rohm Co., Ltd. Electronic component
WO2021002276A1 (ja) * 2019-07-02 2021-01-07 株式会社東海理化電機製作所 半導体集積回路
JP2021009962A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路
JP2021009961A (ja) * 2019-07-02 2021-01-28 株式会社東海理化電機製作所 半導体集積回路
JP7412246B2 (ja) 2020-03-30 2024-01-12 三菱電機株式会社 半導体装置
US11158759B1 (en) * 2020-04-16 2021-10-26 International Business Machines Corporation Chip carrier integrating power harvesting and regulation diodes and fabrication thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077682A (ja) * 1998-08-28 2000-03-14 Hitachi Ltd ショットキーダイオード
JP2005101158A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd ショットキーバリアダイオード素子
JP2005203738A (ja) * 2003-12-18 2005-07-28 Denso Corp ダイオード
JP2010206014A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5763831A (en) * 1980-10-06 1982-04-17 Nec Corp Semiconductor device
JPS57201071A (en) 1981-06-05 1982-12-09 Nec Corp Semiconductor device
JPS60778B2 (ja) * 1983-08-01 1985-01-10 株式会社日立製作所 半導体装置の製造方法
JPS6153756A (ja) * 1984-08-24 1986-03-17 Hitachi Ltd 半導体装置
JPS61119367U (zh) * 1985-01-10 1986-07-28
JPS61285764A (ja) * 1985-06-12 1986-12-16 Tdk Corp 高耐圧半導体装置
JPS63260160A (ja) 1987-04-17 1988-10-27 Nec Corp 半導体装置
JPS6455873A (en) 1987-08-27 1989-03-02 Matsushita Electronics Corp Semiconductor integrated circuit having surge protecting function
JPH0462961A (ja) * 1990-06-29 1992-02-27 Sharp Corp 半導体装置およびその製造方法
JPH0677237A (ja) * 1992-05-27 1994-03-18 Nec Corp プレーナ型ダイオードの製造方法
US5355014A (en) 1993-03-03 1994-10-11 Bhasker Rao Semiconductor device with integrated RC network and Schottky diode
JPH08139318A (ja) 1994-11-11 1996-05-31 Fuji Electric Co Ltd 横型電界効果トランジスタ
JPH08316001A (ja) 1995-05-12 1996-11-29 Rohm Co Ltd チップ型電子部品
JP4917709B2 (ja) 2000-03-06 2012-04-18 ローム株式会社 半導体装置
JP4025023B2 (ja) 2001-01-18 2007-12-19 株式会社東芝 半導体装置
JP2002270858A (ja) 2001-03-08 2002-09-20 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4270773B2 (ja) 2001-06-08 2009-06-03 三洋電機株式会社 １チップデュアル型絶縁ゲート型半導体装置
US7227443B2 (en) * 2002-10-31 2007-06-05 Rohm Co., Ltd. Fixed network resistor
JP2004289131A (ja) 2003-03-05 2004-10-14 Ricoh Co Ltd 半導体装置及びその製造方法
US7156601B2 (en) * 2003-05-30 2007-01-02 Hewlett-Packard Development Company, L.P. Systems and methods of binding a plurality of text bodies
JP4469584B2 (ja) 2003-09-12 2010-05-26 株式会社東芝 半導体装置
JP4014591B2 (ja) 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器
JP2007073849A (ja) * 2005-09-08 2007-03-22 Sharp Corp 電子回路モジュールとその製造方法
JP2007116058A (ja) 2005-10-24 2007-05-10 Renesas Technology Corp 半導体装置
JP4856419B2 (ja) 2005-11-29 2012-01-18 ルネサスエレクトロニクス株式会社 双方向プレーナ型ダイオード
JP5108250B2 (ja) * 2006-04-24 2012-12-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7579632B2 (en) * 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
TWI381455B (zh) * 2008-04-22 2013-01-01 Pfc Device Co 金氧半ｐ－ｎ接面二極體結構及其製作方法
US8324705B2 (en) * 2008-05-27 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diodes having low-voltage and high-concentration rings
US8089095B2 (en) * 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
DE112011100099T5 (de) * 2010-01-29 2012-10-04 Fuji Electric Co., Ltd Halbleiterbauelement
US8501580B2 (en) * 2010-02-26 2013-08-06 Jerry Hu Process of fabricating semiconductor device with low capacitance for high-frequency circuit protection
CN102473599B (zh) 2010-05-18 2014-08-20 松下电器产业株式会社 半导体芯片及其制造方法
US8877468B2 (en) * 2010-09-24 2014-11-04 Anaergia Inc. Method for converting biomass to methane or ethanol
JP5532143B2 (ja) * 2010-11-12 2014-06-25 富士通株式会社 エラー箇所特定方法、エラー箇所特定装置およびエラー箇所特定プログラム
JP6176817B2 (ja) * 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077682A (ja) * 1998-08-28 2000-03-14 Hitachi Ltd ショットキーダイオード
JP2005101158A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd ショットキーバリアダイオード素子
JP2005203738A (ja) * 2003-12-18 2005-07-28 Denso Corp ダイオード
JP2010206014A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置

Also Published As

Publication number Publication date
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