JP2023043403A - 半導体素子 - Google Patents

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Abstract

【課題】系列数を増やすことなく、適切な抵抗値を選択することができる半導体素子を提供する。【解決手段】第１抵抗層と、第１抵抗層から離間して設けられ、第１抵抗層と異なる抵抗値の第２抵抗層と、第１抵抗層の一端側に電気的に接続された第１外部接続電極と、第１外部接続電極から離間して設けられ、第２抵抗層の一端側に電気的に接続された第２外部接続電極と、第１及び第２外部接続電極を覆い、一部に第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜とを備え、第１及び第２開口部の平面パターンは、互いに形状が異なる。【選択図】図１

Description

本発明は、スイッチング素子のゲート抵抗素子等に使用される半導体素子に関する。
半導体集積回路（ＩＣ）等では多結晶シリコン（ポリシリコン）薄膜を有する抵抗層が設けられた半導体素子（抵抗素子）が知られている。この半導体素子では、抵抗層の上面側で抵抗層の両端に２つの電極が接続され、２つの電極にボンディングワイヤがそれぞれ接合される。このため、チップサイズが大きくなると共に、２本のボンディングワイヤが必要となる。
そこで、特許文献１及び２は、抵抗層の上面側で抵抗層の一端が１つの電極に接続され、抵抗層の他端が中継配線を介して半導体基板にオーミック接続された構造で、縦方向に電流を流す縦型の半導体素子を開示する。縦型の半導体素子とすることで、横型の半導体素子よりもチップサイズを削減できると共に、電極に接続するボンディングワイヤの本数を低減することができる。
特許文献１及び２に記載の半導体素子は、例えば半導体モジュールにおける絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート抵抗素子として使用できる。ＩＧＢＴチップを２つ配置する場合には、特許文献１及び２に記載の半導体素子として、２つのＩＧＢＴチップに対応して、１チップに２つの抵抗層を設けた構造を採用できる。この場合、同一の抵抗値を有する２つの抵抗層を線対称に配置することにより、組立時の１８０°のチップ回転を許容することができる。
また、特許文献３は、抵抗分圧方式によりデジタル信号をアナログ信号に変換またはアナログ信号をデジタル信号に変換する半導体集積回路装置において、２ｎ－２個の直列接続された同じ抵抗値の第１の抵抗手段と、直列接続された第１の抵抗手段の一方の端部に接続され、トリミング精度を向上させる第１の精度トリミング手段と、直列接続された第１の抵抗手段の他方の端部に接続され、トリミング精度を向上させる第２の精度トリミン
グ手段と、第１の抵抗手段ならびに第１、第２の精度トリミング手段の各々の接続部に並列接続された選択スイッチとよりなる抵抗分圧回路を設けたことを開示する。
特開２０１９－１０６４８５号公報 特開２０２０－９８８２２号公報 特開平１０－５１３０８号公報
特許文献１及び２に記載の半導体素子の抵抗値は、半導体素子のが実装される半導体モジュールごとに適切な値に設計する必要がある。場合によっては、ＩＧＢＴチップの性能を十分に発揮するために、特許文献１及び２に記載の半導体素子の抵抗値を細かく設定する必要があり、系列数が増加するという課題がある。
上記課題に鑑み、本発明は、系列数を増やすことなく、適切な抵抗値を選択することができる半導体素子を提供することを目的とする。
本発明の一態様は、（ａ）第１抵抗層と、（ｂ）第１抵抗層から離間して設けられ、第１抵抗層と異なる抵抗値の第２抵抗層と、（ｃ）第１抵抗層の一端側に電気的に接続された第１外部接続電極と、（ｄ）第１外部接続電極から離間して設けられ、第２抵抗層の一端側に電気的に接続された第２外部接続電極と、（ｅ）第１及び第２外部接続電極を覆い、一部に第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜とを備え、第１及び第２開口部の平面パターンは、互いに形状が異なる半導体素子であることを要旨とする。
本発明によれば、系列数を増やすことなく、適切な抵抗値を選択することができる半導体素子を提供することができる。
本発明の第１実施形態に係る半導体素子の一例を示す平面図である。 図１のＡ－Ａ線から垂直に切った半導体素子の断面図である。 図１のＢ－Ｂ線から垂直に切った半導体素子の断面図である。 本発明の第１実施形態に係る半導体素子の組立工程に用いるボンディング装置の概略図である。 本発明の第１実施形態に係る半導体素子の組立方法の一例を示すフローチャートである。 比較例に係る半導体素子を示す平面図である。 本発明の第２実施形態に係る半導体素子の一例を示す平面図である。 本発明の第３実施形態に係る半導体素子の一例を示す平面図である。 本発明の第４実施形態に係る半導体素子の一例を示す平面図である。 本発明の第５実施形態に係る半導体素子の一例を示す平面図である。 図１０のＣ－Ｃ線から垂直に切った半導体素子の断面図である。 図１０のＣ－Ｃ線から垂直に切った半導体素子の他の断面図である。 本発明の第６実施形態に係る半導体素子の一例を示す平面図である。 本発明の第７実施形態に係る半導体素子の一例を示す平面図である。
以下、図面を参照して、本発明の各実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれる。また、以下に示す各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
（第１実施形態）
＜半導体素子＞
本発明の第１実施形態に係る半導体素子は、図１に示すように、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに中継配線５ｃが並ぶ方向（図１の左右方向）を長手方向とする矩形形状の平面パターンを有する抵抗素子（抵抗チップ）である。第１実施形態に係る半導体素子のチップサイズは、例えば３．０ｍｍ×２．５ｍｍ程度である。一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに中継配線５ｃは、保護膜（パッシベーション膜）７で被覆されている。このため、図１では、保護膜７の下方の一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに中継配線５ｃを破線で模式的に示している。
第１外部接続電極５ａ及び第２外部接続電極５ｂは、互いに略同一形状を有する。第１外部接続電極５ａ及び第２外部接続電極５ｂは、互いに離間して並列して設けられている。第１外部接続電極５ａ及び第２外部接続電極５ｂは、図１の上下方向を長手方向とする矩形の平面パターンを有する。例えば、第１外部接続電極５ａ及び第２外部接続電極５ｂの長さは２．１ｍｍ程度、幅は１．０ｍｍ程度、間隔は０．５ｍｍ程度以上である。
中継配線５ｃは、第１外部接続電極５ａと第２外部接続電極５ｂの間に設けられている。中継配線５ｃも、図１の上下方向を長手方向とする矩形の平面パターンを有する。中継配線５ｃは、チップの中心点ＣＰを通る中心線ＣＬ上に設けられている。
第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、平面パターン上、チップの中心点ＣＰを通る中心線ＣＬに関して線対称となり、且つチップの中心点ＣＰに関して２回回転対称となる。なお、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、平面パターン上、チップの中心点ＣＰを通る中心線ＣＬに関して線対称でなくてもよい。また、第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、平面パターン上、チップの中心点ＣＰに関して２回回転対称でなくてもよい。
保護膜７には、第１外部接続電極５ａの上面の一部を露出する第１開口部７ａ、及び第２外部接続電極５ｂの上面の一部を露出する第２開口部７ｂが設けられている。第１開口部７ａ及び第２開口部７ｂは、互いに離間して並列して設けられている。第１開口部７ａ及び第２開口部７ｂは、互いに異なる形状及びサイズを有する。
図１の左側に示す第１開口部７ａは、図１の上下方向に長さＬ１、図１の左右方向に幅Ｗ１の矩形の平面パターンである。例えば、第１開口部７ａの長さＬ１は２．０ｍｍ程度であり、幅Ｗ１は０．９ｍｍ程度である。図１の右側に示す第２開口部７ｂは、図１の上下方向に長さＬ２、図１の左右方向に幅Ｗ２の矩形の平面パターンである。図１の例示では、第１開口部７ａの長さＬ１は、第２開口部７ｂの長さＬ２よりも長い。第１開口部７ａの幅Ｗ１は、第２開口部７ｂの幅Ｗ２と略同一である。
第１開口部７ａの左上の角部Ｐ１と右下の角部Ｐ４との距離である第１開口部７ａの対角長Ｌ１１は、第２開口部７ｂの右上の角部Ｐ６と左下の角部Ｐ７との距離である第２開口部７ｂの対角長Ｌ１２よりも長い。第１開口部７ａと第２開口部７ｂとを識別するためには、第１開口部７ａの対角長Ｌ１１と、第２開口部７ｂの対角長Ｌ１２との差分は５０μｍ以上であることが好適である。
なお、第１開口部７ａと第２開口部７ｂの形状が異なっていれば、第１開口部７ａの幅Ｗ１と第２開口部７ｂの幅Ｗ２の大小、及び第１開口部７ａの長さＬ１と第２開口部７ｂの長さＬ２の大小は特に限定されない、例えば、第１開口部７ａの幅Ｗ１は、第２開口部７ｂの幅Ｗ２よりも長くてもよく、第２開口部７ｂの幅Ｗ２よりも短くてもよい。また、第１開口部７ａの長さＬ１は、第２開口部７ｂの長さＬ２と同一でもよく、第２開口部７ｂの長さＬ２よりも短くてもよい。
第１開口部７ａ及び第２開口部７ｂは、平面パターン上、チップの中心点ＣＰを通る中心線ＣＬに関して非対称となり、且つチップの中心点ＣＰに関して非対称となる形状及び位置で設けられている。即ち、第１開口部７ａ及び第２開口部７ｂは、互いに形状及びサイズが異なるため、チップの中心点ＣＰを通る中心線ＣＬに関して線対称とはならず、チップの中心点ＣＰに関して２回回転対称（点対称）ともならない。
第１開口部７ａ及び第２開口部７ｂからそれぞれ露出する第１外部接続電極５ａ及び第２外部接続電極５ｂの部分がそれぞれボンディングワイヤ等の外部接続手段を接続可能な実装用のパッド領域となる。図１では、第１開口部７ａ及び第２開口部７ｂの内側のボンディングワイヤを実効的に接続可能な実効接続領域１０ａ及び実効接続領域１０ｂを二点鎖線で模式的に示している。例えば、実効接続領域１０ａは、１．３ｍｍ×０．７ｍｍ程度以下である。実効接続領域１０ｂの面積は、実効接続領域１０ａの面積よりも小さい。
第１外部接続電極５ａと中継配線５ｃの間には、第１外部接続電極５ａ及び中継配線５よりも下方において、第１外部接続電極５ａ及び中継配線５ｃと一部が重なるように第１抵抗層３ａが設けられている。第２外部接続電極５ｂと中継配線５ｃの間には、第２外部接続電極５ｂ及び中継配線５ｃよりも下方において、第２外部接続電極５ｂ及び中継配線５ｃと一部が重なるように第２抵抗層３ｂが設けられている。図１では、第１抵抗層３ａ及び第２抵抗層３ｂを破線で模式的に示している。
第１抵抗層３ａ及び第２抵抗層３ｂは、互いに異なる抵抗値を有する。第１抵抗層３ａ及び第２抵抗層３ｂは、平面パターン上、互いに異なる形状及びサイズを有する。第１抵抗層３ａは、図１の上下方向を長さＬ３、図１の左右方向を幅Ｗ３とする矩形の平面パターンを有する。第２抵抗層３ｂは、図１の上下方向を長さＬ４、図１の左右方向を幅Ｗ４とする矩形の平面パターンを有する。第１抵抗層３ａの長さＬ３は、第２抵抗層３ｂの長さＬ４よりも長い。第１抵抗層３ａの幅Ｗ３は、第２抵抗層３ｂの幅Ｗ４と略同一である。第１抵抗層３ａの抵抗値は、第２抵抗層３ｂの抵抗値よりも小さい。
なお、第１抵抗層３ａ及び第２抵抗層３ｂが互いに異なる抵抗値を有していればよく、第１抵抗層３ａの長さＬ３と第２抵抗層３ｂの長さＬ４の大小、及び第１抵抗層３ａの幅Ｗ３と第２抵抗層３ｂの幅Ｗ４の大小は特に限定されない。例えば、第１抵抗層３ａの長さＬ３は、第２抵抗層３ｂの長さＬ４と同一であってもよく、第２抵抗層３ｂの長さＬ４よりも短くてもよい。また、第１抵抗層３ａの幅Ｗ３は、第２抵抗層３ｂの幅Ｗ４よりも広くてもよく、第２抵抗層３ｂの幅Ｗ４よりも狭くてもよい。
図２に示すように、第１実施形態に係る半導体素子は、第１導電型（ｎ－型）の半導体基板１、下層絶縁膜２ａ，２ｂ、第１抵抗層３ａ及び第２抵抗層３ｂを備える。下層絶縁膜２ａ，２ｂは、半導体基板１上に設けられている。第１抵抗層３ａ及び第２抵抗層３ｂは、下層絶縁膜２ａ，２ｂ上に設けられている。
第１実施形態に係る半導体素子は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やＭＩＳトランジスタ等の絶縁ゲート型半導体素子のゲート抵抗素子として使用できる。第１実施形態に係る半導体素子がゲート抵抗素子として用いられる場合は、要求される仕様に依存するが、半導体基板１の厚さは例えば２５０μｍ～４５０μｍ程度で、半導体基板１の比抵抗は、通常は比較的低い値に選定される。半導体基板１としては、例えばシリコン（Ｓｉ）基板等が使用可能である。
図２では、下層絶縁膜２ａ，２ｂとして異なる符号を付しているが、下層絶縁膜２ａ，２ｂは図２の奥等で連続する一体の部材であってもかまわない。また、図示を省略するが、半導体基板１の上部には、下層絶縁膜２ａ，２ｂの間に半導体基板１よりも低比抵抗で第１導電型（ｎ＋型）のコンタクト領域が設けられている。なお、第２導電型（ｐ－型）の半導体基板１を使用する場合には、半導体基板１の上部に半導体基板１よりも低比抵抗で第２導電型（ｐ＋型）の半導体領域をコンタクト領域として設けてもよい。
下層絶縁膜２ａ，２ｂは、例えば、６００ｎｍ～１０００ｎｍ程度の厚さのフィールド絶縁膜を用いることが可能である。下層絶縁膜２ａ，２ｂとしては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。下層絶縁膜２ａ，２ｂとしては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。下層絶縁膜２ａ，２ｂを厚くすることで寄生容量を低減することができる。
第１抵抗層３ａ及び第２抵抗層３ｂの厚さは、例えば４００ｎｍ～６００ｎｍ程度である。第１抵抗層３ａ及び第２抵抗層３ｂのシート抵抗は、例えば１００Ω／□～２００Ω／□程度である。第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値は、第１抵抗層３ａ及び第２抵抗層３ｂの厚さ、第１抵抗層３ａ及び第２抵抗層３ｂの長さＬ３，Ｌ４（図１の上下方向）、第１抵抗層３ａ及び第２抵抗層３ｂの幅Ｗ３，Ｗ４（図１の左右方向）、並びに第１抵抗層３ａ及び第２抵抗層３ｂの材料を調整することにより制御可能である。
第１抵抗層３ａ及び第２抵抗層３ｂとしては、例えばｎ型の不純物を添加した多結晶シリコン（ドープド・ポリシリコン：ＤＯＰＯＳ）が使用可能である。ｎ型のＤＯＰＯＳは、ポリシリコンに燐（Ｐ）や硼素（Ｂ）等の不純物元素をイオン注入で添加することや、ドーピングガスを用いて気相から不純物元素を添加しながらポリシリコンをＣＶＤ法により堆積することで形成可能である。ＤＯＰＯＳを第１抵抗層３ａ及び第２抵抗層３ｂに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値を制御することが可能である。
第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃であるか、又は第１抵抗層３ａ及び第２抵抗層３ｂが負の温度係数を有することが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、第１実施形態に係る半導体素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ＤＯＰＯＳの温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ－２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下にできる。なお、第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３ａ及び第２抵抗層３ｂが正の温度係数を有していてもよい。
第１抵抗層３ａ及び第２抵抗層３ｂはＤＯＰＯＳに限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。第１抵抗層３ａ及び第２抵抗層３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図２に示した構造とは変わるが、第１抵抗層３ａ及び第２抵抗層３ｂを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
下層絶縁膜２ａ，２ｂ、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように層間絶縁膜４が設けられている。層間絶縁膜４の厚さは例えば１０００ｎｍ～２０００ｎｍ程度である。層間絶縁膜４としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も層間絶縁膜４として採用可能である。例えば、層間絶縁膜４は、５００ｎｍ～８００ｎｍ程度のＮＳＧ膜と、４００ｎｍ～８００ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。
層間絶縁膜４上には、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃが設けられている。第１外部接続電極５ａは下層絶縁膜２ａの上方に位置し、第１外部接続電極５ａの端部の水平位置が第１抵抗層３ａの一端と深さ方向において重複する。第２外部接続電極５ｂは下層絶縁膜２ｂの上方に位置し、第２外部接続電極５ｂの端部の水平位置が第２抵抗層３ｂの一端と深さ方向において重複する。中継配線５ｃは、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂに挟まれるように、下層絶縁膜２ａの上方から下層絶縁膜２ｂの上方に亘って、図２に示す断面構造がＴ字型に近い形状となるように設けられている。
第１外部接続電極５ａはコンタクト領域６ａを介して第１抵抗層３ａの一端に接続されている。第１抵抗層３ａの他端には、コンタクト領域６ｂを介して中継配線５ｃの一端である抵抗層接続端子が接続されている。第２外部接続電極５ｂは、コンタクト領域６ｃを介して第２抵抗層３ｂの一端に接続されている。第２抵抗層３ｂの他端には、コンタクト領域６ｄを介して中継配線５ｃの別の一端である抵抗層接続端子が接続されている。
中継配線５ｃの中央端である基板接続端子は、コンタクト領域６ｅを介して半導体基板１の上部に設けられたｎ＋型コンタクト領域（図示省略）に低接触抵抗でオーミック接続されている。半導体基板１の裏面には対向電極９が設けられている。即ち、第１抵抗層３ａ及び第２抵抗層３ｂが中継配線５ｃを介して半導体基板１に直列接続され、第１外部接続電極５ａと対向電極９との間、及び第２外部接続電極５ｂと対向電極９との間を抵抗体とする縦型の半導体素子を実現している。
一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃの厚さは、例えば３μｍ程度である。一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃは、例えば１００ｎｍ～１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム－シリコン（Ａｌ－Ｓｉ）、３５ｎｍ～５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ－Ｓｉの代わりに、Ａｌや、Ａｌ－Ｃｕ－Ｓｉ、Ａｌ－Ｃｕ等のＡｌ合金等を使用してもよい。保護膜７の第１開口部７ａ及び第２開口部７ｂからそれぞれ露出する第１外部接続電極５ａ及び第２外部接続電極５ｂはパッド領域となり、アルミニウム（Ａｌ）等の金属からなる直径２００μｍ～４００μｍ程度のボンディングワイヤが接続可能である。
層間絶縁膜４上にはガードリング層５ｄが設けられている。ガードリング層５ｄは、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃと同じ材料からなる。ガードリング層５ｄは、例えばチップの外周部にリング状に設けられている。ガードリング層５ｄは、コンタクト領域６ｆ，６ｇを介して半導体基板１にオーミック接続される。
一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃ上には、保護膜７が設けられている。保護膜７には、第１開口部７ａ及び第２開口部７ｂがそれぞれ設けられている。保護膜７としては、例えば図３に示すように、第１保護膜７１、第２保護膜７２、第３保護膜７３の３層構造で構成できる。第１保護膜７１は、ＴＥＯＳ膜等の酸化膜で構成できる。第２保護膜は、Ｓｉ３Ｎ４膜で構成できる。第３保護膜７３は、ポリイミド膜で構成できる。
例えば、ＣＶＤ法等によりＴＥＯＳ膜からなる第１保護膜７１、Ｓｉ３Ｎ４膜からなる第２保護膜７２を順次堆積し、ポリイミド膜からなる第３保護膜７３を塗布することで、３層構造の保護膜７を形成する。引き続き、フォトリソグラフィ技術及びエッチング技術等により、第３保護膜７３の一部を選択的に除去して、第２保護膜７２の上面が露出した開口部を形成する。次に、フォトリソグラフィ技術及びエッチング技術等により、第２保護膜７２及び第１保護膜７１の一部を選択的に順次除去して、第１外部接続電極５ａ及び第２外部接続電極５ｂの上面の一部が露出した第１開口部７ａ及び第２開口部７ｂを形成する。この結果、図３に示すように、第２開口部７ｂの端部では、第３保護膜７３が後退して、第１保護膜７１及び第２保護膜７２が突出する。図１及び図２に示した第１開口部７ａの端部も、図３に示した第２開口部７ｂの端部と同様の構造を有する。
図２に示すように、半導体基板１の下面には対向電極９が設けられている。対向電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。対向電極９の最外層は、はんだ付け可能な材料で構成できる。対向電極９は金属板等にはんだ付け等により固定される。
第１実施形態に係る半導体素子は、図２に示すように、Ｔ字型の中継配線５ｃの両端をなす抵抗層接続端子が第１抵抗層３ａ及び第２抵抗層３ｂに接続された構造を基礎としている。そして、Ｔ字型の中継配線５ｃの中央側の端子である基板接続端子が、半導体基板１に設けられたｎ＋型コンタクト領域（図示省略）に低接触抵抗でオーミック接続されて、縦型の半導体素子を構成している。このため、第１抵抗層３ａに接続された第１外部接続電極５ａで構成される実装用の外部接続領域（パッド領域）が第１抵抗層３ａに１つ割り当てられる。また、第２抵抗層３ｂに接続された第２外部接続電極５ｂで構成される実装用の外部接続領域（パッド領域）が第２抵抗層３ｂに１つ割り当てられる。
したがって、第１実施形態に係る半導体素子によれば、第１抵抗層３ａ及び第２抵抗層３ｂの１つ当たりのボンディングワイヤの本数が１本となり、横型の半導体素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の半導体素子と比較して、上面側の実装用の外部接続領域（パッド領域）の占有面積を削減できるので、チップサイズを縮小することができる。
例えば、第１実施形態に係る半導体素子をＩＧＢＴのゲート抵抗素子として用いた半導体モジュールにおいて、ＩＧＢＴの電流能力を増大させる場合には、ＩＧＢＴのチップサイズを大きくするため、ＩＧＢＴの２チップ配置が１チップ配置へと変更される場合がある。この場合、特許文献１及び２に記載の縦型の半導体素子のように、１チップに同一の抵抗値の２つの抵抗層を設けた構造を使用するときには、２つの抵抗層のそれぞれの上面側の電極のうち一方のみにボンディングワイヤが接続される。一方、半導体モジュールによっては、実装される半導体素子の抵抗値を細かく設定する必要があり、半導体素子の系列数が増加し、適切な抵抗値を選択することが困難となる場合がある。そこで、第１実施形態に係る半導体素子では、１チップに互いに異なる抵抗値の第１抵抗層３ａ及び第２抵抗層３ｂを形成し、適切な抵抗値を選択可能とするものである。
＜ボンディング装置＞
次に、第１実施形態に係る半導体素子の組立工程で使用されるボンディング装置について説明する。ボンディング装置は、図４に示すように、ボンディングユニット４０、位置調整ユニット３０、入力装置４５及び出力装置４６を備える。ボンディングユニット４０は、保持部４１及びヘッド部４２を備える。保持部４１は、第１実施形態に係る半導体素子を保持する。例えば、第１実施形態に係る半導体素子は、絶縁回路基板上にはんだ等の接合部材を用いて接合された状態で保持部４１に保持される。ヘッド部４２は、保持部４１により保持された第１実施形態に係る半導体素子に対してワイヤボンディングを実施する。
位置調整ユニット３０は、撮像部３１、画像処理部３２、識別部３３、選択部３４及び記憶部３５を備える。撮像部３１は、例えば図１に示すような第１実施形態に係る半導体素子の平面パターンを撮像し、画像を取得する。画像処理部３２は、撮像部３１により取得された画像に対して画像処理を行う。
画像処理部３２は、図１に示した第１開口部７ａ及び第２開口部７ｂの端部に位置する第１外部接続電極５ａ及び第２外部接続電極５ｂの金属面と、保護膜７のコントラスト差に基づいて、第１開口部７ａの矩形の平面パターンの角部Ｐ１～Ｐ４及び第２開口部７ｂの矩形の平面パターンの角部Ｐ５～Ｐ８を自動的に認識し、基点（特徴点）として指定することができる。画像処理部３２は、例えば、撮像部３１により取得された画像を用いて、第１開口部７ａの角部Ｐ１，Ｐ４の位置、及び第２開口部７ｂの角部Ｐ６，Ｐ７の位置を基点として指定して、基点Ｐ１，Ｐ４，Ｐ６，Ｐ７の座標を記憶部３５に登録する。
識別部３３は、画像処理部３２による画像処理結果に基づき、第１実施形態に係る半導体素子の型式を識別する。画像処理部３２は、基点Ｐ１，Ｐ４間の距離である対角長Ｌ１１、及び基点Ｐ６，Ｐ７間の距離である対角長Ｌ１２を対象対角長として検出（算出）する。識別部３３は、検出した対象対角長Ｌ１１，Ｌ１２と、記憶部３５に予め登録されている参照対角長との差分をそれぞれ算出する。識別部３３は、算出した差分のいずれもが所定の閾値（規定値）未満の場合には、第１実施形態に係る半導体素子の型式に適合する適正品として識別し、差分の少なくともいずれかが閾値以上の場合には、第１実施形態に係る半導体素子の型式に適合しない不適正品として識別する。例えば、第１実施形態に係る半導体素子とは型式の異なる半導体素子が混入する場合があり、このような型式の異なる半導体素子の取り違いを防止することが可能となる。
撮像部３１により撮像するときに、第１実施形態に係る半導体素子が絶縁回路基板等に接合部材を介して接合された状態で、接合部材の厚さの不均一により半導体素子が傾いている場合には、画像処理部３２が認識する基点の座標に誤差が生じ、識別部３３が算出する対象対角長に誤差が生じる。このため、ボンディング装置によって異なるが、例えば、基点間の距離の差が５０μｍ以上であれば、異なる平面パターンと認識することができる。よって、差分と比較する閾値は５０μｍ程度とすることができる。
識別部３３は、画像処理部３２により算出された対角長Ｌ１１，Ｌ１２に基づき、第１開口部７ａ及び第２開口部７ｂを識別する。例えば、対角長Ｌ１１，Ｌ１２の差分を５０μｍ以上とすることで、第１開口部７ａ及び第２開口部７ｂを識別することができる。なお、識別部３３は、対角長Ｌ１１，Ｌ１２のいずれか一方のみに基づき、第１開口部７ａ及び第２開口部７ｂを識別してもよい。
選択部３４は、第１実施形態に係る半導体素子が実装される半導体モジュールの性能に基づいて、適切な抵抗値を有する第１抵抗層３ａ又は第２抵抗層３ｂを選択する。選択部３４は、第１開口部７ａ及び第２開口部７ｂに露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成されるパッド領域のうち、選択した第１抵抗層３ａ又は第２抵抗層３ｂに接続されているパッド領域をワイヤボンディング対象として選択する。例えば、選択部３４は、第１抵抗層３ａの抵抗値が適切である場合には、第１抵抗層３ａに接続されている第１外部接続電極５ａで構成されるパッド領域を選択する。
記憶部３５は、撮像部３１により取得された画像、画像処理部３２による画像処理結果、識別部３３による識別結果、選択部３４による選択結果等を格納する。入力装置４５は、作業者による入力操作を受け付けて、位置調整ユニット３０に伝達する。出力装置４６は、位置調整ユニット３０から出力された画像やデータ等を作業者に対して表示する。
＜半導体モジュールの実装方法＞
次に、図５のフローチャートを参照して、第１実施形態に係る半導体素子の組立方法の一例を説明する。ここでは、第１実施形態に係る半導体素子がＩＧＢＴのゲート抵抗素子として使用される場合を例示する。第１実施形態に係る半導体素子である抵抗チップは、ＩＧＢＴチップと共に、絶縁回路基板上にはんだ等の接合部材を介して接合される。
ステップＳ１００において、第１実施形態に係る半導体素子の参照対角長を登録する。例えば、第１実施形態に係る半導体素子である参照用としてのチップ（参照チップ）を、図４に示したボンディング装置に供給し、ボンディングユニット４０の保持部４１に載置する。位置調整ユニット３０の撮像部３１は、参照チップを撮像し、画像を取得する。画像処理部３２は、撮像部３１により取得した画像を用いて、図１に示した基点Ｐ１，Ｐ４，Ｐ６，Ｐ７の位置を指定して記憶部３５に登録する。更に、画像処理部３２は、基点Ｐ１，Ｐ４間の対角長Ｌ１１及び基点Ｐ６，Ｐ７間の対角長Ｌ１２を検出して、参照対角長として記憶部３５に登録する。なお、参照対角長は予め記憶部３５に登録されていてもよい。
ステップＳ１０１において、第１実施形態に係る半導体素子であるワイヤボンディング対象であるチップ（対象チップ）を、図４に示したボンディング装置に供給する。ステップＳ１０２において、対象チップをボンディングユニット４０の保持部４１に載置する。位置調整ユニット３０の撮像部３１は、対象チップを撮像し、画像を取得する。画像処理部３２は、撮像部３１により取得された画像を用いて、図１に示した基点Ｐ１，Ｐ４，Ｐ６，Ｐ７の位置を指定して記憶部３５に登録する。ステップＳ１０３で、画像処理部３２は、基点Ｐ１，Ｐ４間の対角長Ｌ１１及び基点Ｐ６，Ｐ７間の対角長Ｌ１２を算出して、対象対角長として記憶部３５に登録する。
ステップＳ１０４において、識別部３３は、対象対角長と参照対角長との差分を算出する。識別部３３は、対象対角長と参照対角長との差分が所定の閾値（例えば５０μｍ）以上の場合には、ステップＳ１０５に移行し、取り違えて混入した不適正品として識別する。一方、差分が閾値未満であれば、適正品として識別し、ステップＳ１０６に移行する。なお、ステップＳ１０４の対象チップの型式を識別し、対象チップが適正品であるか識別する手順は省略してもよい。
ステップＳ１０６において、識別部３３は、画像処理部３２により算出された対角長Ｌ１１，Ｌ１２に基づき、第１開口部７ａ及び第２開口部７ｂを識別する。選択部３４は、識別部３３により識別した第１開口部７ａ及び第２開口部７ｂに基づき、第１開口部７ａ及び第２開口部７ｂに露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディング対象とするパッド領域を選択する。ボンディングユニット４０のヘッド部４２は、選択部３４により選択されたパッド領域に対してワイヤボンディングを実施する。
＜比較例＞
ここで、比較例に係る半導体素子を説明する。比較例に係る半導体素子は、図６に示すように、第１抵抗層３ａ及び第２抵抗層３ｂが互いに同一のサイズであり、同一の抵抗値を有する点が、図１に示した第１実施形態に係る半導体素子と異なる。また、比較例に係る半導体素子は、第１開口部７ａ及び第２開口部７ｂが互いに同一の形状及びサイズを有する点が、図１に示した第１実施形態に係る半導体素子と異なる。即ち、比較例に係る半導体素子は、平面パターン上、チップの中心点ＣＰを通る中心線ＣＬに関して線対称となり、チップの中心点ＣＰに関して２回回転対称となる。
比較例に係る半導体素子では、第１開口部７ａの左上の角部Ｐ１、及び第２開口部７ｂの右下の角部Ｐ８を基点とする。そして、基点Ｐ１，Ｐ８間の対角長Ｌ１３を検出することにより、比較例に係る半導体素子の型式を識別する。比較例に係る半導体素子では、組立時の１８０°のチップ回転を許容できるようにし、第１外部接続電極５ａ及び第２外部接続電極５ｂのどちらにワイヤボンディングを行っても同一の抵抗値となる。
これに対して、本発明の第１実施形態に係る半導体素子によれば、第１抵抗層３ａ及び第２抵抗層３ｂが互いに異なる抵抗値を有するため、半導体モジュールの組立時に、ＩＧＢＴ等のスイッチング素子の性能に合わせた抵抗値の第１抵抗層３ａ又は第２抵抗層３ｂを選択することができる。また、第１開口部７ａ及び第２開口部７ｂが互いに異なる形状を有するため、第１開口部７ａ及び第２開口部７ｂを容易に識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。
例えば、１つの絶縁回路基板に配置されている各チップが同じで、１つの半導体モジュールに搭載される絶縁回路基板の数を変更することにより電流仕様を変更する場合であって、最適なチップ抵抗値が異なる場合に、第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を変更することで対応可能となる。よって、半導体素子の系列数を増加させることなく適切な抵抗値を選択可能となる。
（第２実施形態）
本発明の第２実施形態に係る半導体素子の平面パターンは、図７に示すように、図１に示した第１実施形態に係る半導体素子の平面パターンと共通する。しかし、本発明の第２実施形態に係る半導体素子の組立工程において、第１開口部７ａ及び第２開口部７ｂの基点とする箇所が、第１実施形態と異なる。
本発明の第２実施形態では、第１開口部７ａの左上の角部Ｐ１及び第２開口部７ｂの右下の角部Ｐ８をそれぞれ基点として、基点Ｐ１，Ｐ８の対角長Ｌ１３を検出する。また、第１開口部７ａの左下の角部Ｐ３及び第２開口部７ｂの右上の角部Ｐ６を基点として、基点Ｐ３，Ｐ６の対角長Ｌ１４を検出する。そして、対角長Ｌ１３，Ｌ１４に基づき、第１開口部７ａ及び第２開口部７ｂを識別し、第１開口部７ａ及び第２開口部７ｂから露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を選択する。本発明の第２実施形態の他の構成は、第１実施形態と同様であるので、重複した説明を省略する。
本発明の第２実施形態によれば、第１開口部７ａ及び第２開口部７ｂに亘る対角長Ｌ１３，Ｌ１４を検出する場合でも、第１開口部７ａ及び第２開口部７ｂを識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。
（第３実施形態）
本発明の第３実施形態に係る半導体素子の平面パターンは、図８に示すように、図１に示した第１実施形態に係る半導体素子の平面パターンと共通する。しかし、本発明の第３実施形態に係る半導体素子の組立工程において、第１開口部７ａ及び第２開口部７ｂの基点とする箇所が、第１実施形態と異なる。
本発明の第３実施形態では、第１開口部７ａの右上の角部Ｐ２及び左下の角部Ｐ３をそれぞれ基点として、基点Ｐ１，Ｐ３の対角長Ｌ１５を検出する。また、第２開口部７ｂの左上の角部Ｐ５及び右下の角部Ｐ８を基点として、基点Ｐ５，Ｐ８の対角長Ｌ１６を検出する。そして、対角長Ｌ１５，Ｌ１６に基づき、第１開口部７ａ及び第２開口部７ｂを識別し、第１開口部７ａ及び第２開口部７ｂから露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を選択する。本発明の第３実施形態の他の構成は、第１実施形態と同様であるので、重複した説明を省略する。
本発明の第３実施形態によれば、第１実施形態とは異なる向きの対角長Ｌ１５，Ｌ１６を検出する場合でも、第１開口部７ａ及び第２開口部７ｂを識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。
（第４実施形態）
本発明の第４実施形態に係る半導体素子の平面パターンは、図９に示すように、図１に示した第１実施形態に係る半導体素子の平面パターンと共通する。しかし、本発明の第４実施形態に係る半導体素子の組立工程において、第１開口部７ａ及び第２開口部７ｂの基点とする箇所が、第１実施形態と異なる。
本発明の第４実施形態では、第１開口部７ａの左上の角部Ｐ１及び右下の角部Ｐ４をそれぞれ基点として、基点Ｐ１，Ｐ４の対角長Ｌ１１を検出する。また、第２開口部７ｂの左上の角部Ｐ５及び右下の角部Ｐ８を基点として、基点Ｐ５，Ｐ８の対角長Ｌ１６を検出する。そして、対角長Ｌ１１，Ｌ１６に基づき、第１開口部７ａ及び第２開口部７ｂを識別し、第１開口部７ａ及び第２開口部７ｂから露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を選択する。本発明の第４実施形態の他の構成は、第１実施形態と同様であるので、重複した説明を省略する。
本発明の第４実施形態によれば、第１開口部７ａでは第１実施形態と同じ向きの対角長Ｌ１１を検出すると共に、第２開口部７ｂでは第１実施形態と異なる向きの対角長Ｌ１６を検出する場合でも、第１開口部７ａ及び第２開口部７ｂを識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。
（第５実施形態）
本発明の第５実施形態に係る半導体素子は、図１０に示すように、第２開口部７ｂの平面パターンに凸部（補助パターン）７１ａ，７１ｂが設けられている点が、図１に示した第１実施形態に係る半導体素子と異なる。凸部７１ａは、第２開口部７ｂの右上の角部Ｐ６に設けられている。凸部７１ａは、長さＬ２１、幅Ｗ２１の矩形形状の平面パターンを有する。凸部７１ｂは、第２開口部７ｂの左下の角部Ｐ７に設けられている。凸部７１ｂは、長さＬ２２、幅Ｗ２２の矩形形状の平面パターンを有する。
凸部７１ａ，７１ｂは、互いに同一形状であってもよく、互いに異なる形状であってもよい。凸部７１ａ，７１ｂは、矩形形状の平面パターンに限定されず、例えば三角形や階段状の平面パターンであってもよい。また、凸部７１ａ，７１ｂの角部Ｐ９，Ｐ１０を基点とし得るが、基点とする位置は特に限定されず、凸部７１ａ，７１ｂの形状によって適宜選択可能である。また、図１０では、第２開口部７ｂに凸部７１ａ，７１ｂを設けた場合を例示するが、第１開口部７ａに凸部を設けてもよい。また、第１開口部７ａ及び第２開口部７ｂに設ける凸部の数も適宜選択可能である。
図１１に示すように、凸部７１ａは、第１保護膜７１の第２開口部７ｂ側に延伸した部分により構成されている。図１０に示した凸部７１ｂも同様に、第１保護膜７１の第２開口部７ｂ側に延伸した部分により構成されている。凸部７１ａ，７１ｂは、第２開口部７ｂを開口する際の、第１保護膜７１の一部を選択的に除去するためのエッチングマスクを変更することにより形成できる。また、図１２に示すように、第１保護膜７１に加えて第２保護膜７２も第２開口部７ｂ側に延伸するように設けて、第１保護膜７１及び第２保護膜７２の延伸部分からなる凸部７１ａ，７２ａを形成してもよい。
本発明の第５実施形態に係る半導体素子の組立工程において、図１０に示すように、第１開口部７ａの左上の角部Ｐ１及び右下の角部Ｐ４を基点とし、基点Ｐ１，Ｐ４間の対角長Ｌ１１を検出する。また、第２開口部７ｂの右上の凸部７１ａの角部Ｐ９、及び左下の凸部７１ｂの角部Ｐ１０を基点とし、基点Ｐ９，Ｐ１０間の対角長Ｌ１８を検出する。そして、対角長Ｌ１１，Ｌ１８に基づき、第１開口部７ａ及び第２開口部７ｂを識別し、第１開口部７ａ及び第２開口部７ｂから露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を選択する。本発明の第５実施形態の他の構成は、第１実施形態と同様であるので、重複した説明を省略する。
本発明の第５実施形態によれば、第１開口部７ａ及び第２開口部７ｂの内側に実効接続領域１０ａ，１０ｂを確保する必要があるため、第１開口部７ａ及び第２開口部７ｂのサイズの縮小には限界があるところ、第１開口部７ａ及び第２開口部７ｂの少なくともいずれかに凸部７１ａ，７１ｂを設けることにより、第１開口部７ａ及び第２開口部７ｂのサイズを縮小しなくても、第１開口部７ａ及び第２開口部７ｂを互いに異なる形状とすることができる。よって、第１開口部７ａ及び第２開口部７ｂを識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。
（第６実施形態）
本発明の第６実施形態に係る半導体素子は、図１３に示すように、第２開口部７ｂの右上の角部Ｐ６に凸部７１ａが設けられた点が、図１０に示した本発明の第５実施形態に係る半導体素子と共通する。しかし、本発明の第６実施形態に係る半導体素子は、第２開口部７ｂの左下の角部Ｐ７に凸部が設けられていない点が、図１０に示した本発明の第５実施形態に係る半導体素子と異なる。
本発明の第６実施形態に係る半導体素子の組立工程において、図１３に示すように、第１開口部７ａの左上の角部Ｐ１及び右下の角部Ｐ４を基点とし、基点Ｐ１，Ｐ４間の対角長Ｌ１１を検出する。また、第２開口部７ｂの右上の凸部７１ａの角部Ｐ９、及び左下の角部Ｐ７を基点とし、基点Ｐ９，Ｐ７間の対角長Ｌ１９を検出する。そして、対角長Ｌ１１，Ｌ１９に基づき、第１開口部７ａ及び第２開口部７ｂを識別し、第１開口部７ａ及び第２開口部７ｂから露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を選択する。本発明の第６実施形態の他の構成は、第５実施形態と同様であるので、重複した説明を省略する。
本発明の第６実施形態によれば、第２開口部７ｂに１つの凸部７１ａを設けた場合でも、第１開口部７ａ及び第２開口部７ｂを互いに異なる形状とすることができる。よって、第１開口部７ａ及び第２開口部７ｂを識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。このように、第１開口部７ａ及び第２開口部７ｂに設ける凸部の位置及び個数は適宜選択可能である。
（第７実施形態）
本発明の第７実施形態に係る半導体素子は、図１４に示すように、第２開口部７ｂの右上の角部Ｐ６に凸部７１ａが設けられた点が、図１３に示した第６実施形態に係る半導体素子と共通する。しかし、本発明の第７実施形態に係る半導体素子は、第１開口部７ａの左下の角部Ｐ３に凸部７１ｃが更に設けられている点が、図１３に示した第６実施形態に係る半導体素子と異なる。
本発明の第６実施形態に係る半導体素子の組立工程において、図１４に示すように、第２開口部７ｂの右上の凸部７１ａの角部Ｐ９、及び第１開口部７ａの左下の凸部７１ｃの角部Ｐ１１を基点とし、第１開口部７ａ及び第２開口部７ｂに亘る基点Ｐ９，Ｐ１１間の対角長Ｌ２０を検出する。そして、対角長Ｌ２０に基づき、第１開口部７ａ及び第２開口部７ｂを識別し、第１開口部７ａ及び第２開口部７ｂから露出する第１外部接続電極５ａ及び第２外部接続電極５ｂで構成される２つのパッド領域のうち、ワイヤボンディングを行うパッド領域を選択する。本発明の第７実施形態の他の構成は、第６実施形態と同様であるので、重複した説明を省略する。
本発明の第７実施形態によれば、第１開口部７ａ及び第２開口部７ｂにそれぞれ凸部７１ａ，７１ｃを設けて凸部７１ａ，７１ｃの角部Ｐ９，Ｐ１１を基点とし、第１開口部７ａ及び第２開口部７ｂに亘る基点Ｐ９，Ｐ１１間の対角長Ｌ２０を検出する場合でも、第１開口部７ａ及び第２開口部７ｂを識別することができ、第１抵抗層３ａ及び第２抵抗層３ｂから適切な抵抗値を有する一方を選択することができる。
（その他の実施形態）
上記のように、本発明は第１～第７実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１～第７実施形態では、第１開口部７ａ及び第２開口部７ｂの対角長Ｌ１１～Ｌ２０を検出する場合を例示したが、これに限定されない。例えば、図１に示した第１実施形態に係る半導体素子のように、第１開口部７ａの長さＬ１と第２開口部７ｂの長さＬ２が互いに異なる場合には、第１開口部７ａの角部Ｐ１及び角部Ｐ３、又は角部Ｐ２及び角部Ｐ４を基点として、基点間の距離である第１開口部７ａの長さＬ１を検出してもよい。更に、第２開口部７ｂの角部Ｐ５及び角部Ｐ７、又は角部Ｐ６及び角部Ｐ８を基点として、基点間の距離である第２開口部７ｂの長さＬ２を検出してもよい。そして、第１開口部７ａの長さＬ１及び第２開口部７ｂの長さＬ２に基づき、第１開口部７ａ及び第２開口部７ｂを識別してもよい。
また、図示を省略するが、第１開口部７ａの幅Ｗ１と第２開口部７ｂの幅Ｗ２が互いに異なる場合には、第１開口部７ａの角部Ｐ１及び角部Ｐ２、又は角部Ｐ３及び角部Ｐ４を基点として、基点間の距離である第１開口部７ａの幅Ｗ１を検出してもよい。更に、第２開口部７ｂの角部Ｐ５及び角部Ｐ６、又は角部Ｐ７及び角部Ｐ８を基点として、基点間の距離である第２開口部７ｂの幅Ｗ２を検出してもよい。そして、第１開口部７ａの幅Ｗ１及び第２開口部７ｂの幅Ｗ２に基づき、第１開口部７ａ及び第２開口部７ｂを識別してもよい。
また、第１～第７実施形態に係る半導体素子として、図１及び図２に示すように中継配線５ｃを介して半導体基板１に接続された縦型構造の半導体素子を例示したが、横型構造の半導体素子であってもよい。横型構造の半導体素子の場合、中継配線５ｃを省略して、第１抵抗層３ａ及び第２抵抗層３ｂにそれぞれ接続される第３外部接続電極及び第４外部接続電極をチップの上面側に設ければよい。
また、第１～第７実施形態に係る半導体素子として、第１抵抗層３ａ及び第２抵抗層３ｂである２つの抵抗層を有する場合を例示したが、３つ以上の互いに異なる抵抗値の抵抗層を有していてもよい。そして、各抵抗層ごとに外部接続電極をチップの上面側に設けると共に、外部接続電極の一部を露出する開口部の形状及びサイズを互いに異ならせればよい。
また、第１～第７実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…半導体基板
２ａ，２ｂ…下層絶縁膜
３ａ…第１抵抗層
３ｂ…第２抵抗層
４…層間絶縁膜
５ａ…第１外部接続電極
５ｂ…第２外部接続電極
５ｃ…中継配線
５ｄ…ガードリング層
６ａ～６ｇ…コンタクト領域
７…保護膜
９…対向電極
１０ａ，１０ｂ…実効接続領域
３０…位置調整ユニット
３１…撮像部
３２…画像処理部
３３…識別部
３４…選択部
３５…記憶部
４０…ボンディングユニット
４１…保持部
４２…ヘッド部
４５…入力装置
４６…出力装置
７１…第１保護膜
７１ａ，７１ｂ，７１ｃ，７２ａ…凸部
７２…第２保護膜
７３…第３保護膜
ＣＬ…中心線
ＣＰ…中心点
Ｌ１１～Ｌ２０…対角長
Ｐ１～Ｐ１１…角部

Claims (7)

  1. 第１抵抗層と、
    前記第１抵抗層から離間して設けられ、前記第１抵抗層と異なる抵抗値の第２抵抗層と、
    前記第１抵抗層の一端側に電気的に接続された第１外部接続電極と、
    前記第１外部接続電極から離間して設けられ、前記第２抵抗層の一端側に電気的に接続された第２外部接続電極と、
    前記第１及び第２外部接続電極を覆い、一部に前記第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜と、
    を備え、
    前記第１及び第２開口部の平面パターンは、互いに形状が異なることを特徴とする半導体素子。
  2. 前記第１及び第２開口部の平面パターンは、前記第１及び第２外部接続電極を内包する領域の中心点に関して非対称で、且つ前記第１及び第２外部接続電極の間の中心線に関して非対称であることを特徴とする請求項１に記載の半導体素子。
  3. 前記第１及び第２開口部の平面パターンが矩形状であり、前記第１開口部の対角長が、前記第２開口部の対角長と異なることを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記第１開口部の対角長と、前記第２開口部の対角長との差が５０μｍ以上であることを特徴とする請求項３に記載の半導体素子。
  5. 前記第１及び第２開口部の少なくとも一方の角部に凸部が設けられていることを特徴とする請求項１又は２に記載の半導体素子。
  6. 前記第１及び第２抵抗層下に設けられた絶縁層と、
    前記絶縁層下に設けられた半導体基板と、
    前記第１及び第２抵抗層のそれぞれの他端側に電気的に接続され、且つ前記半導体基板にオーミック接続された中継配線と、
    前記半導体基板下に設けられた対向電極と、
    を更に備えることを特徴とする請求項１～５のいずれか１項に記載の半導体素子。
  7. 前記中継配線、前記第１及び第２外部接続電極の平面パターンは、前記中心点に関して２回回転対称で、且つ前記中心線に関して線対称であることを特徴とする請求項２に記載の半導体素子。
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