WO2012063358A1 - エラー箇所特定方法、エラー箇所特定装置およびエラー箇所特定プログラム - Google Patents

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WO2012063358A1
WO2012063358A1 PCT/JP2010/070193 JP2010070193W WO2012063358A1 WO 2012063358 A1 WO2012063358 A1 WO 2012063358A1 JP 2010070193 W JP2010070193 W JP 2010070193W WO 2012063358 A1 WO2012063358 A1 WO 2012063358A1
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interrupt
suspected
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公裕 西山
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富士通株式会社
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    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
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    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0778—Dumping, i.e. gathering error/state information after a fault for later diagnosis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/079—Root cause analysis, i.e. error or fault diagnosis

Definitions

  • This case relates to an error location identification method and an error location identification device in an information processing apparatus.
  • the present case also relates to an error location specifying program for realizing the method and apparatus.
  • Information processing apparatuses generally include a central processing unit (hereinafter referred to as “CPU”).
  • CPUs have a function of shifting to a system management mode (System Management Mode, hereinafter referred to as “SMM”), which is one of the CPU operation modes, by a type of interrupt called System Management Interrupt (hereinafter referred to as “SMI”).
  • SMM System Management Mode
  • SMI System Management Interrupt
  • An example of a CPU that migrates to SMM is Intel's x86 architecture.
  • the SMI handler is an independent address space in the memory space, and is a program that processes the SMI in a system management random access memory (hereinafter referred to as “SMRAM”) space that cannot be accessed from other operation modes. .
  • SMRAM system management random access memory
  • PCI Express is a standard for an I / O serial interface.
  • PCIe devices ports
  • PCIe link More specifically, a PCIe root port that is present in the chipset and serves as a starting point for a connection configuration, a PCIe switch that routes packets between PCIe ports, and an endpoint such as a PCIe card located at the end are connected to the PCIe. They are connected to each other via a link.
  • FIG. 12 schematically shows an example of PCIe connection.
  • the upstream device 101 and the downstream device 102 close to the root port (or CPU) are connected to a physical transmission line (hereinafter referred to as “transmission line”) such as a cable, a connector, and a wiring. ) 103.
  • transmission line such as a cable, a connector, and a wiring.
  • link down identifying the location causing the error (suspected location) is called “fault location processing”.
  • the suspected place is one of the three places of the upstream device 101, the downstream device 102, and the transmission path 103.
  • the suspicious part at the time of failure occurrence is specified by analyzing the contents of the status registers 104 and 105 provided in the devices 101 and 102, respectively.
  • the status register 105 of the device 102 on the downstream side of the link down cannot be acquired.
  • the link-down suspected part is identified by, for example, reproducing a failure after attaching a dedicated device to the information processing apparatus. For this reason, at the site where the information processing apparatus is operating, it is impossible to immediately identify the suspected place of link down.
  • the downstream device 102 is a PCIe device or a PCIe card connected by a cable, the replacement is often easier than the upstream device 101.
  • the downstream device 102 can be easily exchanged, the conventional fault location processing treats the suspected place when the link down occurs as the downstream device.
  • the technical staff has been informed of the possibility that the suspected part may be another upstream device or a transmission line by using a procedure manual or the like.
  • a method for identifying an error location in an information processing apparatus having a plurality of devices connected by a transmission path determines whether the interrupt is a periodic interrupt or an error interrupt when an interrupt occurs.
  • periodic interrupts each error history information of each device is stored, and in the case of error interrupts, the stored error history information of each device is analyzed to identify the suspected error location. To do.
  • the error location identifying device of the information processing apparatus having a plurality of devices connected by a transmission path includes an interrupt determination unit that determines whether the interrupt is a periodic interrupt or an error interrupt when an interrupt occurs.
  • an interrupt determination unit that determines whether the interrupt is a periodic interrupt or an error interrupt when an interrupt occurs.
  • an error storage unit that stores the history information of each error of each device, and in the case of an error interrupt, the history information of each device error stored in the error storage unit
  • An error location identifying unit that analyzes and identifies the suspected location of the error.
  • the error location specifying program of the information processing apparatus having a plurality of devices connected by a transmission path is a periodic interrupt or an error interrupt when an interrupt occurs when the program is executed by a computer.
  • An interrupt determination unit for determining whether or not an error storage unit stores the history information of each error of each device in the case of a periodic interrupt, and each of the error storage units stored in the error storage unit in the case of an error interrupt.
  • the computer is caused to function as an error location identifying unit that analyzes the history information of device errors and identifies a suspected location of the error.
  • FIG. 1 is a block diagram illustrating a functional configuration of a fault location processing unit 13 as an example of an embodiment
  • FIG. 2 illustrates information processing in which an error location specifying method and an error location specifying device as an example of an embodiment are implemented.
  • 2 is a block diagram illustrating a hardware configuration of the device 1.
  • the information processing apparatus 1 includes a CPU 2, a memory 3, a chip set 4, a ROM 5, an input device 6, and an output device 7.
  • the chip set 4 is composed of a plurality of chips on which a bus bridge and peripheral circuits are integrated.
  • the CPU 2, the memory 3, the chip set 4, the ROM 5, the input device 6, and the output device 7 are connected to each other through this chip set.
  • the chip set 4 has a function of causing the CPU 2 to generate an SMI (error SMI) when a PCIe unrecoverable error occurs, and also has a function of causing the CPU 2 to generate an SMI at regular intervals (periodic SMI). Further, the chip set 4 registers identification information in the register.
  • the ROM 5 stores various programs that are executed by the information processing apparatus 1.
  • One such program is the BIOS 9 which is a program for performing the lowest level input / output with the hardware.
  • the CPU 2 uses the memory 3 to execute programs such as the BIOS 9 stored in the ROM 5 when the information processing apparatus 1 is activated.
  • the CPU 2 is a processing device that performs various calculations and controls.
  • the CPU 2 has a function of shifting to SMM by SMI.
  • the SMM is, for example, one of the operation modes of the CPU 2 introduced in the Intel x86 architecture.
  • the CPU 2 receives the SMI, it shifts to the SMM mode.
  • the CPU 2 executes the SMI handler 10.
  • the SMI handler 10 is a program that processes the SMI in the SMRAM space, which is an independent address space in the memory space that cannot be accessed from other operation modes. When the SMI processing is completed, the CPU 2 returns to the mode before the SMM transition.
  • the PCIe root port 17 the PCIe switches 14 and 15, and the end point 16 are connected via a PCIe link.
  • two PCIe switches 14 are connected to the chipset 4, and two switches 15 are connected to each PCIe switch 14, thereby forming a tree-like multistage configuration with the chipset 4 as a vertex.
  • the PCIe root port 17 exists in the chipset 4, and the chipset 4 includes one or more root ports 17 serving as a starting point of the configuration.
  • the PCIe switches 14 and 15 include one or more ports 18 that route packets between PCIe ports.
  • the end point 16 is a PCIe card or the like located at the end, and includes a port 19. Port 17 and port 18, port 18 and port 18, port 18 and port 19 are connected to each other.
  • the switches 14 and 15 are connected in two stages, but the number of connection stages of the switches is not limited to two, and may be one or three or more.
  • the root port 17, port 18, port 19, etc. which are PCIe devices (hereinafter also referred to as “devices”) have a configuration space (memory space) for each function of the device, and these memory spaces are software such as the BIOS 9. Used to access PCIe functions.
  • an unrecoverable error status register (uncorrectable error status register, hereinafter referred to as “UESR”) 41 (see FIG. 3) indicating a non-recoverable error state or a recoverable error status register indicating a recoverable error state.
  • UESR unrecoverable error status register
  • CESR recoverable error status register
  • FIG. 3 is a diagram illustrating an example of the UESR 41
  • FIG. 4 is a diagram illustrating an example of the CESR 42.
  • the formats of these UESR 41 and CESR 42 are defined in the PCIe standard.
  • FIG. 2 also shows a diagram schematically showing a part of the memory space 8 of the memory 3.
  • the memory space 8 has an SMRAM 11, and the SMRAM 11 has an SMI handler 12 loaded from the BIOS 9.
  • the SMI handler 12 has a fault location program (an example of an error location specifying program) 20.
  • a fault location processing unit (an example of an error location identifying device) 13 is realized in the information processing apparatus 1.
  • FIG. 1 is a block diagram illustrating a functional configuration of the fault location processing unit 13 in the information processing apparatus 1 as an example of the embodiment.
  • the fault location processing unit 13 of the present disclosure includes an SMI factor determination unit (an example of an interrupt determination unit) 21, a periodic SMI processing unit 22, and an error SMI processing unit (an example of an error location specifying unit) 26.
  • the SMI factor determination unit 21 determines whether the SMI generation factor is a periodic SMI or an SMI associated with a PCI Express (hereinafter, “PCIe”) device error. At that time, the SMI factor determination unit 21 refers to the chip set register to determine whether the generated SMI is a periodic SMI or an SMI associated with a PCIe device error.
  • PCIe PCI Express
  • the occurrence of periodic SMI is determined by the PERIODIC_STS bit of bit 14 of the SMI Status Register of PMBASE + 34h. Then, the SMI factor determination unit 21 calls the periodic SMI processing unit 22 in the case of a periodic SMI, and calls the error SMI processing unit 26 in the case of a PCIe device error.
  • the periodic SMI processing unit 22 reads the values of the CESR 42 of all PCIe devices connected to the information processing apparatus 1 at the time of the periodic SMI, saves them in the CESR saving unit 31, and then clears each CESR 42 To do.
  • the periodic SMI processing unit 22 includes a CESR read processing unit 23, a CESR save processing unit 24, and a CESR clear processing unit 25.
  • the CESR read processing unit 23 reads the value of the CESR 42 of each of all PCIe devices connected to the information processing apparatus 1 for each periodic SMI.
  • the CESR save processing unit 24 stores the value of the CESR 42 of each device read by the CESR read processing unit 23 in the CESR save unit 31 described later.
  • the CESR clear processing unit 25 clears the recoverable error state set in each bit of the CESR 42. By clearing the recoverable error state, it is possible to determine whether the recoverable error state has occurred again during the subsequent periodic SMI.
  • the error SMI processing unit 26 reads the UESR 41 at the time of the error SMI, determines that the link is down, reads the value of CESR saved in the CESR saving unit 31, and refers to the analysis information storage unit 32 to be described later to identify the suspected part. Identify and point out errors.
  • the error SMI processing unit 26 includes a UESR read processing unit 27, a link down detection processing unit 28, a link down suspected place identification processing unit 29, and an error indication processing unit 30.
  • the UESR read processing unit 27 reads the value of the UESR 41 of the PCIe device.
  • the link down detection processing unit 28 determines whether a link down has occurred based on the UESR read by the UESR read processing unit 27. For example, when the status bit 5 “Surprise Down Error Status” of the UESR 41 shown in FIG. 3 is set to 1, it is determined that a link down has occurred.
  • the link down suspected place identification processing unit 29 counts the number of occurrences of recoverable error states for each of the link down suspected place candidates (upstream device, downstream device or transmission path) when link down occurs. Thus, error detection count information 35 described later with reference to FIG. 9 is created. At that time, the link down suspected place identification processing unit 29 receives the values of the CESR 41 of the upstream device and the downstream device of the link down occurrence portion saved in the CESR saving unit 31, and the suspicious classification definition information in the analysis information storage unit 32 described later. 34 is used.
  • the device closer to the CPU 2 (or the root port 17) is referred to as an “upstream device” and is connected to the upstream device by the transmission path, and the CPU 2 (or the root port 17).
  • a device far from the device is referred to as a “downstream device”.
  • the upstream device is the root port 17
  • the downstream device is the port 18, and the transmission path is between the root port 17 and the port 18. Refers to the connected transmission line.
  • the link-down suspected place identification processing unit 29 compares the count values of the suspected place candidates in the error detection count information 35, and determines that the candidate is the suspected place when there is only one candidate with the largest count value. To do. On the other hand, when there are a plurality of candidates having the maximum count value, the candidate having the highest priority in the suspicious priority order definition information 36 described later with reference to FIG.
  • the link-down suspicious spot identification processing unit 29 determines that the transmission path is the suspicious spot. To do. Details of the processing of the link-down suspected place identification processing unit 29 will be described later with reference to FIG.
  • the error indication processing unit 30 outputs the link-down suspected location specified by the link-down suspected location specifying processing unit 29 to the display device 38 based on error indication format information 37 described later. Further, in the information processing apparatus 1 of FIG. 2, by executing the fault location program 20, a CESR saving unit 31 (an example of an error storage unit) and an analysis information storage unit 32 used by the fault location processing unit 13 are provided. And secured in an area in a data storage device such as a memory or a hard disk (not shown).
  • the CESR saving unit 31 is an area in a data storage device such as a memory such as the memory 3 shown in FIG. 1 or a hard disk (not shown), and the value of CESR is saved as a saving CESR 43.
  • the CESR saving unit 31 has a plurality of generations t0, t1, t2,..., Tn (n is 2 or more) for each period SMI for each of the PCIe devices d1, d2, d3, ..., dm (m is an integer of 2 or more). (Integer) save CESR 43 is stored.
  • the saved CESRs 43 for the subsequent three generations are stored in the CESR saving unit 31.
  • the save CESR 43 of the CESR save unit 31 is overwritten by the new save CESR 43 in order from the oldest.
  • the generation interval of the periodic SMI and the number of generations (n) of the saved CESRs 43 to be stored can be changed as appropriate.
  • the analysis information storage unit 32 is also an area in a data storage device such as a memory such as the memory 3 shown in FIG. 1 or a hard disk (not shown), and stores information for analyzing the saved CESR 43 and indicating it as an error. .
  • the analysis information storage unit 32 includes suspected part analysis information 33 and error indication format information 37 that defines an error indication format.
  • the suspected place analysis information 33 includes suspected classification definition information 34, error detection count information 35, and suspect priority definition information 36.
  • the suspicious classification definition information 34 is information for associating the state assigned to each bit of CESR with the link-down suspected place candidate, and in the link-down suspected place specifying processing unit 29 described later with reference to FIG. Used to count the number of detections.
  • the suspicious classification definition information 34 is a 32-bit bit sequence as shown in FIGS.
  • the suspicious classification definition information 34 indicates that the suspicious candidate at the time of link down is a device in which a recoverable error has occurred (hereinafter referred to as “own device”), a partner device connected to the device via a PCIe link (hereinafter referred to as “opposite device”) "), Which is information used to determine which of the three candidates for the transmission path (PCIe link) is likely to be.
  • the suspicious classification definition information 34 corresponds to each recoverable error assigned to each bit of the CESR 42.
  • the suspicious classification definition of the own device in FIG. corresponds to the status bit 14 “Corrected Internal Error Status” of the CESR 42 indicating the error of the own device (see FIG. 3).
  • the bit 14 “Corrected Internal Error Status” is 1. Is likely to be a link-down suspected location.
  • 1 is set to bits 12, 7, 6, and 0 in the same manner. This corresponds to the status bit 12 “Replay Timer Timeout Status”, bit 7 “Bad DLLP Status”, bit 6 “Bad TLP Status”, and bit 0 “Receiver Error Status” of the CESR 42 indicating a transmission path error ( (See FIG. 3).
  • the error detection count information 35 is stored as the suspicious classification definition information 34 for each suspicious location candidate (candidate location) of the upstream device, transmission path, and downstream device in the link down suspicious location specifying processing unit 29 described later with reference to FIG. This is information that indicates the number of errors that have appeared in the save CESR 43.
  • An example of the error detection count information 35 is shown in FIG.
  • the suspicious priority definition information 36 is information that defines priorities among suspicious point candidates (upstream device, downstream device, and transmission path), and there are a plurality of candidates that have the maximum and the same count value of the error detection count information 35. In some cases, it is used to determine which is the suspected place.
  • the suspicious priority order definition information 36 is given priority order 3 to the upstream device, priority order 1 to the transmission path, and priority order 2 to the downstream device. This priority is determined by, for example, statistical analysis or experience, and the smaller the priority, the more suspicious.
  • the display device 38 is an output device such as a liquid crystal display or a CRT that is built in the information processing apparatus 1 or is externally attached.
  • the information of the link-down suspected place specified by the link-down suspected place specifying processing unit 29 is output to the display device 38 according to the error indication format information 37.
  • Fault location processing unit 13 SMI factor determination unit 21, periodic SMI processing unit 22, error SMI processing unit 26, CESR read processing unit 23, CESR save processing unit 24, CESR clear processing unit 25, UESR read processing unit 27, the link-down detection processing unit 28, the link-down suspected place identification processing unit 29, and the error indication processing unit 30 are executed by the CPU 2 shown in FIG. Realized.
  • the CESR storage unit 31 and the analysis information storage unit 32 may function as the CESR storage unit 31 and the analysis information storage unit 32.
  • the fault location processing unit 13, the SMI factor determination unit 21, the periodic SMI processing unit 22, the error SMI processing unit 26, the CESR read processing unit 23, the CESR save processing unit 24, the CESR clear processing unit 25, and the UESR read processing unit 27, a program for realizing the functions as the link down detection processing unit 28, the link down suspected part identification processing unit 29, and the error indication processing unit 30 is, for example, a flexible disk, CD (CD-ROM, CD-R, CD -RW, etc.), DVD (DVD-ROM, DVD-RAM, DVD-R, DVD + R, DVD-RW, DVD + RW, HD DVD, etc.), Blu-ray disc, magnetic disc, optical disc, magneto-optical disc, etc.
  • the computer reads the program from the recording medium, transfers it to the internal storage device or the external storage device, and uses it.
  • the program may be recorded in a storage device (recording medium) such as a magnetic disk, an optical disk, or a magneto-optical disk, and provided from the storage device to the computer via a communication path.
  • FIG. 5 is a flowchart (steps S1 to S9) showing a fault location process as an example of the embodiment.
  • the chip set 4 When the link down occurs, the chip set 4 generates an error SMI, and the fault location processing unit 13 starts the fault location processing.
  • IOH Intel I / O Hub
  • the occurrence of periodic SMI is determined by the PERIODIC_STS bit of bit 14 of the SMI Status Register of PMBASE + 34h.
  • the periodic SMI processing unit 22 performs the following processing on all the PCIe devices d1, d2,.
  • the periodic SMI processing unit 22 reads the CESR of the PCIe device (step S2), and saves the read CESR in the CESR saving unit 31 as the saving CESR 43 (step S3).
  • the periodic SMI processing unit 22 determines whether any bit of the recoverable error state related to link down is set to 1 and when any bit is 1 (See the “Yes” route in step S4), and clear the status bit (step S5).
  • a register having a zero clear configuration is used in which 1 is set to clear (0) by setting 1 to a bit in which 1 is set. Therefore, in step S5, the status bit is cleared by writing 1 to the bit set to 1.
  • register configurations other than zero clear can be used.
  • the status bits of CESR related to link down include CESR bit 0 “Receiver Error Status”, bit 6 “Bad TLP Status”, bit 7 “Bad DLLP Status”, bit 8 “REPLAY_NUM Rollover Status”, Bit 12 “Replay Timer Timeout Status” and bit 14 “Corrected Internal Error Status” are listed. When these bits are 1, if 1 is written, 1 is written and cleared.
  • the periodic SMI processing unit 22 proceeds to the next device and repeats the processing of steps S2 to S5. Note that if any bit is 0 in step S3 (see the “No” route in step S4), the periodic SMI processing unit 22 proceeds to the next device and repeats the processing in steps S2 to S5.
  • the fault location process ends.
  • the SMI is a PCIe error (see the “Yes” route in step S1)
  • the following processing is executed for all PCIe devices.
  • the UESR read processing unit 27 reads the UESR 41 (step S6), and the link down detection processing unit 28 checks whether the status bit 5 “Surprise Down Error Status” of the UESR 41 is set to 1. It is determined whether the error is caused by link down (step S7). For example, in the above example, when the status bit 5 of the UESR 41 is set to 1 (see the “Yes” route in Step S7), the link down detection processing unit 28 determines that a link down has occurred.
  • the link down suspected place specifying processing unit 29 executes link down suspected place specifying processing for determining whether the suspected place of link down is an upstream device, a downstream device, or a transmission path (step S8). Details of this processing will be described later with reference to FIG.
  • the error indication processing unit 30 outputs the link-down suspected location specified in the link-down suspected location specifying process to the display device 38 based on the error indication format information 37 (step S9).
  • step S6 If it is determined in step S6 that no link down has occurred (see “No” route in step S7), the process proceeds to step S9, where the error indication processing unit 30 displays the display device based on the error indication format information 37. An error is output to 38. In step 9, after the error indication processing unit 30 points out an error, the process proceeds to the next device, and the processing in steps S6 to S9 is repeated.
  • FIG. 6 is a flowchart (steps S11 to S15) showing the link down suspected place identifying process as an example of the embodiment.
  • the link down suspected place identification processing unit 29 acquires the saved CESR 43 of each of the upstream device and the downstream device of the link down generation unit from the CESR saving unit 31 (step S11).
  • the link-down suspected place identification processing unit 29 executes an error detection count calculation process using the value of the saved CESR 43 acquired in step S11 and the suspected classification definition information 34 in the analysis information storage unit 32 (step S12).
  • the error detection count calculation process is a process of counting the number of occurrences of a recoverable error state (error detection count information 35) in the saved CESR 43 of each of the upstream device, the downstream device, or the transmission path that is a link-down suspected location candidate. .
  • the error detection count calculation process will be described later with reference to FIG.
  • the link-down suspected place identification processing unit 29 compares the count values between the link-down suspected place candidates in the error detection count information 35 and determines whether there is one candidate with the largest count value (step S13). . If there is one candidate with the maximum count value (see “Yes” route in step S13), the candidate is determined to be a suspected place (step S14), and the link down suspected place identifying process is terminated.
  • FIG. 7 is a flowchart (steps S21 to S36) showing an error detection count calculation process as an example of the embodiment.
  • the link-down suspected part identification processing unit 29 determines the saved CESR 43 t0, t1,..., Tn of the generations t0, t1,. Are sequentially determined.
  • step S24 the link-down suspected place identification processing unit 29 enters a false classification definition loop, and performs the following processing for each of the false classification definitions of the own device, the opposite device, and the transmission path. Execute.
  • the link-down suspected part identification processing unit 29 reads the bit sequence of FIG.
  • the false classification definition is “transmission path”
  • the bit sequence of FIG. 8B is read.
  • the false classification definition is “opposite device”
  • the link-down suspected part identification processing unit 29 compares (AND operation) the saved CESR 43 ti read in step S23 with the bit sequence read in step S24, and the number of bits in which both of the same bits are 1 Is calculated (step S25). Next, the link-down suspected place identification processing unit 29 determines whether the device to be determined is an upstream device or a downstream device (step S26).
  • the link-down suspected part identification processing unit 29 determines whether the false classification definition read in step S24 is the own device. (Step S27).
  • the false classification definition is the own device (see the “Yes” route in step S27)
  • the total number of bits obtained in step S25 is added to the count value of the counterfeit determination number counter of the upstream device (step S28). .
  • step S27 if the false classification definition read in step S24 is not the own device (see the “No” route in step S27), then the link-down suspected part identification processing unit 29 determines that the false classification definition is It is determined whether the device is a counter device (step S29). When the false classification definition is an opposing device (see the “Yes” route in step S29), the total number of bits obtained in step S25 is added to the counterfeit determination count (counter) of the downstream device (step S30). Then move on to the next false classification.
  • step S29 if the false classification definition is not an opposing device (see “No” route in step S29), the link down suspected place identification processing unit 29 sets the count value of the counterfeit determination number counter of the transmission path to The total number of bits obtained in step S25 is added (step S31).
  • step S26 if the target device is not an upstream device (see the “No” route in step S26), the link-down suspected place identification processing unit 29 is the false classification definition read in step S24. Whether or not (step S32). When the false classification definition is the device itself (see the “Yes” route in step S32), the total number of bits obtained in step S25 is added to the count value of the counterfeit determination number counter of the downstream device (step S33). ), Move to next false classification.
  • step S32 if the false classification definition read in step S24 is not the own device (see “No” route in step S32), the link-down suspected part identification processing unit 29 determines that the false classification definition is the opposite device. It is determined whether or not there is (step S34). When the false classification definition is an opposing device (see the “Yes” route in step S34), the total number of bits obtained in step S25 is added to the count value of the counterfeit determination count of the upstream device (step S35). ), Move to next false classification.
  • step S34 if the false classification definition is not an opposing device (see “No” route in step S34), the link-down suspected part identification processing unit 29 sets the count value of the counterfeit determination number counter of the transmission path to The total number of bits obtained in step S25 is added (step S36), and the process proceeds to the next false classification.
  • steps S25 to S36 are completed for each false classification definition of the own device, the opposite device, and the transmission path, the process proceeds to step S23, and the link-down suspected place identification processing unit 29 reads the next saved CESR 43 ( Steps S23) and S24 to S36 are repeated.
  • FIG. 11 is an example of error indication, where errors are pointed out with priority.
  • the example of FIG. 11 shows a case where the upstream device is port 1 of the PCIe switch 0 (referred to as “SW0-P1”) and the downstream device is port 0 of the PCIe switch 1 (hereinafter referred to as “SW1-P0”).
  • SW0-P1 the upstream device
  • SW1-P0 the downstream device
  • the PCIe transmission path between SW0-P1 and SW1-P0 has the highest priority as the suspected location candidate, and the suspected location candidate with the next highest priority is the PCIe of the downstream device SW1-P0.
  • the suspected place candidate with the lowest port and priority is the PCIe port of SW0-P1.
  • the time stamp, error type, and error content are also pointed out.
  • the information pointed out is merely an example, and can be changed as appropriate.
  • the error location identification method, the error location identification device, and the error location identification program according to an example of the embodiment described above have the following effects. (1) Since it becomes possible to identify the suspected place with priority in the event of a link down error of the information processing apparatus 1, even an operator who does not have much expertise knows the failed place in a short time, Can be dealt with as appropriate. For this reason, an operator's education time can be shortened and the operating cost of the system of the information processing apparatus 1 can be reduced. Moreover, since the failure can be dealt with promptly, the operating rate of the system can be improved.
  • this method is implemented in a device connected to PCI express.
  • the present disclosure can be applied to other connection topologies that cannot identify the suspected location of the link error.
  • the present disclosure can be applied to other connection apparatuses in which each connection point is connected in a one-to-one relationship, a plurality of devices are connected by a switch, and each connection point has a status register.
  • a printing device such as a printer or a sound output device such as a speaker may be provided, and the suspected location or the like may be output using these.
  • This technology can be used in an information processing apparatus having a plurality of devices connected by a transmission path.

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Abstract

　伝送路によって接続された複数のデバイスを有する情報処理装置においてエラー箇所を特定する方法は、割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定し、周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶し、エラー割り込みの場合に、記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定する。

Description

エラー箇所特定方法、エラー箇所特定装置およびエラー箇所特定プログラム
　本件は、情報処理装置におけるエラー箇所特定方法およびエラー箇所特定装置に関する。また、本件は、当該方法および装置を実現するためのエラー箇所特定プログラムにも関する。
　情報処理装置は、一般に、中央処理装置（central processing unit、以下「ＣＰＵ」）を備える。ＣＰＵのなかには、システム管理割り込み（System Management Interrupt、以下「ＳＭＩ」）という割り込みの一種により、ＣＰＵの動作モードの一つであるシステム管理モード（System Management Mode、以下「ＳＭＭ」）に移行する機能を備えるものがある。ＳＭＭに移行するＣＰＵの例としては、Ｉｎｔｅｌ社のｘ８６アーキテクチャなどが挙げられる。
　ＣＰＵは、ＳＭＩを受信すると、ＳＭＭモードに移行する。ＳＭＭモードでは、ＣＰＵはＳＭＩハンドラを実行する。ＳＭＩハンドラは、メモリ空間内の独立したアドレス空間であり、他の動作モードからはアクセスできないシステム管理ランダムアクセスメモリ（System Management Random Access Memory、以下「ＳＭＲＡＭ」）空間内でＳＭＩを処理するプログラムである。
　ＳＭＩの処理が完了すると、ＣＰＵはＳＭＭの移行前のモードに戻る。
　ＰＣＩ　Ｅｘｐｒｅｓｓ（ＰＣＩｅ）は、Ｉ／Ｏシリアルインターフェースの一規格である。
　ＰＣＩｅの接続構成においては、ＰＣＩｅのデバイス（ポート）がＰＣＩｅのリンクを介して相互に接続される。詳細には、チップセット内に存在し、接続構成の起点となるＰＣＩｅのルートポートと、ＰＣＩｅポート間でパケットをルーティングするＰＣＩｅスイッチと、末端に位置するＰＣＩｅカード等のエンドポイントとが、ＰＣＩｅのリンクを介して相互に接続される。
　図１２に、ＰＣＩｅの接続の例を模式的に示す。ＰＣＩｅの接続においては、図１２に示すように、ルートポート（あるいはＣＰＵ）に近い上流デバイス１０１と、下流デバイス１０２とが、ケーブル、コネクタ、配線等の物理的な伝送路（以下「伝送路」）１０３によって接続されている。
　このようなＰＣＩｅにおいてエラーが発生し、ＰＣＩｅのリンクが切断している場合（以下「リンクダウン」）に、エラーを引き起こしている箇所（被疑箇所）を特定することを「フォールトロケーション処理」という。
　ここで、図１２に示すように、被疑箇所は、上流デバイス１０１か、下流デバイス１０２か、伝送路１０３の３箇所のいずれかである。
ＰＣＩｅ　Ｂａｓｅ　２．１　Ｓｐｅｃｉｆｉｃａｔｉｏｎ（http://www.pcisig.com/specifications/pciexpress/base2/#b21参照）
　フォールトロケーション処理においては、各デバイス１０１，１０２に備えられたステータスレジスタ１０４，１０５の内容を解析することで障害発生時の被疑箇所を特定する。しかし、リンクダウンが発生している場合は、リンクダウンよりも下流側のデバイス１０２のステータスレジスタ１０５は取得することができない。
　そこで、リンクダウンの被疑箇所の特定には、例えば情報処理装置に専用の機器を装着したのちに、障害を再現させることにより行なう。このため、情報処理装置が稼動している現場では、即座にリンクダウンの被疑箇所を特定することができない。
　ここで、下流デバイス１０２は、ケーブルで接続されたＰＣＩｅデバイスやＰＣＩｅカードなどであるので、上流デバイス１０１に比べて交換が容易な場合が多い。このように下流デバイス１０２の交換が容易であることから、従来のフォールトロケーション処理では、リンクダウン発生時の被疑箇所を、下流デバイスであるとみなして対応していた。その上で、被疑箇所が、他の上流デバイスもしくは伝送路である可能性もある点を、手順書等によって技術員に周知していた。
　しかし、情報処理装置が稼動している各現場で障害対応を図る技術員は、専門スキルが必ずしも十分でなかったり、作業時間が限られているため、他の被疑箇所の可能性を十分検討できない場合があった。
　このような状況で、被疑箇所が誤っていた場合、「正常」と誤って判断された故障部品は交換されない。このため、エラー対処後に再度エラーが発生する可能性が高い。また、正常であるにも関わらず、故障品であると誤って判断された正常品に原因調査など試みても、本来正常であるため、エラーの原因を特定することは困難である。
　このように従来技術では、リンクダウンが発生した場合に被疑箇所を特定し対処するために、非常に多くの時間と手間がかかり、かつ専門スキルを要するという課題があった。
　本件の目的の一つは、情報処理装置のリンクダウンが発生した場合に、専門スキルがなくても、容易かつ短時間で故障箇所を把握して、これに対処可能できるようにする方法、装置およびプログラムを提供することにある。
　このため、伝送路によって接続された複数のデバイスを有する情報処理装置においてエラー箇所を特定する方法は、割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定し、周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶し、エラー割り込みの場合に、記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定する。
　また、伝送路によって接続された複数のデバイスを有する情報処理装置のエラー箇所特定装置は、割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定する割り込み判定部と、周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶するエラー記憶部と、エラー割り込みの場合に、該エラー記憶部に記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定するエラー箇所特定部と、を備える。
　更に、伝送路によって接続された複数のデバイスを有する情報処理装置のエラー箇所特定プログラムは、コンピュータによって実行されたときに、割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定する割り込み判定部と、周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶するエラー記憶部と、エラー割り込みの場合に、該エラー記憶部に記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定するエラー箇所特定部と、して、該コンピュータを機能させる。
　開示の技術によれば、情報処理装置のリンクダウンのエラー時に、被疑箇所を優先順位付きで特定することが可能となるため、さほど専門知識を有さない作業者でも、短時間で故障箇所を把握し、適宜対処できる。
実施形態の一例としてのフォールトロケーション処理部の機能構成を示すブロック図である。 実施形態の一例としての情報処理装置のハードウェア構成を模式的に示すブロック図である。 回復不能エラー状態レジスタの一例を示す図である。 回復可能エラー状態レジスタの一例を示す図である。 実施形態の一例としてのフォールトロケーション処理を示すフローチャートである。 実施形態の一例としてのリンクダウン被疑箇所特定処理を示すフローチャートである。 実施形態の一例としてのエラー検出カウント算出処理を示すフローチャートである。 （ａ）～（ｃ）は、実施形態の一例としての被疑分類定義情報の一例を示す図である。 実施形態の一例としてのエラー検出カウント情報の一例を示す図である。 実施形態の一例としての被疑優先定義優先情報の一例を示す図である。 実施形態の一例としてのエラー指摘フォーマット情報の一例を示す図である。 リンクダウンが発生した状態を模式的に示す図である。
　１　　　情報処理装置
　１３　　フォールトロケーション処理部
　１７，１８，１９　　ＰＣＩｅポート
　２１　　ＳＭＩ要因判断部
　２０　　フォールトロケーションプログラム
　２６　　エラーＳＭＩ処理部
　２９　　リンクダウン被疑箇所特定処理部
　３０　　エラー指摘処理部
　３１　　ＣＥＳＲ退避部
　３４　　被疑分類定義情報
　３５　　エラー検出カウント情報
　３６　被疑優先順定義情報
　３７　エラー指摘フォーマット情報
　４１　　ＵＥＳＲ
　４２　　ＣＥＳＲ
　４３　　退避ＣＥＳＲ
　ｄ１～ｄｍ　ＰＣＩｅデバイス
　以下、図面を参照して、実施形態の一例としてのエラー箇所特定方法およびエラー箇所特定装置に係る実施の形態を説明する。
　図１は、実施形態の一例としてのフォールトロケーション処理部１３の機能構成を示すブロック図であり、図２は、実施形態の一例としてのエラー箇所特定方法およびエラー箇所特定装置が実施される情報処理装置１のハードウェア構成を示すブロック図である。
　情報処理装置１は、ＣＰＵ２、メモリ３、チップセット４、ＲＯＭ５、入力装置６、および出力装置７を有する。チップセット４は、バスブリッジや周辺回路を集積した複数のチップから構成されている。このチップセットを介して、ＣＰＵ２、メモリ３、チップセット４、ＲＯＭ５、入力装置６、および出力装置７が相互に接続されている。
　また、チップセット４は、ＰＣＩｅの回復不能エラー発生時に、ＣＰＵ２にＳＭＩを発生させる（エラーＳＭＩ）機能を備える他、一定時間毎にＣＰＵ２にＳＭＩを発生させる機能（周期的ＳＭＩ）を有する。更に、チップセット４は、レジスタに識別情報を登録する。
　例えば、Intel社のI/O Hub（IOH）においてエラーＳＭＩ機能を有効にするには、Function=2,Offset=094hのPCIe Error Severity Map Registerのビット３～０でPCIeの回復不能エラーに対してSeverity=0と設定する。その上で、Function=2,Offset=09ChのSystem Error Event Map Registerにより、Severity=0のエラー（回復不能エラー）に対してＳＭＩを生成するように設定する。
　また、例えば、Intel社のI/O Controller Hub10（ICH10）において周期的ＳＭＩ機能を生成するには、I/OアドレスACPI Base Address（ＰＭＢＡＳＥ）+30hのSMI Control and Enable Registerのビット１４のPERIODIC_ENビットで設定する。
　なお、情報処理装置１には、上記に挙げた以外の装置が接続されていてもよい。例えば、表示装置（図２に不図示）などが情報処理装置１に接続される。
　ＲＯＭ５には、情報処理装置１によって実行される種々のプログラムが記憶されている。このようなプログラムの１つが、ハードウエアとの最も低レベルの入出力を行なうためのプログラムであるＢＩＯＳ９である。ＣＰＵ２は、情報処理装置１の起動時に、ＲＯＭ５に記憶されているＢＩＯＳ９等のプログラムを、メモリ３を利用して実行する。
　前述のように、ＣＰＵ２は、各種演算や制御を行なう処理装置である。このＣＰＵ２は、ＳＭＩによりＳＭＭに移行する機能を備える。ここで、ＳＭＭとは、例えば、Ｉｎｔｅｌ社のｘ８６アーキテクチャに導入されているＣＰＵ２の動作モードのうちの一つである。ＣＰＵ２は、ＳＭＩを受信するとＳＭＭモードに移行する。ＳＭＭモードでは、ＣＰＵ２はＳＭＩハンドラ１０を実行する。ＳＭＩハンドラ１０は、他の動作モードからはアクセスできない、メモリ空間内の独立したアドレス空間であるＳＭＲＡＭ空間内でＳＭＩを処理するプログラムである。ＣＰＵ２は、ＳＭＩの処理が完了すると、ＳＭＭ移行前のモードに戻る。
　図２に示す例においては、ＰＣＩｅの接続では、ＰＣＩｅのルートポート１７と、ＰＣＩｅスイッチ１４，１５と、エンドポイント１６とが、ＰＣＩｅのリンクを介して接続される。具体的には、チップセット４に２つのＰＣＩｅスイッチ１４が接続され、各ＰＣＩｅスイッチ１４に２つのスイッチ１５が接続され、これにより、チップセット４を頂点とするツリー状の多段構成が形成されている。ＰＣＩｅのルートポート１７は、チップセット４内に存在し、チップセット４は、構成の起点となる１以上のルートポート１７を備える。ＰＣＩｅスイッチ１４，１５は、ＰＣＩｅポート間でパケットをルーティングする１以上のポート１８を備える。エンドポイント１６は、末端に位置するＰＣＩｅカード等であり、ポート１９を備える。そして、ポート１７とポート１８，ポート１８とポート１８，ポート１８とポート１９が、それぞれ接続されている。
　なお、図２に示す例においては、スイッチ１４，１５が２段に接続されているが、スイッチの接続段数は２段に限られず、１段もしくは３段以上でもよい。
　ＰＣＩｅのデバイス（以下「デバイス」とも称する）であるルートポート１７、ポート１８、ポート１９等は、デバイスの機能毎にコンフィグレーション空間（メモリ空間）を持ち、これらのメモリ空間が、ＢＩＯＳ９等のソフトウェアからＰＣＩｅの機能にアクセスするために使用される。
　このコンフィグレーション空間に、例えば、回復不能なエラー状態を示す回復不能エラー状態レジスタ（uncorrectable error status register、以下「ＵＥＳＲ」）４１（図３参照）や回復可能なエラー状態を示す回復可能エラー状態レジスタ（correctable error status register、以下「ＣＥＳＲ」）４２（図４参照）等が配置される。
　図３は、ＵＥＳＲ４１の一例を示す図であり、図４は、ＣＥＳＲ４２の一例を示す図である。これらのＵＥＳＲ４１およびＣＥＳＲ４２のフォーマットはＰＣＩｅの規格に規定されている。
　また、図２には、メモリ３のメモリ空間８の一部を模式的に示す図も示されている。メモリ空間８は、ＳＭＲＡＭ１１を有し、ＳＭＲＡＭ１１には、ＢＩＯＳ９からロードされたＳＭＩハンドラ１２が存在し、ＳＭＩハンドラ１２は、フォールトロケーションプログラム（エラー箇所特定プログラムの一例）２０を有する。このフォールトロケーションプログラム２０がＣＰＵ２によって実行されることにより、情報処理装置１において、実施形態の一例としてのフォールトロケーション処理部（エラー箇所特定装置の一例）１３が実現される。
　図１は、実施形態の一例としての情報処理装置１におけるフォールトロケーション処理部１３の機能構成を示すブロック図である。
　本開示のフォールトロケーション処理部１３は、ＳＭＩ要因判断部（割り込み判定部の一例）２１、周期的ＳＭＩ処理部２２およびエラーＳＭＩ処理部（エラー箇所特定部の一例）２６を備える。
　ＳＭＩ要因判断部２１は、ＳＭＩの発生要因が周期的ＳＭＩか、PCI Express（以下「ＰＣＩｅ」）デバイスのエラーに伴うＳＭＩかを判断する。その際、ＳＭＩ要因判断部２１は、チップセットのレジスタを参照して、発生したＳＭＩが、周期的なＳＭＩかＰＣＩｅデバイスのエラーに伴うＳＭＩかを判断する。
　例えば、上記のように、Intel社のI/O Hub（IOH）の場合は、Device=20,Function=2,Offset=1C0h,1C4hのGlobal Non-Fatal Error Status Register, Global Fatal Error Status RegisterのPCIe[10:0] Error Statusを参照することで、チップセット内のＰＣＩｅの各ルートポートを起点とするＰＣＩｅ構成でエラーが発生したことを判断する。
　また、例えば、Intel社のI/O Controller Hub10（ICH10）の場合は、PMBASE + 34hの ＳＭＩ Status Registerのビット１４のPERIODIC_STSビットにより、周期的なＳＭＩの発生を判断する。
　そして、ＳＭＩ要因判断部２１は、周期的ＳＭＩの場合は周期的ＳＭＩ処理部２２を呼び出す一方、ＰＣＩｅデバイスのエラーの場合はエラーＳＭＩ処理部２６を呼び出す。
　周期的ＳＭＩ処理部２２は、周期的ＳＭＩ時に、情報処理装置１に接続されている全ＰＣＩｅデバイスのＣＥＳＲ４２の値を読み出して、ＣＥＳＲ退避部３１に退避させたのちに、各ＣＥＳＲ４２のクリアを実施する。周期的ＳＭＩ処理部２２は、ＣＥＳＲ読み出し処理部２３、ＣＥＳＲ退避処理部２４、およびＣＥＳＲクリア処理部２５を有する。
　ＣＥＳＲ読み出し処理部２３は、周期的ＳＭＩ毎に、情報処理装置１に接続されている全ＰＣＩｅデバイスそれぞれのＣＥＳＲ４２の値を読み出す。
　ＣＥＳＲ退避処理部２４は、ＣＥＳＲ読み出し処理部２３が読み出した、各デバイスのＣＥＳＲ４２の値を、後述するＣＥＳＲ退避部３１に格納する。
　ＣＥＳＲクリア処理部２５は、ＣＥＳＲ４２の各ビットにセットされている回復可能エラー状態をクリアする。回復可能エラー状態をクリアすることにより、以降の周期的ＳＭＩ時に、回復可能エラー状態が再び発生したかどうかの把握が可能となる。
　エラーＳＭＩ処理部２６は、エラーＳＭＩ時に、ＵＥＳＲ４１を読み出し、リンクダウンを判定し、ＣＥＳＲ退避部３１に退避させていたＣＥＳＲの値を読み取り、後述する解析情報記憶部３２を参照して被疑箇所を特定し、エラーを指摘する。
　このエラーＳＭＩ処理部２６は、ＵＥＳＲ読み出し処理部２７、リンクダウン検出処理部２８、リンクダウン被疑箇所特定処理部２９、およびエラー指摘処理部３０を有する。
　ＵＥＳＲ読み出し処理部２７は、ＰＣＩｅデバイスのＵＥＳＲ４１の値を読み出す。
　リンクダウン検出処理部２８は、ＵＥＳＲ読み出し処理部２７が読み出したＵＥＳＲに基づいて、リンクダウンが発生しているかを判定する。例えば、図３に示すＵＥＳＲ４１のステータスビット５「Surprise Down Error Status」が１にセットされている場合、リンクダウンが発生していると判定する。
　リンクダウン被疑箇所特定処理部２９は、リンクダウンが発生している場合に、リンクダウンの被疑箇所候補（上流デバイス、下流デバイスもしくは伝送路）の各々について、回復可能エラー状態の出現回数をカウントして、図９を参照して後述するエラー検出カウント情報３５を作成する。その際、リンクダウン被疑箇所特定処理部２９は、ＣＥＳＲ退避部３１に退避されているリンクダウン発生部分の上流デバイスおよび下流デバイスのＣＥＳＲ４１の値と、後述する解析情報記憶部３２の被疑分類定義情報３４とを使用する。
　ここで、伝送路によって相互接続されたデバイスにおいて、ＣＰＵ２（あるいはルートポート１７）に近い側のデバイスを「上流デバイス」と称し、伝送路によって当該上流デバイスに接続され、ＣＰＵ２（あるいはルートポート１７）から遠い側のデバイスを「下流デバイス」と称する。例えば、図２のチップセット４のルートポート１７とスイッチ１４のポート１８間のリンクにおいて、上流デバイスはルートポート１７、下流デバイスはポート１８であり、伝送路は、ルートポート１７とポート１８間を接続している伝送路を指す。
　そして、リンクダウン被疑箇所特定処理部２９は、エラー検出カウント情報３５の各被疑箇所候補のカウント値を比較し、カウント値が最大の候補が一つしかない場合は、その候補を被疑箇所と判定する。一方、カウント値が最大の候補が複数存在する場合は、図１０を参照して後述する被疑優先順定義情報３６の優先順位が一番高い候補を被疑箇所として特定する。
　例えば、図９のエラー検出カウント情報３５の例においては、伝送路と下流デバイスとは共にエラー検出カウントが「４」である。しかしながら、図１０の被疑優先順定義情報３６において、下流デバイスよりも伝送路のほうに高い優先順位が与えられているため、リンクダウン被疑箇所特定処理部２９は伝送路が被疑箇所であると判定する。
　なお、リンクダウン被疑箇所特定処理部２９の処理の詳細については、図７を参照して後述する。
　エラー指摘処理部３０は、リンクダウン被疑箇所特定処理部２９によって特定されたリンクダウンの被疑箇所を、後述するエラー指摘フォーマット情報３７に基づいて表示装置３８に出力する。
　更に、図２の情報処理装置１においては、フォールトロケーションプログラム２０を実行することにより、フォールトロケーション処理部１３によって使用されるＣＥＳＲ退避部３１（エラー記憶部の一例）と解析情報記憶部３２とが、メモリやハードディスク（不図示）などのデータ記憶装置内の領域に確保される。
　ＣＥＳＲ退避部３１は、図１に示したメモリ３等のメモリやハードディスク（不図示）などのデータ記憶装置内の領域であり、ＣＥＳＲの値が、退避ＣＥＳＲ４３として退避される。ＣＥＳＲ退避部３１は、ＰＣＩｅのデバイスｄ１，ｄ２，ｄ３，…，ｄｍ（ｍは２以上の整数）毎に、周期ＳＭＩ毎の複数世代ｔ０，ｔ１，ｔ２，…，ｔｎ（ｎは２以上の整数）の退避ＣＥＳＲ４３をそれぞれ格納している。
　例えば８秒毎に発生する周期的ＳＭＩに対して、３世代分（ｎ＝３）の退避ＣＥＳＲ４３を退避する場合、一つのデバイスにつき、周期ＳＭＩの開始から８秒後、１６秒後、２４秒後の３世代分の退避ＣＥＳＲ４３が、ＣＥＳＲ退避部３１に格納される。その後、ＣＥＳＲ退避部３１の退避ＣＥＳＲ４３が、古いものから順に、新たな退避ＣＥＳＲ４３によって上書きされる。すなわち、先に挙げた例では、３２秒後に、先に退避させた８秒時点の退避ＣＥＳＲ４３が上書きされて、最新の３世代の退避ＣＥＳＲ４３が退避される。なお、周期的ＳＭＩの発生間隔や、格納する退避ＣＥＳＲ４３の世代数（ｎ）は、適宜変更することができる。
　解析情報記憶部３２も、図１に示したメモリ３等のメモリやハードディスク（不図示）などのデータ記憶装置内の領域であり、退避ＣＥＳＲ４３を解析し、エラーとして指摘するための情報を記憶する。解析情報記憶部３２は、被疑箇所解析情報３３と、エラー指摘のフォーマットを定義するエラー指摘フォーマット情報３７とを備える。
　被疑箇所解析情報３３は、被疑分類定義情報３４と、エラー検出カウント情報３５と、被疑優先定義情報３６とを備える。
　被疑分類定義情報３４は、ＣＥＳＲの各ビットに割り当てられた状態と、リンクダウンの被疑箇所候補とを対応付ける情報であり、図７を参照して後述するリンクダウン被疑箇所特定処理部２９において、エラー検出回数のカウントに使用される。
　被疑分類定義情報３４は、図８（ａ）～（ｃ）に示すような３２ビットのビットシーケンスである。被疑分類定義情報３４は、リンクダウン発生時の被疑候補が、回復可能エラーが発生したデバイス（以下「自デバイス」）、当該デバイスとＰＣＩｅリンクで接続されている相手先のデバイス（以下「対向デバイス」）、伝送路（ＰＣＩｅリンク）の３候補のうち、いずれである可能性が高いかの判定に使用される情報である。被疑分類定義情報３４は、ＣＥＳＲ４２の各ビットに割り当てられた各回復可能エラーに対応している。
　例えば、図８（ａ）の自デバイスの被疑分類定義では、ビット１４に１がセットされている。これは、自デバイスのエラーを示すＣＥＳＲ４２のステータスビット１４「Corrected Internal Error Status」に対応している（図３参照）。そして、ステータスビット１４に１がセットされた自デバイスの被疑分類定義と、リンクダウンが発生する以前の退避ＣＥＳＲ４３とのＡＮＤ演算を行なった結果、ビット１４「Corrected Internal Error Status」が１である場合は、そのデバイスがリンクダウンの被疑箇所の可能性が高い。
　また、図８（ｂ）の伝送路の被疑分類定義も同様に、ビット１２、７、６、０に１がセットされている。これは、伝送路のエラーを示すＣＥＳＲ４２のステータスビット１２「Replay Timer Timeout Status」、ビット７「Bad DLLP Status」、ビット６「Bad TLP Status」、ビット０「Receiver Error Status」に対応している（図３参照）。そして、ステータスビット１２、７、６、０に１がセットされた伝送路の被疑分類定義と、リンクダウンが発生する以前の退避ＣＥＳＲ４３とのＡＮＤ演算を行なった結果、ビット１２、７、６、０のいずれかが１の場合は、伝送路がリンクダウンの被疑候補である可能性が高い。
　図８（ｃ）の対向デバイスの被疑分類定義では、ビット８に１がセットされている。これは、対向デバイス（上流デバイスのＣＥＳＲ４２の場合は下流デバイス、下流デバイスのＣＥＳＲ４２の場合は上流デバイス）のエラーを示すＣＥＳＲ４２のステータスビット８「REPLAY_NUM Rollover Status」に対応している（図３参照）。そして、ステータスビット８に１がセットされた対向デバイスの被疑分類定義と、リンクダウンが発生する以前の退避ＣＥＳＲ４３とのＡＮＤ演算を行なった結果、ビット８が１である場合、対向デバイスがリンクダウンの被疑候補の可能性が高い。
　エラー検出カウント情報３５は、図７を参照して後述するリンクダウン被疑箇所特定処理部２９において、上流デバイス、伝送路、下流デバイスの各被疑箇所候補（候補箇所）について、被疑分類定義情報３４を使用して、退避ＣＥＳＲ４３に出現したエラーの回数を示す情報である。エラー検出カウント情報３５の例を図９に示す。
　被疑優先定義情報３６は、被疑箇所候補（上流デバイス、下流デバイスおよび伝送路）間の優先順位を定義する情報であり、エラー検出カウント情報３５のカウント値が最大かつ同数である候補が複数存在する場合に、いずれを被疑箇所とするかを判定するために使用される。被疑優先順定義情報３６は、図１０に示す例においては、上流デバイスに優先順位３が、伝送路に優先順位１が、下流デバイスに優先順位２がそれぞれ与えられている。この優先順位は、例えば、統計解析や経験などによって定められ、優先順位が小さいほうがより疑わしいとされる。
　例えば、図９の例の場合、下流デバイスと伝送路の発生回数が共に４回であるため、図１０に示す被疑優先順定義情報３６で優先順位が一番高い伝送路が、被疑箇所であると判定される。
　表示装置３８は、情報処理装置１に内蔵されるかまたは外付けの液晶ディスプレイやＣＲＴなどの出力装置である。リンクダウン被疑箇所特定処理部２９によって特定されたリンクダウンの被疑箇所の情報が、エラー指摘フォーマット情報３７に従って表示装置３８に出力される。
　上述のフォールトロケーション処理部１３、ＳＭＩ要因判断部２１、周期的ＳＭＩ処理部２２、エラーＳＭＩ処理部２６、ＣＥＳＲ読み出し処理部２３、ＣＥＳＲ退避処理部２４、およびＣＥＳＲクリア処理部２５、ＵＥＳＲ読み出し処理部２７、リンクダウン検出処理部２８、リンクダウン被疑箇所特定処理部２９、およびエラー指摘処理部３０は、図２に示したＣＰＵ２が、メモリ３を使用してフォールトロケーションプログラム２０等を実行することにより実現される。
　また、図２のメモリ３は、ＣＥＳＲ記憶部３１および解析情報記憶部３２として機能してもよい。
　なお、フォールトロケーション処理部１３、ＳＭＩ要因判断部２１、周期的ＳＭＩ処理部２２、エラーＳＭＩ処理部２６、ＣＥＳＲ読み出し処理部２３、ＣＥＳＲ退避処理部２４、およびＣＥＳＲクリア処理部２５、ＵＥＳＲ読み出し処理部２７、リンクダウン検出処理部２８、リンクダウン被疑箇所特定処理部２９、およびエラー指摘処理部３０としての機能を実現するためのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ－ＲＯＭ，ＣＤ－Ｒ，ＣＤ－ＲＷ等），ＤＶＤ（ＤＶＤ－ＲＯＭ，ＤＶＤ－ＲＡＭ，ＤＶＤ－Ｒ，ＤＶＤ＋Ｒ，ＤＶＤ－ＲＷ，ＤＶＤ＋ＲＷ，ＨＤ　ＤＶＤ等），ブルーレイディスク，磁気ディスク，光ディスク，光磁気ディスク等の、コンピュータ読取可能な記録媒体に記録された形態で提供される。そして、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。又、そのプログラムを、例えば磁気ディスク，光ディスク，光磁気ディスク等の記憶装置（記録媒体）に記録しておき、その記憶装置から通信経路を介してコンピュータに提供するようにしてもよい。
　次に、図５を参照して、フォールトロケーション処理部１３が実行するフォールトロケーション処理（エラー箇所特定方法の一例）について説明する。図５は、実施形態の一例としてのフォールトロケーション処理を示すフローチャート（ステップＳ１～Ｓ９）である。
　リンクダウンが発生すると、チップセット４がエラーＳＭＩを生成し、フォールトロケーション処理部１３によってフォールトロケーション処理が開始される。
　最初に、フォールトロケーション処理部１３のＳＭＩ要因判断部２１が、ＳＭＩの発生要因が周期的ＳＭＩか、ＰＣＩｅデバイスのエラーに伴うＳＭＩかを判断する（ステップＳ１）。
　例えば、上記のように、Intel社のI/O Hub（IOH）の場合は、Device=20,Function=2,Offset=1C0h,1C4hのGlobal Non-Fatal Error Status Register, Global Fatal Error Status RegisterのPCIe[10:0] Error Statusを参照することで、チップセット内のＰＣＩｅの各ルートポートを起点とするＰＣＩｅ構成でエラーが発生したことを判断する。
　また、例えば、Intel社のI/O Controller Hub10（ICH10）の場合は、PMBASE + 34hの ＳＭＩ Status Registerのビット１４のPERIODIC_STSビットにより、周期的なＳＭＩの発生を判断する。
　ＳＭＩが周期的ＳＭＩである場合（ステップＳ１の「Ｎｏ」ルート参照）、周期的ＳＭＩ処理部２２は、全ＰＣＩｅデバイスｄ１，ｄ２，…，ｄｍに対して以下の処理を実行する。
　最初に、周期的ＳＭＩ処理部２２は、当該ＰＣＩｅデバイスのＣＥＳＲを読み出して（ステップＳ２）、読み出したＣＥＳＲをＣＥＳＲ退避部３１に、退避ＣＥＳＲ４３として退避する（ステップＳ３）。
　次に、ステップＳ３において、周期的ＳＭＩ処理部２２は、リンクダウンに関連する回復可能エラー状態のいずれかのビットが１にセットされているかどうかを判定し、いずれかのビットが１である場合（ステップＳ４の「Ｙｅｓ」ルート参照）、ステータスビットをクリアする（ステップＳ５）。
　なお、この例においては、１がセットされているビットに１をセットすることにより、当該ビットがクリア（０）にセットされるゼロクリア構成のレジスタが使用される。そのため、ステップＳ５では、１にセットされているビットに１を書き込むことで、ステータスビットをクリアする。しかし、ゼロクリア以外のレジスタ構成も使用することができる。
　また、例えば、リンクダウンに関連するＣＥＳＲのステータスビットとしては、ＣＥＳＲのビット０「Receiver Error Status」、ビット６「Bad TLP Status」、ビット７「Bad DLLP Status」、ビット８「REPLAY_NUM Rollover Status」、ビット１２「Replay Timer Timeout Status」、ビット１４「Corrected Internal Error Status」が挙げられ、これらのビットをチェックして、ビットが１の場合は、１を書き込んでクリアする。
　そして、周期的ＳＭＩ処理部２２は次のデバイスに進み、ステップＳ２～Ｓ５の処理を繰り返す。
　なお、ステップＳ３において、どのビットも０である場合（ステップＳ４の「Ｎｏ」ルート参照）も、周期的ＳＭＩ処理部２２は次のデバイスに進み、ステップＳ２～Ｓ５の処理を繰り返す。
　全てのデバイスについてステップＳ２～Ｓ５の処理を完了したら、フォールトロケーション処理が終了する。
　一方、ＳＭＩが、ＰＣＩｅのエラーである場合（ステップＳ１の「Ｙｅｓ」ルート参照）、全てのＰＣＩｅデバイスについて、以下の処理が実行される。
　まず、ＵＥＳＲ読み出し処理部２７がＵＥＳＲ４１を読み出して（ステップＳ６）、リンクダウン検出処理部２８が、ＵＥＳＲ４１のステータスビット５「Surprise Down Error Status」が１に設定されているかどうかをチェックすることにより、リンクダウンによるエラーであるかを判定する（ステップＳ７）。例えば、上記の例では、ＵＥＳＲ４１のステータスビット５が１にセットされている場合（ステップＳ７の「Ｙｅｓ」ルート参照）、リンクダウン検出処理部２８は、リンクダウンが発生していると判定する。
　次に、リンクダウン被疑箇所特定処理部２９が、リンクダウンの被疑箇所が、上流デバイスか、下流デバイスか、伝送路かを判断するリンクダウン被疑箇所特定処理を実行する（ステップＳ８）。この処理の詳細については図６を参照して後述する。
　次に、エラー指摘処理部３０が、リンクダウン被疑箇所特定処理で特定されたリンクダウンの被疑箇所を、エラー指摘フォーマット情報３７に基づいて、表示装置３８に出力する（ステップＳ９）。
　ステップＳ６において、リンクダウンが発生していないと判定された場合（ステップＳ７の「Ｎｏ」ルート参照）、ステップＳ９に進み、エラー指摘処理部３０が、エラー指摘フォーマット情報３７に基づいて、表示装置３８にエラーを出力する。
　ステップ９においてエラー指摘処理部３０が、エラーを指摘したのちに、次のデバイスに進み、ステップＳ６～Ｓ９の処理を繰り返す。
　全てのデバイスｄ１，ｄ２，…，ｄｍについてステップＳ６～Ｓ９の処理を完了したら、フォールトロケーション処理が終了する。
　次に、図６を参照して、リンクダウン被疑箇所特定処理部２９のリンクダウン被疑箇所特定処理について説明する。図６は、実施形態の一例としてのリンクダウン被疑箇所特定処理を示すフローチャート（ステップＳ１１～Ｓ１５）である。
　最初に、リンクダウン被疑箇所特定処理部２９は、ＣＥＳＲ退避部３１から、リンクダウン発生部の上流デバイスと下流デバイスのそれぞれの退避ＣＥＳＲ４３を取得する(ステップＳ１１)。
　次に、リンクダウン被疑箇所特定処理部２９は、ステップＳ１１で取得した退避ＣＥＳＲ４３の値と解析情報記憶部３２の被疑分類定義情報３４とを用いて、エラー検出カウント算出処理を実行する（ステップＳ１２）。エラー検出カウント算出処理は、リンクダウンの被疑箇所候補である上流デバイス、下流デバイスもしくは伝送路のそれぞれの、退避ＣＥＳＲ４３における回復可能エラー状態の出現回数（エラー検出カウント情報３５）をカウントする処理である。エラー検出カウント算出処理については、図７を参照して後述する。
　次に、リンクダウン被疑箇所特定処理部２９は、エラー検出カウント情報３５のリンクダウンの被疑箇所候補間のカウント値を比較し、カウント値が最大の候補が一つかどうかを判定する（ステップＳ１３）。カウント値が最大の候補が一つの場合（ステップＳ１３の「Ｙｅｓ」ルート参照）、その候補を被疑箇所と判定し（ステップＳ１４）、リンクダウン被疑箇所特定処理を終了する。
　カウント値が最大の候補が複数存在する場合（ステップＳ１３の「Ｎｏ」ルート参照）、リンクダウン被疑箇所特定処理部２９は、これらの複数の候補に対して被疑優先順定義情報３６の優先順位を適用し、優先順位が最高の候補を被疑箇所であると判定し（ステップＳ１５）、リンクダウン被疑箇所特定処理を終了する。
　次に、図７を参照して、エラー検出カウント算出処理について説明する。図７は、実施形態の一例としてのエラー検出カウント算出処理を示すフローチャート（ステップＳ２１～Ｓ３６）である。
　まず、リンクダウン被疑箇所特定処理部２９は、上流デバイスについてループ処理を実行する（ステップＳ２１）。上流デバイスｕｄ１～ｕｄｌ（ｌ＝２以上の整数）について判定すべく、これらの上流デバイスｕｄ１～ｕｄｌを順次判定対象とする。
　まず、リンクダウン被疑箇所特定処理部２９は、上流デバイスの被偽判定回数を計数するカウンタ、下流デバイスの被偽判定回数を計数するカウンタ、および伝送路の被偽判定回数を計数するカウンタをそれぞれ０にセットする（ステップＳ２２）。
　次に、リンクダウン被疑箇所特定処理部２９は、判定対象のデバイスの、退避させた各世代ｔ０，ｔ１，…，ｔｎの退避ＣＥＳＲ４３について判定すべく、これらの退避ＣＥＳＲ４３　ｔ０，ｔ１，…，ｔｎを順次判定対象とする。カウンタ値ｉに初期値１を設定し、ステップＳ２３において、ＣＥＳＲ退避部３１から、退避ＣＥＳＲ４３　ｔｉ（ｉ＝１～ｎ－１）を読み出す。
　次に、ステップＳ２４において、リンクダウン被疑箇所特定処理部２９は、被偽分類定義ループに入り、被偽分類定義が、自デバイス、対向デバイス、および伝送路の場合のそれぞれについて、以下の処理を実行する。
　被偽分類定義が「自デバイス」の場合、リンクダウン被疑箇所特定処理部２９は、前述の図８（ａ）のビットシーケンスを読み込む。被偽分類定義が「伝送路」の場合、図８（ｂ）のビットシーケンスを読み込む。被偽分類定義が「対向デバイス」の場合、図８（ｃ）のビットシーケンスを読み込む。
　次に、リンクダウン被疑箇所特定処理部２９は、ステップＳ２３で読み出した退避ＣＥＳＲ４３　ｔｉと、ステップＳ２４で読み出したビットシーケンスとを比較（ＡＮＤ演算）して、同じビットが両方とも１であるビット数の合計を算出する（ステップＳ２５）。
　次に、リンクダウン被疑箇所特定処理部２９は、判定対象のデバイスが上流デバイスであるか、下流デバイスであるかを判定する（ステップＳ２６）。
　判定対象のデバイスが上流デバイスである場合（ステップＳ２６の「Ｙｅｓ」ルート参照）、リンクダウン被疑箇所特定処理部２９は、ステップＳ２４で読み出した被偽分類定義が自デバイスであるかどうかを判定する（ステップＳ２７）。被偽分類定義が自デバイスである場合（ステップＳ２７の「Ｙｅｓ」ルート参照）、上流デバイスの被偽判定回数カウンタの計数値に、ステップＳ２５で求めたビットの合計数を加算する（ステップＳ２８）。
　また、ステップＳ２７において、ステップＳ２４で読み出した被偽分類定義が自デバイスではない場合（ステップＳ２７の「Ｎｏ」ルート参照）、次に、リンクダウン被疑箇所特定処理部２９は、被偽分類定義が対向デバイスであるかどうかを判定する（ステップＳ２９）。被偽分類定義が対向デバイスである場合（ステップＳ２９の「Ｙｅｓ」ルート参照）、下流デバイスの被偽判定回数（カウンタ）に、ステップＳ２５で求めたビットの合計数を加算して（ステップＳ３０）、次の被偽分類に移る。
　また、ステップＳ２９において、被偽分類定義が対向デバイスではない場合（ステップＳ２９の「Ｎｏ」ルート参照）、リンクダウン被疑箇所特定処理部２９は、伝送路の被偽判定回数カウンタの計数値に、ステップＳ２５で求めたビットの合計数を加算する（ステップＳ３１）。
　また、ステップＳ２６において、対象のデバイスが上流デバイスではない場合（ステップＳ２６の「Ｎｏ」ルート参照）、リンクダウン被疑箇所特定処理部２９は、ステップＳ２４で読み出した被偽分類定義が自デバイスであるかどうかを判定する（ステップＳ３２）。被偽分類定義が自デバイスである場合（ステップＳ３２の「Ｙｅｓ」ルート参照）、下流デバイスの被偽判定回数カウンタの計数値に、ステップＳ２５で求めたビットの合計数を加算して（ステップＳ３３）、次の被偽分類に移る。
　また、ステップＳ３２において、ステップＳ２４で読み出した被偽分類定義が自デバイスではない場合（ステップＳ３２の「Ｎｏ」ルート参照）、リンクダウン被疑箇所特定処理部２９は、被偽分類定義が対向デバイスであるかどうかを判定する（ステップＳ３４）。被偽分類定義が対向デバイスである場合（ステップＳ３４の「Ｙｅｓ」ルート参照）、上流デバイスの被偽判定回数カウンタの計数値に、ステップＳ２５で求めたビットの合計数を加算して（ステップＳ３５）、次の被偽分類に移る。
　また、ステップＳ３４において、被偽分類定義が対向デバイスではない場合（ステップＳ３４の「Ｎｏ」ルート参照）、リンクダウン被疑箇所特定処理部２９は、伝送路の被偽判定回数カウンタの計数値に、ステップＳ２５で求めたビットの合計数を加算して（ステップＳ３６）、次の被偽分類に移る。
　自デバイス、対向デバイス、および伝送路のそれぞれの被偽分類定義について、ステップＳ２５～Ｓ３６の処理を終了したら、ステップＳ２３に移り、リンクダウン被疑箇所特定処理部２９は次の退避ＣＥＳＲ４３を読み出して（ステップＳ２３）、ステップＳ２４～Ｓ３６の処理を繰り返す。
　全ての退避ＣＥＳＲ４３について、上記Ｓ２３～Ｓ３６の処理を終了したら、ステップＳ２１に移り、下流デバイスｌｄ１～ｌｄｌ（ｌ＝２以上の整数）についても上記の処理を実行する。
　上記のようにして計算を繰り返すことにより、図９に示すエラー検出カウント情報３５を算出する。
　図１１は、エラー指摘の一例であり、エラーが優先順位付きで指摘されている。図１１の例では、上流デバイスがＰＣＩｅスイッチ０のポート１（「ＳＷ０－Ｐ１」と称する）、下流デバイスがＰＣＩｅスイッチ１のポート０（以下「ＳＷ１－Ｐ０」と称する）の場合を示す。この例では、ＳＷ０－Ｐ１とＳＷ１－Ｐ０の間のＰＣＩｅの伝送路が、被疑箇所候補としての優先順位が一番高く、次に優先順位が高い被疑箇所候補は下流デバイスのＳＷ１－Ｐ０のＰＣＩｅポート、優先順位が一番低い被疑箇所候補はＳＷ０－Ｐ１のＰＣＩｅポートである。
　また、これらの情報と共に、タイムスタンプ、エラー種類、エラー内容も併せて指摘される。なお、指摘される情報は例に過ぎず、適宜変更することができる。
　上に記載した実施形態の一例に係るエラー箇所特定方法、エラー箇所特定装置およびエラー箇所特定プログラムは、以下の効果を有する。
（１）情報処理装置１のリンクダウンのエラー時に、被疑箇所を優先順位付きで特定することが可能となるため、さほど専門知識を有さない作業者でも、短時間で故障箇所を把握し、適宜対処できる。このため、作業者の教育時間を短縮でき、情報処理装置１のシステムの運用コストを低減できる。また、迅速に障害対応を図ることができるため、システムの稼働率を向上させることができる。
（２）また、情報処理装置１のリンクダウンのエラー時には、退避させておいた退避ＣＥＳＲ４３がエラー解析に使用されるため、情報処理装置１の稼働中に、専用の検査装置を情報処理装置に接続する必要がない。このため、情報処理装置１の稼働に影響を及ぼさずに、いつでも障害対応を図ることができる。
（３）更に、専用の検査装置が不要となるほか、適切な候補を被疑箇所として特定できることにより、不良部品を適切に交換できるため、システムの保守費用を低減することができる。
　本開示の一実施形態について説明したが、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
　例えば、上記の実施形態の例においては、優先順位が一番高い一つの被疑箇所を特定し、エラーとして指摘しているが、優先順位付きで複数の被疑箇所を指摘することも可能である。
　上記実施形態の一例では、PCI express接続されている装置において本方法が実施されている。しかし、例えば、本開示は、リンクエラーの被疑箇所を特定できないほかの接続トポロジーにも適用することができる。例えば、各接続点が1対１で接続されており、スイッチによって複数デバイス接続がされており、各接続点にステータスレジスタを持つ、他の接続の装置においても、本開示を適用できる。
　また、被疑箇所等を表示装置３８に表示させる代わりに、プリンタ等の印刷装置や、スピーカ等の音声出力装置を備え、これらを用いて被疑箇所等を出力してもよい。
　本技術は、伝送路によって接続された複数のデバイスを有する情報処理装置において利用可能である。

Claims (17)

  1. 　伝送路によって接続された複数のデバイスを有する情報処理装置においてエラー箇所を特定する方法であって、
    　割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定し、
    　周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶し、
    　エラー割り込みの場合に、記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定することを特徴とする方法。
  2. 　該周期的な割り込みの場合に記憶されるエラーは回復可能エラーであり、該エラー割り込みの場合に解析されるエラーは回復不能エラーであることを特徴とする請求項１に記載の方法。
  3. 　該エラーの履歴の解析においては、各デバイスについてエラーが発生する可能性のある箇所ごとの回復可能なエラーの発生回数をカウントして、カウント値が最大の箇所を被疑箇所とすることを特徴とする請求項２に記載の方法。
  4. 　該カウント値が最大の被疑箇所の候補が複数ある場合に、予め定義された優先順位に従って被疑箇所を選択することを特徴とする請求項３に記載の方法。
  5. 　該エラーを、予め定義されたフォーマットで指摘することを特徴とする請求項１～４のいずれか１項に記載の方法。
  6. 　伝送路によって接続された複数のデバイスを有する情報処理装置のエラー箇所特定装置であって、該エラー箇所特定装置は、
    　割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定する割り込み判定部と、
    　周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶するエラー記憶部と、
    　エラー割り込みの場合に、該エラー記憶部に記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定するエラー箇所特定部と、を備えたことを特徴とするエラー箇所特定装置。
  7. 　該周期的な割り込みの場合に記憶されるエラーは回復可能エラーであり、該エラー割り込みの場合に解析されるエラーは回復不能エラーであることを特徴とする請求項６に記載のエラー箇所特定装置。
  8. 　該エラー箇所特定部は、該デバイスで発生した回復可能なエラーの発生回数をカウントして、カウント値が最大の箇所を被疑箇所とすることを特徴とする請求項７に記載のエラー箇所特定装置。
  9. 　該カウント値が最大の被疑箇所の候補が複数ある場合に、該エラー箇所特定部は、予め定義された優先順位に従って被疑箇所を選択することを特徴とする請求項８に記載のエラー箇所特定装置。
  10. 　特定されたエラーの原因を指摘する指摘部を更に有し、該指摘部は、特定されたエラーを、予め定義されたフォーマットで指摘することを特徴とする請求項６～９のいずれか１項に記載のエラー箇所特定装置。
  11. 　各デバイスはＰＣＩ　Ｅｘｐｒｅｓｓのデバイスであることを特徴とする請求項６～１０のいずれか１項に記載のエラー箇所特定装置。
  12. 　該エラーの被疑箇所は、上流デバイス、下流デバイスおよび伝送路のいずれかであることを特徴とする請求項６～１１のいずれか１項に記載のエラー箇所特定装置。
  13. 　伝送路によって接続された複数のデバイスを有する情報処理装置のエラー箇所特定プログラムであって、コンピュータによって実行されたときに、割り込みの発生時に、該割り込みが周期的な割り込みであるかエラー割り込みであるかを判定する割り込み判定部と、
    　周期的な割り込みの場合に、各デバイスのそれぞれのエラーの履歴情報を記憶するエラー記憶部と、
    　エラー割り込みの場合に、該エラー記憶部に記憶されている各デバイスのエラーの該履歴情報を解析して、エラーの被疑箇所を特定するエラー箇所特定部と、
    して、該コンピュータを機能させることを特徴とする、エラー箇所特定プログラム。
  14. 　該周期的な割り込みの場合に記憶されるエラーは回復可能エラーであり、該エラー割り込みの場合に解析されるエラーは回復不能エラーであることを特徴とする請求項１３に記載のエラー箇所特定プログラム。
  15. 　該エラー箇所特定部は、該デバイスで発生した回復可能なエラーの発生回数をカウントして、カウント値が最大の箇所を該被疑箇所とすることを特徴とする請求項１４に記載のエラー箇所特定プログラム。
  16. 　該カウント値が最大の被疑箇所の候補が複数ある場合に、該エラー箇所特定部は、予め定義された優先順位に従って被疑箇所を選択することを特徴とする請求項１５に記載のエラー箇所特定プログラム。
  17. 　特定されたエラーの原因を指摘する指摘部として該コンピュータを機能させ、該指摘部は、特定されたエラーを、予め定義されたフォーマットで指摘することを特徴とする請求項１３～１６のいずれか１項に記載のエラー箇所特定プログラム。
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