JP6007771B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
ｐ型半導体層と、ｐ型半導体層に接続されたｎ型半導体層とを備える半導体装置が知られている。このような半導体装置の半導体層に形成される電極層には、半導体層に対する密着性を確保しつつ接触抵抗（コンタクト抵抗）を抑制することが求められる。このような要件を満たすため、例えば、主として窒化ガリウム（ＧａＮ）により形成されたｎ型半導体層に形成される電極層としてチタン（Ｔｉ）層にアルミニウム（Ａｌ）層を積層した電極を用いることや（例えば、特許文献１を参照）、主として窒化ガリウムにより形成されたｐ型半導体層に形成される電極層としてニッケル（Ｎｉ）層に金（Ａｕ）層を積層した電極を用いることが知られている（例えば、特許文献２を参照）。
特開平７−４５８６７号公報 特開平９−６４３３７号公報
上記従来の技術では、半導体装置のｎ型半導体層に電極層（第１の電極層）を形成し、ｐ型半導体層に電極層（第２の電極層）を形成する場合に、第１の電極層および第２の電極層のそれぞれを形成するためのフォトリソグラフィの重ね合わせ精度に応じて、第１の電極層と第２の電極層とを離隔して形成する必要があり、半導体装置の微細化が制限されるという問題があった。また、上記従来の技術では、電極の材料選択自由度に関し、さらなる向上の余地があった。そのほか、従来の半導体装置においては、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。なお、このような課題は、主として窒化ガリウム（ＧａＮ）により形成されたｐ型半導体層およびｎ型半導体層を備える半導体装置に限らず、例えば炭化ケイ素（ＳｉＣ）のような他の材料により形成されたｐ型半導体層およびｎ型半導体層を備える半導体装置にも共通する課題であった。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、ｐ型半導体層と、前記ｐ型半導体層に接続されたｎ型半導体層と、前記ｎ型半導体層に形成された第１の電極層と、前記ｐ型半導体層に形成された第２の電極層と、を備え、前記第１の電極層と前記第２の電極層とは、互いに同電位で動作するように電気的に接続されており、前記第２の電極層は、前記第１の電極層における前記ｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている。この形態の半導体装置によれば、第２の電極層が、第１の電極層におけるｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されていることから、第１の電極層と第２の電極層とが積層されるように形成されているため、合わせ余裕をとる必要がなくなるため、電極周辺部分を微細化することができ、その結果、半導体装置を小型化することができ、半導体装置の製造コストを低減することができる。また、この形態の半導体装置によれば、第２の電極層が、第１の電極層におけるｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されていることから、第１の電極層を形成するための材料の選択自由度を向上させることができる。
（２）上記形態の半導体装置において、さらに、前記ｐ型半導体層における前記第２の電極層が形成された位置に対して前記ｎ型半導体層を挟んで対向する位置に形成された制御電極層を備え、前記第２の電極層は、前記ｐ型半導体層と前記ｎ型半導体層との接合界面における外周線の内の前記第２の電極層と前記ｐ型半導体層との界面側の線である接続線に接続されていると共に、前記接続線よりも前記制御電極層側の位置まで前記ｎ型半導体層の表面上を延伸するように形成されているとしてもよい。この形態の半導体装置によれば、第２の電極層が、接続線よりも制御電極層側の位置までｎ型半導体層の表面上を延伸するように形成されていることから、高電圧印加時に制御電極層付近で形成される正孔が第２の電極層によって効果的に引き抜かれるため、耐圧性能を向上させることができる。
（３）上記形態の半導体装置において、前記接続線から前記第２の電極層の前記ｎ型半導体層に接する表面における前記制御電極層側の端までの距離は、前記ｎ型半導体層の層厚以上であるとしてもよい。この形態の半導体装置によれば、ｎ型半導体層に阻まれることなく、第２の電極層による正孔の引き抜きが効果的に実行され、耐圧性能を効果的に向上させることができる。
（４）上記形態の半導体装置において、前記接続線から前記第２の電極層の前記ｎ型半導体層に接する表面における前記制御電極層側の端までの距離は、０．５μｍ以上２０μｍ以下であるとしてもよい。この形態の半導体装置によれば、電極周辺の微細化を実現しつつ、電極層形成のためのプロセスに使用するマスクの合わせ精度を考慮しても常に第２の電極層がｎ型半導体層の表面を覆うようにすることができ、耐圧性能を確実に向上させることができる。
（５）上記形態の半導体装置において、前記第１の電極層は、前記ｐ型半導体層と前記ｎ型半導体層との接合界面における外周線の内の前記第２の電極層と前記ｐ型半導体層との界面側の線である接続線と、前記ｐ型半導体層の表面と、に接続されているとしてもよい。この形態の半導体装置によれば、第１の電極層がｐ型半導体層とｎ型半導体層との接合界面における接続線と、ｐ型半導体層の表面とに接続されていることから、第２の電極層の製造時の位置ずれを考慮しても第２の電極層によって第１の電極層とｎ型半導体層とのコンタクト面積が低減されることがなく、コンタクト抵抗が増大することがないため、半導体装置の性能低下を抑制することができる。
（６）上記形態の半導体装置において、前記第２の電極層は、前記第１の電極層の表面の内、前記ｐ型半導体層と前記ｎ型半導体層とによって覆われた部分を除く表面のすべてを覆うように形成されているとしてもよい。この形態の半導体装置によれば、電極層形成後のエッチングプロセスに関し、第１の電極層をプロセス耐性を有しない材料により形成しても、第２の電極層をプロセス耐性を有する材料により形成しさえすれば、第１の電極層に悪影響を及ぼすことなくエッチングプロセスを実現することができるため、第１の電極層の材料の選択自由度を向上させることができる。
（７）上記形態の半導体装置において、さらに、前記半導体層と前記電極層とを覆うように形成されると共に、前記第２の電極層の表面に連通するコンタクトホールを有する層間絶縁膜と、前記第２の電極層に接続されるように前記コンタクトホール内に形成された配線電極層と、を備え、前記第２の電極層は、前記第１の電極層が前記コンタクトホールから隔離されるように、前記第１の電極層の表面を覆っているとしてもよい。この形態の半導体装置によれば、コンタクトホール形成のためのエッチングプロセスに関し、第１の電極層をプロセス耐性を有しない材料により形成しても、第２の電極層をプロセス耐性を有する材料により形成しさえすれば、第１の電極層に悪影響を及ぼすことなくエッチングプロセスを実現することができるため、第１の電極層の材料の選択自由度を向上させることができる。
（８）上記形態の半導体装置において、前記ｐ型半導体層と前記ｎ型半導体層とは、前記ｐ型半導体層と前記ｎ型半導体層とで構成される内部表面を有する凹部が形成されるように構成されており、前記第１の電極層は、前記凹部の前記内部表面を構成する前記ｎ型半導体層の表面の少なくとも一部を覆うように形成されているとしてもよい。この形態の半導体装置によれば、第１の電極層とｎ型半導体層とのコンタクト面積を広く取ることができ、半導体装置の性能を向上させることができる。
（９）上記形態の半導体装置において、前記第２の電極層は、前記第１の電極層の表面の内、前記ｐ型半導体層と前記ｎ型半導体層とによって覆われた部分を除く表面の一部を覆うように形成されているとしてもよい。この形態の半導体装置によれば、不要な部分への電極層形成を省略でき、電極材料の使用量を低減することができる。
（１０）上記形態の半導体装置において、前記ｐ型半導体層および前記ｎ型半導体層は、主として窒化ガリウム（ＧａＮ）により形成されているとしてもよい。この形態の半導体装置によれば、主として窒化ガリウム（ＧａＮ）により形成されたｐ型半導体層およびｎ型半導体層を備える半導体装置において、電極周辺部分を微細化することによる半導体装置の小型化と、第１の電極層の形成のための材料選択自由度の向上と、を実現することができる。
（１１）上記形態の半導体装置において、前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、前記ｐコンタクト形成層は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置によれば、第２の電極層とｐ型半導体層との間でほぼオーム性接触を確保することができる。
（１２）上記形態の半導体装置において、前記ｐコンタクト形成層の層厚は、３ｎｍ以上１００μｍ以下であるとしてもよい。この形態の半導体装置によれば、第２の電極層とｐ型半導体層との間でより良好なオーム性接触を実現することができると共に、ｐコンタクト形成層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（１３）上記形態の半導体装置において、前記第２の電極層は、前記ｐコンタクト形成層における前記ｐ型半導体層と接続される側とは反対側に配置されたｐキャップ層を備え、前記ｐキャップ層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置によれば、第２の電極層がエッチング耐性を有するｐキャップ層を有することとなるため、第２の電極層上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、ｐコンタクト形成層の材料としてエッチング耐性の無い材料を用いることができ、ｐコンタクト形成層の材料選択自由度を向上させることができる。
（１４）上記形態の半導体装置において、前記ｐキャップ層の層厚は、３ｎｍ以上１００μｍ以下であるとしてもよい。この形態の半導体装置によれば、ｐキャップ層のエッチング耐性をさらに高めることができると共に、ｐキャップ層の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。
（１５）上記形態の半導体装置において、前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、を備え、前記第１のｎコンタクト形成層は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置によれば、第１の電極層とｎ型半導体層との間でほぼオーム性接触を確保することができる。
（１６）上記形態の半導体装置において、前記第１のｎコンタクト形成層の層厚は、３ｎｍ以上１００ｎｍ以下であるとしてもよい。この形態の半導体装置によれば、第１の電極層とｎ型半導体層との間でより良好なオーム性接触を実現することができると共に、第１の電極層の層厚が過大となって、第１の電極層の上に積層される第２の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（１７）上記形態の半導体装置において、前記第２のｎコンタクト形成層は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含むとしてもよい。この形態の半導体装置によれば、第１の電極層とｎ型半導体層との間でより良好なオーム性接触を実現することができる。
（１８）上記形態の半導体装置において、前記第２のｎコンタクト形成層の層厚は、１００ｎｍ以上１０００ｎｍ以下であるとしてもよい。この形態の半導体装置によれば、第１の電極層とｎ型半導体層との間でさらに良好なオーム性接触を実現することができると共に、第１の電極層の層厚が過大となって、第１の電極層の上に積層される第２の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（１９）上記形態の半導体装置において、前記第１の電極層は、前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎバリア層を備え、前記ｎバリア層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含むとしてもよい。この形態の半導体装置によれば、第１の電極層と第２の電極層との反応を抑制することができる。
（２０）上記形態の半導体装置において、前記ｎバリア層の層厚は、３ｎｍ以上１０００ｎｍ以下であるとしてもよい。この形態の半導体装置によれば、第１の電極層と第２の電極層との反応をより良好に抑制することができると共に、第１の電極層の層厚が過大となって、第１の電極層の上に積層される第２の電極層に段切れ等の不具合が発生する恐れがあるという問題や材料コストが増大するという問題を回避することができる。
（２１）上記形態の半導体装置において、前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、前記ｎバリア層と前記ｐコンタクト形成層とは、同一の材料により形成されているとしてもよい。この形態の半導体装置によれば、ｐコンタクト形成層にｎバリア層を兼ねさせることができ、プロセスを簡略化することができると共に材料コストを低減することができる。
上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。
本発明は、半導体装置以外の種々の形態で実現することも可能である。例えば、半導体装置を備える電力変換装置、半導体装置の製造方法等の形態で実現することができる。
本発明によれば、半導体装置の第１の電極層と第２の電極層とが積層されるように形成されていることから、合わせ余裕をとる必要がなくなるため、電極周辺部分を微細化することができ、その結果、半導体装置を小型化することができ、半導体装置の製造コストを低減することができる。また、本発明によれば、半導体装置の第２の電極層が、第１の電極層におけるｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されていることから、第１の電極層を形成するための材料の選択自由度を向上させることができる。
第１実施形態における半導体装置１０の構成を模式的に示す断面図である。 第１実施形態における半導体装置１０の製造方法を示すフローチャートである。 第１実施形態の第１の変形例における半導体装置１０ａの構成を模式的に示す断面図である。 第１実施形態の第２の変形例における半導体装置１０ｂの構成を模式的に示す断面図である。 第１実施形態の第３の変形例における半導体装置１０ｃの構成を模式的に示す断面図である。 第２実施形態における半導体装置５０の構成を模式的に示す断面図である。 第２実施形態における半導体装置５０の製造方法を示すフローチャートである。 第２実施形態の変形例における半導体装置５０ａの構成を模式的に示す断面図である。 第２実施形態の変形例における半導体装置５０ａの製造方法を示すフローチャートである。 半導体装置を適用したインバーター２０の構成を示す説明図である。
Ａ．第１実施形態：
Ａ−１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。以降の図についても同様である。
本実施形態における半導体装置１０は、プレーナ型ＭＯＳＦＥＴであり、ｎ型基板１１０と、第１のｎ型半導体層１２０と、ｐ型半導体層１３０と、第２のｎ型半導体層１４０とが順に積層された構成を有する。以下、第１のｎ型半導体層１２０を「ｎ−（エヌマイナス）層１２０」とも呼び、ｐ型半導体層１３０を「ｐ型層１３０」とも呼び、第２のｎ型半導体層１４０を「ｎ＋（エヌプラス）層１４０」とも呼ぶ。また、各層が積層される方向（Ｘ軸方向）を「積層方向」とも呼ぶ。また、ｎ型基板１１０とｎ−層１２０とｐ型層１３０とｎ＋層１４０との積層体１００の表面の内、ｎ型基板１１０で構成される表面（−Ｘ軸方向側の表面）を「ドレイン側表面ＤＳ」とも呼び、ドレイン側表面ＤＳとは反対側の表面（＋Ｘ軸方向側の表面）を「ソース側表面ＳＳ」とも呼ぶ。
ｎ型基板１１０は、積層方向に略直交する略板状形状であり、主として炭化ケイ素（ＳｉＣ）により形成されている。ｎ−層１２０は、ｎ型基板１１０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。ｎ−層１２０は、主として炭化ケイ素（ＳｉＣ）により形成されている。
ｐ型層１３０は、ｎ−層１２０へのイオン注入により形成された層である。より詳細には、ｐ型層１３０は、ｐ型層１３０形成前の時点におけるｎ−層１２０のソース側表面ＳＳ（ｎ型基板１１０側とは反対側（＋Ｘ軸方向側）の表面）の一部の領域から、ｐ型半導体を形成するための所定のイオン（ドーパント）を所定の注入深さ（第１の注入深さ）Ｄ１まで注入すると共に活性化のための熱処理を行うことにより形成される。ｎ−層１２０におけるソース側表面ＳＳから第１の注入深さＤ１以内の範囲であっても、ｐ型層１３０形成のためのイオン注入が行われなかった部分は、ｎ−層１２０のままである。ｐ型層１３０が形成された時点では、ｐ型層１３０の表面（界面）の内、ソース側表面ＳＳを構成する表面以外は、ｎ−層１２０によって覆われている。
ｎ＋層１４０は、ｎ−層１２０におけるｐ型層１３０が形成された部分へのイオン注入により形成された層である。より詳細には、ｎ＋層１４０は、ｐ型層１３０が形成された時点におけるｐ型層１３０のソース側表面ＳＳの一部の領域から、ｎ型半導体を形成するための所定のイオン（ドーパント）を所定の注入深さ（第２の注入深さ）Ｄ２まで注入すると共に活性化のための熱処理を行うことにより形成される。ｐ型層１３０におけるソース側表面ＳＳから第２の注入深さＤ２以内の範囲であっても、ｎ＋層１４０形成のためのイオン注入が行われなかった部分は、ｐ型層１３０のままである。ｎ＋層１４０形成のためのイオン注入は、ｐ型層１３０のソース側表面ＳＳにおける縁部から内側に入った領域で実行される。また、第２の注入深さＤ２は、第１の注入深さＤ１より浅い。そのため、ｎ＋層１４０の表面（界面）の内、ソース側表面ＳＳを構成する表面以外は、ｐ型層１３０によって覆われている。
このようにｐ型層１３０およびｎ＋層１４０がイオン注入により形成されることにより、ｎ型基板１１０とｎ−層１２０とｐ型層１３０とｎ＋層１４０との積層体１００のソース側表面ＳＳは、ｎ−層１２０で構成された領域と、ｐ型層１３０で構成された領域と、ｎ＋層１４０で構成された領域とを含むこととなる。なお、積層体１００のドレイン側表面ＤＳは、ｎ型基板１１０により構成される。
ｎ型基板１１０のドレイン側表面ＤＳ上には、ドレイン電極層２１０が設けられている。ドレイン電極層２１０は、ニッケル（Ｎｉ）により形成されている。
ｐ型層１３０のソース側表面ＳＳの内、ｎ＋層１４０に隣接しｎ−層１２０に隣接しない領域上には、ｐ電極層２３０が設けられている。ｐ電極層２３０は、請求項における第２の電極層に相当する。ｐ電極層２３０は、アルミニウム（Ａｌ）により形成されている。ｐ電極層２３０は、ｐ型層１３０に対してほぼオーム性接触している。
ｎ＋層１４０のソース側表面ＳＳ上には、ソース電極層２４０が設けられている。ソース電極層２４０は、請求項における第１の電極層に相当する。ソース電極層２４０は、ニッケル（Ｎｉ）により形成されている。ソース電極層２４０は、ｎ＋層１４０に対してほぼオーム性接触している。なお、ｐ電極層２３０およびソース電極層２４０の詳細構成については、後述する。
ｐ型層１３０のソース側表面ＳＳの内、ｎ−層１２０およびｎ＋層１４０の両方に隣接する領域（ｐ型層１３０におけるｐ電極層２３０が形成された領域に対してｎ＋層１４０を挟んで対向する領域）上には、ゲート絶縁膜３４０が形成されている。ゲート絶縁膜３４０は、二酸化ケイ素（ＳｉＯ２）により形成されている。ゲート絶縁膜３４０は、ｐ型層１３０の上記領域と、当該ｐ型層１３０に隣接するｎ−層１２０のソース側表面ＳＳと、当該ｐ型層１３０に隣接するｎ＋層１４０のソース側表面ＳＳの一部とを連続的に覆っている。ゲート絶縁膜３４０におけるｐ型層１３０側とは反対側（＋Ｘ軸方向側）の表面上には、ゲート電極層２５０が設けられている。ゲート電極層２５０は、ポリシリコンにより形成されている。ゲート電極層２５０は、半導体装置１０における電流を制御する電極層であり、制御電極層とも呼ばれる。
このように構成された半導体装置１０において、ゲート電極層２５０に電圧が印加されていない状態では、ｐ型層１３０の存在により、ソース電極層２４０とドレイン電極層２１０との間は導通していない。一方、ゲート電極層２５０に所定値以上の電圧が印加されると、ｐ型層１３０におけるゲート絶縁膜３４０との境界面付近に反転層が形成される。この反転層がチャネルとして機能することにより、ソース電極層２４０とドレイン電極層２１０との間が、ｎ＋層１４０と、ｐ型層１３０に形成された反転層と、ｎ−層１２０と、ｎ型基板１１０とを介して導通する。
ここで、ｐ電極層２３０およびソース電極層２４０の構成について、より詳細に説明する。上述したように、ソース電極層２４０は、ｎ＋層１４０のソース側表面ＳＳ上に形成されているが、ｎ＋層１４０のソース側表面ＳＳ上からさらに他の部分に延伸した形状となっている。より詳細には、ソース電極層２４０は、ｎ＋層１４０のソース側表面ＳＳの一部（ｎ＋層１４０とｐ型層１３０との接合界面における外周線の内のｐ電極層２３０とｐ型層１３０との界面側の線である接続線ＴＬを含む部分）と、ｐ型層１３０のソース側表面ＳＳの一部と、を連続的に覆っている。なお、上記接合界面からｐ電極層２３０までの設計上の距離（ソース電極層２４０に覆われるｐ型層１３０の表面の設計上の大きさ）は、製造時の最大位置ずれを考慮してもｐ型層１３０の表面の一部がソース電極層２４０に覆われることとなるように、十分な距離（十分な大きさ）に設定されている。
他方、ｐ電極層２３０は、ｐ型層１３０のソース側表面ＳＳの内、ｎ＋層１４０に隣接しｎ−層１２０に隣接しない領域上に形成されているが、当該領域のすべてを覆うように形成されてはいない。より詳細には、ｐ電極層２３０は、上記領域の内、少なくとも、上記接合界面の上記接続線ＴＬを含む部分を覆っていない。また、ｐ電極層２３０は、ソース電極層２４０の表面の内のｎ＋層１４０およびｐ型層１３０によって覆われた部分を除く部分（ｎ＋層１４０に接する表面とは反対側の表面、および、ｎ＋層１４０のソース側表面ＳＳに略直交する表面）のすべてを覆っている。このように、ｐ電極層２３０がソース電極層２４０の表面を覆っているため、ｐ電極層２３０とソース電極層２４０とは、互いに同電位で動作する（例えば共にグラウンドとなる）。なお本明細書において、同電位とは、電位が完全に同一である場合に限られず、電位が実質的に同一である場合を含む。
このように、本実施形態の半導体装置１０では、ｐ電極層２３０が、ソース電極層２４０におけるｎ＋層１４０に接する表面とは反対側の表面を覆うように形成されている。すなわち、ｐ電極層２３０とソース電極層２４０とは、積層方向に沿って積層されるように形成されている。そのため、本実施形態の半導体装置１０では、ｐ電極層２３０とソース電極層２４０とが離隔して形成された半導体装置と比較して、合わせ余裕をとる必要がなくなるため、電極周辺部分を微細化することができる。従って、本実施形態では、半導体装置１０を小型化することができ、半導体装置１０の製造コストを低減することができる。
また、本実施形態の半導体装置１０では、少なくともｐ電極層２３０とソース電極層２４０とが積層された部分に関しては、ソース電極層２４０がｐ電極層２３０により覆われる。そのため、ソース電極層２４０は、積層部分以外の部分が他の層によって半導体装置１０に対するエッチングプロセスから隔離されることを条件に、プロセス耐性を有しない材料によって形成されることができる。そのため、本実施形態の半導体装置１０では、ソース電極層２４０の材料の選択自由度を向上させることができる。なお、本実施形態の半導体装置１０では、ｐ電極層２３０が、ソース電極層２４０の表面の内のｎ＋層１４０およびｐ型層１３０によって覆われた部分を除く部分のすべてを覆っているため、ソース電極層２４０の全体がｐ電極層２３０によってプロセスから隔離され、ソース電極層２４０をプロセス耐性を有しない材料によって形成することができる。
また、本実施形態の半導体装置１０では、ソース電極層２４０が、ｎ＋層１４０のソース側表面ＳＳの内のｐ型層１３０とｎ＋層１４０との接合界面の上記接続線ＴＬを構成する部分と、当該接続線ＴＬに隣接するｐ型層１３０の表面の一部とを覆っている。そのため、本実施形態の半導体装置１０では、ｐ電極層２３０の製造時の位置ずれを考慮しても、ｐ電極層２３０によってソース電極層２４０とｎ＋層１４０とのコンタクト面積が低減されることがなく、コンタクト抵抗が増大することがない。従って、本実施形態では、半導体装置１０の性能低下（オン抵抗の増大）を抑制することができる。
Ａ−２．半導体装置の製造方法：
図２は、第１実施形態における半導体装置１０の製造方法を示すフローチャートである。はじめに、ｎ型基板１１０上に、結晶成長によってｎ−層１２０が形成され（ステップＳ１１０）、さらにイオン注入および活性化のための熱処理によってｐ型層１３０およびｎ＋層１４０が形成される（ステップＳ１２０およびＳ１３０）。次に、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスによって、ｎ＋層１４０上にソース電極層２４０が形成されると共に（ステップＳ１４０）、ｐ型層１３０上にｐ電極層２３０が形成され（ステップＳ１５０）、各電極層と各半導体層との間のコンタクト抵抗低減のための熱処理が実行される（ステップＳ１６０）。
その後、ｐ型層１３０上にゲート絶縁膜３４０およびゲート電極層２５０が形成されると共に（ステップＳ１７０）、ｎ型基板１１０上にドレイン電極層２１０が形成され（ステップＳ１８０）、コンタクト抵抗低減のための熱処理が実行される（ステップＳ１９０）。以上の工程により、本実施形態の半導体装置１０が製造される。
Ａ−３．第１実施形態の変形例：
図３は、第１実施形態の第１の変形例における半導体装置１０ａの構成を模式的に示す断面図である。第１実施形態の第１の変形例における半導体装置１０ａは、ｐ電極層２３０の構成が図１に示した第１実施形態の半導体装置１０と異なっており、その他の構成は第１実施形態の半導体装置１０と同じである。具体的には、第１実施形態の第１の変形例におけるｐ電極層２３０は、ソース電極層２４０の表面の内のｎ＋層１４０に接する表面とは反対側の表面の一部のみ、および、ｎ＋層１４０のソース側表面ＳＳに略直交する表面の一部のみを覆っている。この変形例の半導体装置１０ａは、ｐ電極層２３０の−Ｙ方向側でアイソレーションされることが想定されている。この変形例によれば、不要な部分への電極層形成を省略でき、電極材料の使用量を低減することができる。
図４は、第１実施形態の第２の変形例における半導体装置１０ｂの構成を模式的に示す断面図である。第１実施形態の第２の変形例における半導体装置１０ｂは、ｐ＋層１３２を備える点が図３に示した第１実施形態の第１の変形例における半導体装置１０ａと異なっており、その他の構成は第１実施形態の第１の変形例における半導体装置１０ａと同じである。具体的には、第１実施形態の第２の変形例では、ｐ型層１３０およびｎ＋層１４０が形成された後に、ｐ型層１３０およびｎ＋層１４０の領域において、ｐ型層１３０に到達するような深さまで所定のイオン（ドーパント）を注入すると共に活性化のための熱処理を行うことにより、ｐ＋層１３２が形成される。ｐ電極層２３０は、ｐ＋層１３２の表面（ソース側表面ＳＳ）上に形成される。この変形例によれば、ｐ電極層２３０のコンタクト抵抗をより抑制することができる。
図５は、第１実施形態の第３の変形例における半導体装置１０ｃの構成を模式的に示す断面図である。第１実施形態の第３の変形例における半導体装置１０ｃは、ソース電極層２４０とｐ電極層２３０との構成が図３に示した第１実施形態の第１の変形例における半導体装置１０ａと異なっており、その他の構成は第１実施形態の第１の変形例における半導体装置１０ａと同じである。具体的には、第１実施形態の第３の変形例では、ｐ電極層２３０は、ｐ型層１３０のソース側表面ＳＳと、ｎ＋層１４０とｐ型層１３０との接合界面における外周線の内のｐ電極層２３０とｐ型層１３０との界面側の線である接続線ＴＬと、ｎ＋層１４０のソース側表面ＳＳの一部とを連続的に覆っている。すなわち、ｐ電極層２３０は、接続線ＴＬよりもゲート電極層２５０側の位置まで、ｎ＋層１４０の表面上を延伸するように形成されている。本実施形態では、接続線ＴＬから、ｐ電極層２３０のｎ＋層１４０に接する表面におけるゲート電極層２５０側の端までの距離Ｌ１は、ｎ＋層１４０の層厚（すなわち第２の注入深さＤ２）以上である。なお、距離Ｌ１の設計値は、プロセスに使用するマスクの合わせ精度を考慮しても常にｐ電極層２３０がｎ＋層１４０の表面を覆うこととなるように、十分な距離（十分な大きさ）に設定されており、本実施形態では、０．５μｍ以上とされている。なお、距離Ｌ１が長過ぎると電極周辺の微細化に逆行するため、距離Ｌ１は２０μｍ以下であることが好ましい。他方、ソース電極層２４０は、ｎ＋層１４０のソース側表面ＳＳの内、少なくとも、ｐ型層１３０とｎ＋層１４０との接合界面を構成する部分を覆っていない（この部分は、ｐ電極層２３０により覆われている）。
このように、第１実施形態の第３の変形例における半導体装置１０ｃでは、ｐ電極層２３０が、接続線ＴＬよりもゲート電極層２５０側の位置まで、ｎ＋層１４０の表面上を延伸するように形成されている。そのため、半導体装置１０ｃでは、ｐ電極層２３０が接続線ＴＬよりもゲート電極層２５０側の位置まで延伸していない半導体装置と比較して、耐圧性能を向上させることができる。半導体装置１０ｃにおいて、ドレイン電圧の高まりによってチャネルのドレイン側に高電界領域ができ、高エネルギーの電子によってアバランシェ増倍が発生して高濃度の正孔が形成され、その結果、ドレイン電流−ドレイン電圧の飽和領域においてドレイン電流が急激に増大する。半導体装置１０ｃでは、正孔を外部に引き抜くｐ電極層２３０が接続線ＴＬよりもゲート電極層２５０側の位置まで延伸するように形成されているため、高電圧印加時にゲート電極層２５０付近で形成される正孔がｐ電極層２３０によって効果的に引き抜かれ、アバランシェ増倍に伴う二次破壊の発生が抑制される。このように、第１実施形態の第３の変形例における半導体装置１０ｃでは、耐圧性能を向上させることができる。なお、第１実施形態の第３の変形例における半導体装置１０ｃでは、上記接続線ＴＬからｐ電極層２３０のｎ＋層１４０に接する表面におけるゲート電極層２５０側の端までの距離Ｌ１はｎ＋層１４０の層厚以上であるため、ｎ＋層１４０に阻まれることなく、ｐ電極層２３０による正孔の引き抜きが効果的に実行され、耐圧性能を効果的に向上させることができる。
Ｂ．第２実施形態：
Ｂ−１．半導体装置の構成：
図６は、第２実施形態における半導体装置５０の構成を模式的に示す断面図である。図６には、本実施形態における半導体装置５０の断面の一部を示している。第２実施形態における半導体装置５０は、トレンチ型ＭＯＳＦＥＴであり、ｎ型基板５１０と、第１のｎ型半導体層５２０と、ｐ型半導体層５３０と、第２のｎ型半導体層５４０とが順に積層された構成を有する。以下、第１のｎ型半導体層５２０を「ｎ−（エヌマイナス）層５２０」とも呼び、ｐ型半導体層５３０を「ｐ型層５３０」とも呼び、第２のｎ型半導体層５４０を「ｎ＋（エヌプラス）層５４０」とも呼ぶ。また、各層が積層される方向（Ｘ軸方向）を「積層方向」とも呼ぶ。また、ｎ型基板５１０とｎ−層５２０とｐ型層５３０とｎ＋層５４０との積層体５００の表面の内、ｎ型基板５１０で構成される表面（−Ｘ軸方向側の表面）を「ドレイン側表面ＤＳ」とも呼び、ドレイン側表面ＤＳとは反対側の表面（＋Ｘ軸方向側の表面）を「ソース側表面ＳＳ」とも呼ぶ。
ｎ型基板５１０は、積層方向に略直交する略板状形状であり、主として窒化ガリウム（ＧａＮ）により形成されている。ｎ−層５２０は、ｎ型基板５１０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。ｎ−層５２０は、主として窒化ガリウム（ＧａＮ）により形成されている。
ｐ型層５３０は、結晶成長によって形成された層であり、ｎ−層５２０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。
ｎ＋層５４０は、結晶成長によって形成された層であり、ｐ型層５３０における一方の側（＋Ｘ軸方向側）の表面上に配置されている。
ｎ型基板５１０のドレイン側表面ＤＳ上には、ドレイン電極層６１０が設けられている。ドレイン電極層６１０は、チタン（Ｔｉ）層にアルミニウム（Ａｌ）層が積層された構成（チタン層がｎ型基板５１０側）である。
積層体５００のソース側表面ＳＳには、トレンチ７２０とリセス７１０とが形成されている。トレンチ７２０は、ソース側表面ＳＳからｎ−層５２０まで達する凹部である。そのため、トレンチ７２０の内部表面は、ｎ−層５２０とｐ型層５３０とｎ＋層５４０とにより構成される。他方、リセス７１０は、ソース側表面ＳＳからｐ型層５３０まで達する凹部である。そのため、リセス７１０の内部表面は、ｐ型層５３０とｎ＋層５４０とにより構成される。なお、トレンチ７２０およびリセス７１０の断面形状は、任意に設定可能であり、例えば、図６のように側面が積層方向に平行な矩形形状であってもよいし、側面が積層方向に平行ではない台形形状やくさび形形状であってもよいし、部分円形形状や部分楕円形状であってもよいし、上記矩形形状、台形形状、くさび形形状の角部分が曲線状となった形状であってもよい。また、トレンチ７２０およびリセス７１０の底面形状は、任意に設定可能であり、例えば、矩形形状であってもよいし、多角形形状や円形形状、楕円形状であってもよい。
リセス７１０の内部表面の内、ｐ型層５３０で構成される部分には、ｐ電極層６３０が設けられている。ｐ電極層６３０は、請求項における第２の電極層に相当する。ｐ電極層６３０は、ｐ型層５３０に接触するｐコンタクト形成層６３１と、ｐコンタクト形成層６３１上に形成されたｐキャップ層６３６との２層構成である。ｐコンタクト形成層６３１は、パラジウム（Ｐｄ）により形成されており、ｐキャップ層６３６は、モリブデン（Ｍｏ）により形成されている。ｐコンタクト形成層６３１の層厚は、３ｎｍ以上１００μｍ以下であることが好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でほぼオーム性接触を確保しつつ、ｐコンタクト形成層６３１の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、ｐコンタクト形成層６３１の層厚は、５ｎｍ以上５０μｍ以下であることがより好ましい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でより良好なオーム性接触を実現しつつ、ｐコンタクト形成層６３１の層厚をより制限して上記問題をより確実に回避することができる。また、ｐコンタクト形成層６３１の層厚は、５ｎｍ以上１０μｍ以下であることがさらに好ましい。このようにすれば、ｐコンタクト形成層６３１の層厚を一層制限して上記問題をより確実に回避することができる。また、ｐキャップ層６３６の層厚は、３ｎｍ以上１００μｍ以下であることが好ましい。このようにすれば、ｐキャップ層６３６のエッチング耐性を十分に確保できるため、ｐ電極層６３０上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、ｐコンタクト形成層６３１の材料としてエッチング耐性の無い材料を用いることができ、ｐコンタクト形成層６３１の材料選択自由度を向上させることができると共に、ｐキャップ層６３６の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、ｐキャップ層６３６の層厚は、５ｎｍ以上５０μｍ以下であることがより好ましい。このようにすれば、ｐキャップ層６３６のエッチング耐性をさらに高めることができると共に、ｐキャップ層６３６の層厚をより制限して上記問題をより確実に回避することができる。また、ｐキャップ層６３６の層厚は、５ｎｍ以上１０μｍ以下であることがさらに好ましい。このようにすれば、ｐキャップ層６３６の層厚を一層制限して上記問題をより確実に回避することができる。
ｎ＋層５４０のソース側表面ＳＳ上には、ソース電極層６４０が設けられている。ソース電極層６４０は、請求項における第１の電極層に相当する。ソース電極層６４０は、ｎ＋層５４０に接触する第１のｎコンタクト形成層６４１と、ｎコンタクト形成層６４１上に形成された第２のｎコンタクト形成層６４２と、第２のｎコンタクト形成層６４２上に形成されたｎバリア層６４３との３層構成である。第１のｎコンタクト形成層６４１は、バナジウム（Ｖ）により形成されており、第２のｎコンタクト形成層６４２は、アルミニウム（Ａｌ）により形成されており、ｎバリア層６４３は、モリブデン（Ｍｏ）により形成されている。第１のｎコンタクト形成層６４１の層厚は、３ｎｍ以上１００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でほぼオーム性接触を確保しつつ、ソース電極層６４０の層厚が過大となることを防止することができる。ソース電極層６４０の層厚が過大であると、ソース電極層６４０の上に積層されるｐ電極層６３０に段切れ等の不具合が発生する恐れがあるという問題や、ソース電極層６４０およびｐ電極層６３０をリセス７１０に埋め込む場合にリセス７１０を微細化するとｐ電極層６３０の埋め込みが困難となるという問題、材料コストが増大するという問題が生ずるため、望ましくない。また、第１のｎコンタクト形成層６４１の層厚は、５ｎｍ以上５０ｎｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でより良好なオーム性接触を実現しつつ、ソース電極層６４０の層厚をより制限して上記問題をより確実に回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、１００ｎｍ以上１０００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でより良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚が過大となって形成プロセスが煩雑になったり材料コストが増大したりするという問題を回避することができる。また、第２のｎコンタクト形成層６４２の層厚は、２００ｎｍ以上５００ｎｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でさらに良好なオーム性接触を実現しつつ、第２のｎコンタクト形成層６４２の層厚をより制限して上記問題をより確実に回避することができる。また、ｎバリア層６４３の層厚は、３ｎｍ以上１０００ｎｍ以下であることが好ましい。このようにすれば、ソース電極層６４０とｐ電極層６３０との反応を抑制しつつ、ソース電極層６４０の層厚が過大となることを防止することができる。また、ｎバリア層６４３の層厚は、５ｎｍ以上５００ｎｍ以下であることがより好ましい。このようにすれば、ソース電極層６４０とｐ電極層６３０との反応をより確実に抑制しつつ、ソース電極層６４０の層厚をより制限して上記問題をより確実に回避することができる。なお、ｐ電極層６３０およびソース電極層６４０の詳細構成については、後述する。
トレンチ７２０の内部表面上には、ゲート絶縁膜７４０が形成されている。ゲート絶縁膜７４０は、二酸化ケイ素（ＳｉＯ２）により形成されている。ゲート絶縁膜７４０は、トレンチ７２０の内部表面全体と、トレンチ７２０に隣接するｎ＋層５４０のソース側表面ＳＳの一部とを連続的に覆っている。ゲート絶縁膜７４０における半導体層と接する側とは反対側の表面上には、ゲート電極層６５０が設けられている。ゲート電極層６５０は、アルミニウム（Ａｌ）により形成されている。ゲート電極層６５０は、半導体装置５０における電流を制御する電極層であり、制御電極層とも呼ばれる。
このように構成された半導体装置５０において、ゲート電極層６５０に電圧が印加されていない状態では、ｐ型層５３０の存在により、ソース電極層６４０とドレイン電極層６１０との間は導通していない。一方、ゲート電極層６５０に所定値以上の電圧が印加されると、ｐ型層５３０におけるゲート絶縁膜７４０との境界面付近に反転層が形成される。この反転層がチャネルとして機能することにより、ソース電極層６４０とドレイン電極層６１０との間が、ｎ＋層５４０と、ｐ型層５３０に形成された反転層と、ｎ−層５２０と、ｎ型基板５１０とを介して導通する。
ここで、ｐ電極層６３０およびソース電極層６４０の構成について、より詳細に説明する。上述したように、ソース電極層６４０は、ｎ＋層５４０のソース側表面ＳＳ上に形成されているが、ｎ＋層５４０のソース側表面ＳＳ上からさらに他の部分に延伸した形状となっている。より詳細には、ソース電極層６４０は、ｎ＋層５４０のソース側表面ＳＳの一部と、リセス７１０の内部表面の一部（ｎ＋層５４０とｐ型層５３０との接合界面における外周線の内のｐ電極層６３０とｐ型層５３０との界面側の線である接続線ＴＬを挟んだｎ＋層５４０の表面とｐ型層５３０の表面とを含む部分）とを連続的に覆っている。
他方、ｐ電極層６３０は、リセス７１０の内部表面上に形成されているが、リセス７１０の内部表面のすべてを覆うように形成されてはいない。より詳細には、ｐ電極層６３０は、リセス７１０の内部表面の内、ｐ型層５３０により構成される部分の一部のみを覆っている。また、ｐ電極層６３０は、ソース電極層６４０の表面の内のｎ＋層５４０およびｐ型層５３０によって覆われた部分を除く部分（ｎ＋層５４０に接する表面とは反対側の表面、および、ｎ＋層５４０のソース側表面ＳＳに略直交する表面）の一部を覆っている。このように、ｐ電極層６３０がソース電極層６４０の表面を覆っているため、ｐ電極層６３０とソース電極層６４０とは、互いに同電位で動作する（例えば共にグラウンドとなる）。
このように、本実施形態の半導体装置５０では、ｐ電極層６３０が、ソース電極層６４０におけるｎ＋層５４０に接する表面とは反対側の表面を覆うように形成されている。すなわち、ｐ電極層６３０とソース電極層６４０とは、積層方向に沿って積層されるように形成されている。そのため、本実施形態の半導体装置５０では、ｐ電極層６３０とソース電極層６４０とが離隔して形成された半導体装置と比較して、合わせ余裕をとる必要がなくなるため、電極周辺部分を微細化することができる。従って、本実施形態では、半導体装置５０を小型化することができ、半導体装置５０の製造コストを低減することができる。
また、本実施形態の半導体装置５０では、少なくともｐ電極層６３０とソース電極層６４０とが積層された部分に関しては、ソース電極層６４０がｐ電極層６３０により覆われる。そのため、ソース電極層６４０は、積層部分以外の部分が他の層によって半導体装置５０に対するエッチングプロセスから隔離されることを条件に、プロセス耐性を有しない材料によって形成されることができる。そのため、本実施形態の半導体装置５０では、ソース電極層６４０の材料の選択自由度を向上させることができる。
また、本実施形態の半導体装置５０では、ソース電極層６４０が、リセス７１０の内部表面の内の上記接続線ＴＬを含む部分と、当該接合界面に隣接するｐ型層５３０の表面の一部とを連続的に覆っている。そのため、本実施形態の半導体装置５０では、ソース電極層６４０が、ｎ＋層５４０の表面の内、ソース側表面ＳＳを構成する部分に加えて、リセス７１０の内部表面を構成する部分にも接触する。そのため、本実施形態の半導体装置５０では、ソース電極層６４０とｎ＋層５４０とのコンタクト面積を広く取ることができ、半導体装置５０の性能を向上させる（オン抵抗を低下させる）ことができる。また、本実施形態の半導体装置５０では、ｐ電極層６３０の製造時の位置ずれを考慮しても、ｐ電極層６３０によってソース電極層６４０とｎ＋層５４０とのコンタクト面積が低減されることがなく、コンタクト抵抗が増大することがない。従って、本実施形態では、半導体装置５０の性能低下（オン抵抗の増大）を抑制することができる。
また、本実施形態の半導体装置５０では、ソース電極層６４０は、ｐ電極層６３０の表面の内のｐ型層５３０に接する表面とは反対側の表面の一部のみ、および、ｐ型層５３０のソース側表面ＳＳに略直交する表面の一部のみを覆っている。本実施形態の半導体装置５０は、ｐ電極層６３０の−Ｙ方向側でアイソレーションされることが想定されている。本実施形態の半導体装置５０は、不要な部分への電極層形成を省略でき、電極材料の使用量を低減することができる。
Ｂ−２．半導体装置の製造方法：
図７は、第２実施形態における半導体装置５０の製造方法を示すフローチャートである。はじめに、ｎ型基板５１０上に、結晶成長によってｎ−層５２０が形成され（ステップＳ２１０）、さらに結晶成長によってｐ型層５３０およびｎ＋層５４０が形成される（ステップＳ２２０およびＳ２３０）。次に、ドライエッチングによって積層体５００のソース側表面ＳＳ側にトレンチ７２０およびリセス７１０が形成され（ステップＳ２３２）、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスによって、ｎ＋層５４０上にソース電極層６４０が形成されると共に（ステップＳ２４０）、ｐ型層５３０上にｐ電極層６３０が形成され（ステップＳ２５０）、各電極層と各半導体層との間のコンタクト抵抗低減のための熱処理が実行される（ステップＳ２６０）。
その後、トレンチ７２０の表面上にゲート絶縁膜７４０およびゲート電極層６５０が形成されると共に（ステップＳ２７０）、ｎ型基板５１０上にドレイン電極層６１０が形成され（ステップＳ２８０）、コンタクト抵抗低減のための熱処理が実行される（ステップＳ２９０）。以上の工程により、本実施形態の半導体装置５０が製造される。
Ｂ−３．第２実施形態の変形例：
図８は、第２実施形態の変形例における半導体装置５０ａの構成を模式的に示す断面図である。第２実施形態の変形例における半導体装置５０ａは、ソース電極層６４０およびｐ電極層６３０の構成と層間絶縁膜８１０および配線電極層８２０を備える点とが図６に示した第２実施形態の半導体装置５０と異なっており、その他の構成は第２実施形態の半導体装置５０と同じである。
第２実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０は、リセス７１０の内部表面の内のｐ型層５３０で構成される領域上に形成されているが、当該領域からさらに他の部分に延伸した形状となっている。より詳細には、ｐ電極層６３０は、ｐ型層５３０の上記領域と、ｎ＋層５４０とｐ型層５３０との接合界面の上記接続線ＴＬと、リセス７１０の内部表面の内のｎ＋層５４０で構成される領域と、ｎ＋層５４０のソース側表面ＳＳの一部とを連続的に覆っている。すなわち、ｐ電極層６３０は、接続線ＴＬよりもゲート電極層６５０側の位置まで、ｎ＋層５４０の表面上を延伸するように形成されている。本実施形態では、接続線ＴＬから、ｐ電極層６３０のｎ＋層５４０に接する表面におけるゲート電極層６５０側の端までの距離Ｌ１は、ｎ＋層５４０の層厚ｔ１以上である。なお、距離Ｌ１の設計値は、プロセスに使用するマスクの合わせ精度を考慮しても常にｐ電極層６３０がｎ＋層５４０の表面を覆うこととなるように、十分な距離（十分な大きさ）に設定されており、本実施形態では、０．５μｍ以上とされている。なお、距離Ｌ１が長過ぎると電極周辺の微細化に逆行するため、距離Ｌ１は２０μｍ以下であることが好ましい。他方、ソース電極層６４０は、ｎ＋層５４０の表面の内、少なくとも、上記接合界面の上記接続線ＴＬを含む部分を覆っていない（この部分は、ｐ電極層６３０により覆われている）。
また、第２実施形態の変形例における半導体装置５０ａでは、各電極が形成された積層体５００上に層間絶縁膜８１０が形成されている。層間絶縁膜８１０には、コンタクトホール８１２が形成されている。コンタクトホール８１２は、積層体５００におけるｐ電極層６３０およびソース電極層６４０ａが形成された位置に設けられている。層間絶縁膜８１０上には配線電極層８２０が形成されている。配線電極層８２０は、層間絶縁膜８１０の表面およびコンタクトホール８１２の内部表面（側面）に接触しており、また、コンタクトホール８１２を介してｐ電極層６３０に電気的に接続されている。ｐ電極層６３０とソース電極層６４０ａとは互いに同電位で動作するため、配線電極層８２０はソース電極層６４０にも電気的に接続されていることとなる。また、ｐ電極層６３０は、ソース電極層６４０がコンタクトホール８１２から隔離されるように、ソース電極層６４０の表面を覆っている。
図９は、第２実施形態の変形例における半導体装置５０ａの製造方法を示すフローチャートである。ｎ−層５２０の形成（ステップＳ２１０）からゲート絶縁膜７４０およびゲート電極層６５０の形成（ステップＳ２７０）までは、図７に示した第２実施形態の製造方法と同様である。ゲート絶縁膜７４０およびゲート電極層６５０の形成の後、積層体５００上に層間絶縁膜８１０が堆積され（ステップＳ２７２）、エッチングにより層間絶縁膜８１０の一部が除去されてコンタクトホール８１２が形成される（ステップＳ２７４）。次に、コンタクトホール８１２を介してｐ電極層６３０と接続されるように配線電極層８２０が形成される（ステップＳ２７６）。その後は、第２実施形態の製造方法と同様に、ドレイン電極層６１０が形成され（ステップＳ２８０）、コンタクト抵抗低減のための熱処理が実行される（ステップＳ２９０）。以上の工程により、第２実施形態の変形例における半導体装置５０ａが製造される。
以上説明したように、第２実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０が、接続線ＴＬよりもゲート電極層６５０側の位置まで、ｎ＋層５４０の表面上を延伸するように形成されている。そのため、第２実施形態の変形例における半導体装置５０ａでは、高電圧印加時にゲート電極層６５０付近で形成される正孔がｐ電極層６３０によって効果的に引き抜かれ、半導体装置５０ａの耐圧性能を向上させることができる。なお、第２実施形態の変形例における半導体装置５０ａでは、上記接続線ＴＬからｐ電極層６３０のｎ＋層５４０に接する表面におけるゲート電極層６５０側の端までの距離Ｌ１は、ｎ＋層５４０の層厚ｔ１以上であるため、ｎ＋層５４０に阻まれることなく、ｐ電極層６３０による正孔の引き抜きが効果的に実行され、耐圧性能を効果的に向上させることができる。
また、第２実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０が、リセス７１０の内部表面の内、ｐ型層５３０で構成される底面に加えて、ｐ型層５３０とｎ＋層５４０とで構成される側面においても、ｐ型層５３０に接触するため、ｐ電極層６３０による正孔の引き抜きがさらに効果的に実行され、耐圧性能をさらに効果的に向上させることができる。
また、第２実施形態の変形例における半導体装置５０ａでは、ｐ電極層６３０が、ソース電極層６４０がコンタクトホール８１２から隔離されるように、ソース電極層６４０の表面を覆っている。そのため、コンタクトホール８１２を形成するためのエッチングプロセスに関して、ソース電極層６４０をプロセス耐性を有しない材料により形成しても、ｐ電極層６３０をプロセス耐性を有する材料により形成しさえすれば、ソース電極層６４０に悪影響を及ぼすことなくコンタクトホール８１２の形成と、配線電極層８２０とｐ電極層６３０およびソース電極層６４０との電気的接続とを実現することができる。そのため、第２実施形態の変形例における半導体装置５０ａでは、ソース電極層６４０の材料の選択自由度を向上させることができる。
Ｃ．その他の変形例：
この発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
Ｃ１．その他の変形例１：
上記各実施形態では、半導体装置としてのプレーナ型ＭＯＳＦＥＴおよびトレンチ型ＭＯＳＦＥＴについて説明したが、本発明はそれ以外の半導体装置にも適用可能である。例えば、本発明は、横型のＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、（制御電極層としてのベース電極層を備える）バイポーラトランジスタにも適用可能である。その他、本発明は、ｎ型半導体層に形成された第１の電極層とｐ型半導体層に形成された第２の電極層とが互いに同電位で動作するような半導体装置全般に適用可能である。
また、本発明の半導体装置は、図１０に示すような電力変換装置としてのインバーター２０にも適用可能である。図１０に示すインバーター２０は、商用電源ＣＰの周波数を変換して例えばモーターＭＯ等に供給する回路であり、コンバーター部２２と、平滑化コンデンサ２４と、インバーター部２６とを備えている。インバーター部２６におけるスイッチング素子２８として、上述した半導体装置１０，５０を適用することができる。また、本発明の半導体装置は、力率改善回路といった他の電力変換装置にも適用可能である。
Ｃ２．その他の変形例２：
上記各実施形態における半導体装置の製造方法はあくまで一例であり、種々変形可能である。例えば、上記第１実施形態では、ｐ型層１３０およびｎ＋層１４０はイオン注入により形成されるとしているが、これらの層は、不純物拡散や選択再成長といった他の方法により形成されるとしてもよい。また、上記各実施形態では、ｐ電極層２３０，６３０およびソース電極層２４０，６４０が形成された後に熱処理（図２のステップＳ１６０、図７のステップＳ２６０）が行われるとしているが、ｐ電極層２３０，６３０が形成された後にｐ電極層のための熱処理が行われ、次に、ソース電極層２４０，６４０が形成された後にソース電極層のための熱処理が行われるとしてもよい。
また、上記各実施例では、ｐ電極層２３０，６３０やソース電極層２４０，６４０は、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスにより形成されるとしているが、ｐ電極層２３０，６３０やソース電極層２４０，６４０は、例えばフォトリソグラフィによるレジストパタンをマスクとして加工する方法といった他の方法を用いて形成されてもよい。
Ｃ３．その他の変形例３：
上記各実施形態における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上記第１実施形態では、各半導体層が主として炭化ケイ素（ＳｉＣ）により形成されているとしているが、これに代えて、各半導体層が窒化ガリウム（ＧａＮ）やケイ素（Ｓｉ）といった他の材料により形成されているとしてもよい。また、上記第２実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により形成されているとしているが、これに代えて、各半導体層が炭化ケイ素（ＳｉＣ）やケイ素（Ｓｉ）といった他の材料により形成されているとしてもよい。
Ｃ４．その他の変形例４：
上記各実施形態における各電極層の構成はあくまで一例であり、種々変形可能である。例えば、上記各実施形態において、単層構成の電極層を複数層構成としてもよいし、複数層構成の電極層を単層構成としてもよい。例えば、上記第２実施形態において、ソース電極層６４０における第２のｎコンタクト形成層６４２が、プエッチングロセス耐性に乏しいアルミニウム（Ａｌ）により形成されている場合であっても、ソース電極層６４０がｐ電極層６３０によって覆われることによりエッチングプロセスに晒されない場合には、ソース電極層６４０のｎバリア層６４３を省略することができる。
また、上記各実施形態における各電極層の形成材料はあくまで一例であり、各電極層の層数や接続先の半導体層の材料等に応じて他の材料を用いることも可能である。例えば、上記第２実施形態において、ｐコンタクト形成層６３１は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０とｐ型層５３０との間でほぼオーム性接触を確保することができる。また、上記第２実施形態において、ｐキャップ層６３６は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０がエッチング耐性を有するｐキャップ層６３０を有することとなるため、ｐ電極層６３０上に層間絶縁膜を形成した後、コンタクトホールを形成する場合に、ｐコンタクト形成層６３１の材料としてエッチング耐性の無い材料を用いることができ、ｐコンタクト形成層６３１の材料選択自由度を向上させることができる。
また、上記第２実施形態において、第１のｎコンタクト形成層６４１は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間でほぼオーム性接触を確保することができる。また、上記第２実施形態において、第２のｎコンタクト形成層６４２は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含むように形成されるとしてもよい。このようにすれば、ソース電極層６４０とｎ＋層５４０との間で良好なオーム性接触を実現することができる。また、上記第２実施形態において、ｎバリア層６４３は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または選択された金属の合金を含むように形成されるとしてもよい。このようにすれば、ｐ電極層６３０とソース電極層６４０との反応を抑制することができる。
また、制御電極層であるゲート電極層２５０，６５０として、第１実施形態ではポリシリコンを用い、第２実施形態ではアルミニウムを用いているが、第１実施形態ではアルミニウムを用い、第２実施形態ではポリシリコンを用いてもよい。また、ゲート電極層２５０，６５０は、他の材料により形成されていてもよく、複数層構成であってもよい。例えば、ゲート電極層２５０，６５０は、Ａｕ／Ｎｉ構成や、Ａｌ／Ｔｉ構成、Ａｌ／ＴｉＮ構成（それぞれ、Ｎｉ、Ｔｉ、ＴｉＮがゲート絶縁膜側）のような２層構成であってもよいし、ＴｉＮ／Ａｌ／ＴｉＮ構成のような３層構成であってもよい。
また、上記第２実施形態において、ｎバリア層６４３とｐコンタクト形成層６３１とが同一の材料によって形成されるとしてもよい。このようにすれば、ｐコンタクト形成層６３１にｎバリア層６４３を兼ねさせることができ、プロセスを簡略化することができると共に材料コストを低減することができる。例えば、ｐ電極層６３０およびソース電極層６４０の構成として、第１のｎコンタクト形成層６４１がチタン（Ｔｉ）により形成され、第２のｎコンタクト形成層６４２がアルミニウム（Ａｌ）により形成され、パラジウム（Ｐｄ）で形成された層がｎバリア層６４３およびｐコンタクト形成層６３１（ｐ電極層６３０）として機能する構成を採用してもよい。
Ｃ５．その他の変形例５：
上記各実施形態では、ゲート絶縁膜３４０，７４０は二酸化ケイ素（ＳｉＯ２）により形成されているとしているが、酸化アルミニウム（Ａｌ２Ｏ３）や窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）といった他の材料により形成されているとしてもよい。また、ゲート絶縁膜３４０，７４０は複数層構成であるとしてもよい。例えば、ゲート絶縁膜３４０，７４０は、ＳｉＯ２の上にＺｒＯ２を設けたＺｒＯ２／ＳｉＯ２構成をはじめ、ＨｆＯ２／ＳｉＯ２構成、Ａｌ２Ｏ３／ＳｉＯ２構成、ＳｉＯ２／ＳｉＮ構成といった２層構成や、ＳｉＮの上にＳｉＯ２を設け、さらにその上にＺｒＯ２を設けたＺｒＯ２／ＳｉＯ２／ＳｉＮ構成をはじめ、ＨｆＯ２／Ａｌ２Ｏ３／ＳｉＯ２構成といった３層構成であるとしてもよい。
本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
１０…半導体装置
２０…インバーター
５０…半導体装置
１００…積層体
１１０…ｎ型基板
１２０…ｎ型半導体層（ｎ−層）
１３０…ｐ型半導体層（ｐ型層）
１３２…ｐ＋層
１４０…第２のｎ型半導体層（ｎ＋層）
２１０…ドレイン電極層
２３０…ｐ電極層
２４０…ソース電極層
２５０…ゲート電極層
３４０…ゲート絶縁膜
５００…積層体
５１０…ｎ型基板
５２０…ｎ型半導体層（ｎ−層）
５３０…ｐ型半導体層（ｐ型層）
５４０…第２のｎ型半導体層（ｎ＋層）
６１０…ドレイン電極層
６３０…ｐ電極層
６３１…ｐコンタクト形成層
６３６…ｐキャップ層
６４０…ソース電極層
６４１…第１のｎコンタクト形成層
６４２…第２のｎコンタクト形成層
６４３…ｎバリア層
６５０…ゲート電極層
７１０…リセス
７２０…トレンチ
７４０…ゲート絶縁膜
８１０…層間絶縁膜
８１２…コンタクトホール
８２０…配線電極層

Claims (18)

  1. 半導体装置であって、
    ｐ型半導体層と、
    前記ｐ型半導体層に接続されたｎ型半導体層と、
    前記ｎ型半導体層に形成された第１の電極層と、
    前記ｐ型半導体層に形成された第２の電極層と、
    前記ｐ型半導体層における前記第２の電極層が形成された位置に対して前記ｎ型半導体層を挟んで対向する位置に形成された制御電極層と、を備え、
    前記第１の電極層と前記第２の電極層とは、互いに同電位で動作するように電気的に接続されており、
    前記第２の電極層は、
    前記第１の電極層における前記ｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されており、
    前記ｐ型半導体層に加えて、前記ｐ型半導体層と前記ｎ型半導体層との境界に接すると共に、前記境界よりも前記制御電極層側の位置まで前記ｎ型半導体層の表面上を延伸するように形成されており、
    前記境界から前記第２の電極層の前記ｎ型半導体層に接する表面における前記制御電極層側の端までの距離は、前記ｎ型半導体層の層厚以上である、半導体装置。
  2. 半導体装置であって、
    ｐ型半導体層と、
    前記ｐ型半導体層に接続されたｎ型半導体層と、
    前記ｎ型半導体層に形成された第１の電極層と、
    前記ｐ型半導体層に形成された第２の電極層と、
    前記ｐ型半導体層における前記第２の電極層が形成された位置に対して前記ｎ型半導体層を挟んで対向する位置に形成された制御電極層と、を備え、
    前記第１の電極層と前記第２の電極層とは、互いに同電位で動作するように電気的に接続されており、
    前記第２の電極層は、
    前記第１の電極層における前記ｎ型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されており、
    前記ｐ型半導体層に加えて、前記ｐ型半導体層と前記ｎ型半導体層との境界に接すると共に、前記境界よりも前記制御電極層側の位置まで前記ｎ型半導体層の表面上を延伸するように形成されており、
    前記境界から前記第２の電極層の前記ｎ型半導体層に接する表面における前記制御電極層側の端までの距離は、０．５μｍ以上２０μｍ以下である、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記第２の電極層は、前記第１の電極層の表面の内、前記ｐ型半導体層に接する部分を除く表面のすべてを覆うように形成されている、半導体装置。
  4. 請求項１から請求項３までのいずれか一項に記載の半導体装置であって、さらに、
    前記ｎ型半導体層と、前記第１の電極層および前記第２の電極層と、を覆うように形成されると共に、前記第２の電極層の表面に連通するコンタクトホールを有する層間絶縁膜と、
    前記第２の電極層に接続されるように前記コンタクトホール内に形成された配線電極層と、を備え、
    前記第２の電極層は、前記第１の電極層が前記コンタクトホールから隔離されるように、前記第１の電極層の表面を覆っている、半導体装置。
  5. 請求項１から請求項４までのいずれか一項に記載の半導体装置であって、
    前記ｐ型半導体層と前記ｎ型半導体層とは、前記ｐ型半導体層と前記ｎ型半導体層とで構成される内部表面を有する凹部が形成されるように構成されており、
    前記第１の電極層は、前記凹部の前記内部表面を構成する前記ｎ型半導体層の表面の少なくとも一部を覆うように形成されている、半導体装置。
  6. 請求項１から請求項５までのいずれか一項に記載の半導体装置であって、
    前記ｐ型半導体層および前記ｎ型半導体層は、主として窒化ガリウム（ＧａＮ）により形成されている、半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、
    前記ｐコンタクト形成層は、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記ｐコンタクト形成層の層厚は、３ｎｍ以上１００μｍ以下である、半導体装置。
  9. 請求項７または請求項８に記載の半導体装置であって、
    前記第２の電極層は、前記ｐコンタクト形成層における前記ｐ型半導体層と接続される側とは反対側に配置されたｐキャップ層を備え、
    前記ｐキャップ層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記ｐキャップ層の層厚は、３ｎｍ以上１００μｍ以下である、半導体装置。
  11. 請求項７から請求項１０までのいずれか一項に記載の半導体装置であって、
    前記第１の電極層は、前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、を備え、
    前記第１のｎコンタクト形成層は、ハフニウム（Ｈｆ）、チタン（Ｔｉ）およびバナジウム（Ｖ）からなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    前記第１のｎコンタクト形成層の層厚は、３ｎｍ以上１００ｎｍ以下である、半導体装置。
  13. 請求項１１または請求項１２に記載の半導体装置であって、
    前記第２のｎコンタクト形成層は、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）の合金を含む、半導体装置。
  14. 請求項１３に記載の半導体装置であって、
    前記第２のｎコンタクト形成層の層厚は、１００ｎｍ以上１０００ｎｍ以下である、半導体装置。
  15. 請求項１３または請求項１４に記載の半導体装置であって、
    前記第１の電極層は、前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎバリア層を備え、
    前記ｎバリア層は、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ロジウム（Ｒｈ）、ケイ素（Ｓｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、ＴｉＳｉ、ＴｉＮ、ＴｉＷ、ＴａＳｉおよびＴａＮからなる群から選択された少なくとも１種の金属または前記選択された金属の合金を含む、半導体装置。
  16. 請求項１５に記載の半導体装置であって、
    前記ｎバリア層の層厚は、３ｎｍ以上１０００ｎｍ以下である、半導体装置。
  17. 請求項６に記載の半導体装置であって、
    前記第１の電極層は、
    前記ｎ型半導体層と接続される側に配置された第１のｎコンタクト形成層と、
    前記第１のｎコンタクト形成層における前記ｎ型半導体層と接続される側とは反対側に配置された第２のｎコンタクト形成層と、
    前記第２のｎコンタクト形成層における前記第１のｎコンタクト形成層と接続される側とは反対側に配置されたｎバリア層と、を備え、
    前記第２の電極層は、前記ｐ型半導体層と接続される側に配置されたｐコンタクト形成層を備え、
    前記ｎバリア層と前記ｐコンタクト形成層とは、同一の材料により形成されている、半導体装置。
  18. 請求項１から請求項１７までのいずれか一項に記載の半導体装置を備える電力変換装置。
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