JP2014120541A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、p型半導体層と、p型半導体層に接続されたn型半導体層と、n型半導体層に形成された第1の電極層と、p型半導体層に形成された第2の電極層とを備える。第1の電極層と第2の電極層とは、互いに同電位で動作するように電気的に接続されている。第2の電極層は、第1の電極層におけるn型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている。
【選択図】図1
Description
A−1.半導体装置の構成:
図1は、第1実施形態における半導体装置10の構成を模式的に示す断面図である。図1には、本実施形態における半導体装置10の断面の一部を示している。なお、図1は、半導体装置10の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図1には、説明を容易にするために、相互に直交するXYZ軸が図示されている。以降の図についても同様である。
図2は、第1実施形態における半導体装置10の製造方法を示すフローチャートである。はじめに、n型基板110上に、結晶成長によってn−層120が形成され(ステップS110)、さらにイオン注入および活性化のための熱処理によってp型層130およびn+層140が形成される(ステップS120およびS130)。次に、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスによって、n+層140上にソース電極層240が形成されると共に(ステップS140)、p型層130上にp電極層230が形成され(ステップS150)、各電極層と各半導体層との間のコンタクト抵抗低減のための熱処理が実行される(ステップS160)。
図3は、第1実施形態の第1の変形例における半導体装置10aの構成を模式的に示す断面図である。第1実施形態の第1の変形例における半導体装置10aは、p電極層230の構成が図1に示した第1実施形態の半導体装置10と異なっており、その他の構成は第1実施形態の半導体装置10と同じである。具体的には、第1実施形態の第1の変形例におけるp電極層230は、ソース電極層240の表面の内のn+層140に接する表面とは反対側の表面の一部のみ、および、n+層140のソース側表面SSに略直交する表面の一部のみを覆っている。この変形例の半導体装置10aは、p電極層230の−Y方向側でアイソレーションされることが想定されている。この変形例によれば、不要な部分への電極層形成を省略でき、電極材料の使用量を低減することができる。
B−1.半導体装置の構成:
図6は、第2実施形態における半導体装置50の構成を模式的に示す断面図である。図6には、本実施形態における半導体装置50の断面の一部を示している。第2実施形態における半導体装置50は、トレンチ型MOSFETであり、n型基板510と、第1のn型半導体層520と、p型半導体層530と、第2のn型半導体層540とが順に積層された構成を有する。以下、第1のn型半導体層520を「n−(エヌマイナス)層520」とも呼び、p型半導体層530を「p型層530」とも呼び、第2のn型半導体層540を「n+(エヌプラス)層540」とも呼ぶ。また、各層が積層される方向(X軸方向)を「積層方向」とも呼ぶ。また、n型基板510とn−層520とp型層530とn+層540との積層体500の表面の内、n型基板510で構成される表面(−X軸方向側の表面)を「ドレイン側表面DS」とも呼び、ドレイン側表面DSとは反対側の表面(+X軸方向側の表面)を「ソース側表面SS」とも呼ぶ。
図7は、第2実施形態における半導体装置50の製造方法を示すフローチャートである。はじめに、n型基板510上に、結晶成長によってn−層520が形成され(ステップS210)、さらに結晶成長によってp型層530およびn+層540が形成される(ステップS220およびS230)。次に、ドライエッチングによって積層体500のソース側表面SS側にトレンチ720およびリセス710が形成され(ステップS232)、フォトリソグラフィによるレジストパタンへの電極材料蒸着およびリフトオフプロセスによって、n+層540上にソース電極層640が形成されると共に(ステップS240)、p型層530上にp電極層630が形成され(ステップS250)、各電極層と各半導体層との間のコンタクト抵抗低減のための熱処理が実行される(ステップS260)。
図8は、第2実施形態の変形例における半導体装置50aの構成を模式的に示す断面図である。第2実施形態の変形例における半導体装置50aは、ソース電極層640およびp電極層630の構成と層間絶縁膜810および配線電極層820を備える点とが図6に示した第2実施形態の半導体装置50と異なっており、その他の構成は第2実施形態の半導体装置50と同じである。
この発明は上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
上記各実施形態では、半導体装置としてのプレーナ型MOSFETおよびトレンチ型MOSFETについて説明したが、本発明はそれ以外の半導体装置にも適用可能である。例えば、本発明は、横型のMOSFETや絶縁ゲートバイポーラトランジスタ(IGBT)、(制御電極層としてのベース電極層を備える)バイポーラトランジスタにも適用可能である。その他、本発明は、n型半導体層に形成された第1の電極層とp型半導体層に形成された第2の電極層とが互いに同電位で動作するような半導体装置全般に適用可能である。
上記各実施形態における半導体装置の製造方法はあくまで一例であり、種々変形可能である。例えば、上記第1実施形態では、p型層130およびn+層140はイオン注入により形成されるとしているが、これらの層は、不純物拡散や選択再成長といった他の方法により形成されるとしてもよい。また、上記各実施形態では、p電極層230,630およびソース電極層240,640が形成された後に熱処理(図2のステップS160、図7のステップS260)が行われるとしているが、p電極層230,630が形成された後にp電極層のための熱処理が行われ、次に、ソース電極層240,640が形成された後にソース電極層のための熱処理が行われるとしてもよい。
上記各実施形態における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上記第1実施形態では、各半導体層が主として炭化ケイ素(SiC)により形成されているとしているが、これに代えて、各半導体層が窒化ガリウム(GaN)やケイ素(Si)といった他の材料により形成されているとしてもよい。また、上記第2実施形態では、各半導体層が主として窒化ガリウム(GaN)により形成されているとしているが、これに代えて、各半導体層が炭化ケイ素(SiC)やケイ素(Si)といった他の材料により形成されているとしてもよい。
上記各実施形態における各電極層の構成はあくまで一例であり、種々変形可能である。例えば、上記各実施形態において、単層構成の電極層を複数層構成としてもよいし、複数層構成の電極層を単層構成としてもよい。例えば、上記第2実施形態において、ソース電極層640における第2のnコンタクト形成層642が、プエッチングロセス耐性に乏しいアルミニウム(Al)により形成されている場合であっても、ソース電極層640がp電極層630によって覆われることによりエッチングプロセスに晒されない場合には、ソース電極層640のnバリア層643を省略することができる。
上記各実施形態では、ゲート絶縁膜340,740は二酸化ケイ素(SiO2)により形成されているとしているが、酸化アルミニウム(Al2O3)や窒化ケイ素(SiN)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)といった他の材料により形成されているとしてもよい。また、ゲート絶縁膜340,740は複数層構成であるとしてもよい。例えば、ゲート絶縁膜340,740は、SiO2の上にZrO2を設けたZrO2/SiO2構成をはじめ、HfO2/SiO2構成、Al2O3/SiO2構成、SiO2/SiN構成といった2層構成や、SiNの上にSiO2を設け、さらにその上にZrO2を設けたZrO2/SiO2/SiN構成をはじめ、HfO2/Al2O3/SiO2構成といった3層構成であるとしてもよい。
20…インバーター
50…半導体装置
100…積層体
110…n型基板
120…n型半導体層(n−層)
130…p型半導体層(p型層)
132…p+層
140…第2のn型半導体層(n+層)
210…ドレイン電極層
230…p電極層
240…ソース電極層
250…ゲート電極層
340…ゲート絶縁膜
500…積層体
510…n型基板
520…n型半導体層(n−層)
530…p型半導体層(p型層)
540…第2のn型半導体層(n+層)
610…ドレイン電極層
630…p電極層
631…pコンタクト形成層
636…pキャップ層
640…ソース電極層
641…第1のnコンタクト形成層
642…第2のnコンタクト形成層
643…nバリア層
650…ゲート電極層
710…リセス
720…トレンチ
740…ゲート絶縁膜
810…層間絶縁膜
812…コンタクトホール
820…配線電極層
Claims (22)
- 半導体装置であって、
p型半導体層と、
前記p型半導体層に接続されたn型半導体層と、
前記n型半導体層に形成された第1の電極層と、
前記p型半導体層に形成された第2の電極層と、を備え、
前記第1の電極層と前記第2の電極層とは、互いに同電位で動作するように電気的に接続されており、
前記第2の電極層は、前記第1の電極層における前記n型半導体層に接する表面とは反対側の表面の少なくとも一部に接続されている、半導体装置。 - 請求項1に記載の半導体装置であって、さらに、
前記p型半導体層における前記第2の電極層が形成された位置に対して前記n型半導体層を挟んで対向する位置に形成された制御電極層を備え、
前記第2の電極層は、前記p型半導体層と前記n型半導体層との接合界面における外周線の内の前記第2の電極層と前記p型半導体層との界面側の線である接続線に接続されていると共に、前記接続線よりも前記制御電極層側の位置まで前記n型半導体層の表面上を延伸するように形成されている、半導体装置。 - 請求項2に記載の半導体装置であって、
前記接続線から前記第2の電極層の前記n型半導体層に接する表面における前記制御電極層側の端までの距離は、前記n型半導体層の層厚以上である、半導体装置。 - 請求項2または請求項3に記載の半導体装置であって、
前記接続線から前記第2の電極層の前記n型半導体層に接する表面における前記制御電極層側の端までの距離は、0.5μm以上20μm以下である、半導体装置。 - 請求項1に記載の半導体装置であって、
前記第1の電極層は、前記p型半導体層と前記n型半導体層との接合界面における外周線の内の前記第2の電極層と前記p型半導体層との界面側の線である接続線と、前記p型半導体層の表面と、に接続されている、半導体装置。 - 請求項1から請求項5までのいずれか一項に記載の半導体装置であって、
前記第2の電極層は、前記第1の電極層の表面の内、前記p型半導体層と前記n型半導体層とによって覆われた部分を除く表面のすべてを覆うように形成されている、半導体装置。 - 請求項1から請求項6までのいずれか一項に記載の半導体装置であって、さらに、
前記半導体層と前記電極層とを覆うように形成されると共に、前記第2の電極層の表面に連通するコンタクトホールを有する層間絶縁膜と、
前記第2の電極層に接続されるように前記コンタクトホール内に形成された配線電極層と、を備え、
前記第2の電極層は、前記第1の電極層が前記コンタクトホールから隔離されるように、前記第1の電極層の表面を覆っている、半導体装置。 - 請求項1から請求項7までのいずれか一項に記載の半導体装置であって、
前記p型半導体層と前記n型半導体層とは、前記p型半導体層と前記n型半導体層とで構成される内部表面を有する凹部が形成されるように構成されており、
前記第1の電極層は、前記凹部の前記内部表面を構成する前記n型半導体層の表面の少なくとも一部を覆うように形成されている、半導体装置。 - 請求項1に記載の半導体装置であって、
前記第2の電極層は、前記第1の電極層の表面の内、前記p型半導体層と前記n型半導体層とによって覆われた部分を除く表面の一部を覆うように形成されている、半導体装置。 - 請求項1から請求項9までのいずれか一項に記載の半導体装置であって、
前記p型半導体層および前記n型半導体層は、主として窒化ガリウム(GaN)により形成されている、半導体装置。 - 請求項10に記載の半導体装置であって、
前記第2の電極層は、前記p型半導体層と接続される側に配置されたpコンタクト形成層を備え、
前記pコンタクト形成層は、ニッケル(Ni)、パラジウム(Pd)および白金(Pt)からなる群から選択された少なくとも1種の金属または前記選択された金属の合金を含む、半導体装置。 - 請求項11に記載の半導体装置であって、
前記pコンタクト形成層の層厚は、3nm以上100μm以下である、半導体装置。 - 請求項11または請求項12に記載の半導体装置であって、
前記第2の電極層は、前記pコンタクト形成層における前記p型半導体層と接続される側とは反対側に配置されたpキャップ層を備え、
前記pキャップ層は、ハフニウム(Hf)、バナジウム(V)、チタン(Ti)、モリブデン(Mo)、ニオブ(Nb)、ロジウム(Rh)、ケイ素(Si)、タンタル(Ta)、タングステン(W)、ジルコニウム(Zr)、イリジウム(Ir)、オスミウム(Os)、レニウム(Re)、TiSi、TiN、TiW、TaSiおよびTaNからなる群から選択された少なくとも1種の金属または前記選択された金属の合金を含む、半導体装置。 - 請求項13に記載の半導体装置であって、
前記pキャップ層の層厚は、3nm以上100μm以下である、半導体装置。 - 請求項11から請求項14までのいずれか一項に記載の半導体装置であって、
前記第1の電極層は、前記n型半導体層と接続される側に配置された第1のnコンタクト形成層と、前記第1のnコンタクト形成層における前記n型半導体層と接続される側とは反対側に配置された第2のnコンタクト形成層と、を備え、
前記第1のnコンタクト形成層は、ハフニウム(Hf)、チタン(Ti)およびバナジウム(V)からなる群から選択された少なくとも1種の金属または前記選択された金属の合金を含む、半導体装置。 - 請求項15に記載の半導体装置であって、
前記第1のnコンタクト形成層の層厚は、3nm以上100nm以下である、半導体装置。 - 請求項15または請求項16に記載の半導体装置であって、
前記第2のnコンタクト形成層は、アルミニウム(Al)またはアルミニウム(Al)の合金を含む、半導体装置。 - 請求項17に記載の半導体装置であって、
前記第2のnコンタクト形成層の層厚は、100nm以上1000nm以下である、半導体装置。 - 請求項17または請求項18に記載の半導体装置であって、
前記第1の電極層は、前記第2のnコンタクト形成層における前記第1のnコンタクト形成層と接続される側とは反対側に配置されたnバリア層を備え、
前記nバリア層は、ハフニウム(Hf)、バナジウム(V)、チタン(Ti)、モリブデン(Mo)、ニオブ(Nb)、ロジウム(Rh)、ケイ素(Si)、タンタル(Ta)、タングステン(W)、ジルコニウム(Zr)、イリジウム(Ir)、オスミウム(Os)、レニウム(Re)、TiSi、TiN、TiW、TaSiおよびTaNからなる群から選択された少なくとも1種の金属または前記選択された金属の合金を含む、半導体装置。 - 請求項19に記載の半導体装置であって、
前記nバリア層の層厚は、3nm以上1000nm以下である、半導体装置。 - 請求項19または請求項20に記載の半導体装置であって、
前記第2の電極層は、前記p型半導体層と接続される側に配置されたpコンタクト形成層を備え、
前記nバリア層と前記pコンタクト形成層とは、同一の材料により形成されている、半導体装置。 - 請求項1から請求項21までのいずれか一項に記載の半導体装置を備える電力変換装置。
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