JP4542178B2 - 半導体装置 - Google Patents

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Description

本発明は、一対の主電極間に設けられたゲート電極を有する半導体装置に関する。
図１０に、特許文献１に開示されている技術が用いられた半導体装置４００の要部断面図を示す。半導体装置４００は縦型の素子であり、半導体基板４２８の表面にソース電極４０２が設けられており、半導体基板４２８の裏面にドレイン電極４２２が設けられている。ゲート電極４１０は、ソース電極４０２とドレイン電極４２２の間に設けられており、ソース電極４０２とドレイン電極４２２の間で電流の導通状態と非導通状態を切換える。
ソース領域４１８は、半導体基板４２８の表層部に設けられており、ソース電極４０２に電気的に接続している。チャネル半導体領域４０８は、半導体基板４２８の表層部に設けられており、ソース領域４１８に隣接している。アパーチャ領域４１２は、半導体基板４２８の表層部に設けられており、チャネル半導体領域４０８に隣接している。アパーチャ領域４１２はさらに、半導体基板４２８の表面から深部に向けて伸びており、埋込み領域４２０を貫通してドリフト領域４２６に接している。なお、後述するように、アパーチャ領域４１２は、ソース領域４１８から注入された電子が縦方向に流れる通路である。このため、アパーチャ領域４１２は、広義の意味でドリフト領域４２６に含まれる。アパーチャ領域４１２は、ドリフト領域４２６の一部が突出した部分と観念することができる。ｐ型埋込み領域４２０は、チャネル半導体領域４０８の裏面に接している。ゲート電極４１０は、半導体基板４２８の表面に設けられており、ソース領域４１８からチャネル半導体領域４０８を超えてアパーチャ領域４１２にまで延びている。ゲート電極４１０は、ゲート絶縁膜４０４を介して、ソース領域４１８の一部とチャネル半導体領域４０８とアパーチャ領域４１２に対向している。半導体装置４００はさらに、半導体基板４２８の裏面にｎ＋型のドレイン領域４２４を備えている。ドレイン領域４２４は、ドレイン電極４２２に電気的に接続している。
半導体装置４００では、ゲート電極４１０に正の電圧が印加されていないときに、ｐ型の埋込み領域４２０からチャネル半導体領域４０８に空乏層が伸びる。チャネル半導体領域４０８は厚みが薄く構成されているので、容易に空乏化される。これにより、ソース領域４１８とアパーチャ領域４１２の間が電気的に遮断され、半導体装置４００はオフする。ゲート電極４１０に正の電圧が印加されると、チャネル半導体領域４０８に形成されていた空乏層が縮小する。これにより、ソース領域４１８からチャネル半導体領域４０８を超えてアパーチャ領域４１２に電子が移動し、半導体装置４００がオンする。
特開２００４−２６０１４０号公報
半導体装置４００のオン・オフを切換えるためには、ゲート電極４１０がチャネル半導体領域４０８にさえ対向していれば足りる。しかし、製造公差を考慮すると、ゲート電極４１０をソース領域４１８及びアパーチャ領域４１２にも対向させることが望ましい。すなわち、ゲート電極４１０を、チャネル半導体領域４０８だけでなく、ソース領域４１８及びアパーチャ領域４１２の表面にオーバーラップさせるのが望ましい。これにより、ゲート電極４１０の形成位置が多少ずれたとしても、ゲート電極４１０をチャネル半導体領域４０８に確実に対向させることができるので、チャネル抵抗の増大を防止することができる。
半導体装置４００がオンからオフに切換ると、空乏層は、チャネル半導体領域４０８だけでなく、アパーチャ領域４１２にも伸びる。アパーチャ領域４１２が完全に空乏化されれば、半導体装置４００は高い耐圧を得ることができる。しかしながら、アパーチャ領域４１２が完全に空乏化されない場合、例えば、ｐ型埋込み領域４２０からアパーチャ領域４１２に空乏層が伸びる過渡期では、ゲート絶縁膜４０４に高い電界がかかることがある。この場合、ゲート絶縁膜４０４が絶縁破壊されてしまう。ゲート絶縁膜４０４の絶縁破壊を防止するためには、アパーチャ領域４１２の横幅を狭くすることも考えられるが、この場合、アパーチャ領域４１２のドリフト抵抗が増大するという問題がある。
本発明は、一対の主電極の間に設けられたゲート電極を有する半導体装置において、高い耐圧を確保しながらオン抵抗を低くする技術を提供することを目的とする。
本明細書で開示される技術は、ゲート電極が絶縁ゲート電極部とショットキー電極部で構成されていることを特徴としている。従来のゲート電極は、絶縁ゲート電極部又はショットキー電極部のいずれか一方で構成されている。絶縁ゲート電極部とショットキー電極部の双方を同時に備えたゲート電極部は、従来にはない斬新な形態である。絶縁ゲート電極部は、ゲート電極とコンタクト領域との絶縁性を確保できる点で有用である。ショットキー電極部は、空乏層を効率的に伸ばすという点で有用である。さらに、ショットキー電極部は、ゲート絶縁膜を備えていないので、絶縁破壊が生じないという点で有用である。これらの特徴を組合せることによって、従来技術では成し得なかった高耐圧と低オン抵抗を備えた半導体装置を実現することができる。なお、本明細書でいう「絶縁ゲート電極部」とは、ゲート電極の絶縁膜を介して半導体基板に対向している部分を意味する。また、「ショットキー電極部」とは、ゲート電極の半導体基板とショットキー接合している部分を意味する。
本明細書で開示される半導体装置は、一対の主電極間に設けられたゲート電極を有する。本明細書で開示される半導体装置はさらに、コンタクト領域と、チャネル半導体領域と、ｐ型半導体領域と、ドリフト半導体領域を備えている。コンタクト領域は、半導体基板の表層部に設けられており、一方の主電極に電気的に接続している。チャネル半導体領域は、コンタクト領域に隣接する半導体基板の表層部に設けられており、第１の厚みを有する。チャネル半導体領域には、反転層が形成される構造や、蓄積層（２次元電子ガス層など）が形成される構造が採用される。ｐ型半導体領域は、チャネル半導体領域の裏面の少なくとも一部に接しており、ｐ型不純物を含む。ドリフト半導体領域は、半導体基板の表層部に設けられており、チャネル半導体領域とｐ型半導体領域の両者に隣接しており、第１の厚みよりも厚い第２の厚みを有する。ドリフト半導体領域は、少なくとも一部にｎ型不純物を含んでおり、ｐ型半導体領域との間でｐｎ接合を構成する。このため、ドリフト半導体領域には、ｐ型半導体領域から空乏層が伸びてくる。ゲート電極は、半導体基板の表面に設けられており、コンタクト領域からチャネル半導体領域を超えてドリフト半導体領域にまで延びている。ゲート電極は、絶縁ゲート電極部とショットキー電極部を有し、絶縁ゲート電極部が絶縁膜を介してコンタクト領域の表面に対向しており、ショットキー電極部がドリフト半導体領域の表面に直接的に接触している。
上記の半導体装置では、コンタクト領域の表面に絶縁ゲート電極部が選択的に設けられており、ドリフト半導体領域の表面の少なくとも一部にショットキー電極部が選択的に設けられていることを特徴としている。
コンタクト領域の表面に絶縁ゲート電極部が設けられていると、ゲート絶縁膜がコンタクト領域とゲート電極を電気的に絶縁する。このため、コンタクト領域とゲート電極をオーバーラップさせることができる。これにより、ゲート電極の形成位置が多少ずれたとしても、ゲート電極をチャネル半導体領域に確実に対向させることができ、チャネル抵抗の増大を抑えることができる。
ドリフト半導体領域の表面の少なくとも一部にショットキー電極部が設けられていると、半導体装置がオフしたときに、ｐ型半導体領域からｎ型のドリフト半導体領域に空乏層を効率的に伸ばすことができる。また、ドリフト半導体領域の表面にはショットキー電極部が設けられているので、半導体装置がオフしたときに、ドリフト半導体領域が完全に空乏化される前であっても、従来の半導体装置のように絶縁破壊といった問題が生じない。
本明細書で開示される半導体装置は、高い耐圧を確保しながらオン抵抗を低くすることができる。
本明細書で開示する半導体装置では、絶縁ゲート電極部が、コンタクト領域とチャネル半導体領域の接合面を超えてドリフト半導体領域に向けて延びていることが好ましい。
コンタクト領域とゲート電極が、ゲート絶縁膜によって、より確実に絶縁される。
本明細書で開示する技術によると、一対の主電極の間に設けられたゲート電極を有する半導体装置において、高い耐圧を確保しながらオン抵抗を低くすることができる。
以下に説明する実施例の特徴について記載する。
（特徴１）ソース領域（コンタクト領域）の表面にソース電極が設けられている。ソース電極は、層間絶縁膜によってゲート電極から分離されている。その層間絶縁膜と半導体基板の間に、ゲート絶縁膜が介在している。
（特徴２）アパーチャ領域は、III族窒化物半導体（窒化ガリウム）を主体とする。ゲート電極は、ニッケル、白金及び金から選択される少なくとも一種の金属元素を主体としている。
（特徴３）ゲート絶縁膜は、非プラズマ膜で形成されている。
以下に説明する各実施例では、実質的に同じ構造については下二桁に同じ符号を付すことにより、重複説明を省略する。
（第１実施例）
図１に、縦型の半導体装置１００の要部断面図を示す。半導体装置１００は縦型のトランジスタであり、半導体基板２８の表面にソース電極２が設けられており、半導体基板２８の裏面にドレイン電極２２が設けられている。ゲート電極１０は、ソース電極２とドレイン電極２２の導通経路の間に設けられており、ソース電極２とドレイン電極２２の間で電流の導通状態と非導通状態を切換える。後述するが、ゲート電極は、絶縁ゲート電極部１０ａとショットキー電極部１０ｂを有している。半導体装置１００は、例えば車載用のインバータ回路に用いられる。半導体装置１００は、高耐圧であるとともに低オン抵抗であるという特性が望まれる。以下、半導体装置１００の形態を裏面側から詳細に説明する。
ドレイン電極（主電極の一例）２２が、半導体基板２８の裏面に設けられている。ドレイン電極２２の材料はチタン（Ｔｉ）とアルミニウム（Ａｌ）とニッケル（Ｎｉ）と金（Ａｕ）であり、それらが順に積層されている。窒化ガリウム（ＧａＮ）を材料とするｎ＋型のドレイン領域２４が、ドレイン電極２２上に設けられている。窒化ガリウムを材料とするｎ型のドリフト領域２６が、ドレイン領域２４上に設けられている。窒化ガリウムを材料とするｐ型の埋込み領域（ｐ型半導体領域の一例）２０が、ドリフト領域２６上に分散して設けられている。図示は省略しているが、埋込み領域２０は、ソース電極２と同電位に固定されている。なお、ドレイン領域２４の不純物にはシリコン（Ｓｉ）が用いられている。ドレイン領域２４の不純物は、酸素（Ｏ）でもよい。ドレイン領域２４の不純物濃度はおよそ１×１０１８ｃｍ−３に調整されている。ドリフト領域２６の不純物にはシリコンが用いられており、その不純物濃度はおよそ１×１０１６ｃｍ−３に調整されている。埋込み領域２０の不純物にはマグネシウム（Ｍｇ）が用いられている。埋込み領域２０の不純物濃度はおよそ１×１０１９ｃｍ−３に調整されている。
窒化ガリウムを材料とするｎ＋型のソース領域（コンタクト領域の一例）１８と窒化ガリウムを材料とするｎ型のチャネル半導体領域８が、埋込み領域２０の表面に設けられている。ソース領域１８とチャネル半導体領域８は、半導体基板２８の表層部に設けられている。ソース領域１８の不純物濃度はおよそ１×１０２０ｃｍ−３に調整されており、チャネル半導体領域８の不純物濃度はおよそ１×１０１６ｃｍ−３に調整されている。ソース領域１８の不純物濃度は、チャネル半導体領域８の不純物濃度よりも濃い。なお、チャネル半導体領域８の厚みＴ８（第１の厚み）はおよそ０．５μｍである。窒化ガリウムを材料とするアパーチャ領域１２が、ドリフト領域２６上に設けられている。アパーチャ領域１２の不純物濃度はおよそ１×１０１６ｃｍ−３に調整されている。アパーチャ領域１２の厚みＴ１２はおよそ１μｍであり、チャネル半導体領域８の厚みＴ８よりも厚い。チャネル半導体領域８の濃度と厚みＴ８は、埋込み領域２０から伸びる空乏層でチャネル半導体領域８が完全に空乏化されるように調整されている。
前記したように、ドリフト領域２６とアパーチャ領域１２は、窒化ガリウムを材料としており、その不純物濃度が等しく調整されている。アパーチャ領域１２は、ソース領域１８から注入された電子が縦方向に流れる通路である。また、ドリフト領域２６も、電子が縦方向に流れる通路である。そのため、アパーチャ領域１２は、広義の意味ではドリフト領域２６に含まれる。アパーチャ領域１２を、ドリフト領域２６の一部が突出した部分ということもできる。すなわち、ドリフト領域は、チャネル半導体領域８と埋込み領域２０の両者に接している。
ソース電極（一方の主電極の一例）２とゲート電極１０とゲート絶縁膜４が、半導体基板２８の表面に設けられている。ソース電極２は、ソース領域１８に電気的に接続している。ゲート電極１０は、ソース領域１８の表面の一部と、チャネル半導体領域８の表面と、アパーチャ領域１２の表面に対向している。ゲート電極１０は、絶縁ゲート電極部１０ａとショットキー電極部１０ｂを有している。絶縁ゲート電極部１０ａでは、ゲート電極１０が、ゲート絶縁膜４を介して、ソース領域１８とチャネル半導体領域８の一部に対向している。すなわち、絶縁ゲート電極部１０ａは、ソース領域１８の表面だけでなく、ソース領域１８とチャネル半導体領域８の接合面２３を超えて、チャネル半導体領域８の表面の一部にまで設けられている。ショットキー電極部１０ｂでは、ゲート電極１０が、チャネル半導体領域８の一部とアパーチャ領域１２に直接的に接触している。ゲート電極１０の材料はニッケルである。ニッケルは仕事関数が大きいので、窒化ガリウムに対してショットキー特性を示す。ゲート電極１０の材料として、ニッケルに代えて、金、白金（Ｐｔ）等を採用することもできる。
ゲート絶縁膜４の材料は酸化珪素（ＳｉＯ２）であり、その厚みはおよそ０．１μｍである。また、ゲート絶縁膜４は非プラズマ膜である。ソース電極２とゲート電極１０は、層間絶縁膜２１によって電気的に分離されている。層間絶縁膜２１はプラズマ膜である。本明細書でいう「非プラズマ膜」とは、プラズマを用いない製造方法（例えば熱ＣＶＤ法）で製造された絶縁膜のことを意味する。「プラズマ膜」とは、プラズマを用いた製造方法（例えばプラズマＣＶＤ法）で製造された絶縁膜のことを意味する。
ゲート絶縁膜４の一端がゲート電極１０に接しており、他端がソース電極２に接している。そのため、ゲート絶縁膜４が層間絶縁膜２１と半導体基板２８の間に介在し、層間絶縁膜２１と半導体基板２８が直接的に接触することを防止している。上記した埋込み領域２０と、ソース領域１８と、チャネル半導体領域８と、アパーチャ領域１２と、ゲート電極１０によって、半導体装置１００がオン・オフの切換えをする。
半導体装置１００の動作について説明する。
ゲート電極１０に正の電圧が印加されていないときは、埋込み領域２０からチャネル半導体領域８に向けて空乏層が形成されている。電子が、ソース領域１８からチャネル半導体領域８を超えてアパーチャ領域１２に移動することができない。そのため、ゲート電極１０に正の電圧が印加されていないときは、半導体装置１００がオフしている。半導体装置１００は、ノーマリーオフ型の半導体装置である。
ゲート電極１０に正の電圧を印加すると、チャネル半導体領域８に形成されていた空乏層が縮小し、ソース領域１８とアパーチャ領域１２の間にチャネルが形成される。電子がソース領域１８からチャネル半導体領域８を超えてアパーチャ領域１２に移動し、半導体装置１００がオンする。半導体装置１００では、ゲート電極１０に２０Ｖの電圧を印加することによって、チャネル半導体領域８にチャネルを形成することができる。半導体装置１００では、ゲート電極１０が、チャネル半導体領域８の表面だけでなく、ソース領域１８とアパーチャ領域１２の表面も覆っている。半導体装置１００の製造時にゲート電極１０の形成位置がずれたとしても、ゲート電極１０をチャネル半導体領域８に確実に対向させることができる。すなわち、半導体装置１００を平面視したときに、ゲート電極１０とソース領域１８の間に隙間が形成されることがない。チャネル半導体領域８にチャネルを確実に形成することができるので、チャネル抵抗が増大することを抑制することができる。半導体装置１００では、ゲート電極１０に印加する電圧を変化させることによってオン・オフを切換える。すなわち、チャネル半導体領域８に形成されている空乏層の幅を変化させることによって、ソース電極２とドレイン電極２２の間で導通状態と非導通状態を切換える。
半導体装置１００をオンからオフに切換えると、ソース電極２とドレイン電極２２の間に電位差が生じる。そして、埋込み領域２０からチャネル半導体領域８に向けて空乏層が伸びる。このときに、空乏層は、チャネル半導体領域８だけでなく、アパーチャ領域１２に向けても伸びる。アパーチャ領域１２が完全に空乏化されれば、ゲート電極１０に高い電界がかることはない。しかしながら、埋込み領域２０からアパーチャ領域１２に空乏層が伸びる過渡期には、ゲート電極１０のショットキー電極部１０ｂに高い電界がかかることがある。しかしながら、ショットキー電極部１０ｂでは、ゲート電極１０と半導体基板２８の間に絶縁膜が介在していないので、高い電界がかかっても破壊されにくい。少なくとも、ショットキー電極部１０ｂは、絶縁ゲート電極部１０ａよりも高い電界に耐えることができる。そのため、半導体装置１００は、従来の半導体装置４００（図１０を参照）よりも耐圧を高くすることができる。例えば、半導体装置４００では、ゲート絶縁膜４０４の厚みが０．１μｍの場合、ゲート絶縁膜４０４に印加することが許容される最大電圧は、およそ３０Ｖである。それに対して、半導体装置１００では、ゲート電極１０におよそ６００Ｖの電圧がかかっても、ゲート電極１０が破壊されない。なお、絶縁ゲート電極部１０ａは、アパーチャ領域１２の表面には設けられていない。そのため、ゲート絶縁膜４に高い電界がかかることはない。
半導体装置１００の製造方法について説明する。
まず、図２に示すように、半導体基板２８を完成させる。半導体基板２８は、公知の方法を採用して製造することができるので説明を省略する。次に、図３に示すように、開口４ａを有するゲート絶縁膜４を、半導体基板２８の表面に形成する。ゲート絶縁膜４は、熱ＣＶＤ法で形成される。そのため、ゲート絶縁膜４を形成するときに、半導体基板２８の表面がプラズマ膜で覆われることはない。次に、図４に示すように、スパッタ法を利用して、半導体基板２８の露出している表面とゲート絶縁膜４の表面に、ゲート電極１０を蒸着する。その後、図５に示すように、ゲート電極１０の所定部分をエッチングする。このときに、ゲート絶縁膜４はエッチングしない。
次に、図６に示すように、ゲート絶縁膜４とゲート電極１０の表面に、層間絶縁膜２１を形成する。層間絶縁膜２１は、プラズマＣＶＤ法で成形する。プラズマＣＶＤ法を用いると、低温で層間絶縁膜２１を形成することができる。なお、ゲート絶縁膜４が介在しているので、層間絶縁膜２１は、半導体基板２８の表面に直接的に接触しない。次に、図７に示すように、層間絶縁膜２１とゲート絶縁膜４の所定部分をエッチングする。その後、ソース領域１８の表面にソース電極２を形成し、ドレイン領域２４の裏面にドレイン電極２２を形成することにより、図１の半導体装置１００が完成する。
上記したように、半導体装置１００では、ゲート絶縁膜４を形成するときに、熱ＣＶＤ法を用いる（図３）。そして、層間絶縁膜２１を形成するときに、プラズマＣＶＤ法を用いる（図６）。低温で絶縁膜を形成することができるという利点を考慮すると、双方ともプラズマＣＶＤ法を用いた方がよい。しかしながら、プラズマ膜は、非プラズマ膜よりも半導体領域に対して電圧を印加しにくい。また、プラズマ膜は、チャネル半導体領域８にプラズマによるダメージを導入する虞がある。そのためプラズマ膜が半導体領域１８，８，１２に接触すると、半導体装置１００のオン抵抗が高くなる。半導体装置１００では、ゲート絶縁膜４がプラズマを用いない製造方法（熱ＣＶＤ法）で形成されるので、オン抵抗が高くなることを防止することができる。また、半導体装置１００では、ゲート電極１０をエッチングするときに、連続してゲート絶縁膜４をエッチングしない（図５）。その結果、プラズマＣＶＤ法で形成された層間絶縁膜２１が、半導体基板２８の表面に接触しない。層間絶縁膜２１が半導体領域１８，８，１２に接触しないので、半導体装置１００のオン抵抗が高くなることを防止することができる。
（第２実施例）
図８に、半導体装置２００の要部断面図を示している。半導体装置２００は、半導体装置１００の変形例である。
半導体装置２００は、横型のトランジスタである。ｐ型半導体領域２２０の表面に、チャネル半導体領域２０８とドリフト半導体領域２１２が設けられている。チャネル半導体領域２０８の厚みＴ２０８は、ドリフト半導体領域２１２の厚みＴ２１２よりも薄い。そのため、ゲート電極２１０に電圧が印加されていないときに、チャネル半導体領域２０８は、ｐ型半導体領域２２０から伸びる空乏層により空乏化される。そのため、電子が、ソース領域２１８からドリフト半導体領域２１２に移動することができない。
半導体装置２００でも、ゲート電極２１０が絶縁ゲート電極部２１０ａとショットキー電極部２１０ｂを有している。絶縁ゲート電極部２１０ａは、ソース領域２１８の表面の一部とチャネル半導体領域２０８の表面に設けられており、ドリフト半導体領域２１２の表面には設けられていない。ドリフト半導体領域２１２の表面には、ショットキー電極部２１０ｂが設けられている。そのため、半導体装置をオフしたときに、ドリフト半導体領域２１２に高い電界がかかっても、ゲート絶縁膜２０４が破壊することを防止することができる。なお、半導体装置２００では、層間絶縁膜２２１の一部が、ドリフト半導体領域２１２の一部に接触している。層間絶縁膜２２１が接している範囲のドリフト半導体領域２１２は、電流の導通状態と非導通状態の切換えを行わない。そのため、層間絶縁膜２２１の一部がドリフト半導体領域２１２の一部に接触していても、半導体装置２００のオン抵抗が高くなることはない。
（第３実施例）
図９に、半導体装置３００の要部断面図を示している。半導体装置３００は、半導体装置２００の変形例である。
半導体装置３００も横型のトランジスタである。半導体装置３００では、半導体基板３２８の厚みが均一である。但し、ｐ型半導体領域３２０の厚みが異なる。範囲３２８ａではｐ型半導体領域３２０が厚く、範囲３２８ｂではｐ型半導体領域３２０が薄い。その結果、チャネル半導体領域３０８の厚みＴ３０８よりも、ドリフト半導体領域３２１の厚みＴ３２１の方が厚い。半導体装置３００では、ｐ型半導体領域３２０の厚みを変化させているので、半導体基板３２８の厚みを均一にしたまま、ドリフト半導体領域３２１の厚みＴ３２１をチャネル半導体領域３０８の厚みＴ３０８よりも厚くすることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
第１実施例の半導体装置の縦断面図を示す。 第１実施例の半導体装置の製造工程を示す。 第１実施例の半導体装置の製造工程を示す。 第１実施例の半導体装置の製造工程を示す。 第１実施例の半導体装置の製造工程を示す。 第１実施例の半導体装置の製造工程を示す。 第１実施例の半導体装置の製造工程を示す。 第２実施例の半導体装置の縦断面図を示す。 第３実施例の半導体装置の縦断面図を示す。 従来の半導体装置の縦断面図を示す。
符号の説明
２，２０２，３０２，４０２：ソース電極（主電極）
４，２０４，３０４，４０４：ゲート絶縁膜
８,２０８，３０８，４０８：チャネル半導体領域
１０，２１０，３１０，４１０：ゲート電極
１０ａ，２１０ａ，３１０ａ：絶縁ゲート電極部
１０ｂ，２１０ｂ，３１０ｂ：ショットキーゲート電極部
１２，２１２，３１２，４１２：ドリフト半導体領域
１８，２１８，３１８，４１８：ソース領域（コンタクト領域）
２０，２２０，３２０，４２０：ｐ型半導体領域
２２，２２２，３２２，４２２：ドレイン電極（主電極）
２８，２２８，３２８，４２８：半導体基板
１００，２００，３００，４００：半導体装置

Claims (2)

  1. 一対の主電極間に設けられたゲート電極を有する半導体装置であって、
    半導体基板の表層部に設けられており、一方の主電極に電気的に接続するコンタクト領域と、
    前記コンタクト領域に隣接する半導体基板の表層部に設けられており、第１の厚みを有するチャネル半導体領域と、
    前記チャネル半導体領域の裏面の少なくとも一部に接しており、ｐ型不純物を含むｐ型半導体領域と、
    半導体基板の表層部に設けられており、前記チャネル半導体領域と前記ｐ型半導体領域の両者に隣接しており、前記第１の厚みよりも厚い第２の厚みを有するとともに、少なくとも一部にｎ型不純物を含むドリフト半導体領域と、
    半導体基板の表面に設けられており、前記コンタクト領域から前記チャネル半導体領域を超えて前記ドリフト半導体領域にまで延びているゲート電極を備えており、
    前記ゲート電極は、絶縁ゲート電極部とショットキー電極部を有し、前記絶縁ゲート電極部がゲート絶縁膜を介して前記コンタクト領域の表面に対向しており、前記ショットキー電極部が前記ドリフト半導体領域の表面に直接的に接触していることを特徴とする半導体装置。
  2. 前記絶縁ゲート電極部が、前記コンタクト領域と前記チャネル半導体領域の接合面を超えて前記ドリフト半導体領域に向けて延びていることを特徴とする請求項１に記載の半導体装置。
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