JP2012244185A - 電界効果トランジスタ - Google Patents

Abstract

【課題】動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供する。
【解決手段】このＧａＮ系のＨＦＥＴでは、２次元電子ガス除去領域２６０Ｂが、ドレイン電極２１１の長手方向の一方の端２１１Ａから短手方向に伸ばした仮想線Ｍ７１よりも長手方向外方に位置すると共にソース電極２１２の一端部２１２Ａに対して短手方向に隣接する領域の下のＧａＮ系積層体２０５に形成されている。また、２次元電子ガス除去領域２６０Ａは、２次元電子ガス除去領域２６０Ｂの長手方向外方に隣接すると共にソース電極２１２の一端部２１２Ａからソース電極接続部２１４に沿って短手方向に延在している。２次元電子ガス除去領域２６０Ａ,２６０Ｂの存在によって、スイッチング時の動的な電界変動によってソース電極２１２の端部２１２Ａからドレイン電極２１１の端部２１１Ａへ向かって電子流が集中することを回避できる。
【選択図】図１２

Description

この発明は、ＧａＮ系のＨＦＥＴ(ヘテロ接合電界効果トランジスタ)に関する。

従来、ＧａＮ系のＨＦＥＴとしては、図１９に示すように、ソース電極３０１とドレイン電極３０２を、それぞれ、くし型フィンガー構造としてものが特許文献１(特開２０１０−１８６９２５号公報)に開示されている。上記ソース電極３０１は、複数のソース電極フィンガー３０３と、この複数のソース電極フィンガー３０３の一端が接続されたソース接続部３０５とで構成されている。また、上記ドレイン電極３０２は、複数のドレイン電極フィンガー３０６と、この複数のドレイン電極フィンガー３０６の一端が接続されたドレイン接続部３０７とで構成されている。なお、図１９では、上記ドレイン電極フィンガー３０６とソース電極フィンガー３０３との間に配置されるゲート電極は省略している。このＧａＮ系のＨＦＥＴは、ソース電極フィンガー３０３とドレイン電極フィンガー３０６を複数備え、くし形フィンガー構造としたことで、大電流動作が可能なパワーデバイスを実現している。

特開２０１０−１８６９２５号公報

ところで、近年、ＧａＮ系ＨＦＥＴにおいて、オフ時の静的な耐圧(オフ耐圧)として、６００Ｖ以上の高耐圧のものが得られている。この静的なオフ耐圧は、ノーマリオンのＧａＮ系ＨＦＥＴにおいて、ゲート電極に−１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に印加する電圧が何ボルトのときに絶縁破壊に至るのかを表す。この静的なオフ耐圧における絶縁破壊は、図１９に示すソース電極フィンガー３０３とドレイン電極フィンガー３０６とが対向する領域で発生している。

ところが、本発明者らは、ＧａＮ系ＦＥＴを検討して行くうちに、短絡耐量と関連するスイッチング動作時の動的な耐圧がオフ時の静的な耐圧の３分の１乃至４分の１である問題に直面した。

具体的には、ノーマリオンのＧａＮ系ＨＦＥＴにおいて、ソース電極に印加する電圧を０(Ｖ)とし、ドレイン電極に印加する電圧を電圧Ｘ(Ｖ)として、ゲート電極に−１０(Ｖ)を加えているオフ状態から、パルス幅５μ秒で０Ｖのパルス波を１パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なった。上記ドレイン電極に印加する電圧Ｘ(Ｖ)は、例えば、１００Ｖ,１１０Ｖ,１２０Ｖ,…等のように、１０Ｖずつ増加させ、それぞれのドレイン印加電圧Ｘ(Ｖ)において、上記実験を行ない、絶縁破壊に至る電圧Ｘ(Ｖ)を測定した。なお、この明細書では、上記パルス波印加による実験で求めた絶縁破壊電圧Ｘ(Ｖ)をダイナミック耐圧と言う。

このダイナミック耐圧実験の結果、静的なオフ時の耐圧が６００Ｖであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の４分の１(１５０Ｖ)に低下しているという予想外の現象が生じていることが判明した。この実験後のサンプルを解析したところ、ドレイン電極の端部で絶縁破壊が起こっていることが観察された。図１９に例示するように、ドレイン電極フィンガー３０６の端部３０６Ａとソース接続部３０５との間隔は、ドレイン電極フィンガー３０６とソース電極フィンガー３０３とが対向する間隔よりも長い(例えば１.５倍)ことから、上記ドレイン電極の端部で絶縁破壊が発生するのは予想外であった。

そこで、本発明者らは、上記静的なオフ耐圧に対する動的な耐圧である上記ダイナミック耐圧の低下について様々な検討を行なった結果、次のように、推定した。すなわち、ゲート電極にパルス波を印加したときのスイッチング動作による電界の時間的変化の影響によって、図１９に矢印Ｙで例示するように、局所的に電流が集中し、ドレイン電極の端部での絶縁破壊が起こっていると考えられた。つまり、上記ダイナミック耐圧の低下は、スイッチング時の電流集中が影響していると考えられた。

そこで、この発明の課題は、動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供することにある。

本発明者らは、上記ダイナミック耐圧の低下の問題に対して様々な検討を行なった結果、上述のようにドレイン電極の端部に電子流が集中していることが、低下の要因ではないかと推察し、ドレイン電極端部への電子流の集中を抑制する構造を発明し、この発明の構造によって、ダイナミック耐圧の低下抑制に有効な結果が得られた。

すなわち、この発明の電界効果トランジスタは、ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に形成されているフィンガー状のドレイン電極と、
上記ＧａＮ系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、
平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極と
を備え、
上記フィンガー状のソース電極の長手方向の一方の端部は、上記フィンガー状のドレイン電極の長手方向の一方の端から上記長手方向と直交する短手方向に伸ばした仮想線よりも長手方向外方に位置しており、
上記ゲート電極下の上記ＧａＮ系積層体に上記ヘテロ接合による２次元電子ガスを残し、
上記ドレイン電極の長手方向の一方の端から上記短手方向に伸ばした仮想線よりも長手方向外方に位置すると共に上記ソース電極の上記端部に対して上記短手方向に隣接する領域の下の上記ＧａＮ系積層体に２次元電子ガスが存在しない２次元電子ガス除去領域が形成されていることを特徴とする。

本発明のように、上記２次元電子ガスを除去した２次元電子ガス除去領域を形成した構成により、理論的な確かな根拠は不明であるが、具体的な事実として、上記ダイナミック耐圧の低下を抑制できることが判明した。

本発明の構成によれば、上記２次元電子ガス除去領域の存在によって、スイッチング時の動的な電界変動によって上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなると想像される。

なお、本明細書において、上記ソース電極に隣接する領域とは、上記ソース電極に間隙を挟むことなく接している領域、または、上記ソース電極に対して僅かな間隙を隔てて隣り合う領域を意味している。この僅かな間隙とは、例えば、２０μｍ以下であり、上記２次元電子ガス除去領域は、例えば上記ＧａＮ系積層体にリセスを形成し、或いは、不純物を注入して製造することが可能である。

また、一実施形態では、少なくとも上記ソース電極の長手方向の端に対して長手方向外側に隣接する領域の下の上記ＧａＮ系積層体に、２次元電子ガスが存在しない２次元電子ガス除去領域が形成されている。

この実施形態によれば、上記ソース電極の長手方向外側に隣接する２次元電子ガス除去領域の存在により、上記ソース電極の長手方向の端から上記ドレイン電極の長手方向の端へ向かって電子流が集中しにくくなると考えられ、上記ダイナミック耐圧の低下を抑制できる。

また、一実施形態では、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さと同じ長さであるか、もしくは、上記ソース電極の長手方向の長さが上記ドレイン電極の長手方向の長さよりも短く、かつ、
上記ソース電極の長手方向の一端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差しており、
上記ソース電極の長手方向の他端から上記長手方向と直交する短手方向に伸ばした仮想線が、上記ドレイン電極と接しているか、もしくは上記ドレイン電極と交差している。

この実施形態のような構成によれば、理論的な確かな根拠は不明であるが、具体的な事実として、さらに、上記ダイナミック耐圧の低下を抑制できることが判明した。本実施形態のように、上記ソース電極の長手方向の両端が上記ドレイン電極の長手方向の両端よりも長手方向外方へ突出していない構成によれば、スイッチング時の動的な電界変動によって上記ソース電極の端部から上記ドレイン電極の端部へ向かって電子流が集中しにくくなるからであると想像される。

これに対し、ソース電極の長手方向の長さがドレイン電極の長手方向の長さよりも長い場合のように、ソース電極の長手方向の両端もしくは一端がドレイン電極の長手方向の両端よりも長手方向外方へ突出している場合には、本実施形態の構成に比べて、上記ダイナミック耐圧が著しく低下していることが判明した。

また、一実施形態では、上記ゲート電極は、平面視において、
上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の端部を囲むように延在している。

この実施形態によれば、上記ゲート電極は上記ドレイン電極の長手方向の端部を囲むように延在しているので、上記オフ耐圧試験時にドレイン電極の端部への電界の集中を抑制でき、静的なオフ耐圧の向上を図れる。

また、一実施形態では、上記ドレイン電極の長手方向の端から上記長手方向と直交する短手方向に伸ばした仮想線と上記ゲート電極とが囲む領域の下の上記ＧａＮ系積層体に上記２次元電子ガスが存在しない２次元電子ガス除去領域を形成した。

この実施形態によれば、上記ドレイン電極の長手方向の端と上記ゲート電極との間に上記２次元電子ガス除去領域を形成した構成により、上記ダイナミック耐圧試験時にドレイン電極の端部への電子流の集中を抑制できると考えられ、動的な耐圧の向上を図れる。また、上記２次元電子ガス除去領域が存在していることで、上記ドレイン電極の長手方向の端と上記ゲート電極との間の電界が、上記ドレイン電極の長手方向の端と上記ゲート電極との間の距離を短く設定した場合に急増することを回避して、静的なオフ耐圧の低下を回避できる。

また、一実施形態では、上記ドレイン電極の長手方向の端から上記長手方向と直交する短手方向に伸ばした仮想線と上記ゲート電極とが囲む領域の下の上記ＧａＮ系積層体に上記ヘテロ接合による２次元電子ガスを残した。

この実施形態によれば、上記ドレイン電極の長手方向の端と上記ゲート電極との間の領域下のＧａＮ系積層体に２次元電子ガスを残した構成により、上記領域下の２次元電子ガスを削除した場合に比べて、電流容量の増加を図れる。また、上記ドレイン電極と上記ゲート電極との間の距離を長く設定した場合に、上記ドレイン電極と上記ゲート電極との間の電界が急減するので、静的なオフ耐圧の向上を図れる。

また、一実施形態では、上記フィンガー状のソース電極の長手方向の一方の端部は、上記フィンガー状のドレイン電極の長手方向の一方の端から上記長手方向と直交する短手方向に伸ばした仮想線よりも長手方向外方に位置しており、
上記２次元電子ガス除去領域は、
上記ドレイン電極の長手方向の一方の端から上記短手方向に伸ばした仮想線よりも長手方向外方に位置すると共に上記ソース電極の上記端部に対して上記短手方向に隣接する領域の下の上記ＧａＮ系積層体に形成されている。

この実施形態によれば、上記ソース電極の端部に短手方向に隣接する領域下に上記２次元電子ガス除去領域を形成したことで、ソース電極の端部からドレイン電極の端部への電子流の集中を抑制して、上記ソース電極の長手方向の一方の端が上記ドレイン電極の長手方向の一方の端よりも長手方向外方に突出していても、動的なオフ耐圧の向上を図れる。

この発明の電界効果トランジスタによれば、ソース電極に隣接する領域またはドレイン電極の長手方向の端に隣接する領域の少なくとも一方の領域下のＧａＮ系積層体に２次元電子ガス除去領域を形成したことにより、上記ダイナミック耐圧の低下を抑制できることが判明した。本発明の構成によれば、上記２次元電子ガス除去領域の存在によって、スイッチング時の動的な電界変動によってソース電極の端部からドレイン電極の端部へ向かって電子流が集中しにくくなると推察される。

この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。 図１のＢ−Ｂ線断面を示す図である。 図１のＡ−Ａ線断面を示す図である。 図１のＣ−Ｃ線断面を示す図である。 図１のＤ−Ｄ線断面を示す図である。 上記第１実施形態の第１変形例の平面模式図である。 上記第１実施形態の第２変形例の平面模式図である。 この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。 図８のＥ−Ｅ線断面を示す図である。 図８のＦ−Ｆ線断面を示す図である。 上記第２実施形態の変形例を示す平面模式図である。 この発明の第３実施形態であるＧａＮ ＨＦＥＴの平面模式図である。 図１２のＧ−Ｇ線断面を示す図である。 図１２のＨ−Ｈ線断面を示す図である。 図１２のＩ−Ｉ線断面を示す図である。 図１２のＪ−Ｊ線断面を示す図である。 上記第２実施形態の比較例を示す平面模式図である。 上記第１実施形態の第２変形例,上記第２実施形態のドレイン電極の端とゲート電極の接続部との間の距離Ｔと電界Ｅとの関係を示すグラフである。 従来例の電極構造を模式的に示す平面図である。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１は、この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図２は図１のＢ−Ｂ線断面を示す図であり、図３は図１のＡ−Ａ線断面を示す図である。また、図４は図１のＣ−Ｃ線断面を示す図であり、図５は図１のＤ−Ｄ線断面を示す図である。

図２,図３に示すように、この第１実施形態は、Ｓｉ基板１上に、アンドープＧａＮ層２,アンドープＡｌＧａＮ層３を形成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３がヘテロ接合を有するＧａＮ系積層体５を構成している。上記アンドープＧａＮ層２とアンドープＡlＧａＮ層３との界面に２ＤＥＧ(２次元電子ガス)６が発生する。また、上記ＧａＮ系積層体５上には、保護膜７、層間絶縁膜８が順次形成されている。上記保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ_２、Ａｌ_２Ｏ_３などを用いてもよい。また、上記層間絶縁膜８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。

また、上記ＧａＮ系積層体５には、アンドープＧａＮ層２に達するリセスが形成され、このリセスにドレイン電極１１とソース電極１２がオーミック電極として形成されている。このドレイン電極１１とソース電極１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜７には開口が形成され、この開口にゲート電極３３が形成されている。このゲート電極３３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層３とショットキー接合するショットキー電極として形成されている。

また、図２に示すように、上記層間絶縁膜８上にドレイン配線１５が形成されている。上記層間絶縁膜８には、スルーホール１７が形成され、このスルーホール１７を通して、上記ドレイン配線１５がドレイン電極１１に電気的に接続されている。また、図３に示すように、上記層間絶縁膜８上にソース配線２０が形成されている。上記層間絶縁膜８には、スルーホール１８が形成され、このスルーホール１８を通して、上記ソース配線２０がソース電極１２に電気的に接続されている。上記ドレイン配線１５,ソース配線２０としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。

図１に示すように、この第１実施形態は、３本のフィンガー状のドレイン電極１１と４本のフィンガー状のソース電極１２を備えている。上記ドレイン電極１１と上記ソース電極１２は、上記ドレイン電極１１,ソース電極１２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極１１と上記ソース電極１２は、互いに略平行に延在している。

また、この実施形態では、各ソース電極１２の長手方向の長さＬ１２と各ドレイン電極１１の長手方向の長さＬ１１とが同じ長さである。また、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ１,Ｍ２が上記ドレイン電極１１の端１１Ａ,１１Ｂと接している。つまり、上記ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置は、上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致している。

また、上記ゲート電極３３は、平面視において、上記フィンガー状のドレイン電極１１と上記フィンガー状のソース電極１２との間で長手方向に延在している複数の長手方向延在部３３Ａと各長手方向延在部３３Ａを接続する接続部３３Ｂとを有する。この接続部３３Ｂは、各ドレイン電極１１,各ソース電極１２の長手方向の外方で上記長手方向と直交する短手方向に延在している。図１に示すように、上記ゲート電極３３の各長手方向延在部３３Ａは、ソース電極１２との間の短手方向の距離がドレイン電極１１との間の短手方向の距離よりも短い。

また、この第１実施形態では、図４,図５に示すように、上記アンドープＧａＮ層２に達するリセス３５が、各ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂに長手方向外側に隣接する領域から、各ソース電極１２の長手方向の両端１２Ａ,１２Ｂに長手方向外側に隣接する領域に亘って、形成されている。このリセス３５により、図１に示す２次元電子ガスを除去した２次元電子ガス除去領域３１が形成されている。この２次元電子ガス除去領域３１は、上記仮想線Ｍ１の長手方向外方で短手方向に延在していると共に上記仮想線Ｍ２の長手方向外方で短手方向に延在している。したがって、上記２次元電子ガス除去領域３１は、各ソース電極１２の長手方向の両端１２Ａ,１２Ｂに長手方向外側に隣接する領域下および各ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂに長手方向外側に隣接する領域下に形成されている。また、上記２次元電子ガス除去領域３１は、上記短手方向の両端のソース電極１２の短手方向外側に隣接する領域にもソース電極１２に沿って長手方向に延在している。

上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。このＧａＮ ＨＦＥＴによれば、上記２次元電子ガス除去領域３１を形成したことにより、次に述べるように、従来例に比べて、上記ダイナミック耐圧の低下を抑制できることが判明した。

すなわち、図１９に示すような従来例では、静的なオフ耐圧として６００Ｖが得られるものの、上記動的なオフ耐圧であるダイナミック耐圧は、１５０Ｖ以下に低下していた。

この静的なオフ耐圧は、ゲート電極に−１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に何ボルトの電圧を印加したときに短絡(絶縁破壊)に至るのかを表す。一方、上記ダイナミック耐圧は、前述した通り、ソース電極に印加する電圧を０(Ｖ)とし、ドレイン電極に印加する電圧を電圧Ｘ(Ｖ)として、ゲート電極に−１０(Ｖ)を加えているオフ状態から、パルス幅５μ秒で０Ｖのパルス波を１パルスだけゲート電極に印加して、オンさせ、素子が破壊するか否かを観察する実験を行なうことで求める。上記ドレイン電極に印加する電圧Ｘ(Ｖ)は、例えば、１００Ｖ,１１０Ｖ,１２０Ｖ,…等のように、１０Ｖずつ増加させ、それぞれのドレイン印加電圧Ｘ(Ｖ)において、上記実験を行ない、短絡(絶縁破壊)に至る電圧Ｘ(Ｖ)を測定した。

上記従来例においては、上記実験の結果、静的なオフ時の耐圧が６００Ｖであるにもかかわらず、動的な耐圧である上記ダイナミック耐圧が、静的なオフ時の耐圧の４分の１(１５０Ｖ)以下に低下しているという予想外の現象が生じていた。この実験後のサンプルを解析したところ、ドレイン電極の端部で絶縁破壊が起こっていることが観察された。上記従来例における上記静的なオフ耐圧に対する上記ダイナミック耐圧の低下については、次のように、推定される。すなわち、ゲート電極にパルス波を印加したときのスイッチング動作による電界の時間的変化によって、局所的に電流が集中し、ドレイン電極の端部での絶縁破壊が起こっていると考えられる。つまり、この耐圧低下は、スイッチング時の動的な電界変動が影響していると考えられる。

これに対して、本実施形態では、静的なオフ耐圧が６００Ｖであり、動的な耐圧であるダイナミック耐圧は、２６０Ｖであった。したがって、本実施形態によれば、動的なオフ耐圧であるダイナミック耐圧が、従来例に比べて、７０％以上向上していた。

本実施形態の構成によれば、上記２次元電子ガス除去領域３１の存在によって、スイッチング時の動的な電界変動によって上記ソース電極１２の端１２Ａ,１２Ｂから上記ドレイン電極１１の端１１Ａ,１１Ｂへ向かって電子流が集中しにくくなると推察される。また、本実施形態によれば、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂが上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、上記ソース電極１２の端１２Ａ,１２Ｂから上記ドレイン電極１１の端１１Ａ,１１Ｂへ向かって電子流が集中することを回避できると考えられる。

また、この実施形態では、フィンガー状のドレイン電極１１およびソース電極１２を複数備えるので、上述の上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂが上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、スイッチング時の動的な電界変動によって、両側のソース電極１２から中央のドレイン電極１１の端部への電子流の集中が起こりにくくなるから、著しく、ダイナミック耐圧を向上できる。

尚、上記第１実施形態では、各ソース電極１２の長手方向の両端１２Ａ,１２Ｂに長手方向外側に隣接する領域下および各ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂに長手方向外側に隣接する領域下に２次元電子ガス除去領域３１を形成したが、図６に示す第１変形例のように、各ソース電極１２の長手方向の両端１２Ａ,１２Ｂに長手方向外側に隣接する領域下のみに２次元電子ガス除去領域５１を形成してもよい。この第１変形例でも、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記ドレイン電極１１の長手方向の両端１１Ａ,１１Ｂへ向かって電子流が集中することを回避できると考えられ、動的なオフ耐圧を向上できる。なお、上記ソース電極１２の両端１２Ａ,１２Ｂの長手方向に隣接する領域下の２次元電子ガス除去領域５１だけでなく、ドレイン電極１１の両端１１Ａ,１１Ｂに隣接する領域下にも２次元電子ガス除去領域(図示せず)を形成してもよい。また、上記ソース電極１２またはドレイン電極１１の長手方向の片方の端だけに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。

また、この第１実施形態では、アンドープＧａＮ層２に達するリセス３５を形成することで上記２次元電子ガス除去領域３１を形成したが、上記リセス３５を形成する替わりに上記領域のＧａＮ系積層体５に、ホウ素(Ｂ)または鉄(Ｆｅ)等の不純物を注入することで、上記２次元電子ガス除去領域３５を形成してもよい。

また、図７に示す第２変形例のように、上記第１実施形態のゲート電極３３に替えて、ゲート電極３８を備えてもよい。このゲート電極３８は、上記ゲート電極３３と同様に、上記フィンガー状のドレイン電極１１と上記フィンガー状のソース電極１２との間で長手方向に延在している複数の長手方向延在部３８Ａと各長手方向延在部３８Ａを接続する接続部３８Ｂとを有する。一方、このゲート電極３８は、各長手方向延在部３８Ａを挟んで上記接続部３８Ｂと対向して短手方向に延在しているもう１つの接続部３８を有する点が、上記ゲート電極３３と異なる。このゲート電極３８によれば、各ドレイン電極１１の両端１１Ａ,１１Ｂを含む各ドレイン電極１１の周囲を取り囲んでいると共に各ソース電極１２の両端１２Ａ,１２Ｂを含む各ソース電極１２の周囲を取り囲んでいる。これにより、上記オフ耐圧試験時にドレイン電極１１の端部への電子流の集中が抑制されると考えられ、静的なオフ耐圧の向上を図れる。

また、上記第１実施形態では、各ソース電極１２の長手方向の長さＬ１２を各ドレイン電極１１の長手方向の長さＬ１１と同じ長さにすると共に各ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置を上記ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致させたが、上記ソース電極１２の長手方向の長さを上記ドレイン電極１１の長手方向の長さよりも短くしてもよい。この場合、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線が上記ドレイン電極１１と交差するようにソース電極とドレイン電極を配置する。また、上記ソース電極１２の長手方向の長さを上記ドレイン電極１１の長手方向の長さよりも短くした場合に、上記ソース電極１２の長手方向の両端１２Ａ,１２Ｂのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極１１の長手方向の端に接していて、両端１２Ａ,１２Ｂのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極１１に交差していてもよい。

(第２の実施の形態)
図８は、この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図９は、図８のＥ−Ｅ線断面を示す図である。また、図１０は、図８のＦ−Ｆ線断面を示す図である。

図９,図１０に示すように、この第２実施形態は、Ｓｉ基板８１上に、アンドープＧａＮ層８２,アンドープＡｌＧａＮ層８３を形成している。アンドープＧａＮ層８２とアンドープＡｌＧａＮ層８３がヘテロ接合を有するＧａＮ系積層体８５を構成している。上記アンドープＧａＮ層８２とアンドープＡlＧａＮ層８３との界面に２ＤＥＧ(２次元電子ガス)８６が発生する。また、上記ＧａＮ系積層体８５上には、保護膜８７、層間絶縁膜８８が順次形成されている。上記保護膜８７の材料としては、ここでは、例えば、ＳｉＮとしたが、ＳｉＯ_２、Ａｌ_２Ｏ_３などを用いてもよい。また、上記層間絶縁膜８８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧやＢＰＳＧなどの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜８７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。

また、上記ＧａＮ系積層体８５には、アンドープＧａＮ層８２に達するリセスが形成され、このリセスにドレイン電極９１とソース電極９２がオーミック電極として形成されている。このドレイン電極９１とソース電極９２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜８７には開口が形成され、この開口にゲート電極９３が形成されている。このゲート電極９３は、例えば、ＴｉＮで作製され、アンドープＡｌＧａＮ層８３とショットキー接合するショットキー電極として形成されている。

また、図９に示すように、上記層間絶縁膜８８上にドレイン配線９５が形成されている。上記層間絶縁膜８８には、スルーホール９７が形成され、このスルーホール９７を通して、上記ドレイン配線９５がドレイン電極９１に電気的に接続されている。また、図１０に示すように、上記層間絶縁膜８８上にソース配線１０３が形成されている。上記層間絶縁膜８８には、スルーホール９８が形成され、このスルーホール９８を通して、上記ソース配線１０３がソース電極９２に電気的に接続されている。上記ドレイン配線９５,ソース配線１０３としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。

また、図８に示すように、この実施形態では、各ソース電極９２の長手方向の長さＬ９２と各ドレイン電極９１の長手方向の長さＬ９１とが同じ長さである。また、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ３１,Ｍ３２が上記ドレイン電極９１の両端９１Ａ,９１Ｂと接している。つまり、上記ソース電極９２の長手方向の端９２Ａ,９２Ｂの長手方向の位置は、上記ドレイン電極９１の長手方向の端９１Ａ,９１Ｂの長手方向の位置と一致している。また、各ドレイン電極９１の両端９１Ａ,９１Ｂは、長手方向外方へ凸の湾曲形状である。

また、上記ゲート電極９３は、上記フィンガー状のドレイン電極９１と上記フィンガー状のソース電極９２との間で長手方向に延在している長手方向延在部９３Ａと湾曲部９３Ｂ,９３Ｃとを有している。この湾曲部９３Ｂは、ドレイン電極９１の端９１Ａを囲むように延在しており、ドレイン電極９１を挟んで隣り合う２つの長手方向延在部９３Ａの一端に連なっている。また、上記湾曲部９３Ｃは、ドレイン電極９１の端９１Ｂを囲むように延在しており、ドレイン電極９１を挟んで隣り合う２つの長手方向延在部９３Ａの他端に連なっている。また、上記２つの長手方向延在部９３Ａと湾曲部９３Ｂと湾曲部９３Ｃとが構成する環状部は、上記長手方向に延在する枝部９３Ｄに連なり、この枝部９３Ｄは上記長手方向と直交する方向に延在している連接部９３Ｅに連なっている。図８に示すように、上記ゲート電極９３の各長手方向延在部９３Ａは、ソース電極９２との間の短手方向の距離がドレイン電極９１との間の短手方向の距離よりも短い。

さらに、この実施形態では、図８に示すように、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙を隔てて２次元電子ガス除去領域１１１,１１１Ａが形成されている。この僅かな間隙は、例えば、２０μｍ以下である。上記２次元電子ガス除去領域１１１,１１１Ａは、上記ＧａＮ系積層体８５に後述するリセスを形成することによって形成している。

上記２次元電子ガス除去領域１１１は、上記ソース電極９２の端９２Ａ近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極９３の湾曲部９３Ｂに沿って延在している。また、上記２次元電子ガス除去領域１１１Ａは、上記ソース電極９２の端９２Ｂ近傍から長手方向外方へ向かって末広がりに広がっていると共にゲート電極９３の湾曲部９３Ｃに沿って延在している。

この２次元電子ガス除去領域１１１では、図９に示すように、ゲート電極９３の湾曲部９３Ｂに対して外周側へ隣接していると共にアンドープＧａＮ層８２に達するリセス１０８を形成することにより、２次元電子ガス８６が除去されている。このリセス１０８は、図１０に示すように、上記ソース電極９２の端９２Ａに対して長手方向外方へ隣接している。また、上記ソース電極９２の端９２Ｂに対して長手方向外方へ隣接していると共にアンドープＧａＮ層８２に達するリセス１０９を形成することにより、２次元電子ガス８６が除去されて上記２次元電子ガス除去領域１１１Ａが形成されている。また、上記２次元電子ガス除去領域１１１は、上記短手方向の両端のソース電極９２の短手方向外側に隣接する領域にもソース電極９２に沿って長手方向に延在している。

上記構成のＧａＮ ＨＦＥＴは、ノーマリオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。

この第２実施形態のＧａＮ ＨＦＥＴの耐圧実験結果は、静的なオフ耐圧が６００Ｖで、ダイナミック耐圧が３００Ｖであり、図１７に示す比較例のダイナミック耐圧１５０Ｖに比べて、１００％以上向上していた。

図１７に示す比較例は、この第２実施形態と比較して、２次元電子ガス除去領域１１１,１１１Ａが形成されていない点と、ソース電極９２に替えてソース電極４１２を備えた点、およびドレイン電極９１に替えてドレイン電極４１１を備えた点が異なる。この比較例のソース電極４１２は、ソース電極９２に相当する長手方向延在部４１２Ａと、この長手方向延在部４１２Ａの長手方向の一端から上記ゲート電極９３の湾曲部９３Ｂを囲むように延在している湾曲部４１２Ｂと上記長手方向延在部４１２Ａの長手方向の他端から上記ゲート電極９３の湾曲部９３Ｃを囲むように延在している湾曲部４１２Ｃとを有している。この比較例のドレイン電極４１１の端４１１Ａと上記ソース電極４１２の湾曲部４１２Ｂとの間の長手方向の距離Ｄ２は、ドレイン電極４１１とソース電極４１２の長手方向延在部４１２Ａとの間の短手方向の距離Ｄ１の１.５倍である。

この比較例のＧａＮ ＨＦＥＴの静的なオフ耐圧は、６００Ｖであった。この静的なオフ耐圧では、ソース電極４１２の長手方向延在部４１２Ａとドレイン電極４１１との間で短絡(絶縁破壊)が発生していた。一方、この比較例のダイナミック耐圧は、１５０Ｖであり、静的なオフ耐圧６００Ｖの４分の１まで低下していた。この動的な耐圧では、ドレイン電極４１１の端４１１Ａ,４１１Ｂの部分で絶縁破壊が起こっていることが観察された。上記比較例における上記静的なオフ耐圧に対する上記ダイナミック耐圧の低下については、次のように、推定される。すなわち、ゲート電極９３にパルス波を印加したときのスイッチング動作による電界の時間的変化によって、局所的に電流が集中し、ドレイン電極４１１の端４１１Ａ,４１１Ｂの部分での絶縁破壊が起こっていると考えられる。つまり、この耐圧低下は、スイッチング時の動的な電界変動が影響していると想像される。

これに対して、この実施形態のＧａＮ ＨＦＥＴのダイナミック耐圧は、２８０Ｖであり、上記比較例のダイナミック耐圧１５０Ｖに比べて、８０％以上向上していた。なお、この実施形態の静的なオフ耐圧は、６００Ｖであり、上記比較例と同じであった。

このように、この第２実施形態によれば、上記比較例に比べて、上記ダイナミック耐圧の低下を抑制できることが判明した。

その理由は、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂに隣接した２次元電子ガス除去領域１１１,１１１Ａを形成した上にソース電極９２の長手方向の両端９２Ａ,９２Ｂがドレイン電極９１の長手方向の両端９１Ａ,９１Ｂよりも長手方向外方へ突出していなく、かつ上記ドレイン電極９１の両端９１Ａ,９１Ｂを湾曲形状としたことで、ダイナミック耐圧試験時にドレイン電極９１の端９１Ａ,９１Ｂへの電子流の集中を抑制できたためと推察される。

また、この第２実施形態によれば、前述の第１実施形態に比べて、ダイナミック耐圧が２０Ｖ向上していた。その理由は、上記２次元電子ガス除去領域１１１を形成しただけでなく、上記ゲート電極９３が長手方向延在部９３Ａ,湾曲部９３Ｂ,９３Ｃによって、平面視において、上記ドレイン電極９１の全体を囲んでいるとともに、上記ドレイン電極９１の両端９１Ａ,９１Ｂを湾曲形状とした構成によると考えられる。上記構成により、ダイナミック耐圧試験時にドレイン電極９１の端９１Ａ,９１Ｂへの電子流の集中をより抑制できたと推察される。

なお、上記第２実施形態において、ソース電極９２の長手方向の長さをドレイン電極９１の長手方向の長さよりも短くしてもよい。この場合、ソース電極９２の長手方向の両端９２Ａ,９２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線がドレイン電極９１と交差するようにソース電極９２とドレイン電極９１を配置する。また、上記ソース電極９２の長手方向の長さを上記ドレイン電極９１の長手方向の長さよりも短くした場合に、上記ソース電極９２の長手方向の両端９２Ａ,９２Ｂのうちの一方から上記短手方向に伸ばした仮想線がドレイン電極９１の長手方向の端に接していて、両端９２Ａ,９２Ｂのうちの他方から上記短手方向に伸ばした仮想線がドレイン電極９１に交差していてもよい。

また、上記第２実施形態では、図８に示すように、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ僅かな間隙を隔てていると共に上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙(例えば、２０μｍ以下)を隔てて２次元電子ガス除去領域１１１を形成したが、図１１に示すように、上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ僅かな間隙(例えば、２０μｍ以下)を隔てて２次元電子ガス除去領域１５１,１５２を形成してもよい。この２次元電子ガス除去領域１５１,１５２は、上記ソース電極９２の短手方向の寸法とほぼ同様の短手方向寸法を有し、ほぼ四角形状である。このような四角形状の２次元電子ガス除去領域１５１,１５２を有する場合にも、上記ソース電極９２の両端９２Ａ,９２Ｂから上記ドレイン電極９１の両端９１Ａ,９１Ｂへの電流パスが形成されることが抑制されると考えられ、ダイナミック耐圧の向上を図れる。なお、上記ソース電極９２の両端９２Ａ,９２Ｂの長手方向に隣接する領域下の２次元電子ガス除去領域１５１,１５２だけでなく、ドレイン電極９１の両端９１Ａ,９１Ｂに隣接する領域下にも２次元電子ガス除去領域(図示せず)を形成してもよい。また、上記ソース電極９２またはドレイン電極９１の長手方向の片方の端だけに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。

また、上記第２実施形態では、アンドープＧａＮ層８２に達するリセス１０８,１０９を形成することで上記２次元電子ガス除去領域１１１,１１１Ａを形成したが、上記リセス１０８,１０９を形成する替わりに上記領域のＧａＮ系積層体８５に、ホウ素(Ｂ)または鉄(Ｆｅ)等の不純物を注入することで、上記２次元電子ガス除去領域１１１,１１１Ａを形成してもよい。

また、上記２次元電子ガス除去領域１１１は、上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃに対して外周側へ間隙を隔てることなく隣り合っていてもよく、上記２次元電子ガス除去領域１１１,１１１Ａは、上記ソース電極９２の両端９２Ａ,９２Ｂに対して長手方向外方へ間隙を隔てることなく隣り合っていてもよい。本明細書において、２次元電子ガス除去領域がソース電極やゲート電極に隣接しているとは、間隙を隔てることなく隣り合っている場合と、上記僅かな間隙(例えば、２０μｍ以下)を隔てて隣り合っている場合とを含んでいる。

ここで、図１８の特性Ｋ２で、この第２実施形態におけるドレイン電極９１の端９１Ａ,９１Ｂとゲート電極９３の湾曲部９３Ｂ,９３Ｃとの間の距離Ｔ２(μｍ)と端９１Ａ,９１Ｂと湾曲部９３Ｂ,９３Ｃとの間の電界Ｅ(Ｖ/ｍ)との関係を示す。この第２実施形態によれば、上記ドレイン電極９１の長手方向の端９１Ａ,９１Ｂと上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃとの間の領域下のＧａＮ系積層体８５に２次元電子ガス８６を残した。この構成により、上記ドレイン電極９１と上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃとの間の距離Ｔ２を長くすることで、上記ドレイン電極９１と上記ゲート電極９３の湾曲部９３Ｂ,９３Ｃとの間の電界が急減するから、静的なオフ耐圧の向上を図れる。

一方、図１８の特性Ｋ１は、前述の第１実施形態におけるドレイン電極１１の端１１Ｂとゲート電極３３の接続部３３Ｂとの間の距離Ｔ１と上記端１１Ｂと接続部３３Ｂとの間の電界Ｅとの関係を示している。この第１実施形態では、上記ドレイン電極１１の端１１Ｂとゲート電極３３の接続部３３Ｂとの間の２次元電子ガスが削除されている。この構成により、上記距離Ｔ１を短くした場合に、上記電界Ｅが急増することを回避できて、静的なオフ耐圧の急低下を回避できる。

(第３の実施の形態)
図１２は、この発明の第３実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図１３は図１２のＧ−Ｇ線断面を示す図であり、図１４は図１２のＨ−Ｈ線断面を示す図である。また、図１５は図１２のＩ−Ｉ線断面を示す図であり、図１６は図１２のＪ−Ｊ線断面を示す図である。

図１３〜図１６の断面図に示すように、この第３実施形態は、Ｓｉ基板２０１上に、アンドープＧａＮ層２０２,アンドープＡｌＧａＮ層２０３を形成している。アンドープＧａＮ層２０２とアンドープＡｌＧａＮ層２０３がヘテロ接合を有するＧａＮ系積層体２０５を構成している。上記アンドープＧａＮ層２０２とアンドープＡlＧａＮ層２０３との界面に２ＤＥＧ(２次元電子ガス)２０６が発生する。また、上記ＧａＮ系積層体２０５上には、保護膜２０７、層間絶縁膜２０８が順次形成されている。上記保護膜２０７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ_２、Ａｌ_２Ｏ_３などを用いてもよい。また、上記層間絶縁膜２０８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜２０７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。

また、上記ＧａＮ系積層体２０５には、アンドープＧａＮ層２０２に達するリセスが形成され、このリセスにドレイン電極２１１とソース電極２１２がオーミック電極として形成されている。このドレイン電極２１１とソース電極２１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜２０７には開口が形成され、この開口にゲート電極２３０が形成されている。このゲート電極２３０は、例えば、ＴｉＮで作製され、アンドープＡｌＧａＮ層３とショットキー接合するショットキー電極として形成されている。

また、図１２に示すように、この第３実施形態は、３本のフィンガー状のドレイン電極２１１と４本のフィンガー状のソース電極２１２を備えている。上記ドレイン電極２１１と上記ソース電極２１２は、上記ドレイン電極２１１,ソース電極２１２がフィンガー状に長手方向に延在している方向と直交する短手方向に予め定められた間隔を隔てて交互に配置されている。また、上記ドレイン電極２１１と上記ソース電極２１２は、互いに略平行に延在している。

また、この第３実施形態では、各ソース電極２１２の長手方向の一端部２１２Ａは、各ドレイン電極２１１の長手方向の一端２１１Ａよりも長手方向一端側へ突出している。つまり、上記フィンガー状のソース電極２１２の長手方向の一端部２１２Ａは、上記フィンガー状のドレイン電極２１１の長手方向の一端２１１Ａから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ７１よりも長手方向外方に位置している。

各ドレイン電極２１１の長手方向の他端２１１Ｂは短手方向に延在するドレイン電極接続部２１３に電気的に接続されている。また、各ソース電極２１２の長手方向の一端部２１２Ａは、短手方向に延在するソース電極接続部２１４に電気的に接続されている。

また、上記ゲート電極２３０は、平面視において、上記フィンガー状のドレイン電極２１１と上記フィンガー状のソース電極２１２との間で長手方向に延在している複数の長手方向延在部２３０Ｂと各長手方向延在部２３０Ｂを一端部で接続する接続部２３０Ｃと各長手方向延在部２３０Ｂを他端部で接続する接続部２３０Ａとを有する。上記接続部２３０Ｃは、各ドレイン電極２１１の一端２１１Ａの長手方向の外方で上記長手方向と直交する短手方向に延在している。また、上記接続部２３０Ａは、各ソース電極２１２の他端部２１２Ｂの長手方向の外方で上記長手方向と直交する短手方向に延在している。図１２に示すように、上記ゲート電極２３０の各長手方向延在部２３０Ｂは、ソース電極２１２との間の短手方向の距離がドレイン電極２１１との間の短手方向の距離よりも短い。

図１２のＨ−Ｈ線断面図である図１４および図１２のＩ−Ｉ線断面図である図１５に示すように、上記アンドープＧａＮ層２０２に達するリセス２５０Ｂが、各ソース電極２１２の一端部２１２Ａとゲート電極２３０の長手方向延在部２３０Ｂとの間の領域下に形成されている。このリセス２５０Ｂにより、図１２に示す２次元電子ガス除去領域２６０Ｂが形成されている。この２次元電子ガス除去領域２６０Ｂは、上記ドレイン電極２１１の長手方向の一方の端２１１Ａから上記短手方向に伸ばした仮想線Ｍ７１よりも長手方向外方に位置すると共に上記ソース電極２１２の一端部２１２Ａに対して上記短手方向に隣接する領域の下の上記ＧａＮ系積層体２０５に形成されている。

また、図１２のＧ−Ｇ線断面図である図１３に示すように、上記アンドープＧａＮ層２０２に達するリセス２５０Ａが、上記ソース電極接続部２１４と上記ゲート電極２３０の長手方向延在部２３０Ｃとの間の領域下に形成されている。このリセス２５０Ａにより、図１２に示す２次元電子ガス除去領域２６０Ａが形成されている。この２次元電子ガス除去領域２６０Ａは、上記２次元電子ガス除去領域２６０Ｂの長手方向外方に隣接すると共に上記ソース電極２１２の一端部２１２Ａからソース電極接続部２１４に沿って短手方向に延在している。

なお、この第３実施形態では、アンドープＧａＮ層２０２に達するリセス２５０Ａ,２５０Ｂを形成することで上記２次元電子ガス除去領域２６０Ａ,２６０Ｂを形成したが、上記リセス２５０Ａ,２５０Ｂを形成する替わりに上記領域のＧａＮ系積層体２０５に、ホウ素(Ｂ)または鉄(Ｆｅ)等の不純物を注入することで、上記２次元電子ガス除去領域２６０Ａ,２６０Ｂを形成してもよい。

上記構成の第３実施形態によれば、上記ソース電極２１２の端部２１２Ａに短手方向に隣接する領域下に上記２次元電子ガス除去領域２６０Ｂを形成したことで、ソース電極２１２の端部２１２Ａからドレイン電極２１１の端２１１Ａへの電子流の集中を抑制して、上記ソース電極２１２の長手方向の一方の端部２１２Ａが上記ドレイン電極２１１の長手方向の一方の端２１１Ａよりも長手方向外方に突出していても、動的な耐圧であるダイナミック耐圧の向上を図れる。

また、この第３実施形態によれば、上記ドレイン電極２１１の一端２１１Ａに対して長手方向外方に対向するゲート電極２３０の長手方向延在部２３０Ｃとソース電極接続部２１４との間に短手方向に延在してソース電極２１２の端部２１２Ａ達する２次元電子ガス除去領域２６０Ａを形成したことで、ドレイン電極２１１の端２１１Ａへの電子流の集中がさらに抑制されると考えられ、動的な耐圧であるダイナミック耐圧の向上を図れる。

具体的には、本実施形態では、静的なオフ耐圧が６００Ｖであり、動的なオフ耐圧であるダイナミック耐圧は、３００Ｖであった。したがって、本実施形態によれば、動的な耐圧であるダイナミック耐圧が、従来例に比べて、１００％以上向上していた。

なお、上記第３実施形態において、上記ドレイン電極２１１の長手方向の端２１１Ａと上記ゲート電極２３０の接続部２３０Ｃとの間で上記端２１１Ａに長手方向に隣接する領域下に２次元電子ガス除去領域を形成してもよい。この場合、上記ダイナミック耐圧試験時にドレイン電極２１１の端部への電子流の集中を一層抑制できると考えられ、動的なオフ耐圧の向上を図れる。

尚、上記第１〜第３実施形態において、フィンガー状のドレイン電極１１,９１,２１１を３本備え、フィンガー状のソース電極１２,９２,２１２を４本備えたが、フィンガー状のドレイン電極を２本備え、フィンガー状のソース電極を３本備えて、ドレイン電極とソース電極を長手方向と交差する短手方向に交互に配置してもよい。また、フィンガー状のドレイン電極を１本備え、フィンガー状のソース電極６２を２本備えてもよく、フィンガー状のドレイン電極を３本以上備え、フィンガー状のドレイン電極を４本以上備えて、ドレイン電極とソース電極を上記短手方向に交互に配置してもよい。

また、上記第１〜第３実施形態において、基板１,８１,２０１をＳｉ基板としたが、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、Ｇａ系半導体からなる基板上にＧａ系半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、アンドープＧａＮ層２,８２,２０２とアンドープＡｌＧａＮ層３,８３,２０３との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記アンドープＡｌＧａＮ層３,８３,２０３上にＧａＮキャップ層を形成してもよい。また、上記第１〜第３実施形態では、アンドープＧａＮ層に達するリセスを形成し、このリセスにドレイン電極とソース電極をオーミック電極として形成したが、上記リセスを形成せずに上記アンドープＧａＮ層上のアンドープＡlＧａＮ層上にドレイン電極とソース電極を形成し、アンドープＡlＧａＮ層の層厚を薄くすることでドレイン電極とソース電極がオーミック電極になるようにしてもよい。

また、上記第１〜第３実施形態では、ゲート電極３３,９３,２３０をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極をＴｉ/ＡｕやＮｉ/Ａｕで作製してもよい。また、上記第１〜第３実施形態では、ドレイン電極１１,９１,２１１とソース電極１２,９２,２１２は、一例として、Ｔｉ/Ａｌ/ＴｉＮ電極としたが、Ｔｉ/Ａｌ電極としてもよく、Ｈｆ/Ａｌ電極としてもよく、Ｔｉ/ＡｌＣｕ/ＴｉＮ電極としてもよい。また、上記ドレイン電極,ソース電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。

また、上記第１〜第３実施形態では、保護膜をＳｉＮで作製したが、ＳｉＯ_２、Ａｌ_２Ｏ_３などで作製してもよく、ＳｉＮ膜上にＳｉＯ_２膜を積層した積層膜としてもよい。また、この発明の電界効果トランジスタにおけるＧａＮ系積層体は、Ａl_ＸＩｎ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、ＧａＮ系積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものでもよい。

また、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。またショットキーゲートで説明したが絶縁ゲート構造でも構わない。

この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。

１,８１,２０１ Ｓｉ基板
２,８２,２０２ アンドープＧａＮ層
３,８３,２０３ アンドープＡｌＧａＮ層
５,８５,２０５ ＧａＮ系積層体
６,８６,２０６ ２ＤＥＧ(２次元電子ガス)
７,８７,２０７ ＳｉＮ保護膜
８,８８,２０８ 層間絶縁膜
１１,９１,２１１ ドレイン電極
１１Ａ,１１Ｂ,９１Ａ,９１Ｂ,２１１Ａ 端
１２,９２,２１２ ソース電極
１２Ａ,１２Ｂ,９２Ａ,９２Ｂ 端
３１,５１,１１１,１１１Ａ,１５１,２６０Ａ,２６０Ｂ ２次元電子ガス除去領域
３３,３８,９３,２３０ ゲート電極
３３Ａ,９３Ａ,２３０Ｂ 長手方向延在部
３３Ｂ,３８Ｂ,２３０Ａ 接続部
３５,１０８,１０９,２５０Ａ,２５０Ｂ リセス
９３Ｂ,９３Ｃ 湾曲部
１５,９５ ドレイン配線
１７,１８,９７,９８ スルーホール
２０,１０３ ソース配線
２１２Ａ 端部
２１３ ドレイン電極接続部
２１４ ソース電極接続部

Claims (3)

1. ヘテロ接合を有するＧａＮ系積層体と、
   上記ＧａＮ系積層体上に形成されているフィンガー状のドレイン電極と、
   上記ＧａＮ系積層体上に、上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しているフィンガー状のソース電極と、
   平面視において、上記ドレイン電極とソース電極との間に形成されたゲート電極と
   を備え、
   上記フィンガー状のソース電極の長手方向の一方の端部は、上記フィンガー状のドレイン電極の長手方向の一方の端から上記長手方向と直交する短手方向に伸ばした仮想線よりも長手方向外方に位置しており、
   上記ゲート電極下の上記ＧａＮ系積層体に上記ヘテロ接合による２次元電子ガスを残し、
   上記ドレイン電極の長手方向の一方の端から上記短手方向に伸ばした仮想線よりも長手方向外方に位置すると共に上記ソース電極の上記端部に対して上記短手方向に隣接する領域の下の上記ＧａＮ系積層体に２次元電子ガスが存在しない２次元電子ガス除去領域が形成されていることを特徴とするヘテロ接合電界効果トランジスタ。
2. 請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
   上記ゲート電極は、平面視において、
   上記フィンガー状のドレイン電極と上記フィンガー状のソース電極との間で長手方向に延在していると共に上記ドレイン電極の長手方向の端部を囲むように延在していることを特徴とするヘテロ接合電界効果トランジスタ。
3. 請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
   上記ソース電極は、上記短手方向に複数配列され、
   各上記ソース電極の長手方向の外方で上記短手方向に延在していると共に上記各ソース電極を電気的に接続するソース電極接続部と、
   上記ソース電極接続部と上記ドレイン電極の長手方向の端部との間に設けられたゲート電極接続部と
   を有し、
   上記２次元電子ガス除去領域は、
   上記ゲート電極接続部と上記ソース電極接続部との間の領域を含み、かつ、上記ソース電極接続部と上記ドレイン電極の長手方向の端部との間の領域の下の上記ＧａＮ系積層体に上記ヘテロ接合による２次元電子ガスを残していることを特徴とするヘテロ接合電界効果トランジスタ。

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