JP2006066887A - 電界効果トランジスタ - Google Patents

Abstract

【課題】 電界効果トランジスタ特性の劣化を低減し、微細化を実現することが可能なガリウム砒素電界効果トランジスタを提供する。
【解決手段】 基板３１と、メサ１１と、メサ１１上に形成されたソース電極１３、ドレイン電極１４及びゲート電極１２とを備え、メサ１１上面には、櫛形状のソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａが互いに組み合わさるように対向して位置し、かつミアンダ形状のゲート電極１２がソース電極１３とドレイン電極１４との間に位置する形状の上面パターンが形成され、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａの基部となる共通部１３ｂ、１４ｂは、メサ１１上面に形成され、ゲート電極１２における指状部１３ａ、１４ａと平行な直線部１２ａの下方に位置する部分は、ゲート電極１２における隣り合う直線部１２ａをつなぐ屈曲部１２ｂの下方に位置する部分と電気的に分離されている。
【選択図】 図１Ａ

Description

本発明は、電界効果トランジスタに関し、特に電界効果トランジスタを安定に動作させ、また微細化させるプロセスに関するものである。

電界効果トランジスタ（以下、ＦＥＴという）としては、特許文献１に示すようなガリウム砒素電界効果トランジスタ（以下、ＧａＡｓＦＥＴという）がある。図５は、特許文献１に記載のＧａＡｓＦＥＴの構造を示す断面図である。

このＧａＡｓＦＥＴでは、半絶縁性基板１４０の上にチャネル層（活性層）を有するメサ１４１が形成され、メサ１４１上にゲート電極１４２、ソース電極１４３及びドレイン電極１４４が形成されている。

図６は、上記のような構造を有するＧａＡｓＦＥＴの上面図である。
このＧａＡｓＦＥＴは、複数の単位ＦＥＴが電気的に並列接続したマルチフィンガー型のＦＥＴであって、櫛形状のソース電極１４３及びドレイン電極１４４の指状部が互いに組み合わさるように対向して形成され、そのソース電極１４３とドレイン電極１４４との間に櫛形状のゲート電極１４２の指状部が形成された配線レイアウトを有する。

ところで、図６に示すような配線レイアウトを有するＧａＡｓＦＥＴにおいては、ゲート電極１４２の指状部の基部となる共通部（図６におけるＡ部）を形成するためのスペースをトランジスタの外部に確保する必要がある。従って、このＧａＡｓＦＥＴでは、チップサイズの縮小が困難となる。

上記のような問題を解決する従来のＧａＡｓＦＥＴとしては、例えば図７Ａ、７Ｂ、７Ｃ、７Ｄに示すような構成を有するものがある（例えば、特許文献２参照）。図７ＡはＧａＡｓＦＥＴの外観図を示し、図７ＢはＧａＡｓＦＥＴの上面図を示し、図７ＣはＧａＡｓＦＥＴの断面図（図７Ａのｂｂ’線における断面図）を示し、図７ＤはＧａＡｓＦＥＴの断面図（図７Ａのａａ’線における断面図）を示している。

このＧａＡｓＦＥＴでは、半絶縁性ＧａＡｓからなる基板１３１上に、ＧａＡｓエピタキシャル層１３２と、動作層となるＧａＡｓ層１３３と、キャリア供給層となるＡｌＧａＡｓ層１３４と、低抵抗のコンタクト層となるｎ型ＧａＡｓ層１３５とが順次積層されている。このとき、ｎ型ＧａＡｓ層１３５上には、ソース電極１２３及びドレイン電極１２４が形成され、ＡｌＧａＡｓ層１３４上には、ゲート電極１２２が形成されている。また、ＧａＡｓエピタキシャル層１３２、ＧａＡｓ層１３３、ＡｌＧａＡｓ層１３４及びｎ型ＧａＡｓ層１３５により、メサ１２１が形成されている。

ＧａＡｓＦＥＴは、櫛形状のソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａが互いに組み合わさるように対向して形成され、ミアンダ形状のゲート電極１２２がソース電極１２３とドレイン電極１２４との間に形成された配線レイアウトを有する。

ここで、ソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａとゲート電極１２２の直線部１２２ａとはメサ１２１上に形成されているが、ソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａの基部となる共通部１２３ｂ、１２４ｂとゲート電極１２２の屈曲部１２２ｂとは基板１３１上に形成されている。

上記構造を有するＧａＡｓＦＥＴは、ミアンダ形状のゲート電極１２２がソース電極１２３とドレイン電極１２４との間に形成された配線レイアウトを有する。従って、ゲート電極１２２の共通部を無くすことができるので、チップサイズの縮小が可能なＧａＡｓＦＥＴを実現することができる。

また、上記構造を有するＧａＡｓＦＥＴでは、ゲート電極１２２の屈曲部１２２ｂがチャネル層を含むメサ１２１上には形成されない。従って、安定なＦＥＴとして動作しないゲート電極１２２の屈曲部１２２ｂの下方に位置する部分がＦＥＴとして動作するのを抑えることができる。その結果、全体として安定して動作させて所望の特性を得ることが可能なＧａＡｓＦＥＴを実現できる。
特開平６−１６３６０４号公報 特開２００５−７２６７１号公報

ところで、従来のＧａＡｓＦＥＴでは、ソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａは、メサ１２１のｎ型ＧａＡｓ層１３５上に形成されているために、半導体層と金属−金属結合を形成し、オーミック接合しているが、ソース電極１２３及びドレイン電極１２４の共通部１２３ｂ、１２４ｂは、基板１３１上に形成されているために、半導体層と金属−半導体接合を形成し、ショットキー接合している。ソース電極１２３が半導体層とショットキー接合していると、ドレイン・ソース間に電位差が生じた場合に、ソース側から電子がドレイン側に移動し、その結果、漏洩電流が流れてしまう（サイドゲート効果）。従って、従来のＧａＡｓＦＥＴでは、電界効果トランジスタ特性が劣化する。具体的には、移動した電子が空乏層の拡がりを抑制してしまい、挿入損失やアイソレーション等の様々な高周波特性の劣化を引き起こす。このサイドゲート効果を抑えるためにはドレイン・ソース間をある程度の距離に保たなくてはならず、微細化の妨げになっている。

そこで、本発明は、かかる問題点に鑑み、電界効果トランジスタ特性の劣化を低減することが可能な小型の電界効果トランジスタを提供することを目的とする。

上記目的を達成するために、本発明の電界効果トランジスタは、基板と、チャネル層を含み、前記基板上に形成されたメサと、前記メサ上に形成された櫛形状のソース電極及びドレイン電極と、ミアンダ形状のゲート電極とを備え、前記メサ上には、前記ソース電極及びドレイン電極の指状部が互いに組み合わさるように対向して位置し、かつ前記ゲート電極が前記ソース電極とドレイン電極との間に位置する形状の上面パターンが形成され、前記ソース電極及びドレイン電極の指状部の基部となる共通部は、前記メサ上面に形成され、前記ゲート電極における前記指状部と平行な直線部の下方に位置する部分は、前記ゲート電極における隣り合う前記直線部をつなぐ屈曲部の下方に位置する部分と電気的に分離されていることを特徴とする。ここで、前記メサにおける前記ゲート電極の屈曲部の下方に位置する部分は、トランジスタとして機能しなくてもよい。また、前記メサには、前記チャネル層を横切る溝が形成されており、前記ゲート電極の屈曲部は、前記溝上に形成されてもよいし、前記メサには、前記チャネル層を横切る高抵抗領域が形成されており、前記ゲート電極の屈曲部は、前記高抵抗領域上に形成されてもよい。

これによって、ゲート電極がミアンダ形状となり、チップサイズを縮小することができる。また、ソース電極及びドレイン電極の指状部及び共通部が共にメサ上に形成されるので、サイドゲート効果を無くすことができ、電界効果トランジスタ特性の劣化を抑制することができる。また同時に、サイドゲート効果が起こらないので、ドレイン・ソース間の距離を縮めることができ、ＧａＡｓＦＥＴを微細化することができる。すなわち、電界効果トランジスタ特性の劣化を低減することが可能な小型の電界効果トランジスタを実現することができる。

また、溝又は高抵抗領域によりゲート電極の直線部下方の部分とゲート電極の屈曲部下方の部分とが分離され、ゲート電極の屈曲部の配置部分のトランジスタ動作が停止されるので、電界効果トランジスタを安定に動作させることができる。

また、前記メサは、バッファ層と、チャネル層と、キャリア供給層と、ショットキー層と、コンタクト層とが順次積層されて構成され、前記溝は、前記バッファ層が露出するように前記コンタクト層に対してエッチングを行って形成され、前記ソース電極及びドレイン電極の指状部及び共通部は、前記コンタクト層上に形成され、前記ゲート電極の屈曲部は、前記溝により露出したバッファ層上に形成されてもよい。また、前記メサは、バッファ層と、チャネル層と、キャリア供給層と、ショットキー層と、コンタクト層とが順次積層されて構成され、前記高抵抗領域は、前記バッファ層に達するように前記コンタクト層から不純物を注入して形成され、前記ソース電極及びドレイン電極の指状部及び共通部は、前記コンタクト層上に形成され、前記ゲート電極の屈曲部は、前記コンタクト層に形成された高抵抗領域上に形成されてもよい。

これによって、電界効果トランジスタ特性の劣化を低減することが可能な小型のＨＥＭＴを実現することができる。また、安定に動作させることが可能なＨＥＭＴを実現することができる。

また、前記ソース電極及びドレイン電極の指状部と、前記ソース電極及びドレイン電極の共通部とは、同一平面上に形成されていてもよい。

これによって、製造が容易になるので、低コストの電界効果トランジスタを実現することができる。

また、前記基板の上面は、（１ ０ ０）平面であり、前記ゲート電極の直線部の方向と、前記基板の〈０ −１ −１〉方向とのなす角度θは、４５゜とされていてもよい。

これによって、ピエゾ効果に起因する電界効果トランジスタの閾値電圧のばらつきの発生を防止し、電界効果トランジスタ特性を安定させることができる。

本発明に係る電界効果トランジスタによれば、チップサイズを縮小することができる。また、ソース電極又はドレイン電極のサイドゲート効果による電界効果トランジスタ特性の劣化を抑制できる。すなわち、電界効果トランジスタ特性の劣化を低減することが可能な小型の電界効果トランジスタを実現することができる。さらに、ゲート電極の向きの違いによる動作の不安定さを解消することができ、電界効果トランジスタ特性を安定させることができる。

以下、本発明の実施の形態におけるＧａＡｓＦＥＴについて、図面を参照しながら説明する。

（第１の実施の形態）
図１Ａは本実施の形態のＧａＡｓＦＥＴの外観図を示し、図１Ｂは同ＧａＡｓＦＥＴの上面図を示し、図１Ｃは同ＧａＡｓＦＥＴの断面図（図１Ａのｂｂ’線における断面図）を示し、図１Ｄは同ＧａＡｓＦＥＴの断面図（図１Ａのａａ’線における断面図）を示している。

このＧａＡｓＦＥＴは、半絶縁性ＧａＡｓからなる基板３１と、基板３１上に半導体層を結晶成長させた後、素子分離領域によりメサ分離して形成されたエピタキシャル層３０とから構成される。エピタキシャル層３０は、エピタキシャル層３０と基板３１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層３２と、アンドープＡｌＧａＡｓで構成されたバッファ層３３と、厚さ２０ｎｍのアンドープＩｎ_0.2Ｇａ_0.8Ａｓで構成され、キャリアが走行するチャネル層３４と、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層３５と、ｎ型不純物イオンであるＳｉが１原子層のみプレーナードーピングされたＡｌＧａＡｓで構成されたキャリア供給層３６と、厚さ３０ｎｍのアンドープＡｌＧａＡｓで構成されたショットキー層３７と、厚さ１００ｎｍのｎ⁺型ＧａＡｓで構成されたコンタクト層３８とが順次積層されて構成される。このとき、コンタクト層３８上には、ソース電極１３及びドレイン電極１４が形成されている。また、ソース電極１３とドレイン電極１４との間の領域において、コンタクト層３８はショットキー層３７がエピタキシャル層３０表面に露出する深さまでエッチングされており、露出するショットキー層３７上には、ゲート電極１２が形成されている。

ＧａＡｓＦＥＴは、複数の単位ＦＥＴが電気的に並列接続したマルチフィンガー型のＦＥＴであって、櫛形状のソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａが互いに組み合わさるように対向して形成され、そのソース電極１３とドレイン電極１４との間にミアンダ形状の１本のゲート電極１２が形成された配線レイアウトを有する。すなわち、ソース電極１３の指状部１３ａとドレイン電極１４の指状部１４ａが交互に配置され、ソース電極１３の複数の指状部１３ａとドレイン電極１４の複数の指状部１４ａとが指状部１４ａの基部となる共通部１３ｂと指状部１４ａの基部となる共通部１４ｂとにそれぞれ接続された配線レイアウトを有する。

ここで、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａ及び共通部１３ｂ、１４ｂと、ゲート電極１２における指状部１３ａと略平行な直線部１２ａ及びゲート電極１２における隣り合う直線部１２ａをつなぐ屈曲部１２ｂとは、同一のメサ１１上に形成されている。

また、バッファ層３２、バッファ層３２３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８により、メサ１１が形成されている。このとき、ゲート電極１２の方向が屈曲部１２ｂと直線部１２ａとで異なるため、ピエゾ効果に起因する電界効果トランジスタの閾値電圧のばらつきが発生し、電界効果トランジスタ特性が安定しない。従って、メサ１１におけるゲート電極１２の屈曲部１２ｂの下方に位置する部分には、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を横切り、バッファ層３３まで達するゲート電極分離溝１５がエッチングにより形成されており、屈曲部１２ｂ下方に位置する部分は、直線部１２ａ下方に位置する部分と電気的に分離され、トランジスタとして機能しないようにされている。また同時に、基板３１の上面が（１ ０ ０）平面であり、前記ゲート電極１２の直線部１２ａの方向と、基板の〈０ −１ −１〉方向とのなす角度θが４５゜となるように、ゲート電極１２の直線部１２ａの方向（図１ＡにおけるＡ方向）がそろえられている。

次に、上記構造を有するＧａＡｓＦＥＴの製造方法について図面を参照しながら説明する。

図２（ａ）〜（ｅ）は、ＧａＡｓＦＥＴの断面図である。
まず、基板３１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を順次エピタキシャル成長させてエピタキシャル層３０を形成する（図２（ａ））。

次に、フォトレジスト５１によりパターンを形成して所定の位置を保護し、エピタキシャル層３０に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、コンタクト層３８、ショットキー層３７、キャリア供給層３６、スペーサ層３５、チャネル層３４及びバッファ層３３の所定領域を除去して素子分離領域と、ゲート電極分離溝１５とを形成する（図２（ｂ））。

次に、フォトレジスト５１を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し、リフトオフすることによりソース電極１３及びドレイン電極１４を形成する（図２（ｃ））。

次に、フォトレジスト５２を形成した後、ソース電極１３とドレイン電極１４との間の所定領域のコンタクト層３８に対して、リセスエッチングを行うことにより、開口を形成する（図２（ｄ））。なお、ＳｉＣｌ₄、ＳＦ₆及びＮ₂の混合ガスを用いたドライエッチングでもコンタクト層３８をショットキー層３７に対して異方性かつ選択的に除去することができるため、この方法によっても微細なパターンの開口を形成することが可能である。

最後に、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口の露出したショットキー層３７上及びゲート電極分離溝１５の露出したバッファ層３３上にゲート電極１２を形成する（図２（ｅ））。

以上のように本実施の形態のＧａＡｓＦＥＴによれば、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａ及び共通部１３ｂ、１４ｂは、共にメサ１１上に形成され、半導体層とオーミック接合している。よって、サイドゲート効果を無くすことができるので、電界効果トランジスタ特性の劣化を抑制することができる。また同時に、サイドゲート効果が起こらないので、ドレイン・ソース間の距離を縮めることができ、ＧａＡｓＦＥＴを微細化することができる。

また、本実施の形態のＧａＡｓＦＥＴによれば、ゲート電極分離溝１５によりゲート電極１２の直線部１２ａ下方の部分とゲート電極１２の屈曲部１２ｂ下方の部分とを層分離し、ゲート電極１２の屈曲部１２ｂがトランジスタのゲートとして機能しないようにしている。つまり、ゲート電極１２の屈曲部１２ｂの配置部分のトランジスタ動作を停止させている。よって、電界効果トランジスタを安定に動作させることができる。

（第２の実施の形態）
図３Ａは本実施の形態のＧａＡｓＦＥＴの外観図を示し、図３Ｂは同ＧａＡｓＦＥＴの上面図を示し、図３Ｃは同ＧａＡｓＦＥＴの断面図（図３Ａのｂｂ’線における断面図）を示し、図３Ｄは同ＧａＡｓＦＥＴの断面図（図３Ａのａａ’線における断面図）を示している。

このＧａＡｓＦＥＴは、基板３１と、エピタキシャル層３０とから構成される。エピタキシャル層３０は、バッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８が順次積層されて構成される。このとき、コンタクト層３８上には、ソース電極１３及びドレイン電極１４が形成されている。また、ソース電極１３とドレイン電極１４との間の領域において、コンタクト層３８はショットキー層３７がエピタキシャル層３０表面に露出する深さまでエッチングされており、露出するショットキー層３７上には、ゲート電極１２が形成されている。

ＧａＡｓＦＥＴは、複数の単位ＦＥＴが電気的に並列接続したマルチフィンガー型のＦＥＴであって、櫛形状のソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａが互いに組み合わさるように対向して形成され、そのソース電極１３とドレイン電極１４との間にミアンダ形状の１本のゲート電極１２が形成された配線レイアウトを有する。

ここで、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａ及び共通部１３ｂ、１４ｂと、ゲート電極１２の直線部１２ａ及び屈曲部１２ｂとは、同一のメサ１１上に形成されている。

また、バッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８により、メサ１１が形成されている。このとき、メサ１１におけるゲート電極１２の屈曲部１２ｂの下方に位置する部分には、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を横切り、バッファ層３３まで達する高抵抗領域１６が形成されており、屈曲部１２ｂ下方に位置する部分は、直線部１２ａ下方に位置する部分と電気的に分離され、トランジスタとして機能しないようにされている。この高抵抗領域１６は、Ｏ（酸素）、Ｂ（ボロン）あるいはＨｅ（ヘリウム）等の不純物をエピタキシャル層３０にイオン注入し、エピタキシャル層３０の結晶性を壊して部分的に高抵抗にすることで形成される。

次に、上記構造を有するＧａＡｓＦＥＴの製造方法について図面を参照しながら説明する。

図４（ａ）〜（ｅ）は、ＧａＡｓＦＥＴの断面図である。
まず、基板３１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を順次エピタキシャル成長させてエピタキシャル層３０を形成する（図４（ａ））。

次に、エピタキシャル層３０に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、素子分離領域を形成する。その後、フォトレジスト５３によりパターンを形成して所定の位置を保護し、例えばボロンをイオン注入することでチャネル層３４より下のバッファ層３３まで到達する高抵抗領域１６を、コンタクト層３８、ショットキー層３７、キャリア供給層３６、スペーサ層３５、チャネル層３４及びバッファ層３３の所定領域内に形成する（図４（ｂ））。

次に、フォトレジスト５３を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し、リフトオフすることによりソース電極１３及びドレイン電極１４を形成する（図４（ｃ））。

次に、フォトレジスト５４を形成した後、ソース電極１３とドレイン電極１４との間の所定領域のコンタクト層３８に対して、リセスエッチングを行うことにより、開口を形成する（図４（ｄ））。なお、ＳｉＣｌ₄、ＳＦ₆及びＮ₂の混合ガスを用いたドライエッチングでもコンタクト層３８をショットキー層３７に対して異方性かつ選択的に除去することができるため、この方法によっても微細なパターンの開口を形成することが可能である。

最後に、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口の露出したショットキー層３７上及び高抵抗領域１６上にゲート電極１２を形成する（図４（ｅ））。

以上のように本実施の形態のＧａＡｓＦＥＴによれば、第１の実施の形態のＧａＡｓＦＥＴと同様に、電界効果トランジスタ特性の劣化を抑制することができ、かつＧａＡｓＦＥＴを微細化することができる。

また、本実施の形態のＧａＡｓＦＥＴによれば、高抵抗領域１６によりゲート電極１２の直線部１２ａとゲート電極１２の屈曲部１２ｂとを注入分離し、ゲート電極１２の屈曲部１２ｂがトランジスタのゲートとして機能しないようにしている。すなわち、ゲート電極１２の屈曲部１２ｂの配置部分のトランジスタ動作を停止させている。よって、電界効果トランジスタを安定に動作させることができる。

以上、本発明のＦＥＴについて、実施の形態に基づいて説明したが、本発明は、この実施の形態の限定されるものではなくてもよい。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

例えば、本発明のＦＥＴは、ダブルヘテロＦＥＴであってもよい。

本発明は、ＦＥＴに利用でき、特にＦＥＴを用いたＲＦ増幅器、発振器及び電力増幅器等に利用することができる。

本発明の第１の実施の形態のＧａＡｓＦＥＴの外観図である。 同ＧａＡｓＦＥＴの上面図である。 同ＧａＡｓＦＥＴの断面図（図１Ａのｂｂ’線における断面図）である。 同ＧａＡｓＦＥＴの断面図（図１Ａのａａ’線における断面図）である。 （ａ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｂ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｃ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｄ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｅ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。 本発明の第２の実施の形態のＧａＡｓＦＥＴの外観図である。 同ＧａＡｓＦＥＴの上面図である。 同ＧａＡｓＦＥＴの断面図（図３Ａのｂｂ’線における断面図）である。 同ＧａＡｓＦＥＴの断面図（図３Ａのａａ’線における断面図）である。 （ａ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｂ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｃ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｄ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｅ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。 特許文献１に記載のＧａＡｓＦＥＴの断面図である。 従来のＧａＡｓＦＥＴの上面図である。 従来のＧａＡｓＦＥＴの外観図である。 同ＧａＡｓＦＥＴの上面図である。 同ＧａＡｓＦＥＴの断面図（図７Ａのｂｂ’線における断面図）である。 同ＧａＡｓＦＥＴの断面図（図７Ａのａａ’線における断面図）である。

符号の説明

１１、１２１、１４１ メサ
１２、１２２、１４２ ゲート電極
１２ａ、１２２ａ 直線部
１２ｂ、１２２ｂ 屈曲部
１３、１２３、１４３ ソース電極
１３ａ、１４ａ、１２３ａ、１２４ａ 指状部
１３ｂ、１４ｂ、１２３ｂ、１２４ｂ 共通部
１４、１２４、１４４ ドレイン電極
１５ ゲート電極分離溝
１６ 高抵抗領域
３０ エピタキシャル層
３１、１３１、１４０ 基板
３２、３３ バッファ層
３４ チャネル層
３５ スペーサ層
３６ キャリア供給層
３７ ショットキー層
３８ コンタクト層
５１、５２、５３、５４ フォトレジスト
１３２ ＧａＡｓエピタキシャル層
１３３ ＧａＡｓ層
１３４ ＡｌＧａＡｓ層
１３５ ｎ型ＧａＡｓ層

Claims (8)

1. 基板と、
   チャネル層を含み、前記基板上に形成されたメサと、
   前記メサ上に形成された櫛形状のソース電極及びドレイン電極と、ミアンダ形状のゲート電極とを備え、
   前記メサ上には、前記ソース電極及びドレイン電極の指状部が互いに組み合わさるように対向して位置し、かつ前記ゲート電極が前記ソース電極とドレイン電極との間に位置する形状の上面パターンが形成され、
   前記ソース電極及びドレイン電極の指状部の基部となる共通部は、前記メサ上面に形成され、
   前記ゲート電極における前記指状部と平行な直線部の下方に位置する部分は、前記ゲート電極における隣り合う前記直線部をつなぐ屈曲部の下方に位置する部分と電気的に分離されている
   ことを特徴とする電界効果トランジスタ。
2. 前記メサにおける前記ゲート電極の屈曲部の下方に位置する部分は、トランジスタとして機能しない
   ことを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記メサには、前記チャネル層を横切る溝が形成されており、
   前記ゲート電極の屈曲部は、前記溝上に形成される
   ことを特徴とする請求項２に記載の電界効果トランジスタ。
4. 前記メサは、バッファ層と、チャネル層と、キャリア供給層と、ショットキー層と、コンタクト層とが順次積層されて構成され、
   前記溝は、前記バッファ層が露出するように前記コンタクト層に対してエッチングを行って形成され、
   前記ソース電極及びドレイン電極の指状部及び共通部は、前記コンタクト層上に形成され、
   前記ゲート電極の屈曲部は、前記溝により露出したバッファ層上に形成される
   ことを特徴とする請求項３に記載の電界効果トランジスタ。
5. 前記メサには、前記チャネル層を横切る高抵抗領域が形成されており、
   前記ゲート電極の屈曲部は、前記高抵抗領域上に形成される
   ことを特徴とする請求項２に記載の電界効果トランジスタ。
6. 前記メサは、バッファ層と、チャネル層と、キャリア供給層と、ショットキー層と、コンタクト層とが順次積層されて構成され、
   前記高抵抗領域は、前記バッファ層に達するように前記コンタクト層から不純物を注入して形成され、
   前記ソース電極及びドレイン電極の指状部及び共通部は、前記コンタクト層上に形成され、
   前記ゲート電極の屈曲部は、前記コンタクト層に形成された高抵抗領域上に形成される
   ことを特徴とする請求項５に記載の電界効果トランジスタ。
7. 前記ソース電極及びドレイン電極の指状部と、前記ソース電極及びドレイン電極の共通部とは、同一平面上に形成されている
   ことを特徴とする請求項１に記載の電界効果トランジスタ。
8. 前記基板の上面は、（１ ０ ０）平面であり、
   前記ゲート電極の直線部の方向と、前記基板の〈０ −１ −１〉方向とのなす角度θは、４５゜である
   ことを特徴とする請求項１に記載の電界効果トランジスタ。

Images