JP3966763B2 - ＧａＮ系半導体装置 - Google Patents
ＧａＮ系半導体装置 Download PDFInfo
- Publication number
- JP3966763B2 JP3966763B2 JP2002137458A JP2002137458A JP3966763B2 JP 3966763 B2 JP3966763 B2 JP 3966763B2 JP 2002137458 A JP2002137458 A JP 2002137458A JP 2002137458 A JP2002137458 A JP 2002137458A JP 3966763 B2 JP3966763 B2 JP 3966763B2
- Authority
- JP
- Japan
- Prior art keywords
- gan
- bank
- undoped
- layer
- semiconductor material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 239000000463 material Substances 0.000 claims description 67
- 229910002704 AlGaN Inorganic materials 0.000 claims description 10
- 239000000758 substrate Substances 0.000 description 45
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 230000005533 two-dimensional electron gas Effects 0.000 description 10
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- DIIIISSCIXVANO-UHFFFAOYSA-N 1,2-Dimethylhydrazine Chemical compound CNNC DIIIISSCIXVANO-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910004339 Ti-Si Inorganic materials 0.000 description 1
- 229910010978 Ti—Si Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
- H01L21/02642—Mask materials other than SiO2 or SiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7788—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＧａＮ系半導体装置に関し、更に詳しくは、新規な構造の高移動度トランジスタ（High Electron Mobility Transister：ＨＥＭＴ）や電界効果トランジスタ(Field Emission Transistor：ＦＥＴ)として有用なＧａＮ系半導体装置に関する。
【０００２】
【従来の技術】
ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮなどのＧａＮ系半導体材料は、例えばＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも高温動作が優れているので、これらの材料、とくにＧａＮを用いて電界効果トランジスタ（ＦＥＴ）やＨＥＭＴなどの電子デバイスの開発研究が進められている。さらに、上記材料の特性からマイクロ波帯やミリ波帯のパワーデバイスとして注目されており、今後の電気エネルギーの輸送や変換装置としてのインバータやコンバータにも大きな期待がかかっている。すなわち、ＧａＮ材料を中心にした、小型、高信頼性、低損失の新しいデバイスの開発研究が進められており、この種の半導体装置では、ゲート・ドレイン間耐圧、動作層の高電流密度化および低コンタクト電極の形成が重要なポイントになっている。
【０００３】
ＧａＮ系のＨＥＭＴとしては、例えば図１７に示したような構造のものが知られている。すなわち、このＨＥＭＴは、半絶縁性のサファイア基板と、その上に順次形成された例えばＧａＮから成るバッファ層と、アンドープＧａＮ層と、アンドープＡｌＧａＮ層との層構造を有している。そしてアンドープＡｌＧａＮの上に例えばＳｉドープＧａＮから成るコンタクト層を介してソース電極Ｓとドレイン電極Ｄがオーミック接合して形成され、更にアンドープＡｌＧａＮ層の上にはゲート電極Ｇが形成されている。
【０００４】
このＨＥＭＴの場合、アンドープＧａＮと、混晶であるアンドープＡｌＧａＮとの間における結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者のヘテロ接合界面の直下に２次元電子ガス層が形成される。
そして、ソース電極Ｓとドレイン電極Ｄを作動すると、アンドープＡｌＧａＮ層は電子の供給層として機能してアンドープＧａＮ層に電子を供給する。供給された電子は、アンドープＧａＮ層の最上部に形成されている２次元電子ガス層の働きで高速移動してドレイン電極Ｄに走行していくが、このときゲート電極Ｇを作動してその直下に空乏層を発生させることにより、素子としての各種の変調動作を実現させることができる。
【０００５】
【発明が解決しようとする課題】
ところで、上記した従来構造のＨＥＭＴの場合、ヘテロ接合界面の近傍における電子ガス層は平面的に形成されるということに規定されて、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極ＤもまたＨＥＭＴの表面で平面的に配置することが必要である。
【０００６】
しかも、従来構造のＨＥＭＴの場合、そのオン抵抗を下げようとしても、ソース・ドレイン間にゲート電極が介在するという電極配列からソース・ドレイン間の距離が小さく取れないため抵抗を充分に小さくすることができない。また、従来構造の場合、ソース電極からの電子がドレイン電極に大量に流れるときにドレイン電極端で電界集中が起こるのを防ぐため、ソース・ゲート間よりゲート・ドレイン間を大きくとり非対称構造にする対策などが必要である。そのため、素子面積を小さくしてＨＥＭＴの小型化を実現しようとしても、その努力には自ずから限界がある。
【０００７】
本発明は、２次元電子ガス層を全体の層構造の縦方向に形成することにより、従来構造のＨＥＭＴにおける上記の問題を解決することができる新規な構造のＧａＮ系半導体装置の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、請求項１の本発明においては、第１表面と第２表面とを有する、ＧａＮ系半導体材料で形成された層と、第１表面上に、ＧａＮ系の第１のアンドープ半導体材料で形成され、側壁面と上面とを有する堤状部と、側壁面に、第１のアンドープ半導体材料よりもバンドギャップエネルギーが大きい、ＧａＮ系の第２のアンドープ半導体材料で形成され、第１のアンドープ半導体材料とヘテロ接合される界面を有する薄層と、薄層に接触して形成されるゲート電極と、堤状部の上面に、且つ、堤状部と薄層のヘテロ接合界面を跨いだ状態で形成されるソース電極と、第２表面に形成されたドレイン電極とからなるＧａＮ系半導体装置が提供される。
【０００９】
堤状部は一個でも複数でもよいが、大電流を流すには複数個のほうが２次元電子ガス層をより多く確保できるので好ましい。
そこで請求項２の本発明においては、第１表面と第２表面とを有する、ＧａＮ系半導体材料で形成された層と、第１表面に、ＧａＮ系の第１のアンドープ半導体材料で形成される堤状部であって、各堤状部が両側の側壁面と上面とをそれぞれ有する複数の堤状部と、隣接する堤状部間にそれぞれ形成され、対向する各側壁面と第１表面とで区画される複数の凹形状溝と、各凹形状溝の対向する各側壁面に、第１のアンドープ半導体材料よりもバンドギャップエネルギーが大きい、ＧａＮ系の第２のアンドープ半導体材料でそれぞれ形成され、第１アンドープ半導体材料とヘテロ接合される薄層と、両側の薄層に接触して形成されるゲート電極と、各堤状部の上面に、且つ、当該堤状部の上面と当該堤状部の両側の薄層のヘテロ接合界面を跨いだ状態でそれぞれ形成される複数のソース電極と、第２表面に形成されたドレイン電極とからなるＧａＮ系半導体装置が提供される。
【００１０】
本発明の構造の場合、ドレイン電極およびソース電極は、電流が流れる通路の延長上に対向して配置されるためにドレイン電極に流れる電子による電界集中は起こりにくい。この理由のため、高電圧を用いるパワーデバイスとしての信頼性が高くなる。
好ましくは、ゲート電極の下面と上面に絶縁層を設けてもよい請求項（２，４）。
【００１１】
【発明の実施の形態】
本発明のＧａＮ系半導体装置につき、その１実施例Ａを図１に示す。
この装置Ａではまず、層１の上に、第１のアンドープ材料から成る複数列（図では３列）の堤状部２と、これら堤状部２の間に形成され、前記層１の第１表面１ａにまで至る深さを有する複数列（図では２列）の凹形状溝３が形成されている。
【００１２】
ここで、層１と堤状部２はいずれもＧａＮ系半導体材料で構成されているが、層１は例えばｎ型不純物であるＳｉをドーピング濃度１×１０17〜５×１０19cm-3でドーピングしたｎ−ＧａＮであり、堤状部２は例えば第１のアンドープ材料としてアンドープＧａＮを用いて形成されている。
なお、層１としては、ｎ型またはｐ型のいずれかに格別限定されるものではないが、例えばＳｉ，Ｓｎ，Ｔｅのようなｎ型不純物、とりわけＳｉをドーピングしたｎ−ＧａＮ層が好適である。
【００１３】
そして、堤状部２の内側壁面２ａには第２のアンドープ材料から成る薄層４が堤状部２の第１のアンドープ材料とヘテロ接合して形成されている。
ここで、第２のアンドープ材料としては、第１のアンドープ材料のバンドギャップエネルギーよりも大きいハンドギャップエネルギーを有する材料が用いられる。例えば、第１のアンドープ材料がアンドープＧａＮであるとすれば、第２のアンドープ材料としては、例えばＡｌＧａＮ，ＡｌＩｎＧａＮ，ＡｌＧａＮＡｓ，ＡｌＧａＮＰ，ＡｌＩｎＧａＮＡｓＰなどのＧａＮよりもバンドギャップエネルギーが大きい材料などをあげることができる。
【００１４】
その結果、堤状部２には、当該堤状部の内側壁面（それは第１のアンドープ材料と第２のアンドープ材料のヘテロ接合界面でもある）２ａの近傍箇所に２次元電子ガス層５が発生する。すなわち、形成されたこの２次元電子ガス層５は、図１で示したように、堤状部２の上面から下面に向かって縦方向に延びている。
ここで、第２のアンドープ材料から成る薄層４の厚みは２０〜３０nm程度に設定することが好ましい。ヘテロ接合界面から１〜２nm程度離隔した位置に、キャリア濃度が５×１０18〜５×１０19cm-3という高濃度の２次元電子ガス層を形成することができるからである。
【００１５】
そして、この装置Ａでは、薄層４が形成されている残余の凹形状溝３の中に、第１絶縁層６ａ、ゲート電極Ｇ、第２絶縁層６ｂがこの順序で積層配置され、ゲート電極Ｇは、上・下の絶縁層によって絶縁シールドされている。そして、ゲート電極Ｇの両側端Ｇ1，Ｇ1は第２のアンドープ材料から成る薄層４と接触して、その変調動作ができるようになっている。
【００１６】
また、第１のアンドープ材料から成る堤状部２の上面には、薄層４の上面の一部まで延びて堤状部２と薄層４とのヘテロ接合界面２ａを跨いだ状態でコンタクト層７が形成され、更にその上にソース電極Ｓが形成されている。
なお、ソース電極Ｓが堤状部２と薄層４の両者に対してオーミック接合可能な材料であるならば、上記したコンタクト層７を形成することなく、直接、ソース電極Ｓを堤状部と薄層の上面に形成してもよい。ただし、その場合であっても、上記したヘテロ接合界面２ａを跨いだ状態でソース電極Ｓは形成されなければならない。
【００１７】
そして、層１の第２表面１ｂ（裏面）の全面にドレイン電極Ｄが形成されることにより、本発明の装置Ａが構成されている。
図１で示した装置Ａの場合、４個の２次元電子ガス層５が縦方向に形成されている。すなわち、装置Ａには、１個の素子に図１７で示したＨＥＭＴ構造が４個組み込まれた構造になっている。
【００１８】
ここで、１個のＨＥＭＴ構造において、ソース電極Ｓとドレイン電極Ｄを作動すると、第２のアンドープ材料から成る薄層４から供給された電子は２次元電子ガス層５の働きで下方に高速移動し、更に層１を経由してドレイン電極Ｄへと走行していく。そして、ゲート電極Ｇを作動すれば薄層４の厚み方向に発生する空乏層によって電子の走行状態は変調され、ここに電界効果挙動が実現する。
【００１９】
この装置Ａの場合、同一の層１の上に複数個（図１では４個）のＨＥＭＴ構造が集積されているので、ＨＥＭＴの１構造当たりに必要な面積は、図１で示した従来構造の場合に比べて小さい。すなわち、この装置Ａの場合、従来に比べて小型化することが可能である。
この装置Ａは次のようにして製造することができる。それを以下に詳細に説明する。
【００２０】
まず、例えば半絶縁性のＳｉ基板のような成長用基板Ｂを用意し、その上に、例えばＧＳＭＢＥ法やＭＯＣＶＤ法のようなエピタキシャル結晶成長法で、ＧａＮから成るバッファ層１’、層１、第１のアンドープ材料から成る層２0を順次成膜して図２で示したようなスラブ基板Ａ0を製造する。なお、成長用基板Ｂとしては、更に、ＳｉＣ，ＧａＡｓ，サファイアなどを用いることもできる。
【００２１】
なお前述したように、層１としては、格別限定されるものではないが、例えばＳｉ，Ｓｎ，Ｔｅのようなｎ型不純物、とりわけＳｉをドーピングしたｎ−ＧａＮ層が好適である。
また、層２0の形成に用いる第１のアンドープ材料は、後述する第２のアンドープ材料よりもそのバンドギャップエネルギーの小さいＧａＮ系半導体材料であることが必要であり、採用する第２のアンドープ材料との関係で適宜選択されるが、通常、アンドープＧａＮが用いられる。
【００２２】
ついで、スラブ基板Ａ0における層２0の表面に対し、形成すべき堤状部の上面に例えばＳｉＯ2から成るマスク８1をパターニングしたのち、例えばＥＣＲプラズマを用いて、層２0の一部を層１の第１表面１ａに至るまでエッチング除去することにより、図３で示したように、第１のアンドープ材料から成る複数の堤状部２とそれらの間に挟まれ、層１の第１表面１ａが表出している所定幅の凹形状溝３を有する基板Ａ1を製造する。
【００２３】
ついで、図４で示したように、表出する層１の第１表面１ａと堤状部２の内側壁面２ａを覆って例えばＳｉＯ2のマスク８2を全面に形成する。そして、溝状部３の中のマスク８2に対し、堤状部２の内側壁面側に形成すべき薄層の厚みに相当する部分を残してレジストを形成したのち、レジストが形成されていない部分に例えばＥＣＲプラズマを用いたドライエッチングを行ってその部分を層１の第１表面１ａまでエッチング除去する。
【００２４】
その結果、図５で示したように、凹形状溝３の中には、堤状部２の内側壁面２ａと層１の第１表面１ａが表出し、層１の他の表面はマスク８2で覆われた基板Ａ2が得られる。なお、このマスクの材料としては、同じように化学的、熱的に安定なＡｌ2Ｏ3やＳｉＮxなどを使用することもできる。
ついで、基板Ａ2に対し、第２のアンドープ材料を用いた横方向選択成長を行う。この選択成長法という技術は後行程で成長膜のエッチング加工を伴わなくてもよいので製造上の大きなメリットがある。このときに用いる第２のアンドープ材料は、堤状部２を構成する第１のアンドープ材料よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料であることが必要である。
【００２５】
例えば、堤状部２の第１のアンドープ材料がＧａＮであるとすれば、ＡｌＧａＮ，ＡｌＩｎＧａＮ，ＡｌＧａＮＡｓ，ＡｌＧａＮＰ，ＡｌＩｎＧａＮＡｓＰなどのＧａＮよりもバンドギャップエネルギーが大きい材料などを用いることができる。
その結果、図６で示したように、マスク８2の両側には堤状部の内側壁面２ａとヘテロ接合し、また層１の第１表面１ａともヘテロ接合する薄層４が形成されている基板Ａ3が得られる。そして、そのことにより、両者のヘテロ接合界面２ａの近傍には、堤状部２の厚みの全体に亘り縦方向に延びて層１にまで至る２次元電子ガス層５が形成される。
【００２６】
ついで、マスク８1，８2を例えばドライエッチングなどで全てエッチング除去したのち、再び全面をＳｉＯ2のマスク８3で被覆する（図７）。
ついで、凹形状溝内に形成されている薄層４の間の部分を除いた他のマスク部分にレジストを塗布したのち薄層４の間のマスク８3を一部エッチング除去する。そのとき、凹形状溝の中のマスク８3は所望の厚みだけ残置せしめる。その結果、図８で示したように、凹形状溝の中の層１の表面が所望厚みのマスク８3で被覆された基板Ａ4が得られる。ここで、このマスク８3は図１で示した装置Ａにおける第１絶縁層６ａとして機能する。
【００２７】
ついで、基板Ａ4の上面に、例えばＰｔを所望の厚みだけ蒸着したのち、凹形状溝内における第１絶縁層６ａ上の蒸着Ｐｔ以外のＰｔをリフトオフする。その結果、図９で示したように、第１絶縁層６ａの上には、その両側端が薄層４，４と接触している所望厚みのゲート電極Ｇが形成された基板Ａ5が得られる。
そして、全面を例えばＳｉＯ2のマスク８4で被覆し、ゲート電極Ｇの上の凹みに例えばＳｉＯ2を充填してゲート電極Ｇを埋め込んだのち、堤状部２と薄層４上のマスクをエッチング除去してそれらの表面を表出させる。その結果、図１０で示したように、上面は全体として面一状態で、堤状部２と薄層４の表面が表出しており、凹形状溝の中には、堤状部の内側壁面とヘテロ接合する薄層４，４と、それら薄層の間にマスク８3（絶縁層６ａ）とマスク８4（絶縁層６ｂ）で挟まれた状態のゲート電極Ｇが配置されている基板Ａ6が得られる。
【００２８】
ついで、薄層４の表面を一部含む状態で例えばＳｉＯ2のマスクをパターニングしたのち、残余の表面、すなわち、堤状部２の表面と薄層４の表面の一部に、例えばＳｉを高濃度でドーピングしたＧａＮから成るコンタクト層を選択成長させ、更にそのコンタクト層の上に、例えばＡｌ／Ｔｉ／Ａｕのような電極材料を堆積させ、薄層４上のマスクをエッチング除去する。
【００２９】
その結果、図１１で示したように、堤状部２と薄層４の上面には、これらのヘテロ接合界面を跨いだ状態で形成されたコンタクト層７を介してソース電極Ｓが形成されている基板Ａ7が得られる。
ついで、基板Ａ7における基板Ｂを研磨して除去し、更にバッファ層１’も研磨除去して、図１２で示したように、層１の表面が表出する基板Ａ8を製造する。
【００３０】
そして最後に、基板Ａ8における層１の第２表面１ｂに、例えばＡｌ／Ｔｉ／Ａｕのような電極材料を堆積してドレイン電極Ｄを形成することにより、図１で示した装置Ａが製造される。
なお、ヘテロ接合面で供給された電子はおもに堤状部の下側を通ってドレイン電極に流れ込むことから、図１の上面から見てゲート電極の下側の領域は層１でなくてもよく、全く省くこともできるし、また例えば省いた部分を絶縁物で埋め込んでおいてもよい。ただ、できるだけ製造工程を簡素化する観点からは図１のような構成が実際的である。
【００３１】
上記の堤状部は層１の第１表面１ａ上で一方向に延び、長手方向に側面を有してもよく、また層１の上面を上から見て矩形であっても円形であってもよいことは明らかである。図１３に示す実施例では、層１の第１表面１ａ上に矩形状の堤状部が３個並列に形成されている。
また、図１の円Ｐで囲まれる、ＨＥＭＴ構造を１個だけ有する装置であってもよく、その概念図を図１４に示す。このように構成したＧａＮ系半導体装置も本発明の一実施例であり、この場合は小型でしかも極薄の半導体装置が可能である。
【００３２】
また、堤状部の側面は必ずしも層１の第１表面１ａに対して垂直（傾き９０度）でなくてもよく、適宜なドライエッチング加工方法によって傾斜面とすることもできる。堤状部の側壁面として傾斜面を有する装置例を図１５および図１６に示した。これらの例では側壁面の傾斜度を約６０度としたが、ドライエッチングの条件を変えればさらに傾斜を緩くすることもできる。傾斜を緩くすることで、第１アンドープ材料面への第２アンドープ材料が横方法選択成長しやすくなるメリットがある。また、図１６示したように、ゲート電極Ｇを薄層４の広い面積に亘って形成しやすいメリットがある。
【００３３】
【実施例】
次のようにして図１で示した装置Ａを製造した。
まず、半絶縁性のＳｉ基板の上に、ジメチルヒドラジン（５×１０-5Torr）、金属Ｇａ（５×１０-7Torr）を用い、ガスソース分子線エピタキシャル法（ＧＳＭＢＥ）により成長温度６４０℃で厚み５０nmのＧａＮバッファ層１’を成膜し、更にその上に、アンモニア（５×１０-5Torr）、金属Ｇａ（５×１０-7Torr）、Ｓｉ（１×１０-8Torr）を用い、成長温度８５０℃で厚み２０００nmのＳｉドープＧａＮ層（ｎ型層）１（ドーピング濃度：２×１０19cm-3）を成膜した。そして、更にその上に、アンモニア（５×１０-6Torr）、金属Ｇａ（５×１０-7Torr）を用い、成長温度８５０℃で厚み２μｍのアンドープＧａＮ層２0を成膜し、図２で示したスラブ基板Ａ0を製造した。
【００３４】
なお、上記したアンドープＧａＮのバンドギャップエネルギー（Ｅｇ）は約３.４ｅＶである。
ついで、スラブ基板Ａ0のアンドープＧａＮ層２0の表面にＳｉＯ2のマスク８1でパターニングしたのち、ＥＣＲプラズマを用いたドライエッチングを行い、溝幅が２〜３μｍであり、また底部にはｎ型層１の第１表面１ａが表出する矩形形状の凹形状溝３を刻設して図３の基板Ａ1にした。
【００３５】
このＡ1の表面をＳｉＯ2のマスク８2で被覆したのち、凹形状溝３の中にＥＣＲプラズマを用いたドライエッチングを行い、堤状部２の内側壁面２ａから幅３０nmのマスク部分をｎ型層１の表面１ａに至るまでエッチング除去して開口し図５で示した基板Ａ2にした。
ついで、金属Ａｌ（１×１０-7Torr）、金属Ｇａ（５×１０-7Torr）、アンモニア（５×１０-6Torr）を用い、成長温度８５０℃で横方向の選択成長を行い、アンドープＡｌ0.2Ｇａ0.8Ｎから成る厚み３０nmの薄層４を成膜し、図６で示した基板Ａ3を製造した。
【００３６】
なお、このアンドープＡｌ0.2Ｇａ0.8Ｎのバンドギャップエネルギー（Ｅｇ）は約４.０ｅＶである。
ついで、基板Ａ3の全面にＳｉＯ2のマスク８3を形成し（図８）、レジストを用いてパターニングしたのち凹形状溝内のＳｉＯ2をバッファドフッ酸などで一部エッチング除去して、厚みが０.８μｍの第１絶縁層６ａを形成して図８で示した基板Ａ4を製造した。
【００３７】
ついで、基板Ａ4の全面にＰｔを０.４μｍの厚みで蒸着したのち、第１絶縁層６ａ上のＰｔ以外は全てリフトオフし、ゲート電極Ｇが形成されている基板Ａ5（図９）にした。ゲート電極Ｇの材料として、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、Ｐｔ／Ｔｉ／Ａｕ，Ｎｉ／Ｔｉ／Ａｕ，Ｐｔ／Ｎｉ／Ａｕ、Ｐｔ／Ｎｉ／Ｔｉ／Ａｕ等を用いることができる。
【００３８】
基板Ａ5の全面にＳｉＯ2のマスク８4を形成してゲート電極Ｇを埋め込んだのち、表面のＳｉＯ2をエッチング除去して図１０で示した基板Ａ6を製造した。
ついで、基板Ａ6の全面をＳｉＯ2のマスクで被覆し、そのマスクに、堤状部２と薄層４の一部表面とが開口するようにパターニングを行ったのち、その開口部に、金属Ｇａ（５×１０-7Torr）、金属Ｓｉ（１×１０-8Torr）、アンモニア（５×１０-6Torr）を用い、成長温度８５０℃で選択成長を行って厚み１００nmのコンタクト層（Ｓｉドーピング濃度：２×１０19cm-3）７を成膜し、更にその上にＡｌ／Ｔｉ／Ａｕを順次堆積してソース電極Ｓを形成して図１１で示した基板Ａ7を製造した。
【００３９】
ついで、基板Ａ7を研磨してｎ型層１の第２表面１ｂを表出させ、そこに、Ａｌ／Ｔｉ／Ａｕを順次堆積してドレイン電極Ｄを形成することにより、本発明の装置Ａを製造した。オーミック電極材料としては、上記の他に、Ｔａ−Ｓｉ／Ａｕ、Ａｌ−Ｓｉ／Ａｕ、Ｔｉ−Ｓｉ／Ａｕ等のシリサイド系合金を用いることができる。また、これらの材料の組み合わせを用いることができる。
【００４０】
この装置Ａは、最大３０Ａの電流値で立ち上がり、そのときのオン抵抗は１０ｍΩcm2であった。また、耐圧は３００Ｖを超えていた。
なお、実施例では、第２のアンドープ材料としてアンドープＡｌ0.2Ｇａ0.8Ｎを用いたが、このアンドープＡｌＧａＮとしては、一般式：ＡｌxＧａ1-xＮ（０＜ｘ≦１）のものであれば同様の効果が得られる。その場合、指数ｘが大きい材料ほど、アンドープＧａＮに比べると、そのバンドギャップエネルギーは大きくなり、例えばｘ＝１のＡｌＮではそのバンドギャップエネルギーは約６．２ｅＶである。
【００４１】
【発明の効果】
以上の説明で明らかなように、本発明のＧａＮ系半導体装置は、動作電極を縦型に配置し、１つの素子に多数の凹形状溝を形成することにより、多数のＨＥＭＴ構造を集積することができる。そのため、この装置は大電流動作が可能である。
【００４２】
また、小面積の中にも多数のＨＥＭＴ構造を組み込まれることができるので、全体として小型化することが可能である。
【図面の簡単な説明】
【図１】本発明のＧａＮ系半導体装置の１例Ａを示す断面図である。
【図２】装置Ａの製造に用いるスラブ基板Ａ0を示す断面図である。
【図３】凹形状溝を形成した基板Ａ1を示す部分斜視図である。
【図４】基板Ａ1の全面にＳｉＯ2のマスクを形成した状態を示す断面図である。
【図５】基板Ａ2を示す断面図である。
【図６】薄層を成膜した基板Ａ3を示す断面図である。
【図７】基板Ａ3の全面をＳｉＯ2のマスクで被覆した状態を示す断面図である。
【図８】凹形状溝内に第１絶縁層を形成した基板Ａ4を示す断面図である。
【図９】第１絶縁層の上にゲート電極を配置した基板Ａ5を示す断面図である。
【図１０】ゲート電極を埋設する第２絶縁層を形成した基板Ａ6を示す断面図である。
【図１１】ソース電極を形成した基板Ａ7を示す断面図である。
【図１２】ｎ型層の裏面を表出せしめた基板Ａ8を示す断面図である。
【図１３】ｎ型層表面上に矩形状の堤状部を３個並列に形成した斜視図である。
【図１４】ＨＥＭＴ構造を一個だけ有するＧａＮ系半導体装置の概念図である。
【図１５】約６０度に傾斜している堤状部の側壁面を備える装置例を示す断面図である。
【図１６】約６０度に傾斜している堤状部の側壁面を備える装置の一変形例の断面図である。
【図１７】従来構造のＨＥＭＴの１例を示す断面図である。
【符号の説明】
１ ＧａＮ系半導体材料で形成した層
１ａ ＧａＮ系半導体材料で形成した層の第１表面
２0 第１のアンドープ材料の層
２ 第１のアンドープ材料から成る堤状部
２ａ 堤状部の内側壁面
３ 凹形状溝
４ 第２のアンドープ材料から成る薄層
５ ２次元電子ガス層
６ａ 第１絶縁層
６ｂ 第２絶縁層
７ コンタクト層
８1，８2，８3，８4 マスク（ＳｉＯ2）
Ｇ ゲート電極
Ｇ1 ゲート電極の側端部
Ｓ ソース電極
Ｄ ドレイン電極
【発明の属する技術分野】
本発明はＧａＮ系半導体装置に関し、更に詳しくは、新規な構造の高移動度トランジスタ（High Electron Mobility Transister：ＨＥＭＴ）や電界効果トランジスタ(Field Emission Transistor：ＦＥＴ)として有用なＧａＮ系半導体装置に関する。
【０００２】
【従来の技術】
ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮなどのＧａＮ系半導体材料は、例えばＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも高温動作が優れているので、これらの材料、とくにＧａＮを用いて電界効果トランジスタ（ＦＥＴ）やＨＥＭＴなどの電子デバイスの開発研究が進められている。さらに、上記材料の特性からマイクロ波帯やミリ波帯のパワーデバイスとして注目されており、今後の電気エネルギーの輸送や変換装置としてのインバータやコンバータにも大きな期待がかかっている。すなわち、ＧａＮ材料を中心にした、小型、高信頼性、低損失の新しいデバイスの開発研究が進められており、この種の半導体装置では、ゲート・ドレイン間耐圧、動作層の高電流密度化および低コンタクト電極の形成が重要なポイントになっている。
【０００３】
ＧａＮ系のＨＥＭＴとしては、例えば図１７に示したような構造のものが知られている。すなわち、このＨＥＭＴは、半絶縁性のサファイア基板と、その上に順次形成された例えばＧａＮから成るバッファ層と、アンドープＧａＮ層と、アンドープＡｌＧａＮ層との層構造を有している。そしてアンドープＡｌＧａＮの上に例えばＳｉドープＧａＮから成るコンタクト層を介してソース電極Ｓとドレイン電極Ｄがオーミック接合して形成され、更にアンドープＡｌＧａＮ層の上にはゲート電極Ｇが形成されている。
【０００４】
このＨＥＭＴの場合、アンドープＧａＮと、混晶であるアンドープＡｌＧａＮとの間における結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者のヘテロ接合界面の直下に２次元電子ガス層が形成される。
そして、ソース電極Ｓとドレイン電極Ｄを作動すると、アンドープＡｌＧａＮ層は電子の供給層として機能してアンドープＧａＮ層に電子を供給する。供給された電子は、アンドープＧａＮ層の最上部に形成されている２次元電子ガス層の働きで高速移動してドレイン電極Ｄに走行していくが、このときゲート電極Ｇを作動してその直下に空乏層を発生させることにより、素子としての各種の変調動作を実現させることができる。
【０００５】
【発明が解決しようとする課題】
ところで、上記した従来構造のＨＥＭＴの場合、ヘテロ接合界面の近傍における電子ガス層は平面的に形成されるということに規定されて、ソース電極Ｓ、ゲート電極Ｇ、およびドレイン電極ＤもまたＨＥＭＴの表面で平面的に配置することが必要である。
【０００６】
しかも、従来構造のＨＥＭＴの場合、そのオン抵抗を下げようとしても、ソース・ドレイン間にゲート電極が介在するという電極配列からソース・ドレイン間の距離が小さく取れないため抵抗を充分に小さくすることができない。また、従来構造の場合、ソース電極からの電子がドレイン電極に大量に流れるときにドレイン電極端で電界集中が起こるのを防ぐため、ソース・ゲート間よりゲート・ドレイン間を大きくとり非対称構造にする対策などが必要である。そのため、素子面積を小さくしてＨＥＭＴの小型化を実現しようとしても、その努力には自ずから限界がある。
【０００７】
本発明は、２次元電子ガス層を全体の層構造の縦方向に形成することにより、従来構造のＨＥＭＴにおける上記の問題を解決することができる新規な構造のＧａＮ系半導体装置の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、請求項１の本発明においては、第１表面と第２表面とを有する、ＧａＮ系半導体材料で形成された層と、第１表面上に、ＧａＮ系の第１のアンドープ半導体材料で形成され、側壁面と上面とを有する堤状部と、側壁面に、第１のアンドープ半導体材料よりもバンドギャップエネルギーが大きい、ＧａＮ系の第２のアンドープ半導体材料で形成され、第１のアンドープ半導体材料とヘテロ接合される界面を有する薄層と、薄層に接触して形成されるゲート電極と、堤状部の上面に、且つ、堤状部と薄層のヘテロ接合界面を跨いだ状態で形成されるソース電極と、第２表面に形成されたドレイン電極とからなるＧａＮ系半導体装置が提供される。
【０００９】
堤状部は一個でも複数でもよいが、大電流を流すには複数個のほうが２次元電子ガス層をより多く確保できるので好ましい。
そこで請求項２の本発明においては、第１表面と第２表面とを有する、ＧａＮ系半導体材料で形成された層と、第１表面に、ＧａＮ系の第１のアンドープ半導体材料で形成される堤状部であって、各堤状部が両側の側壁面と上面とをそれぞれ有する複数の堤状部と、隣接する堤状部間にそれぞれ形成され、対向する各側壁面と第１表面とで区画される複数の凹形状溝と、各凹形状溝の対向する各側壁面に、第１のアンドープ半導体材料よりもバンドギャップエネルギーが大きい、ＧａＮ系の第２のアンドープ半導体材料でそれぞれ形成され、第１アンドープ半導体材料とヘテロ接合される薄層と、両側の薄層に接触して形成されるゲート電極と、各堤状部の上面に、且つ、当該堤状部の上面と当該堤状部の両側の薄層のヘテロ接合界面を跨いだ状態でそれぞれ形成される複数のソース電極と、第２表面に形成されたドレイン電極とからなるＧａＮ系半導体装置が提供される。
【００１０】
本発明の構造の場合、ドレイン電極およびソース電極は、電流が流れる通路の延長上に対向して配置されるためにドレイン電極に流れる電子による電界集中は起こりにくい。この理由のため、高電圧を用いるパワーデバイスとしての信頼性が高くなる。
好ましくは、ゲート電極の下面と上面に絶縁層を設けてもよい請求項（２，４）。
【００１１】
【発明の実施の形態】
本発明のＧａＮ系半導体装置につき、その１実施例Ａを図１に示す。
この装置Ａではまず、層１の上に、第１のアンドープ材料から成る複数列（図では３列）の堤状部２と、これら堤状部２の間に形成され、前記層１の第１表面１ａにまで至る深さを有する複数列（図では２列）の凹形状溝３が形成されている。
【００１２】
ここで、層１と堤状部２はいずれもＧａＮ系半導体材料で構成されているが、層１は例えばｎ型不純物であるＳｉをドーピング濃度１×１０17〜５×１０19cm-3でドーピングしたｎ−ＧａＮであり、堤状部２は例えば第１のアンドープ材料としてアンドープＧａＮを用いて形成されている。
なお、層１としては、ｎ型またはｐ型のいずれかに格別限定されるものではないが、例えばＳｉ，Ｓｎ，Ｔｅのようなｎ型不純物、とりわけＳｉをドーピングしたｎ−ＧａＮ層が好適である。
【００１３】
そして、堤状部２の内側壁面２ａには第２のアンドープ材料から成る薄層４が堤状部２の第１のアンドープ材料とヘテロ接合して形成されている。
ここで、第２のアンドープ材料としては、第１のアンドープ材料のバンドギャップエネルギーよりも大きいハンドギャップエネルギーを有する材料が用いられる。例えば、第１のアンドープ材料がアンドープＧａＮであるとすれば、第２のアンドープ材料としては、例えばＡｌＧａＮ，ＡｌＩｎＧａＮ，ＡｌＧａＮＡｓ，ＡｌＧａＮＰ，ＡｌＩｎＧａＮＡｓＰなどのＧａＮよりもバンドギャップエネルギーが大きい材料などをあげることができる。
【００１４】
その結果、堤状部２には、当該堤状部の内側壁面（それは第１のアンドープ材料と第２のアンドープ材料のヘテロ接合界面でもある）２ａの近傍箇所に２次元電子ガス層５が発生する。すなわち、形成されたこの２次元電子ガス層５は、図１で示したように、堤状部２の上面から下面に向かって縦方向に延びている。
ここで、第２のアンドープ材料から成る薄層４の厚みは２０〜３０nm程度に設定することが好ましい。ヘテロ接合界面から１〜２nm程度離隔した位置に、キャリア濃度が５×１０18〜５×１０19cm-3という高濃度の２次元電子ガス層を形成することができるからである。
【００１５】
そして、この装置Ａでは、薄層４が形成されている残余の凹形状溝３の中に、第１絶縁層６ａ、ゲート電極Ｇ、第２絶縁層６ｂがこの順序で積層配置され、ゲート電極Ｇは、上・下の絶縁層によって絶縁シールドされている。そして、ゲート電極Ｇの両側端Ｇ1，Ｇ1は第２のアンドープ材料から成る薄層４と接触して、その変調動作ができるようになっている。
【００１６】
また、第１のアンドープ材料から成る堤状部２の上面には、薄層４の上面の一部まで延びて堤状部２と薄層４とのヘテロ接合界面２ａを跨いだ状態でコンタクト層７が形成され、更にその上にソース電極Ｓが形成されている。
なお、ソース電極Ｓが堤状部２と薄層４の両者に対してオーミック接合可能な材料であるならば、上記したコンタクト層７を形成することなく、直接、ソース電極Ｓを堤状部と薄層の上面に形成してもよい。ただし、その場合であっても、上記したヘテロ接合界面２ａを跨いだ状態でソース電極Ｓは形成されなければならない。
【００１７】
そして、層１の第２表面１ｂ（裏面）の全面にドレイン電極Ｄが形成されることにより、本発明の装置Ａが構成されている。
図１で示した装置Ａの場合、４個の２次元電子ガス層５が縦方向に形成されている。すなわち、装置Ａには、１個の素子に図１７で示したＨＥＭＴ構造が４個組み込まれた構造になっている。
【００１８】
ここで、１個のＨＥＭＴ構造において、ソース電極Ｓとドレイン電極Ｄを作動すると、第２のアンドープ材料から成る薄層４から供給された電子は２次元電子ガス層５の働きで下方に高速移動し、更に層１を経由してドレイン電極Ｄへと走行していく。そして、ゲート電極Ｇを作動すれば薄層４の厚み方向に発生する空乏層によって電子の走行状態は変調され、ここに電界効果挙動が実現する。
【００１９】
この装置Ａの場合、同一の層１の上に複数個（図１では４個）のＨＥＭＴ構造が集積されているので、ＨＥＭＴの１構造当たりに必要な面積は、図１で示した従来構造の場合に比べて小さい。すなわち、この装置Ａの場合、従来に比べて小型化することが可能である。
この装置Ａは次のようにして製造することができる。それを以下に詳細に説明する。
【００２０】
まず、例えば半絶縁性のＳｉ基板のような成長用基板Ｂを用意し、その上に、例えばＧＳＭＢＥ法やＭＯＣＶＤ法のようなエピタキシャル結晶成長法で、ＧａＮから成るバッファ層１’、層１、第１のアンドープ材料から成る層２0を順次成膜して図２で示したようなスラブ基板Ａ0を製造する。なお、成長用基板Ｂとしては、更に、ＳｉＣ，ＧａＡｓ，サファイアなどを用いることもできる。
【００２１】
なお前述したように、層１としては、格別限定されるものではないが、例えばＳｉ，Ｓｎ，Ｔｅのようなｎ型不純物、とりわけＳｉをドーピングしたｎ−ＧａＮ層が好適である。
また、層２0の形成に用いる第１のアンドープ材料は、後述する第２のアンドープ材料よりもそのバンドギャップエネルギーの小さいＧａＮ系半導体材料であることが必要であり、採用する第２のアンドープ材料との関係で適宜選択されるが、通常、アンドープＧａＮが用いられる。
【００２２】
ついで、スラブ基板Ａ0における層２0の表面に対し、形成すべき堤状部の上面に例えばＳｉＯ2から成るマスク８1をパターニングしたのち、例えばＥＣＲプラズマを用いて、層２0の一部を層１の第１表面１ａに至るまでエッチング除去することにより、図３で示したように、第１のアンドープ材料から成る複数の堤状部２とそれらの間に挟まれ、層１の第１表面１ａが表出している所定幅の凹形状溝３を有する基板Ａ1を製造する。
【００２３】
ついで、図４で示したように、表出する層１の第１表面１ａと堤状部２の内側壁面２ａを覆って例えばＳｉＯ2のマスク８2を全面に形成する。そして、溝状部３の中のマスク８2に対し、堤状部２の内側壁面側に形成すべき薄層の厚みに相当する部分を残してレジストを形成したのち、レジストが形成されていない部分に例えばＥＣＲプラズマを用いたドライエッチングを行ってその部分を層１の第１表面１ａまでエッチング除去する。
【００２４】
その結果、図５で示したように、凹形状溝３の中には、堤状部２の内側壁面２ａと層１の第１表面１ａが表出し、層１の他の表面はマスク８2で覆われた基板Ａ2が得られる。なお、このマスクの材料としては、同じように化学的、熱的に安定なＡｌ2Ｏ3やＳｉＮxなどを使用することもできる。
ついで、基板Ａ2に対し、第２のアンドープ材料を用いた横方向選択成長を行う。この選択成長法という技術は後行程で成長膜のエッチング加工を伴わなくてもよいので製造上の大きなメリットがある。このときに用いる第２のアンドープ材料は、堤状部２を構成する第１のアンドープ材料よりもバンドギャップエネルギーが大きいＧａＮ系半導体材料であることが必要である。
【００２５】
例えば、堤状部２の第１のアンドープ材料がＧａＮであるとすれば、ＡｌＧａＮ，ＡｌＩｎＧａＮ，ＡｌＧａＮＡｓ，ＡｌＧａＮＰ，ＡｌＩｎＧａＮＡｓＰなどのＧａＮよりもバンドギャップエネルギーが大きい材料などを用いることができる。
その結果、図６で示したように、マスク８2の両側には堤状部の内側壁面２ａとヘテロ接合し、また層１の第１表面１ａともヘテロ接合する薄層４が形成されている基板Ａ3が得られる。そして、そのことにより、両者のヘテロ接合界面２ａの近傍には、堤状部２の厚みの全体に亘り縦方向に延びて層１にまで至る２次元電子ガス層５が形成される。
【００２６】
ついで、マスク８1，８2を例えばドライエッチングなどで全てエッチング除去したのち、再び全面をＳｉＯ2のマスク８3で被覆する（図７）。
ついで、凹形状溝内に形成されている薄層４の間の部分を除いた他のマスク部分にレジストを塗布したのち薄層４の間のマスク８3を一部エッチング除去する。そのとき、凹形状溝の中のマスク８3は所望の厚みだけ残置せしめる。その結果、図８で示したように、凹形状溝の中の層１の表面が所望厚みのマスク８3で被覆された基板Ａ4が得られる。ここで、このマスク８3は図１で示した装置Ａにおける第１絶縁層６ａとして機能する。
【００２７】
ついで、基板Ａ4の上面に、例えばＰｔを所望の厚みだけ蒸着したのち、凹形状溝内における第１絶縁層６ａ上の蒸着Ｐｔ以外のＰｔをリフトオフする。その結果、図９で示したように、第１絶縁層６ａの上には、その両側端が薄層４，４と接触している所望厚みのゲート電極Ｇが形成された基板Ａ5が得られる。
そして、全面を例えばＳｉＯ2のマスク８4で被覆し、ゲート電極Ｇの上の凹みに例えばＳｉＯ2を充填してゲート電極Ｇを埋め込んだのち、堤状部２と薄層４上のマスクをエッチング除去してそれらの表面を表出させる。その結果、図１０で示したように、上面は全体として面一状態で、堤状部２と薄層４の表面が表出しており、凹形状溝の中には、堤状部の内側壁面とヘテロ接合する薄層４，４と、それら薄層の間にマスク８3（絶縁層６ａ）とマスク８4（絶縁層６ｂ）で挟まれた状態のゲート電極Ｇが配置されている基板Ａ6が得られる。
【００２８】
ついで、薄層４の表面を一部含む状態で例えばＳｉＯ2のマスクをパターニングしたのち、残余の表面、すなわち、堤状部２の表面と薄層４の表面の一部に、例えばＳｉを高濃度でドーピングしたＧａＮから成るコンタクト層を選択成長させ、更にそのコンタクト層の上に、例えばＡｌ／Ｔｉ／Ａｕのような電極材料を堆積させ、薄層４上のマスクをエッチング除去する。
【００２９】
その結果、図１１で示したように、堤状部２と薄層４の上面には、これらのヘテロ接合界面を跨いだ状態で形成されたコンタクト層７を介してソース電極Ｓが形成されている基板Ａ7が得られる。
ついで、基板Ａ7における基板Ｂを研磨して除去し、更にバッファ層１’も研磨除去して、図１２で示したように、層１の表面が表出する基板Ａ8を製造する。
【００３０】
そして最後に、基板Ａ8における層１の第２表面１ｂに、例えばＡｌ／Ｔｉ／Ａｕのような電極材料を堆積してドレイン電極Ｄを形成することにより、図１で示した装置Ａが製造される。
なお、ヘテロ接合面で供給された電子はおもに堤状部の下側を通ってドレイン電極に流れ込むことから、図１の上面から見てゲート電極の下側の領域は層１でなくてもよく、全く省くこともできるし、また例えば省いた部分を絶縁物で埋め込んでおいてもよい。ただ、できるだけ製造工程を簡素化する観点からは図１のような構成が実際的である。
【００３１】
上記の堤状部は層１の第１表面１ａ上で一方向に延び、長手方向に側面を有してもよく、また層１の上面を上から見て矩形であっても円形であってもよいことは明らかである。図１３に示す実施例では、層１の第１表面１ａ上に矩形状の堤状部が３個並列に形成されている。
また、図１の円Ｐで囲まれる、ＨＥＭＴ構造を１個だけ有する装置であってもよく、その概念図を図１４に示す。このように構成したＧａＮ系半導体装置も本発明の一実施例であり、この場合は小型でしかも極薄の半導体装置が可能である。
【００３２】
また、堤状部の側面は必ずしも層１の第１表面１ａに対して垂直（傾き９０度）でなくてもよく、適宜なドライエッチング加工方法によって傾斜面とすることもできる。堤状部の側壁面として傾斜面を有する装置例を図１５および図１６に示した。これらの例では側壁面の傾斜度を約６０度としたが、ドライエッチングの条件を変えればさらに傾斜を緩くすることもできる。傾斜を緩くすることで、第１アンドープ材料面への第２アンドープ材料が横方法選択成長しやすくなるメリットがある。また、図１６示したように、ゲート電極Ｇを薄層４の広い面積に亘って形成しやすいメリットがある。
【００３３】
【実施例】
次のようにして図１で示した装置Ａを製造した。
まず、半絶縁性のＳｉ基板の上に、ジメチルヒドラジン（５×１０-5Torr）、金属Ｇａ（５×１０-7Torr）を用い、ガスソース分子線エピタキシャル法（ＧＳＭＢＥ）により成長温度６４０℃で厚み５０nmのＧａＮバッファ層１’を成膜し、更にその上に、アンモニア（５×１０-5Torr）、金属Ｇａ（５×１０-7Torr）、Ｓｉ（１×１０-8Torr）を用い、成長温度８５０℃で厚み２０００nmのＳｉドープＧａＮ層（ｎ型層）１（ドーピング濃度：２×１０19cm-3）を成膜した。そして、更にその上に、アンモニア（５×１０-6Torr）、金属Ｇａ（５×１０-7Torr）を用い、成長温度８５０℃で厚み２μｍのアンドープＧａＮ層２0を成膜し、図２で示したスラブ基板Ａ0を製造した。
【００３４】
なお、上記したアンドープＧａＮのバンドギャップエネルギー（Ｅｇ）は約３.４ｅＶである。
ついで、スラブ基板Ａ0のアンドープＧａＮ層２0の表面にＳｉＯ2のマスク８1でパターニングしたのち、ＥＣＲプラズマを用いたドライエッチングを行い、溝幅が２〜３μｍであり、また底部にはｎ型層１の第１表面１ａが表出する矩形形状の凹形状溝３を刻設して図３の基板Ａ1にした。
【００３５】
このＡ1の表面をＳｉＯ2のマスク８2で被覆したのち、凹形状溝３の中にＥＣＲプラズマを用いたドライエッチングを行い、堤状部２の内側壁面２ａから幅３０nmのマスク部分をｎ型層１の表面１ａに至るまでエッチング除去して開口し図５で示した基板Ａ2にした。
ついで、金属Ａｌ（１×１０-7Torr）、金属Ｇａ（５×１０-7Torr）、アンモニア（５×１０-6Torr）を用い、成長温度８５０℃で横方向の選択成長を行い、アンドープＡｌ0.2Ｇａ0.8Ｎから成る厚み３０nmの薄層４を成膜し、図６で示した基板Ａ3を製造した。
【００３６】
なお、このアンドープＡｌ0.2Ｇａ0.8Ｎのバンドギャップエネルギー（Ｅｇ）は約４.０ｅＶである。
ついで、基板Ａ3の全面にＳｉＯ2のマスク８3を形成し（図８）、レジストを用いてパターニングしたのち凹形状溝内のＳｉＯ2をバッファドフッ酸などで一部エッチング除去して、厚みが０.８μｍの第１絶縁層６ａを形成して図８で示した基板Ａ4を製造した。
【００３７】
ついで、基板Ａ4の全面にＰｔを０.４μｍの厚みで蒸着したのち、第１絶縁層６ａ上のＰｔ以外は全てリフトオフし、ゲート電極Ｇが形成されている基板Ａ5（図９）にした。ゲート電極Ｇの材料として、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、Ｐｔ／Ｔｉ／Ａｕ，Ｎｉ／Ｔｉ／Ａｕ，Ｐｔ／Ｎｉ／Ａｕ、Ｐｔ／Ｎｉ／Ｔｉ／Ａｕ等を用いることができる。
【００３８】
基板Ａ5の全面にＳｉＯ2のマスク８4を形成してゲート電極Ｇを埋め込んだのち、表面のＳｉＯ2をエッチング除去して図１０で示した基板Ａ6を製造した。
ついで、基板Ａ6の全面をＳｉＯ2のマスクで被覆し、そのマスクに、堤状部２と薄層４の一部表面とが開口するようにパターニングを行ったのち、その開口部に、金属Ｇａ（５×１０-7Torr）、金属Ｓｉ（１×１０-8Torr）、アンモニア（５×１０-6Torr）を用い、成長温度８５０℃で選択成長を行って厚み１００nmのコンタクト層（Ｓｉドーピング濃度：２×１０19cm-3）７を成膜し、更にその上にＡｌ／Ｔｉ／Ａｕを順次堆積してソース電極Ｓを形成して図１１で示した基板Ａ7を製造した。
【００３９】
ついで、基板Ａ7を研磨してｎ型層１の第２表面１ｂを表出させ、そこに、Ａｌ／Ｔｉ／Ａｕを順次堆積してドレイン電極Ｄを形成することにより、本発明の装置Ａを製造した。オーミック電極材料としては、上記の他に、Ｔａ−Ｓｉ／Ａｕ、Ａｌ−Ｓｉ／Ａｕ、Ｔｉ−Ｓｉ／Ａｕ等のシリサイド系合金を用いることができる。また、これらの材料の組み合わせを用いることができる。
【００４０】
この装置Ａは、最大３０Ａの電流値で立ち上がり、そのときのオン抵抗は１０ｍΩcm2であった。また、耐圧は３００Ｖを超えていた。
なお、実施例では、第２のアンドープ材料としてアンドープＡｌ0.2Ｇａ0.8Ｎを用いたが、このアンドープＡｌＧａＮとしては、一般式：ＡｌxＧａ1-xＮ（０＜ｘ≦１）のものであれば同様の効果が得られる。その場合、指数ｘが大きい材料ほど、アンドープＧａＮに比べると、そのバンドギャップエネルギーは大きくなり、例えばｘ＝１のＡｌＮではそのバンドギャップエネルギーは約６．２ｅＶである。
【００４１】
【発明の効果】
以上の説明で明らかなように、本発明のＧａＮ系半導体装置は、動作電極を縦型に配置し、１つの素子に多数の凹形状溝を形成することにより、多数のＨＥＭＴ構造を集積することができる。そのため、この装置は大電流動作が可能である。
【００４２】
また、小面積の中にも多数のＨＥＭＴ構造を組み込まれることができるので、全体として小型化することが可能である。
【図面の簡単な説明】
【図１】本発明のＧａＮ系半導体装置の１例Ａを示す断面図である。
【図２】装置Ａの製造に用いるスラブ基板Ａ0を示す断面図である。
【図３】凹形状溝を形成した基板Ａ1を示す部分斜視図である。
【図４】基板Ａ1の全面にＳｉＯ2のマスクを形成した状態を示す断面図である。
【図５】基板Ａ2を示す断面図である。
【図６】薄層を成膜した基板Ａ3を示す断面図である。
【図７】基板Ａ3の全面をＳｉＯ2のマスクで被覆した状態を示す断面図である。
【図８】凹形状溝内に第１絶縁層を形成した基板Ａ4を示す断面図である。
【図９】第１絶縁層の上にゲート電極を配置した基板Ａ5を示す断面図である。
【図１０】ゲート電極を埋設する第２絶縁層を形成した基板Ａ6を示す断面図である。
【図１１】ソース電極を形成した基板Ａ7を示す断面図である。
【図１２】ｎ型層の裏面を表出せしめた基板Ａ8を示す断面図である。
【図１３】ｎ型層表面上に矩形状の堤状部を３個並列に形成した斜視図である。
【図１４】ＨＥＭＴ構造を一個だけ有するＧａＮ系半導体装置の概念図である。
【図１５】約６０度に傾斜している堤状部の側壁面を備える装置例を示す断面図である。
【図１６】約６０度に傾斜している堤状部の側壁面を備える装置の一変形例の断面図である。
【図１７】従来構造のＨＥＭＴの１例を示す断面図である。
【符号の説明】
１ ＧａＮ系半導体材料で形成した層
１ａ ＧａＮ系半導体材料で形成した層の第１表面
２0 第１のアンドープ材料の層
２ 第１のアンドープ材料から成る堤状部
２ａ 堤状部の内側壁面
３ 凹形状溝
４ 第２のアンドープ材料から成る薄層
５ ２次元電子ガス層
６ａ 第１絶縁層
６ｂ 第２絶縁層
７ コンタクト層
８1，８2，８3，８4 マスク（ＳｉＯ2）
Ｇ ゲート電極
Ｇ1 ゲート電極の側端部
Ｓ ソース電極
Ｄ ドレイン電極
Claims (6)
- 第１表面と第２表面とを有する、ＧａＮ系半導体材料で形成された層と、
前記第１表面上に、ＧａＮ系の第１のアンドープ半導体材料で形成され、側壁面と上面とを有する堤状部と、
前記側壁面に、前記第１のアンドープ半導体材料よりもバンドギャップエネルギーが大きい、ＧａＮ系の第２のアンドープ半導体材料で形成され、前記第１のアンドープ半導体材料とヘテロ接合される界面を有する薄層と、
前記薄層に接触して形成されるゲート電極と、
前記堤状部の上面に、且つ、前記堤状部と前記薄層のヘテロ接合界面を跨いだ状態で形成されるソース電極と、
前記第２表面に形成されたドレイン電極と、
前記第１表面と前記ゲート電極との間に形成された第１絶縁層と、及び
前記ゲート電極上に積層して形成された第２絶縁層とを備えることを特徴とするＧａＮ系半導体装置。 - 第１表面と第２表面とを有する、ＧａＮ系半導体材料で形成された層と、
前記第１表面に、ＧａＮ系の第１のアンドープ半導体材料で形成される堤状部であって、各堤状部が両側の側壁面と上面とをそれぞれ有する複数の堤状部と、
隣接する前記堤状部間にそれぞれ形成され、対向する各側壁面と第１表面とで区画される複数の凹形状溝と、
前記各凹形状溝の対向する前記各側壁面に、前記第１のアンドープ半導体材料よりもバンドギャップエネルギーが大きい、ＧａＮ系の第２のアンドープ半導体材料でそれぞれ形成され、前記第１アンドープ半導体材料とヘテロ接合される薄層と、
両側の前記薄層に接触して形成されるゲート電極と、
前記各堤状部の上面に、且つ、当該堤状部の上面と当該堤状部の両側の薄層のヘテロ接合界面を跨いだ状態でそれぞれ形成される複数のソース電極と、
前記第２表面に形成されたドレイン電極と、
前記凹形状溝の前記第１表面と前記ゲート電極との間に形成された第１絶縁層と、及び
前記ゲート電極上に積層して形成された第２絶縁層とを含んでなることを特徴とするＧａＮ系半導体装置。 - 前記堤状部が、アンドープＧａＮで形成され、前記薄層が、アンドープＡｌxＧａ1-xＮ（０＜ｘ≦１）である、請求項１又は２に記載のＧａＮ系半導体装置。
- 前記堤状部が、アンドープＧａＮで形成され、前記薄層が、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＧａＮＡｓ、ＡｌＧａＮＰ，ＡｌＩｎＧａＮＡｓＰから選択されるアンドープ材料で形成される、請求項１乃至３のいずれか一に記載のＧａＮ系半導体装置。
- 前記堤状部は、前記第１表面上で一方向に延び、長手方向に前記側壁面を有する、請求項１乃至４のいずれか一に記載のＧａＮ系半導体装置。
- 前記堤状部は、前記第１表面を上から見て矩形に形成される、請求項１乃至４のいずれか一に記載のＧａＮ系半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137458A JP3966763B2 (ja) | 2001-06-01 | 2002-05-13 | ＧａＮ系半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-167265 | 2001-06-01 | ||
| JP2001167265 | 2001-06-01 | ||
| JP2002137458A JP3966763B2 (ja) | 2001-06-01 | 2002-05-13 | ＧａＮ系半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051508A JP2003051508A (ja) | 2003-02-21 |
| JP3966763B2 true JP3966763B2 (ja) | 2007-08-29 |
Family
ID=26616234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002137458A Expired - Lifetime JP3966763B2 (ja) | 2001-06-01 | 2002-05-13 | ＧａＮ系半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3966763B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005300493A (ja) * | 2004-04-16 | 2005-10-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体変位検出素子および検出器 |
| JP2006186336A (ja) * | 2004-11-30 | 2006-07-13 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP4916671B2 (ja) | 2005-03-31 | 2012-04-18 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| JP4986406B2 (ja) * | 2005-03-31 | 2012-07-25 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP5299805B2 (ja) * | 2005-08-29 | 2013-09-25 | 学校法人 名城大学 | トランジスタ |
| WO2008105077A1 (ja) | 2007-02-27 | 2008-09-04 | Fujitsu Limited | 化合物半導体装置とその製造方法 |
| JP5458084B2 (ja) * | 2011-12-05 | 2014-04-02 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP2015097239A (ja) * | 2013-11-15 | 2015-05-21 | 住友電気工業株式会社 | 半導体デバイスおよびその製造方法 |
| JP6001577B2 (ja) * | 2014-01-22 | 2016-10-05 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
| JP6600984B2 (ja) * | 2015-05-18 | 2019-11-06 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| GB2547661A (en) * | 2016-02-24 | 2017-08-30 | Jiang Quanzhong | Layered vertical field effect transistor and methods of fabrication |
| WO2020206960A1 (zh) * | 2019-04-12 | 2020-10-15 | 广东致能科技有限公司 | 一种高电子迁移率晶体管(hemt)及其制造方法 |
-
2002
- 2002-05-13 JP JP2002137458A patent/JP3966763B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003051508A (ja) | 2003-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7834380B2 (en) | Field effect transistor and method for fabricating the same | |
| JP4865189B2 (ja) | ＧａＮ系電界効果トランジスタ | |
| KR100933277B1 (ko) | ＧａＮ계 캡 세그먼트 상에 게이트 콘택을 구비한ＡｌＧａＮ/ＧａＮ ＨＥＭＴ 및 그 제조방법 | |
| TWI431674B (zh) | 單一或多重閘極場平板之製造 | |
| US8242539B2 (en) | Field effect transistor with carrier transit layer in mesa having inclined sides | |
| US8405125B2 (en) | Semiconductor device and method for producing the same | |
| JP4190754B2 (ja) | 電界効果トランジスタの製造方法 | |
| US6674101B2 (en) | GaN-based semiconductor device | |
| US7465968B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2006190991A (ja) | 電界効果トランジスタ及びその製造方法 | |
| KR20070032701A (ko) | 재성장된 오믹 콘택 영역을 갖는 질화물계 트랜지스터의제조방법 및 재성장된 오믹 콘택 영역을 갖는 질화물계트랜지스터 | |
| JP2007088185A (ja) | 半導体装置及びその製造方法 | |
| JP4474292B2 (ja) | 半導体装置 | |
| JP3966763B2 (ja) | ＧａＮ系半導体装置 | |
| WO2010016213A1 (ja) | 電界効果トランジスタ | |
| JP2008159842A (ja) | 半導体装置及びその製造方法 | |
| JP4748501B2 (ja) | 高電子移動度トランジスタ | |
| JP5666992B2 (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP2007088186A (ja) | 半導体装置及びその製造方法 | |
| JP2006173241A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP4955858B2 (ja) | 多層構造半導体装置 | |
| KR102658051B1 (ko) | 화합물 반도체 소자 | |
| US20240120386A1 (en) | Power semiconductor device and manufacturing method thereof | |
| TW202345402A (zh) | 半導體裝置 | |
| CN114823850A (zh) | P型混合欧姆接触的氮化镓晶体管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050106 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20050908 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050916 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20061102 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061127 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070507 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070529 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3966763 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130608 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |