JP5299805B2 - トランジスタ - Google Patents

Description

本発明はパワーエレクトロニクス分野において応用が期待されているＧａＮ系半導体（ＡｌＮ、ＩｎＮおよびそれらの混晶）トランジスタに関するものである。

近年、多くの分野でパワー半導体デバイスの低損失化、高速化、および高温など過酷な環境下で使用できるような半導体デバイスの要望が高まり、Ｓｉ系半導体材料、ＳｉＣ系半導体材料、ＧａＡｓ系半導体材料、ＩｎＰ系半導体材料及びＧａＮ系半導体材料（ＡｌＮ、ＩｎＮおよびそれらの混晶）を中心として精力的にデバイス開発のための研究が進められている。Ｓｉ系半導体材料では、１００ｋＨｚ帯の周波数では効率が９０％以上も達成され、実用化されている。しかし、今後さらなる省エネルギー化および高速化を図るにはＳｉ系半導体材料では限界に近づいている。

一方、省エネルギーデバイスの実現には、Ｓｉに代わってＳｉＣ系半導体材料やＧａＮ系半導体材料のようなワイドバンドギャップ半導体を用いることが、デバイス性能向上に有効であることが理論的に示されている。ＳｉＣ系半導体材料では、すでに幾つかの研究機関によりトランジスタが実現されている。例えば、代表的なＳｉＣ系半導体材料を用いたトランジスタとしては、半絶縁性ＳｉＣ基板にバッファ層をエピタキシャル成長し、引き続いてｐ型導電層及びソース電極、ドレイン電極のためのｎ型層を成長する。その後、ゲート電極を形成する部分を前記ｐ型導電層までエッチングし、表面を酸化してゲート酸化膜を形成し、ソース電極、ドレイン電極、ゲート電極を形成する。前記酸化膜とｐ型導電層の界面準位が少なければゲート電極に正の電位を印加すると界面近傍に電子が蓄積された反転層が生じ、半導体トランジスタ として動作する(例えば、FED ジャーナルVol.11（2000）p.85) 。

しかしながら、ＳｉＣ系半導体材料は、界面準位の少ない酸化膜の形成は容易でないという問題点が存在する。また、ＳｉＣ基板にマイクロパイプなどの結晶欠陥の問題もあり、今後実用化のためには解決する課題は多い。また、ＳｉＣ系半導体材料は、ヘテロ接合が用いられないなどの理由により、高速化が原理的に困難であると言う材料的な問題点も存在している。

また、高速動作可能な半導体トランジスタの開発においては、ＧａＡｓ系半導体材料、ＩｎＰ系半導体材料、ＳｉＧｅ半導体材料及び、ＧａＮ系半導体材料が主に研究されている。すでにＧａＡｓ系半導体材料、ＩｎＰ系半導体材料やＳｉＧｅ系半導体材料を中心に、高速トランジスタが開発されており、ＧａＡｓ系トランジスタは既に携帯電話など通信分野などですでに実用化している。しかしながら、ＧａＡｓ系半導体材料、ＩｎＰ系半導体材料やＳｉＧｅ系半導体材料は、バンドギャップが狭いため、高出力化すると効率が低下してしまうと言う問題がある。また、高温環境下では、価電子帯に存在する電子が熱によって伝導帯に励起されてしまうため、トランジスタとして動作しなくなるなどの問題も存在している。

今後、更なるエレクトロニクス技術の進展にしたがって、高出力、高速且つ高温など過酷な状況で使用可能なトランジスタが望まれているが、そのもっとも最適な半導体材料としては、ワイドバンドギャップ半導体で移動度が比較的高く、且つヘテロ接合が使用できるＧａＮ系半導体がある。この半導体の研究は、青色発光素子に代表される、短波長発光素子への研究が盛んに行われてきたが、近年、そのワイドバンドギャップ半導体である特徴や、ピエゾ電界などによる高濃度な2次元電子ガスが利用可能なことを理由に、携帯電話の基地局への応用などを目指し盛んに研究されており、相互コンダクタンスにおいて525mS/mmという高性能トランジスタも報告されている(例えば、応用物理、Vol.73 (2004)p.358)。

FED ジャーナルVol.11（2000）p.85 応用物理、Vol.73 (2004)p.358

ＧａＮ系半導体材料を用いたトランジスタは、高速、ハイパワーで且つ高温な領域で動作することも報告されているが、未だ大きな問題が存在する。ＧａＮ系半導体材料の特徴として、III族窒化物半導体はｃ軸配向しており、そのためヘテロ接合を用いた場合、ピエゾ電界により、高濃度なシートキャリア密度を得ることが可能である。この高濃度なシートキャリア密度は、高出力トランジスタには有利であると考えられている。

ＧａＮ系半導体を用いた代表的なトランジスタの構造を図１に示す。有機金属化合物気相成長法などにより、サファイア基板１０１上に、結晶成長により、約５００℃で低温ＡｌＮ緩衝層１０２、約１０００℃でアンドープの半絶縁ＧａＮ層１０３を約２μm結晶成長する。その後、アンドープＡｌＧａＮスペーサ層１０４を２nm、Ｓｉを添加することによって得られる自由電子密度１×１０^１８cm^-3のｎ型ＡｌＧａＮ層１０５を８nm成長し、その上にゲート電極１０６、ドレイン電極１０７およびソース電極１０８を形成する。

次に、図１に示すＧａＮ系半導体トランジスタの代表的特性を図２に示す。図２に示すように、前記トランジスタは、ゲート電圧を０Vにした時にドレイン電流が流れ、ゲート電圧にある程度の電圧を加えた時に、ドレイン電流が流れなくなるというデプレッション型として動作する。

次に、図１に示すＧａＮ系半導体トランジスタにおける、ゲート電極１０６直下のバンド図を図３に示す。図３中の伝導帯３０１は、アンドープの半絶縁ＧａＮ層３０４とＡｌＧａＮスペーサ層３０５の界面に、電子の擬フェルミ準位３０２よりも低い箇所が存在し、この層がチャネル層として動作する。したがって、ドレイン電極-ソース電極間に電圧をかけると、ゲート電圧が０Ｖの場合でもドレイン電流が流れてしまい、上述したように、ＧａＮ系半導体トランジスタはデプレッション型として機能するようになる。

一方、ＧａＮ系材料を用いたトランジスタは、１００ＧＨｚ程度で数百Ｗを超える高出力の増幅器として動作することが理論的に可能であり、携帯電話の基地局などへの応用が目指されている。しかしながらパワーエレクトロニクス用に用いる場合、ゲート電圧をかけていないときに、ドレイン電流が流れると言うのは、常時電力損失があることを示しており、電力損失が大きくなる。パワーエレクトロニクス分野では、特に、エンハンスメント型のトランジスタが要求されている。しかしながら、上述したように、ＧａＮ系半導体トランジスタはデプレッション型として機能するので、パワーエレクトロニクス用に用いるに際しては、上記電力損失の観点から不向きであると考えられてきた。

かかる観点より、近年、バリア高さの高いショットキー電極を使うこと、およびキャリアのチャネル層を薄膜化することによって、空乏層をチャネル層に広げ、それによりエンハンスメント型で動作することが可能であることが報告されており（例えば、Japanese Jour[nA]l of Applied Physics, Vol. 43 (2004) p.2255）、パワーエレクトロニクスへ応用の可能性も示されている。しかしながら、ＧａＮ系半導体材料のショットキー電極の安定性や、ショットキーバリアの高い電極材料が少ない、およびチャネル層を薄膜化および、チャネル層を数ｎｍ単位で精密に制御しないとエンハンスメント動作しないことなどプロセス的な困難さや、チャネル層が構造的に厚膜化できないため大電流動作が困難であることなど複数の問題点がある。

本発明は、以上述べた課題に鑑みてなされたもので、ショットキー電極の不安定性やバリア高さの揺らぎ、大電流動作や高出力化などの問題点を解決し、エンハンスメント動作が可能なトランジスタを実現するためのものである。

上記目的を達成すべく、本発明は、所定の基板と、前記所定の基板の上方に形成された第１のｎ型ＧａＮ系半導体層と、前記第１のｎ型ＧａＮ系半導体層上に形成されたソース電極層、ゲート電極層およびチャネル形成層と、前記チャネル形成層の上方に形成されたドレイン電極層とを具え、前記ゲート電極層は、第１のゲート電極層と第２のゲート電極層とからなり、前記第１および第２のゲート電極層は、ｐ型ＧａＮ系半導体層と、この半導体層上に形成された金属電極層とを含み、前記チャネル形成層は、アンドープＧａＮ層であり、前記第１のゲート電極層内のｐ型ＧａＮ系半導体層と、前記第２のゲート電極層内のｐ型ＧａＮ系半導体層とに接して、前記第１のゲート電極層と前記第２のゲート電極層との間に位置するようにしたことを特徴とする、トランジスタに関する。

本発明では、図１に示す従来のＧａＮ系半導体トランジスタと異なり、ゲート電極層をｐ型ＧａＮ系半導体層と金属電極層との２層構造としている。したがって、前記ｐ型ＧａＮ系半導体層により、トランジスタのチャネル形成層内に空乏層を形成することができるとともに、そのホールキャリア密度や厚さなどを制御することによって、前記空乏層の大きさを自在に制御することができるようになる。

したがって、前記ｐ型ＧａＮ系半導体層内のホールキャリア密度及び厚さなどを適宜に制御することによって、前記ゲート電極層におけるゲート電圧が０Ｖの場合に、前記ドレイン電極層及び前記ソース電極層間に電圧を印加しても、前記空乏層の存在により電流が流れなくするようにすることができる。この結果、従来ＧａＮ系半導体トランジスタでは不可能とされていたエンハンスメント型のトランジスタを提供することができるようになる。

また、本発明では、上述した従来のショットキー電極を用いたり、チャネル層を薄膜化するなどの複雑な操作を施すことなく、単にゲート電極層内にｐ型半導体層を含ませるという極めて簡易な操作で上記エンハンスメント型トランジスタを提供することができる。

なお、本発明における“ＧａＮ系半導体”とは、ＧａＮに加えてＡｌＮ及び／又はＩｎＮを含んでも良いことを意味し、一般式としてはＧａｘＡｌｙＩｎｚＮ（ｘ＋ｙ＋ｚ＝１、ｘ、ｙ、ｚ≧０）と書き表せるものを意味する。但し、基本的には、ＧａＮが主体（主成分）である。

以下、本発明のその他の特徴及び利点について、発明を実施するための最良の形態に基づき、詳細に説明する。

（実施の形態１）
図４は、本発明のＧａＮ系半導体トランジスタの一例を示す断面図である。図４に示すＧａＮ系半導体トランジスタ１０は、サファイア基板１上において、順次に形成されたＡｌＮ緩衝層２、アンドープ半絶縁ＧａＮ層３、アンドープＡｌＧａＮスペーサ層４及びｎ型ＡｌＧａＮ層５とを具えている。

ＡｌＮ緩衝層２からｎ型ＡｌＧａＮ層５までは、有機金属化合物気相成長法（ＭＯＣＶＤ法）により形成することができる。本例では、ＡｌＮ緩衝層２は約５００℃の低温度で形成し、アンドープ半絶縁ＧａＮ層３からｎ型ＡｌＧａＮ層５までは約１０００℃の温度で形成した。なお、本例において、ＡｌＮ緩衝層２の厚さは０．０２μｍとし、アンドープ半絶縁ＧａＮ層３の厚さは２μｍとし、アンドープＡｌＧａＮスペーサ層４の厚さは２ｎｍとし、ｎ型ＡｌＧａＮ層５の厚さは８ｎｍとした。また、ｎ型ＡｌＧａＮ層中には、ドーパントとしてＳｉを濃度２×１０^１８／ｃｍ^３の割合で含有させている。

なお、以下に詳述するように、本例において、アンドープ半絶縁ＧａＮ層３及びアンドープＡｌＧａＮスペーサ層４は、チャネル形成層として機能する。

次いで、ＧａＮ系半導体トランジスタ１０は、ｎ型ＡｌＧａＮ層５上において、ゲート電極層７、ドレイン電極層８及びソース電極層９を有している。ゲート電極層７は、本発明に従って、ｐ型ＧａＮ層７ＡとＮｉ／Ａｕ電極層７Ｂとから構成されている。ドレイン電極層８及びソース電極層９はＴｉ／Ａｌ電極層から構成している。なお、ｐ型ＧａＮ層７Ａ中の厚さ及びホールキャリア濃度は、目的に応じて適宜に設定することができるが、本例では、Ｍｇを濃度３×１０^１９／ｃｍ^３の割合で含有させ、ホールキャリア密度を１×１０^１８／ｃｍ^３とするとともに、その厚さを２０ｎｍとしている。

ゲート電極層７からソース電極層９までは、サファイア基板１上において、ＡｌＮ緩衝層２からｐ型ＧａＮ層７Ａまでが形成された多層膜構造体を、窒素雰囲気中、約７００℃の温度で５分間熱処理を行った後に、フォトリソグラフィー技術を用いてＮｉ／Ａｕからなる金属電極層7Ｂとして形成し、その上にNiマスクを蒸着する。その後、例えば塩素プラズマを用いた反応性イオンエッチング装置を用いて、ｐ型ＧａＮ層7Ａを厚さ方向に完全にエッチングし、ｎ型ＡｌＧａＮ層５を露出させる。その後露出した面にフォトリソグラフィー技術を用いて、Ｔｉ／Ａｌからなるドレイン電極８及びソース電極９を形成する。

図５は、図４に示すＧａＮ系半導体トランジスタ１０の、ゲート電極層７においてゲート電圧を印加しない状態（ゲート電圧０Ｖ）における、ゲート電極層７直下のバンド図を示すものである。図５の伝導帯１１に注目すると、電子の擬フェルミ準位１２よりもエネルギー的に低い箇所は存在しない。したがって、この状態でドレイン電極層８及びソース電極層９間に電圧をかけても、電流が流れない。

図６は、図４に示すＧａＮ系半導体トランジスタ１０の、ゲート電極層７において２Ｖのゲート電圧を印加したときのゲート電極層７直下のバンド図を示すものである。このように、ゲート電極層７に対して２Ｖのゲート電圧を印加することにより、互いにバンドギャップの異なる、アンドープ半絶縁ＧａＮ層３とアンドープＡｌＧａＮスペーサ層4との界面に電子の擬フェルミ準位２２よりもエネルギーの低い箇所ができ、ここがチャネルとして働くようになる。したがって、ドレイン電極８及びソース電極９間に所定の電圧をかけることにより、前記チャネルを通じてキャリアが流れ、電流を流すことができるようになる。

このように、本例で示すＧａＮ系半導体トランジスタ１０においては、ゲート電極層７にゲート電圧を印加しない場合には電流が流れず、ゲート電極層７にゲート電圧を印加する場合にのみ電流が流れるようになるので、従来のデプレッション型ではなく、エンハンスメント型として機能させるようにすることができる。これは、ゲート電極層７がｐ型ＧａＮ層を含むことにより、アンドープ半絶縁ＧａＮ層３及びアンドープＡｌＧａＮスペーサ層４からなるチャネル形成層内に十分な広がりを有する空乏層が形成され、これによって、バンド構造が図５及び６に示すように屈曲するためと考えられる。

図７は、図４に示すＧａＮ系半導体トランジスタ１０の特性図である。この際、ゲート電極層７に印加すべきゲート電圧を０〜２．４Ｖの範囲で変化させている。図７から明らかなように、ゲート電圧が０Ｖのときは、ドレイン電極８及びソース電極９間に電圧を印加してもドレイン電流はほとんど流れないが、ゲート電圧を０．６Ｖから２．４Ｖまで順次に増大させると、ドレイン電極８及びソース電極９間に電圧を印加することによって、前記ゲート電圧の大きさに応じたドレイン電流が流れることが分かる。したがって、図７に示す特性図からも、図４に示すＧａＮ系半導体トランジスタ１０がエンハンスメント型として機能することが分かる。

なお、具体的に、ゲート電圧０Ｖ時のリーク電流は１００ｎＡ以下にまですることができる。

上述したように、図４に示すＧａＮ系半導体トランジスタ１０をエンハンスメント型として機能させるためには、ゲート電極層７を構成するｐ型ＧａＮ層７Ａによって上述したチャネル形成層中に最適な空乏層を形成できるようにする必要がある。上記具体例においては、ｐ型ＧａＮ層７Ａの厚さを２０ｎｍとし、ホールキャリア密度を１×１０^１８／ｃｍ^３としているが、これらの厚さ及びホールキャリア密度について、ＧａＮ系半導体トランジスタの具体的な材料成分及び構成に応じて適宜に設定する必要がある。

なお、図４に示すような材料成分及び構成のＧａＮ系半導体トランジスタにおいては、ｐ型ＧａＮ層７Ａの厚さを１ｎｍ〜５００ｎｍとし、ホールキャリア密度を１×１０^１６個／ｃｍ^３〜１×１０^１９個／ｃｍ^３とすることによって、エンハンスメント型のトランジスタを実現することができる。

なお、ｎ型ＡｌＧａＮ層５は必ずしも必要となるものではなく、本発明の目的が達成される限り省略することもできる。同じく、アンドープＡｌＧａＮスペーサ層は設けなくても良いが、設ける場合においては２００ｎｍ以下の厚さとする。

また、ｎ型ＡｌＧａＮ層５の存在は、上述したｐ型ＧａＮ層７Ａによる空乏層の形成にも影響を及ぼすので、その厚さや電子キャリア密度などは、ｐ型ＧａＮ層７Ａを含めたＧａＮ系半導体トランジスタ１０の全体を考慮して決定する必要がある。具体的に、ＧａＮ系半導体トランジスタ１０をエンハンスメント型として機能させる場合には、例えば、ｐ型ＧａＮ層７Ａに関する上記条件などを考慮することによって、電子キャリア密度を１×１０^１4個／ｃｍ^３〜１×１０^１9個／ｃｍ^３とし、その厚さを１ｎｍ〜２００ｎｍとすることができる。

本例のＧａＮ系半導体トランジスタ１０においては、従来のトランジスタなどのように、ショットキー電極を使用したり、チャネル層を薄膜化する必要がない。したがって、チャネル形成層であるアンドープＡｌＧａＮスペーサ層４及びｎ型ＡｌＧａＮ層５を厚膜化することが可能であり、そのため大電流動作などを簡易に行うことができる。

（実施の形態２）
図８は、本発明のＧａＮ系半導体トランジスタの他の例を示す断面図である。図８に示すＧａＮ系半導体トランジスタ３０は、サファイア基板３１上において、順次に形成されたＡｌＮ緩衝層３２及び第１のｎ型ＧａＮ層３３を具えている。ＡｌＮ緩衝層３２及びｎ型ＧａＮ層３３は、有機金属化合物気相成長法（ＭＯＣＶＤ法）により形成することができる。本例では、ＡｌＮ緩衝層３２は約５００℃の低温度で形成し、ｎ型ＧａＮ層３３は約１０００℃の温度で形成した。なお、ＡｌＮ緩衝層２の厚さは０．０２μｍとし、ｎ型ＧａＮ層３３の厚さは３μｍとした。また、ｎ型ＧａＮ層３３中には、ドーパントとしてＳｉを濃度５×１０^１８／ｃｍ^３の割合で含有させている。Ｓｉドーパントの原料としてはＨ_２希釈したＳｉＨ_４を用いた。

また、ＧａＮ系半導体トランジスタ３０は、ｎ型ＧａＮ層３３上においてリッジ型のアンドープＧａＮ層３４及び第２のｎ型ＧａＮ層３５を具えている。これらの層についても、ｎ型ＧａＮ層３３と同様にして形成することができる。なお、本例では、第２のｎ型ＧａＮ層３５についても第１のｎ型ＧａＮ層３３と同様に、Ｓｉをその濃度が５×１０^１８／ｃｍ^３となるように含有させた。また、アンドープＧａＮ層３４の厚さは０．５μｍとし、第２のｎ型ＧａＮ層３５の厚さは１μｍとした。なお、アンドープＧａＮ層３４はチャネル形成層として機能する。

さらに、ＧａＮ系半導体トランジスタ３０は、アンドープＧａＮ層３４を両側から挟み込むようにして第１のゲート電極層３８−１及び第２のゲート電極層３８−２を有し、第２のｎ型ＧａＮ層３５上にはドレイン電極層３７を有するとともに、第２のゲート電極層３８−２の右方にはソース電極層３９を有している。第１のゲート電極層３８−１及び第２のゲート電極層３８−２は、本発明に従って、それぞれｐ型ＧａＮ層３８−１Ａ及び３８−２Ａと、Ｎｉ／Ａｕ電極層３８−１Ｂ及び３８−２Ｂとから構成されている。ドレイン電極層３７及びソース電極層３９はＴｉ／Ａｌ電極層から構成している。

なお、ｐ型ＧａＮ層３８−１Ａ及び３８−２Ａの厚さ及びホールキャリア濃度は、目的に応じて適宜に設定することができるが、本例では、Ｍｇを濃度３×１０^１９／ｃｍ^３の割合で含有させ、ホールキャリア密度を１×１０^１８／ｃｍ^３とするとともに、その厚さを１．２μｍとしている。

アンドープＧａＮ層３４、第２のｎ型ＧａＮ層３５、ゲート電極層３８−１及び３８−２、ドレイン電極層３７並びにソース電極層３９は、次のようにして形成する。最初に、フォトリソグラフィーによりＳｉＯ_２などを用い、ストライプ状（例えば幅２μｍ）のマスクを形成し、Ｃｌ_２ガスを用いた反応性イオンエッチング装置を用いてマスク下部以外を第1のｎ型ＧａＮ層３３までエッチングする。その後、王水や硫酸、有機洗浄など適切な半導体基板処理を行った後に、再度、有機金属化合物気相成長法によりｐ型ＧａＮ層３８−１Ａ及び３８−２Ａを形成する。次いで、前記マスクをフッ酸などによりエッチング除去し、窒素雰囲気中、７００℃の温度で５分間熱処理を行った後に、フォトリソグラフィーおよび反応性イオンエッチング装置により、ｐ型ＧａＮ層３８−１Ａ及び３８−２Ａの一部をエッチングにより除去し、第１のｎ型ＧａＮ層３３を露出させる。そして、ゲート電極層３８−１及び３８−２における金属電極層３８−１Ｂ及び３８−２Ｂを形成するとともに、ドレイン電極層３８及びソース電極層３９を形成する。

図９は、図８に示すＧａＮ系半導体トランジスタ３０の特性図である。本例に示すＧａＮ系半導体トランジスタ３０においては、第１のゲート電極層３８−１及び第２のゲート電極層３８−２内におけるｐ型ＧａＮ層３８−１Ａ及び３８−２Ａによって、チャネル形成層であるアンドープＧａＮ層３４内に空乏層が形成される。

したがって、第１のゲート電極層３８−１及び第２のゲート電極層３８−２に印加するゲート電圧が０Ｖの場合は、ドレイン電極層３７及びソース電極層３９間に電圧を印加しても、アンドープＧａＮ層３４内には、図９に示すようにドレイン電流は流れない。しかしながら、第１のゲート電極層３８−１及び第２のゲート電極層３８−２に所定のゲート電圧を印加すると、前記空乏層の領域が変化するので、ドレイン電極層３７及びソース電極層３９間に電圧を印加した際に、前記ゲート電圧の大きさに応じたドレイン電流がアンドープＧａＮ層３４内に流れるようになる。この結果、本例におけるＧａＮ系半導体トランジスタ３０はエンハンスメント型として機能するようになる。

なお、具体的に、ゲート電圧０Ｖ時のリーク電流は１００ｎＡ以下にまですることができる。

上述したように、図８に示すＧａＮ系半導体トランジスタ３０をエンハンスメント型として機能させるためには、ゲート電極層３８−１及び３８−２を構成するｐ型ＧａＮ層３８−１Ａ及び３８−２Ａによって上述したチャネル形成層であるアンドープＧａＮ層３４中に最適な空乏層を形成できるようにする必要がある。上記具体例においては、ｐ型ＧａＮ層３８−１Ａ及び３８−２Ａの厚さを１．２μｍとし、ホールキャリア密度を１×１０^１８／ｃｍ^３としているが、これらの厚さ及びホールキャリア密度について、ＧａＮ系半導体トランジスタの具体的な材料成分及び構成に応じて適宜に設定する必要がある。

なお、図８に示すような材料成分及び構成のＧａＮ系半導体トランジスタにおいては、ｐ型ＧａＮ層３８−１Ａ及び３８−２Ａの厚さを１０ｎｍ〜５μｍとし、ホールキャリア密度を１×１０^１６個／ｃｍ^３〜１×１０^１9個／ｃｍ^３とすることによって、エンハンスメント型のトランジスタを実現することができる。さらには、その幅を０．１μｍ〜２０μｍとすることによって実現することができる。

なお、第２のｎ型ＧａＮ層３５は必ずしも必要となるものではなく、本発明の目的が達成される限り省略することもできる。

また、ｎ型ＧａＮ層３５の存在は、上述したｐ型ＧａＮ層３８−１Ａ及び３８−２Ａによる空乏層の形成にも影響を及ぼすので、その厚さや電子キャリア密度などは、ｐ型ＧａＮ層３８−１Ａ及び３８−２Ａを含めたＧａＮ系半導体トランジスタ３０の全体を考慮して決定する必要がある。具体的に、ＧａＮ系半導体トランジスタ３０をエンハンスメント型として機能させる場合には、例えば、ｐ型ＧａＮ層ｐ型ＧａＮ層３８−１Ａ及び３８−２Ａに関する上記条件などを考慮することによって、電子キャリア密度を１×１０^１4個／ｃｍ^３〜１×１０^１9個／ｃｍ^３とし、その厚さを１ｎｍ〜２００ｎｍとすることができる。

以上、本発明を具体例を挙げながら、発明を実施するための最良の形態に基づいて詳細に説明したが、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。

例えば、上記実施の形態１及び２では、基板としてサファイア基板を用いているが、それ以外の基板、例えばＳｉＣ基板、Ｓｉ基板、ＡｌＮ基板、ＧａＮ基板、ＺｒＢ_２基板などを用いることもできる。

また、実施の形態１及び２において、ＧａＮのみからなる総ての層に対してＡｌＮ及びＩｎＮを含むようにすることもできる。また、ｐ型半導体のドーパントとしてＭｇを用い、ｎ型半導体のドーパントとしてＳｉを用いているが、当然にこれ以外のドーパントを用いることもできる。

さらに、実施の形態１及び２において、ｐ型ＧａＮ層の幅や厚さなどを適宜に制御することによりデプレッション型とすることもできる。

また、実施の形態１において、ｎ型ＡｌＧａＮ層５はアンドープとすることもできるし、実際の層形態ではなく、イオン注入などによって形成するようにすることもできる。

さらに、実施の形態２においては、基板剥離技術によってサファイア基板３１を剥離した後、その剥離面に対してソース電極層３９を形成するようにすることにより、トタンジスタを構成する各層の成長方向、すなわち厚さ方向に電流を流すようにすることもできる。

従来のＧａＮ系半導体トランジスタの一例を示す断面図である。 図１に示すＧａＮ系半導体トランジスタの特性図である。 図１に示すＧａＮ系半導体トランジスタのバンド構造を示す図である。 本発明のＧａＮ系半導体トランジスタの一例を示す断面図である。 図４に示すＧａＮ系半導体トランジスタの、ゲート電極層においてゲート電圧を印加しない状態（ゲート電圧０Ｖ）におけるバンド構造を示す図である。 図４に示すＧａＮ系半導体トランジスタの、ゲート電極層においてゲート電圧２Ｖを印加した状態におけるバンド構造を示す図である。 図４に示すＧａＮ系半導体トランジスタ１０の特性図である。 本発明のＧａＮ系半導体トランジスタの他の例を示す断面図である。 図８に示すＧａＮ系半導体トランジスタの特性図である。

符号の説明

１ サファイア基板
２ ＡｌＮ緩衝層
３ アンドープ半絶縁ＧａＮ層
４ アンドープＡｌＧａＮスペーサ層
５ ｎ型ＡｌＧａＮ層
７ ゲート電極層
７Ａ ｐ型ＧａＮ層
７Ｂ 金属電極層
８ ドレイン電極層
９ ソース電極層
１０ ＧａＮ系半導体トランジスタ
１１ 伝導帯
１２ 電子の擬フェルミ準位
１３ 価電子帯
１４ 正孔の擬フェルミ準位
１５ アンドープの半絶縁ＧａＮ層
１６ アンドープＡｌＧａＮスペーサ層
１７ ｎ型ＡｌＧａＮ層
１８ ｐ型ＧａＮ層
２１ 伝導帯
２２ 電子の擬フェルミ準位
２３ 価電子帯
２４ 正孔の擬フェルミ準位
２５ アンドープの半絶縁ＧａＮ層
２６ アンドープＡｌＧａＮスペーサ層
２７ ｎ型ＡｌＧａＮ層
２８ ｐ型ＧａＮ層
３０ ＧａＮ系半導体トランジスタ
３１ サファイア基板
３２ ＡｌＮ緩衝層
３３ 第1のｎ型ＧａＮ層
３４ アンドープＧａＮ層
３５ 第２のｎ型ＧａＮ層
３７ ドレイン電極層
３８−１ 第１のゲート電極層
３８−２ 第２のゲート電極層
３８−１Ａ、３８−２Ａ ｐ型ＧａＮ層
３８−１Ｂ、３８−２Ｂ 金属電極層
３９ ソース電極層
１０１ サファイア基板
１０２ ＡｌＮ緩衝層
１０３ アンドープの半絶縁ＧａＮ層
１０４ アンドープＡｌＧａＮスペーサ層
１０５ ｎ型ＡｌＧａＮ層
１０６ ゲート電極
１０７ ドレイン電極
１０８ ソース電極
３０１ 伝導帯
３０２ 電子の擬似フェルミ準位
３０３ 価電子帯
３０４ アンドープの半絶縁ＧａＮ層
３０５ アンドープＡｌＧａＮスペーサ層
３０６ ｎ型ＡｌＧａＮ層

Claims (7)

1. 所定の基板と、
   前記所定の基板の上方に形成された第１のｎ型ＧａＮ系半導体層と、
   前記第１のｎ型ＧａＮ系半導体層上に形成されたソース電極層、ゲート電極層およびチャネル形成層と、
   前記チャネル形成層の上方に形成されたドレイン電極層とを具え、
   前記ゲート電極層は、第１のゲート電極層と第２のゲート電極層とからなり、前記第１および第２のゲート電極層は、ｐ型ＧａＮ系半導体層と、この半導体層上に形成された金属電極層とを含み、前記チャネル形成層は、アンドープＧａＮ層であり、前記第１のゲート電極層内のｐ型ＧａＮ系半導体層と、前記第２のゲート電極層内のｐ型ＧａＮ系半導体層とに接して、前記第１のゲート電極層と前記第２のゲート電極層との間に位置するようにしたことを特徴とする、トランジスタ。
2. 前記チャネル形成層と前記ドレイン電極層との間に第２のｎ型ＧａＮ系半導体層を具えることを特徴とする、請求項１に記載のトランジスタ。
3. 前記トランジスタは、エンハンスメント型トランジスタとして機能することを特徴とする、請求項１または２に記載のトランジスタ。
4. 前記ゲート電極層における前記ｐ型ＧａＮ系半導体層中のホールキャリア密度が１×１０^１６個／ｃｍ^３〜１×１０^１９個／ｃｍ^３であって、その厚さが１０ｎｍ〜５μｍであり、その幅が０．１μｍ〜２０μｍであることを特徴とする、請求項１〜３のいずれか一に記載のトランジスタ。
5. 前記第１および第２のｎ型ＧａＮ系半導体層の電子キャリア密度が１×１０^１４個／ｃｍ^３〜１×１０^１９個／ｃｍ^３であって、その厚さが１ｎｍ〜２００ｎｍであることを特徴とする、請求項１〜４のいずれか一に記載のトランジスタ。
6. 前記ゲート電極層におけるゲート電圧が０Ｖの状態において、前記ドレイン電極層及び前記ソース電極層間に２０Ｖの電圧を印加した際のリーク電流が１００ｎＡ以下であることを特徴とする、請求項１〜５のいずれか一に記載のトランジスタ。
7. 前記基板は、サファイア基板、ＳｉＣ基板、Ｓｉ基板、ＡｌＮ基板、ＧａＮ基板、ＺｒＢ２基板からなる群より選択される、少なくとも一種の基板を含むことを特徴とする、請求項１〜６のいずれか一に記載のトランジスタ。

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