JP2006186336A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】縦型チャネルを有するトランジスタにおいて、ドレインあるいはソース電極のコンタクト抵抗を低減し、かつ微細チャネル寸法とする。
【解決手段】 ｎ＋型ＧａＮ半導体層１０４上に選択的にＳｉＯ_２薄膜１０７、タングステンゲート電極１０８、ＳｉＯ_２薄膜１０９がこの順に形成され、３層の多層膜構造にはストライプ状の開口部が形成されている。この開口部を介して、例えば有機金属気相成長法により再成長する状態でアンドープＧａＮ半導体層１０５、ｎ＋型ＧａＮ半導体層１０６が形成されている。ｎ＋型ＧａＮ半導体層１０６及びｎ＋型ＧａＮ半導体層１０４に接する形でそれぞれソース電極１１０及びドレイン電極１１２が形成される。再成長したアンドープＧａＮ半導体層１０５及びｎ＋型ＧａＮコンタクト半導体層１０６は横方向に成長した部分であり、開口部の面積よりも電極のコンタクト面積を大きくできる。
【選択図】図１

Description

本発明は、例えば窒化物半導体を用いた縦型チャネルを有する電界効果トランジスタ及びその製造方法に関するものである。この電界効果トランジスタは、例えば、民生機器の電源回路で用いられる高出力トランジスタや携帯電話の送受信回路あるいはミリ波レーダ等で用いられる高周波トランジスタに適用できる。

ＧａＮに代表される窒化物化合物半導体は、ＧａＮ及びＡｌＮの禁制帯幅がそれぞれ室温で３．４ｅＶ、６．２ｅＶと大きく絶縁破壊電界が大きい、また電子の飽和ドリフト速度がＧａＡｓなどの化合物半導体あるいはＳｉ半導体などに比べて大きいという特徴を有している。そのため、高耐圧高出力電子デバイス用に期待され、研究開発が活発に行われている。

また、ＡｌＧａＮ／ＧａＮへテロ構造においては、(0001)面上にて自発分極及びピエゾ分極によりヘテロ界面に電荷が生じ、アンドープ時においても１×１０^１３ｃｍ^−２以上のシートキャリア濃度が得られる。そのため、このヘテロ界面での２次元電子ガスを利用したヘテロ接合電界効果トランジスタからなる高出力あるいは高周波トランジスタが、これまでに報告されている。

このような横型チャネルトランジスタ構造では、高耐圧化のためにゲートとドレインの距離を大きくとる必要がある。そのため、大電流トランジスタとした場合にはチップ面積が大きくなってしまい、低コスト化が困難であるという問題がある。

より小さなチップ面積で大電流デバイスを実現するデバイス構造としてはＰＢＴ(Permeable Base Transistor)あるいはＳＩＴ(Static Induction Transistor:静電誘導トランジスタ)と呼ばれる縦型構造のトランジスタがある。

メサ構造、つまり凸形構造の上段部および下段部にソース電極及びドレイン電極をそれぞれ形成し、凸型構造の上段側壁にゲート電極を形成し、ゲート電極に印加されるゲート電圧によりチャネル電流を制御する構造がＳｉ半導体において提案され、その特性が確認されている(非特許文献１参照)。また、上記窒化物半導体を用いた縦型構造のトランジスタについては構造提案及びデバイスシミュレーションの結果について報告されている。

以下、これまでに報告のあった、窒化物半導体を用いた縦型構造を有する電界効果トランジスタ(ＰＢＴ)構造の一例について説明する。

図１３は従来例におけるＧａＮ系半導体を用いた縦型チャネルトランジスタの構造を示す断面図である。同図において、符号１３０１は第１のｎ＋型ＧａＮ層を、符号１３０２はｎ−型ＧａＮ層を、符号１３０３は第２のｎ＋型ＧａＮ層を、符号１３０４はドレイン電極を、符号１３０５はゲート電極を、符号１３０６はソース電極をそれぞれ示す。

この縦型チャネルトランジスタは、ドレイン電極１３０４上に第１のｎ＋型ＧａＮ層１３０１が形成されており、その上部に凸型構造を有するｎ−型ＧａＮ層１３０２が形成されている。上記凸型構造の下段部及び上段側壁に接する状態に図示する通りゲート電極１３０５が形成されている。上記凸型構造の上段部に第２のｎ＋型ＧａＮ層１３０３が形成され、さらにその上にソース電極１３０６が形成されている。

この縦型チャネルトランジスタにおいては、ソース・ドレイン間を流れる電流はゲート電極１３０５に負電圧を印加することにより制御され、それによって電界効果トランジスタを実現することが可能である(非特許文献２参照)。

この構造についてデバイス特性のシミュレーション結果についての報告がある。この報告では、十分なピンチオフ特性を得るため、上記凸型構造の上段部の幅を０．２μｍ程度とし、電界効果トランジスタでのゲート電極厚を２０ｎｍとしている。このような構造を実現できれば、電流密度が大きく、オン抵抗の小さな高出力トランジスタを小さなチップ面積にて実現することが可能である。
J.Nishizawa et al. IEEE Trans. Electron Devices 47(2000) 482 V.Camarchia et al. IEEE Electron Device Letters 23 (2002) 303

しかしながら、図１３に示す縦型チャネルを有する電界効果トランジスタ構造では、上記凸型構造の上段部に形成されるソース電極の面積が小さい。また、窒化物半導体は禁制帯幅が大きく、一般に電極コンタクト抵抗が大きい。そのため、トランジスタの直列抵抗が大きくなってしまう。結果として高出力トランジスタを作製した場合のオン抵抗低減が、この電極コンタクト抵抗により制限されてしまい、オン抵抗低減には限界があった。

したがって、この発明の目的は、よりオン抵抗の小さな、縦型チャネル構造の電界効果トランジスタ及びその製造方法を提供することである。

本発明では、縦型チャネルを有するトランジスタにおいて、エピタキシャル再成長工程を含み、ソースまたはドレイン電極の面積を縦型チャネルの断面積よりも大きくすることで、その電極でのコンタクト抵抗を低減し、よりオン抵抗の小さな、例えば窒化物半導体を用いた縦型チャネル電界効果トランジスタ及びその製造方法を提供するものである。

上記の課題を解決するために、第１の発明の電界効果トランジスタは、第１のコンタクト半導体層と、第１のコンタクト半導体層の上方に配置されたゲート電極と、ゲート電極を貫通する開口部と、開口部を貫通して下部が第１のコンタクト半導体層に接する状態に配置されたチャネル半導体層と、チャネル半導体層の上部に接する状態に配置された第２のコンタクト半導体層と、第１のコンタクト半導体層に接する状態に配置された第１のソースまたはドレイン電極と、第２のコンタクト半導体層に接する状態に配置された第２のソースまたはドレイン電極とを備え、チャネル半導体層のキャリア濃度が第１及び第２のコンタクト半導体層のキャリア濃度よりも小さく、かつ第２のコンタクト半導体層と第２のソースまたはドレイン電極との接触面積が開口部の面積よりも大きい。

この構成によれば、ゲート電極の開口部を貫通する形でチャネル半導体層が配置され、チャネル半導体層の下部及び上部に接する形でそれぞれ第１のコンタクト半導体層及び第２のコンタクト半導体層が配置され、第２のコンタクト半導体層に接する形で第２のソースまたはドレイン電極が配置され、第１のコンタクト半導体層に接する形で第１のソースまたはドレイン電極が配置され、チャネル半導体層のキャリア濃度は第１及び第２のコンタクト半導体層のキャリア濃度よりも小さく、かつ第２のコンタクト半導体層と第２のソースまたはドレイン電極との接触する面積がゲート電極の開口部面積よりも大きい。そのため、第２のソースまたはドレイン電極でのコンタクト抵抗を小さくできる。このように、縦型チャネルを有する電界効果トランジスタにおいて、ゲート電極の上方に配置された第２のソースまたはドレイン電極と第２のコンタクト半導体層との接触する面積を大きくできオーミックコンタクト抵抗を小さくできるので、直列抵抗の小さな電界効果トランジスタを実現することが可能となる。また、従来の横型電界効果トランジスタのように微細リソグラフィによりゲート長を制御し形成するのではなく、ゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化も容易に実現できる。

上記構成においては、第１のコンタクト半導体層及び第２のコンタクト半導体層がいずれもｎ型であることが好ましい。

この構成によれば、チャネル半導体層では一般に電子の移動度の方が正孔のそれよりも大きいため、よりオン抵抗あるいは相互コンダクタンスといったデバイス特性に優れた電界効果トランジスタを実現することが可能となる。

上記構成においては、第２のコンタクト半導体層のキャリア濃度が、第１のコンタクト半導体層のキャリア濃度よりも大きいことが好ましい。

この構成によれば、開口部上方に形成され断面積の小さな第２のコンタクト半導体層により多くの不純物を含ませ、第２のコンタクト半導体層のキャリア濃度を大きくすることで、第２のコンタクト半導体層での抵抗の影響を少なくし、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。

上記構成においては、ゲート電極の下部および上部にそれぞれ形成された第１および第２の絶縁膜と、第１の絶縁膜、ゲート電極および第２の絶縁膜を貫通する開口部とを有することが好ましい。

この構成によれば、第２のソースまたはドレイン電極とゲート電極の間に第２の絶縁膜を、前記第１のコンタクト半導体層とゲート電極の間に第１の絶縁膜をそれぞれ配置することで、各電極間での耐圧を向上させ、高耐圧・高出力電界効果トランジスタを実現することが可能となる。

上記構成においては、ゲート電極の下方に第１のコンタクト半導体層が高抵抗化された層が配置されていることが好ましい。

この構成によれば、ゲート電極と第１のソースまたはドレイン電極間の寄生容量が低減され、より高周波特性に優れた電界効果トランジスタを実現することが可能となる。

上記構成においては、ゲート電極の下方にチャネル半導体層の一部または第１のコンタクト層の一部が高抵抗化された層が配置されていることが好ましい。

この構成によれば、ゲート電極と第１のソースまたはドレイン電極間の寄生容量が低減され、より高周波特性に優れた電界効果トランジスタを実現することが可能となる。

上記構成においては、開口部がゲート電極の同一面内に複数個設けられ、複数個の開口部の全てを貫通する状態に、複数のチャネル半導体層及び複数の第２のコンタクト半導体層がそれぞれ配置され、ゲート電極の上方にて複数のチャネル半導体層および／または複数の第２のコンタクト層が相互に接続されていることが好ましい。

この構成によれば、より大電流のトランジスタを実現でき、また第２のソースまたはドレイン電極がコンタクト層と接触する面積をより大きくできる。従って、直列抵抗の小さな高出力トランジスタを実現することが可能となる。

上記構成においては、チャネル半導体層にチャネル半導体層を高抵抗化する不純物が添加されていることが好ましい。

この構成によれば、チャネル半導体層での漏れ電流成分が低減され、良好なピンチオフ特性を有する電界効果トランジスタを実現することが可能となる。

上記構成においては、第２のソースまたはドレイン電極に接続されている配線金属の一部の領域の下方に空隙が形成されていることが好ましい。

この構成によれば、第２のソースまたはドレイン電極とゲート電極の間に空隙が形成され、より耐圧の高い電界効果トランジスタを実現することが可能となる。

上記構成においては、チャネル半導体層及び第１のコンタクト半導体層の下方に導電性基板が配置され、第１のコンタクト半導体層に上面から導電性基板まで達する貫通孔が形成され、第１のコンタクト半導体層に接する状態で形成されている第１のソースまたはドレイン電極と導電性基板とが第１のコンタクト半導体層中に形成された貫通孔を介して電気的に接続されていることが好ましい。

この構成によれば、第１のソースまたはドレイン電極の配線金属あるいはワイヤー接続のためのパッド電極を必要とせず、第１のソースまたはドレイン電極を導電性基板裏面より取り出せるので、結果としてチップ面積が小さく、低コストの電界効果トランジスタを実現することが可能となる。

上記構成においては、チャネル半導体層、第１のコンタクト半導体層及び第２のコンタクト半導体層が窒素を含む化合物半導体により構成されていることが好ましい。

この構成によれば、窒化物化合物半導体は禁制帯幅が大きく絶縁破壊電界が大きいために高耐圧の電界効果トランジスタを実現できる。また飽和ドリフト速度が大きく、ゲート長を十分短くした場合にはより大きな相互コンダクタンスを実現できるなど、より高性能な電界効果トランジスタを実現することが可能となる。

上記構成においては、チャネル半導体層に不純物としてＭｇ、ＺｎまたはＦｅが添加されていることが好ましい。

この構成によれば、窒化物化合物半導体によるアンドープチャネル半導体層を高抵抗化し、漏れ電流成分を低減し、よりピンチオフ特性の優れた電界効果トランジスタを実現することが可能となる。

上記構成においては、第１のコンタクト層および第２のコンタクト層のいずれか一方または両方を構成する化合物半導体がＩｎＡｌＧａＮ４元混晶からなることが好ましい。

この構成によれば、電極コンタクト抵抗がより低減される。

上記構成においては、ゲート電極が、Ｗ、Ｍｏ、Ｔａ、Ｐｔ、Ｎｉ、Ｐｄ層のいずれかを含む、またはシリサイドにより構成されている層を含む、または導電性酸化物層を含むことが好ましい。

この構成によれば、金属及びシリサイド及び導電性酸化膜は融点が高く、かつ仕事関数が比較的大きいため、窒化物半導体を再成長する際のマスクとして１０００℃前後のエピタキシャル成長温度でも変質せず、すなわち組成が変化せず、良好なショットキー特性を実現し、例えばリーク電流の少ない電界効果トランジスタを実現することが可能となる。

上記構成においては、導電性酸化物が錫ドープ酸化インジウム(ＩＴＯ)あるいは酸化亜鉛(ＺｎＯ)のうちいずれか、またはこれらを含む酸化物により構成されている、またはイットリウム・バリウム・銅酸化物（ＹＢＣＯ）により構成されていることが好ましい。

上記構成においては、第１及び第２の絶縁膜がＳｉＯ_２、ＳｉＮ、ポリイミドおよびＢＣＢ（ベンゾシクロブテン）のいずれか一つ、またはＳｉＯ_２、ＳｉＮ、ポリイミドおよびＢＣＢ（ベンゾシクロブテン）のいずれか２つ以上からなる多層膜により形成されていることが好ましい。

この構成によれば、絶縁膜は形成が容易で誘電率も比較的小さく、また耐圧の向上も可能であり、高周波動作及び大電力動作が可能な電界効果トランジスタを実現することが可能となる。

本発明の電界効果トランジスタの製造方法は、基板上に第１のコンタクト半導体層を形成する工程と、第１のコンタクト半導体層の上に第１の絶縁膜、ゲート電極、第２の絶縁膜をこの順に形成する工程と、第１の絶縁膜、ゲート電極及び第２の絶縁膜を貫通する開口部を形成する工程と、開口部を貫通する状態にチャネル半導体層及び第２のコンタクト半導体層をこの順に形成する工程と、第１のコンタクト半導体層に接する状態に第１のソースまたはドレイン電極を形成する工程と、第２のコンタクト半導体層に接する状態に第２のソースまたはドレイン電極を形成する工程とを含み、チャネル半導体層及び第２のコンタクト半導体層を形成する工程において、チャネル半導体層のキャリア濃度を第１及び第２のコンタクト半導体層のキャリア濃度よりも小さくし、かつ第２のコンタクト半導体層と第２のソースまたはドレイン電極とが接触する面積を開口部の面積よりも大きくする。

この方法によれば、チャネル半導体層及び第２のコンタクト半導体層を形成する工程において、チャネル半導体層のキャリア濃度を第１及び第２のコンタクト半導体層のキャリア濃度よりも小さくし、かつ第２のコンタクト半導体層と第２のソースまたはドレイン電極との接触する面積を開口部面積よりも大きくする。その結果、縦型チャネルを有する電界効果トランジスタにおいて、ゲート電極の上方に形成された第２のソースまたはドレイン電極と第２のコンタクト半導体層との接触する面積を大きくできオーミックコンタクト抵抗を小さくでき、直列抵抗の小さな電界効果トランジスタを実現することが可能となる。また、本発明の電界効果トランジスタと同様にゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化も容易に実現できる。

上記方法においては、開口部を形成する工程では、ゲート電極の同一面内に開口部を複数個形成し、チャネル半導体層及び第２のコンタクト半導体層を形成する工程では、複数の開口部の全てを貫通する状態に、チャネル半導体層及び第２のコンタクト半導体層が形成され、チャネル半導体層及び第２のコンタクト半導体層を形成する工程において、隣接する開口部を介して成長した複数のチャネル半導体層および／または複数の第２のコンタクト層が相互に接続される状態に形成されることが好ましい。

この方法によれば、より大電流のトランジスタを実現でき、また第２のソースまたはドレイン電極が第２のコンタクト半導体層と接続する面積をより大きくできる。従って、直列抵抗の小さな高出力トランジスタを実現することが可能となる。

上記方法においては、チャネル半導体層及び第２のコンタクト半導体層を形成する工程において、その形成工程を中断し、チャネル半導体層または第２のコンタクト層をエッチングもしくは研磨して平坦化する工程を含むことが好ましい。

この方法によれば、チャネル半導体層あるいは第２のコンタクト半導体層の膜厚を薄くでき、より直列抵抗の小さな高出力トランジスタを実現することが可能となる。

上記方法においては、チャネル半導体層及び第２のコンタクト半導体層を形成する温度が、ゲート電極の組成が変化しない温度に設定されていることが好ましい。

この方法によれば、ゲート電極の組成が変化しないため良好なショットキー特性を実現し、例えばリーク電流の少ない電界効果トランジスタを実現することが可能となる。

上記方法においては、チャネル半導体層、第１のコンタクト半導体層及び第２のコンタクト半導体層が窒素を含む化合物半導体により構成されていることが好ましい。

この方法によれば、窒化物化合物半導体は禁制帯幅が大きく絶縁破壊電界が大きいために高耐圧の電界効果トランジスタを実現できる。また飽和ドリフト速度が大きく、ゲート長を十分短くした場合にはより大きな相互コンダクタンスを実現できるなど、より高性能な電界効果トランジスタを実現することが可能となる。

この発明の電界効果トランジスタによれば、ゲート電極の上方に形成された第２のソースまたはドレイン電極と第２のコンタクト半導体層との接触する面積を大きくできオーミックコンタクト抵抗を小さくできるので、直列抵抗の小さな電界効果トランジスタを実現することが可能となる。また、従来の横型電界効果トランジスタのように微細リソグラフィによりゲート長を制御し形成するのではなく、前記ゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化も容易に実現できる。

また、この発明の電界効果トランジスタの製造方法によれば、縦型チャネルを有する電界効果トランジスタにおいて、ゲート電極の上方に形成された第２のソースまたはドレイン電極と第２のコンタクト半導体層との接触する面積を大きくできオーミックコンタクト抵抗を小さくできるので、直列抵抗の小さな電界効果トランジスタを実現することが可能となる。また、ゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化も容易に実現できる。

以下、本発明の第１の実施形態を図面を参照しながら説明する。

本実施形態の縦型チャネルを有する電界効果トランジスタ及びその製造方法は、以下に述べる構成を有している。すなわち、第１のｎ型コンタクト半導体層上に選択的に第１の絶縁膜、ゲート電極、第２の絶縁膜がこの順に形成され、上記３層の多層膜構造にはストライプ状の開口部が形成されている。この開口部を介して、例えば有機金属気相成長法により再成長する状態でアンドープチャネル半導体層、第２のｎ型コンタクト半導体層が形成されている。上記第１のｎ型コンタクト半導体層及び第２のｎ型コンタクト半導体層に接する状態でそれぞれドレイン電極及びソース電極が形成される。上記再成長したアンドープチャネル半導体層及び第２のｎ型コンタクト半導体層は横方向に成長した部分であり、上記開口部の面積よりも電極のコンタクト面積を大きくできるものである。

図１は、本発明の第１の実施形態における縦型チャネルを有する電界効果トランジスタの断面図である。同図において、符号１０１はサファイア基板を、符号１０２はＡｌＮバッファ層を、符号１０３は第１のアンドープＧａＮ層を、符号１０４は第１のｎ＋型ＧａＮ層（第１のコンタクト半導体層）を、符号１０５は再成長層である第２のアンドープＧａＮ層（チャネル半導体層）を、符号１０６は再成長層である第２のｎ＋型ＧａＮ層（第２のコンタクト半導体層）を、符号１０７は第１のＳｉＯ_２薄膜を、符号１０８はタングステン（Ｗ）ゲート電極を、符号１０９は第２のＳｉＯ_２薄膜を、符号１１０はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号１１１はＴｉ／Ａｕゲートパッド電極を、符号１１２はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、それぞれ示す。

図１に示す縦型チャネルを有する電界効果トランジスタにおいては、第１のｎ＋型ＧａＮ層１０４上に、開口部を有する第１のＳｉＯ_２薄膜１０７、タングステンゲート電極１０８、第２のＳｉＯ_２薄膜１０９が形成され、この開口部を介して第２のアンドープＧａＮ層１０５が形成され、さらに第２のｎ＋型ＧａＮ層１０６が形成され、さらに第１のｎ＋型ＧａＮ層１０４および第２のｎ＋型ＧａＮ層１０６に接する状態にそれぞれＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極１１２及びＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極１１０が形成されている。

また、Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極１１０は、第２のＳｉＯ_２薄膜１０９に接する状態で形成されている。そのため、Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極１１０の面積を第２のｎ＋型ＧａＮ層１０６のそれよりも大きくできる。そのため、マスク合わせ余裕度を大きくし、再現性よく直列抵抗の小さな電界効果トランジスタを実現することが可能となる。

ここでは、サファイア基板１０１上に、ＡｌＮバッファ層１０２が０．５μｍ厚で、第１のアンドープＧａＮ層１０３が３μｍ厚で、第１のｎ＋型ＧａＮ層１０４が５００ｎｍ厚で、ＡｌＮバッファ層１０２、第１のアンドープＧａＮ層１０３、第１のｎ＋型ＧａＮ層１０４の順に形成されている。

さらに、第１のｎ＋型ＧａＮ層１０４上に選択的に第１のＳｉＯ_２薄膜１０７が５００ｎｍ厚で、タングステンゲート電極１０８が５０ｎｍ厚で、第２のＳｉＯ_２薄膜１０９が５００ｎｍ厚で、第１のＳｉＯ_２薄膜１０７、タングステンゲート電極１０８、第２のＳｉＯ_２薄膜１０９の順に形成されている。

ここでは、ゲート電極をＷとしたが、例えばＭｏやＰｔ、Ｐｄ、Ｔａ、Ｎｉなどの金属のいずれか、あるいはＷＳｉなどの合金でも良い。

このゲート電極を形成した後に例えば１０５０℃でＧａＮ層の再成長を行うため、ゲート電極は高融点であり、かつＧａＮとショットキー接合を形成する必要があるため、その仕事関数が大きいことが望ましい。金属材料の融点と仕事関数の関係をまとめたものが図２である。ここに示す通りＷやＭｏなど、融点が１５００℃以上、仕事関数が４.５ｅＶ以上である金属材料が望ましい。

図示された単体金属に加え、ＷＳｉなどのシリサイド材料や、ＩＴＯ(Indium Tin Oxide:インジウム錫酸化物)、ＺｎＯ、超電導材料であるＹｂａＣｕＯなどの酸化膜導電膜によりゲート電極を形成しても良い。ここでもより仕事関数が大きいことが望ましい。

上記第１および第２のＳｉＯ_２薄膜１０７，１０９及びタングステンゲート電極１０８の多層膜構造が形成されていない第１のｎ＋型ＧａＮ層１０４の部分の上にＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極１１２が形成されている。

素子分離のため、第１のアンドープＧａＮ層１０３上にて第１のｎ＋型ＧａＮ層１０４が選択的に除去されている。

さらに、上記第１および第２のＳｉＯ_２薄膜１０７，１０９及びタングステンゲート電極１０８の多層膜構造に例えば０．２μｍ幅のストライプ状に開口部が形成され、この開口部を介して、第２のアンドープＧａＮ層１０５が１．２μｍ厚で、第２のｎ＋型ＧａＮ層１０６が５０ｎｍ厚で、選択的に再成長する状態で形成される。上記第１及び第２のｎ＋型ＧａＮ層１０４，１０６は高濃度のＳｉがドーピングされていることが望ましく、例えば１×１０^１９ｃｍ^−３程度にまでドーピングされている。

このような構成とすることにより、ソース電極及びドレイン電極でのコンタクト抵抗が十分小さくでき、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。
また、Ｓｉをドーピングする構成であるので、窒化物化合物半導体においてより高濃度で低抵抗のｎ型層が実現でき、より直列抵抗の小さな電界効果トランジスタを実現することが可能となる。

そして、図１に示す通り、上記再成長層上に、つまり第２のｎ＋型ＧａＮ層１０６上に、Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極１１０が形成されている。

さらに、第２のＳｉＯ_２薄膜１０９に開口部を設け、タングステンゲート電極１０８に接する状態にＴｉ／Ａｕゲートパッド電極１１１が形成されている。

ここで、ソース・ドレイン間を流れる電流はタングステンゲート電極１０８に負電圧を印加することで形成される再成長アンドープＧａＮ層中、すなわち第２のアンドープＧａＮ層１０５中の空乏層により制御され、電界効果トランジスタ動作が実現できる。

ここでは、電極間耐圧をより向上させるため、第１及び第２のＳｉＯ_２薄膜１０７，１０９はより厚いほうが良い。電界効果動作の閾値電圧をより小さくするためには、第２のアンドープＧａＮ層１０５の残留キャリア濃度はできるだけ小さいほうがよく、例えばアンドープではなくＭｇやＺｎあるいはＦｅなどがドープされ高抵抗化されている形でも良い。

図３には、実際に作製したソース電極周辺の再成長部分における断面ＳＥＭ写真を図３に示す。ここで、電極コンタクトの面積は開口部の面積の２倍以上とできる。図３においては１０倍以上ある。

なお、第２のｎ＋型ＧａＮ層１０６のキャリア濃度が、第１のｎ＋型ＧａＮ層１０４のキャリア濃度よりも大きくてもよい。また、第２のｎ＋型ＧａＮ層１０６の代わりに、ｎ＋型ＩｎＡｌＧａＮ層（４元混晶）を用いてもよい。このように構成すると、より電極コンタクト抵抗が低減される。

また、ゲート電極の下方に第２のアンドープＧａＮ層の一部または第１のｎ＋型ＧａＮ層少なくともの一部が高抵抗化された層が形成されていてもよい。

また、第１のＳｉＯ_２薄膜１０７または第２のＳｉＯ_２薄膜１０９の代わりに、ＢＣＢ(ベンゾシクロブテン)やポリイミドなどの低誘電率膜を用いてもよい。このようにすると、寄生容量を低減することができる。また、第１のＳｉＯ_２薄膜１０７または第２のＳｉＯ_２薄膜１０９の代わりに、ＳｉＮ薄膜を用いてもよい。このようにすると、大電圧印加後に電流が減少するいわゆる電流コラプス現象を抑制することができる。

ここでは、サファイア基板１０１を用いたが、基板としてはＳｉＣ基板やＧａＮ基板やＳｉ基板を用いても良い。導電性基板を用いる場合には、第１のｎ＋型ＧａＮ層１０４が例えばビアホール及び金属配線を介して上記導電性基板と接続され、基板裏面にドレイン電極を形成する構成でも良い。

またより信頼性を向上させるため、サファイア基板１０１上に形成されたＡｌＮバッファ層１０２上に例えばストライプ状の開口部を有するＳｉＯ_２マスク層を形成し、さらに第１のアンドープＧａＮ層１０３及び第１のｎ＋型ＧａＮ層１０４を再成長させるようにしてもよい。このように構成することにより、ＳｉＯ_２マスク層の非開口部上の第１のアンドープＧａＮ層１０３及び第１のｎ＋型ＧａＮ層１０４の部分の結晶欠陥密度が低減されることになる。このようにして得られた低欠陥部分に縦型チャネルが形成される。なお、ＳｉＯ_２マスク層のストライプ状の開口部の上の第１のアンドープＧａＮ層１０３及び第１のｎ＋型ＧａＮ層１０４の部分については、他の部分に比べて結晶欠陥密度が大きいので、この部分の上方には縦型チャネルは位置させないようにすることが好ましい。

この場合、ゲート電極の開口部の下方にＳｉＯ_２マスク層の非開口部が配置され、第２のアンドープＧａＮ層１０５はＳｉＯ_２マスク層上を横方向成長する形で形成された第１のｎ＋型ＧａＮ層１０４の上方に位置し、かつ結晶欠陥密度が１０^７ｃｍ^−２以下となっている。

このような構成とすることにより、チャネル半導体層でのキャリアの移動度が向上し、より直列抵抗が小さく、相互コンダクタンスの大きい高性能な電界効果トランジスタを実現できる。また結晶欠陥密度が小さいために、より高信頼性の電界効果トランジスタを実現することが可能となる。

また、結晶欠陥の低減をマスク層上への横方向成長により行っており、下地層の結晶欠陥密度にかかわらず結晶欠陥密度を低減でき、高性能かつ高信頼性を有する電界効果トランジスタを実現することが可能となる。

なお、マスク層としては、ＳｉＯ_２の他に、ＳｉＮを用いてもよく、また、ＳｉＯ_２とＳｉＮの多層膜を用いてもよい。

このように、横方向成長のマスクとして、ＳｉＯ_２またはＳｉＮを使用することにより、例えば窒化物半導体の結晶成長温度である１０００℃前後でも変質せず、つまり組成が変化せず、容易に結晶欠陥密度を低減でき、より高性能で高信頼性の電界効果トランジスタを実現することが可能となる。

本実施形態に示した縦型電界効果トランジスタによれば、従来提案のあったチャネルを形成する微細メサ形状上に電極を形成する場合と異なり、チャネル幅である前記開口部面積より大きな面積でソース電極のコンタクト部分を形成できるので、よりコンタクト抵抗が小さく、直列抵抗の小さな縦型電界効果トランジスタを実現できる。

具体的には、よりオン抵抗の小さなトランジスタを実現できる。また、従来の横型電界効果トランジスタのように微細リソグラフィによりゲート長を制御し形成するのではなく、タングステンゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化を容易に実現できる。

本実施形態の構造を用いれば、従来の横型電界効果トランジスタでは非常に困難であった５０ｎｍ以下のゲート長を、電子ビームリソグラフィのような高コストのプロセス工程を必要とせずに実現できる。そのため、より低コストで高性能の電界効果トランジスタを実現することが可能となる。

なお、ここではソース電極とドレイン電極とを入れ替え、ゲート開口部の上方にドレイン電極を形成する構成でもよい。

図４は図１に断面構造を示した縦型チャネル電界効果トランジスタについて、マスク上のレイアウトの一例を示した構成図である。ここでは図１とはソース電極とドレイン電極とを入れ替えた構成となっている。図４において、符号４０１はＡｕメッキ配線からなるソースパッド電極を、符号４０２はＡｕメッキ配線からなるドレインパッド電極を、符号４０３はＡｕメッキ配線からなるゲートパッド電極を、符号４０４は素子分離段差を、符号４０５はソース側の第１のｎ＋型ＧａＮ層を、符号４０６は第２のＳｉＯ_２薄膜を、符号４０７はドレイン側の第２のｎ＋型ＧａＮ層上に形成されたＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号４０８はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極をそれぞれ示す。符号５１２はゲートパッド電極４０３につながるゲート用Ａｕメッキ配線を、符号５１３はドレインパッド電極４０２につながるドレイン用Ａｕメッキ配線を、それぞれ示す。

図５は図４のＡ−Ａ‘線における断面構造を示した断面図であり、符号５０１はサファイア基板を、符号５０２はＡｌＮバッファ層を、符号５０３は第１のアンドープＧａＮ層を、符号４０５は第１のｎ＋型ＧａＮ層を、符号５０５は第２のアンドープＧａＮ層を、符号５０６は第２のｎ＋型ＧａＮ層を、符号５０７は第１のＳｉＯ_２薄膜を、符号５０８はタングステンゲート電極を、符号４０６は第２のＳｉＯ_２薄膜を、符号４０８はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号４０７はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号５１２はゲートパッド電極４０３につながるゲート用Ａｕメッキ配線を、符号５１３はドレインパッド電極４０２につながるドレイン用Ａｕメッキ配線を、符号５１４は配線金属下方のＳｉＮパッシベーション膜をそれぞれ示す。

図４は例えば低雑音アンプやミキサ回路用の高周波小信号トランジスタに第１の実施形態の縦型電界効果トランジスタを適用した場合のマスクパターンのレイアウトを示す図である。このマスクパターンでは、高周波特性評価用に、ゲート電極及びドレイン電極がそれぞれソース電極パターンで挟み込まれる構成となっている。

ドレイン電流を増加させるためには例えば図４の上下方向の再成長開口部（図４で点線Ｘで示す）の寸法、いわゆるゲート幅を長くすれば良い。相互コンダクタンス、高周波利得を増加させるためにはゲート電極厚を薄くすれば良い。

Ａｕメッキ配線からなるソースパッド電極４０１、ドレインパッド電極４０２およびゲートパッド電極４０３は、図５に示すように形成される。すなわち、図１に示したような断面構造上に、例えば層間絶縁膜としてのＳｉＮパッシベーション膜５１４（またはＳｉＯ_２薄膜など）が形成され、ＳｉＮパッシベーション膜５１４に開口部が形成され、さらに開口部を貫通する状態でトランジスタの各電極４０８、４０７、５０８と各パッド電極４０１，４０２、４０３とが接続される（図４参照）。

より寄生容量を低減する、あるいは耐圧を向上させる目的で、パッド電極のパッド部分とトランジスタの各電極間の配線部分にエアブリッジ構造を有する構成としても良い。

ここでは、再成長層を形成するためのタングステンゲート電極５０８及びＳｉＯ_２薄膜５０７，４０６の多層膜に形成された開口部は長方形であるが、例えば、０．２μｍ径のホールが直線状に並んだ構成でも良い。

ここでは、開口部上に形成された再成長層に接する状態にＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極４０７が形成されている。図４におけるソース電極とドレイン電極とが入れ替わっても良いが、この場合もゲートパッド電極及びドレインパッド電極が対向する位置に配置され、ソースパッド電極がゲートパッド電極及びドレインパッド電極を挟み込むように配置される。

以上のような構成の縦型電界効果トランジスタにおいては、例えばゲート長を決めるゲート電膜厚をより薄くすることにより、より相互コンダクタンス、高周波利得が大きく、結果として遮断周波数(ｆＴ)、最大発振周波数(ｆｍａｘ)が大きな電界効果トランジスタを実現することが可能となる。

図６は図１に断面構造を示す縦型チャネル電界効果トランジスタについてマスク上のレイアウトの別の一例を示した構成図である。図６において、符号６０１はＡｕメッキ配線からなるソースパッド電極を、符号６０２はＡｕメッキ配線からなるドレインパッド電極を、符号６０３はＡｕメッキ配線からなるゲートパッド電極を、符号６０４は素子分離段差を、符号６０５はドレイン側の第１のｎ＋型ＧａＮ層を、符号６０６は第２のＳｉＯ_２薄膜を、符号６０７はソース側の第２のｎ＋型ＧａＮ層上に形成されたＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号６０８はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、それぞれ示す。符号７１２はソースパッド電極６０１につながるソース用Ａｕメッキ配線を、符号７１３はＡｕメッキ配線からなるドレインパッド電極６０２につながるドレイン用Ａｕメッキ配線を、それぞれ示す。

図７は図６のＢ−Ｂ‘線における断面構造を示した構成図であり、符号７０１はサファイア基板を、符号７０２はＡｌＮバッファ層を、符号７０３は第１のアンドープＧａＮ層を、符号６０５は第１のｎ＋型ＧａＮ層を、符号７０５は第２のアンドープＧａＮ層を、符号７０６は第２のｎ＋型ＧａＮ層を、符号７０７は第１のＳｉＯ_２薄膜を、符号７０８はタングステンゲート電極を、符号６０６は第２のＳｉＯ_２薄膜を、符号６０７はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号６０８はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号７１２はソースパッド電極につながるソース用Ａｕメッキ配線を、符号７１３はドレインパッド電極につながるドレイン用Ａｕメッキ配線を、符号７１４は配線金属下方のＳｉＮパッシベーション膜をそれぞれ示す。

図６は例えば電源回路用の高出力トランジスタに第１の実施形態の縦型電界効果トランジスタを適用した場合のマスクパターンのレイアウトを示す図である。このマスクパターンでは、図４に示したトランジスタのマスクレイアウトと異なり、再成長層（図６で点線Ｙで示す）を形成するゲート電極及びＳｉＯ_２薄膜からなる多層膜の開口部を複数個配置し合計での開口部面積を大きく、いわゆるゲート幅を大きくする構成とすることで、よりドレイン電流を大きくする構成となっている。

ここでは図に示す通り、Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極６０７及びＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極６０８はくし型形状をしており、より小さなチップ面積にて高出力トランジスタが配置されるようになっている。Ｔｉ／Ａｕゲートパッド電極６０３は２ヶ所ある構成としたが、１ヶ所でも良く、逆に３ヶ所以上配置される構成であっても良い。

Ａｕメッキ配線からなるソースパッド電極６０１、ドレインパッド電極６０２およびゲートパッド電極６０３は、図７に示すように形成される。すなわち、図１に示したような断面構造上に、例えば層間絶縁膜としてのＳｉＮパッシベーション膜７１４（またはＳｉＯ_２薄膜など）が形成され、ＳｉＮパッシベーション膜７１４に開口部が形成され、開口部を貫通する状態でトランジスタの各電極６０７、６０８、７０８と各パッド電極６０１、６０２、６０３とが接続される（図６参照）
ここでは、上記再成長層を形成するタングステンゲート電極７０８及びＳｉＯ_２薄膜７０７、６０６の多層膜に形成された開口部は長方形であるが、例えば、０．２μｍ径のホールが直線状に並んだ構成でも良い。また、ソース電極とドレイン電極とが入れ替わった形でも良い。また、第１のアンドープＧａＮ層７０３に形成されたいわゆるビアホール内に形成された配線金属が、例えばＳｉ基板などの導電性基板に接続され、導電性基板裏面にドレイン電極が形成される構造でも良い。この場合は表面側のマスクパターン上ではドレインパッド電極を形成する必要がなく、よりチップ面積を低減することが可能となる。

図１、図５、図７に断面図を、図４、図６にそのマスクパターンのレイアウトを示す縦型チャネル電界効果トランジスタを作製するためには、例えば、図８に示す製造方法が考えられる。

図８は、本発明の第１の実施形態における縦型チャネルを有する電界効果トランジスタの製造方法を示す工程順断面図である。同図において、符号８０１はサファイア基板を、符号８０２はＡｌＮバッファ層を、符号８０３は第１のアンドープＧａＮ層を、符号８０４は第１のｎ＋型ＧａＮ層を、符号８０５は第１のＳｉＯ_２薄膜を、符号８０６はタングステンゲート電極を、符号８０７は第２のＳｉＯ_２薄膜を、符号８０８は第２のアンドープＧａＮ層を、符号８０９は第２のｎ＋型ＧａＮ層を、符号８１０はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号８１１はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号８１２はＴｉ／Ａｕゲートパッド電極をそれぞれ示す。

ここでは、サファイア(0001)基板８０１上にＡｌＮバッファ層８０２を０．５μｍ厚で、第１のアンドープＧａＮ層８０３を３μｍ厚で、第１のｎ＋型ＧａＮ層８０４を５００ｎｍ厚で、この順に有機金属気相成長法(Metal Organic Chemical Vapor Deposition:ＭＯＣＶＤ)により形成する（図８（ａ））。

上記エピタキシャル成長後に第１のｎ＋型ＧａＮ層８０４を選択的に除去し素子分離段差を形成する（図８（ｂ））。

上記第１のｎ＋型ＧａＮ層８０４のエッチングには例えばＣｌ_２ガスを用いたＩＣＰ(Inductive Coupled Plasma:ＩＣＰ)エッチングと呼ばれるドライエッチングを使用する。

さらに、第１のｎ＋型ＧａＮ層８０４、及びドライエッチングにより表面に露出した第１のアンドープＧａＮ層８０３上に、第１のＳｉＯ_２薄膜８０５を５００ｎｍ厚で、タングステンゲート電極８０６を５０ｎｍ厚で、第２のＳｉＯ_２薄膜８０７を５００ｎｍ厚で、この順に形成する。第１および第２のＳｉＯ_２薄膜８０５、８０７は例えばＳｉＨ_４とＯ_２とを用いた気相堆積法(Chemical Vapor Deposition:ＣＶＤ)により形成し、タングステンゲート電極８０６は例えばＤＣスパッタリング法により形成する（図８(ｃ)）。ここでは、ゲート電極をＷとしたが、例えばＭｏやＰｔ、Ｐｄなどの単体金属、あるいはシリサイドあるいは導電性酸化膜でも良い。

さらに、第１および第２のＳｉＯ_２薄膜８０５，８０７及びタングステンゲート電極８０６の多層膜構造に例えば０．２μｍの幅にて開口部を形成する。上記開口部はＣＦ_４あるいはＳＦ_６などのガスを用いた反応性イオンエッチング(Reactive Ion Etching:ＲＩＥ)を用いて行う。

この微細開口部の形成工程に続いて、ＭＯＣＶＤにより上記開口部を介して、第２のアンドープＧａＮ層８０８を１．２μｍ厚で、第２のｎ＋型ＧａＮ層８０９を５０ｎｍ厚で、を選択的に再成長する形で形成する（図８（ｄ））。

上記再成長工程においては、ＳｉＯ_２薄膜８０７上には堆積が生じないガス・温度・成長圧力条件を選択するものとする。第２のアンドープＧａＮ層８０８及び第２のｎ＋型ＧａＮ層８０９を形成する温度が、ゲート電極が変質しない、すなわちゲート電極の組成が変化しない温度に設定されている。上記第１及び第２のｎ＋型ＧａＮ層８０４，８０９は高濃度のＳｉがドーピングされていることが望ましく、例えば１×１０^１９ｃｍ^−３程度にまでドーピングされている。

上記タングステンゲート電極８０６と第１および第２のＳｉＯ_２薄膜８０５，８０７の多層構造を第１のｎ＋型ＧａＮ層８０４上で選択的にパターニングし、第１のｎ＋型ＧａＮ層８０４上に図８(ｅ)に示す通り、Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極８１１を形成し、再成長層上にＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極８１０を形成する。ソース電極８１０及びドレイン電極８１１は材料構成が同一であり、例えば電子ビーム蒸着とリフトオフにより同時に一回のフォトリソグラフィ工程により形成できる。

さらに、図８(ｆ)に示す通り、第２のＳｉＯ_２薄膜８０７に開口部を形成し、タングステンゲート電極８０６の一部を露出させた後に、タングステンゲート電極８０６と接する状態にＴｉ／Ａｕゲートパッド電極８１２を形成する。

上記工程に加え、図４及び図６に示す通りのマスクパターンとするために、図８(ｆ)に示す構造を作製した後に例えばＳｉＮ薄膜などのパッシベーション膜を形成し、このパッシベーション膜が上記ソース・ドレイン・ゲートの各パッド電極と接している部分で開口部を形成しその上に例えばＡｕめっきなどで配線金属を形成することが好ましい。

素子分離の段差形成後に例えばＯ_２雰囲気中にて約１０００℃にて加熱し素子分離周辺部分を選択酸化し素子分離リーク電流を大幅低減する構成でも良い。

ここでは、サファイア基板を用いたが、基板はＳｉＣ基板やＧａＮ基板やＳｉ基板でも良い。導電性基板を用いる場合には、第１のｎ＋型ＧａＮ層及び第１のアンドープＧａＮ層及びＡｌＮバッファ層を、上記ドレイン電極（またはソース電極）が形成されている部分で選択的に除去してビアホールを形成する工程を含み、上記除去部分、いわゆるビアホールを介してドレイン電極（またはソース電極）が導電性基板と接続され、さらに導電性基板を薄膜化して基板裏面に電極を形成しドレイン電極（またはソース電極）とする構造でも良い。

また、サファイア基板８０１上に形成されたＡｌＮバッファ層８０２上に例えばストライプ状の開口部を有するＳｉＯ_２マスク層を形成し、さらに第１のアンドープＧａＮ層８０３及び第１のｎ＋型ＧａＮ層８０４を再成長させるようにしてもよい。このように構成することにより、ＳｉＯ_２マスク層の非開口部上の第１のアンドープＧａＮ層８０３及び第１のｎ＋型ＧａＮ層８０４の部分の結晶欠陥密度が低減されることになる。このようにして得られた低欠陥部分に縦型チャネルが形成される。なお、ＳｉＯ_２マスク層のストライプ状の開口部の上の第１のアンドープＧａＮ層８０３及び第１のｎ＋型ＧａＮ層８０４の部分については、他の部分に比べて結晶欠陥密度が大きいので、この部分の上方には縦型チャネルは位置させないようにすることが好ましい。

このように、第１のアンドープＧａＮ層８０３及び第１のｎ＋型ＧａＮ層８０４を低欠陥化することで電界効果トランジスタの信頼性が向上する効果がある。

本実施形態による縦型電界効果トランジスタによれば、前述の通り、第２のｎ＋型ＧａＮ層の上のソース電極（またはドレイン電極）でのコンタクト抵抗がより小さく、直列抵抗の小さな縦型電界効果トランジスタを実現できる。また、ゲート長をパターン寸法にて制御するのではなく、上記タングステンゲート電極の膜厚により、いわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化を容易に実現できる。

本発明の第２の実施形態を図９に基づいて説明する。

図９は、本発明の第２の実施形態における縦型チャネルを有する電界効果トランジスタの断面図である。同図において、符号９０１は導電性Ｓｉ基板を、符号９０２はＡｌＮバッファ層を、符号９０３はＳｉＯ_２マスク層を、符号９０４は第１のアンドープＧａＮ層を、符号９０５はｎ＋型ＧａＮ層（第１のコンタクト半導体層）を、符号９０６は第２のアンドープＧａＮ層（チャネル半導体層）を、符号９０７はｎ＋型ＩｎＡｌＧａＮ層（第２のコンタクト半導体層）を、符号９０８は第１のＳｉＯ_２薄膜を、符号９０９はタングステンゲート電極を、符号９１０は第２のＳｉＯ_２薄膜を、符号９１１は高抵抗化領域を、符号９１２はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号９１３はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号９１４はＴｉ／Ａｕゲートパッド電極をそれぞれ示す。

なお、ｎ＋型ＧａＮ層９０５についても、ｎ＋型ＩｎＡｌＧａＮ層に変更してもよい。

図９の第２の実施形態において、この縦型チャネルを有する電界効果トランジスタは、ｎ＋型ＧａＮ層９０５上に、開口部を有するＳｉＯ_２薄膜９０８、タングステン（Ｗ）ゲート電極９０９、ＳｉＯ_２薄膜９１０が形成され、この開口部を介して第２のアンドープＧａＮ層９０６、さらにｎ＋型ＩｎＡｌＧａＮ層９０７が形成され、ｎ＋型ＧａＮ層９０５およびｎ＋型ＩｎＡｌＧａＮ層９０７に接する状態でそれぞれＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極９１３及びＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極９１２が形成されている。

基本的な構造は図１に示す第１の実施形態と同様であるが、以下の点で構成が異なる。第１の相違点は、ゲート電極下方のＳｉＯ_２薄膜下部のｎ＋型ＧａＮ層９０５内に例えばＢイオン注入などにより高抵抗化領域が形成されていることである。第２の相違点は、導電性Ｓｉ基板を用い、導電性Ｓｉ基板とドレイン電極とを接続するためのビアホールを形成していることである。第３の相違点は、コンタクト層としてＧａＮ層ではなく４元ＩｎＡｌＧａＮ層を用いていることである。

ここでは、ｎ＋型導電性Ｓｉ基板９０１の(１１１)面上にＡｌＮバッファ層９０２が０．５μｍ厚で形成され、ＳｉＯ_２マスク層９０３が選択的にＡｌＮバッファ層９０２上に形成されている。さらに、その上に第１のアンドープＧａＮ層９０４が３μｍ厚で、ｎ＋型ＧａＮ層９０５が５００ｎｍ厚で、この順に形成されている。

さらに、ｎ＋型ＧａＮ層９０５上に選択的に第１のＳｉＯ_２薄膜９０８が５００ｎｍ厚で、タングステンゲート電極９０８が５０ｎｍ厚で、第２のＳｉＯ_２薄膜９１０が１μｍ厚で、この順に形成されている。

ここでは、ゲート電極をＷとしたが、ＩＴＯやＺｎＯやＩＴＯにＺｎなどを添加した導電性酸化物でも良い。上記第１および第２のＳｉＯ_２薄膜９０８，９１０及びタングステンゲート電極９０９の多層膜構造が形成されていない第１のｎ＋型ＧａＮ層９０５上にＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極９１３が形成されている。Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極９１３の下方には、第１のｎ＋型ＧａＮ層９０５、第１のアンドープＧａＮ層９０４及びＡｌＮバッファ層９０２を貫通する孔、いわゆるビアホールが形成されている。このビアホールを介して、Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極９１３が導電性Ｓｉ基板９０１と電気的に接続されている。

第１のアンドープＧａＮ層９０４上にて第１のｎ＋型ＧａＮ層９０５を選択的に除去することで素子分離を行っており、第１のＳｉＯ_２薄膜９０８の下方の第１のアンドープＧａＮ層９０４中に内包される形で高抵抗化層９１１が形成されている。高抵抗化層９１１は例えばＢやＯなどのイオンを選択的に注入することにより形成される。さらに、ＳｉＯ_２薄膜９０８，９１０及びタングステンゲート電極９０９の多層膜構造に例えば０．２μｍのストライプ状に開口部が形成され、この開口部を介して、第２のアンドープＧａＮ層９０６が２．５μｍ厚で、ｎ＋型ＩｎＡｌＧａＮ層９０７が５０ｎｍ厚で選択的に再成長する状態で形成されている。

ここでは、ＩｎＡｌＧａＮ層は例えば組成Ｉｎ_０.０９Ａｌ_０．３３Ｇａ_０.５８Ｎで形成されＧａＮに格子整合し、その上に形成された金属のショットキー障壁高さが小さく、結果としてＧａＮ層と比較し、より電極コンタクト抵抗を小さくできる。

上記第１のｎ＋型ＧａＮ層９０５及びｎ＋型ＩｎＡｌＧａＮ層９０７は高濃度のＳｉがドーピングされていることが望ましく、例えば１×１０^１９ｃｍ^−３程度にまでドーピングされている。

図９に示す通り、上記再成長層上に選択的にＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極９１２が形成されている。さらに、第２のＳｉＯ_２薄膜９１０に開口部が設けられ、タングステンゲート電極９０９に接する状態にＴｉ／Ａｕゲートパッド電極９１４が形成されている。

以上のような構成において、第１の実施形態と同様にソース電極９１２およびドレイン電極９１３間を流れる電流はタングステンゲート電極９０９に負電圧を印加することで、再成長アンドープＧａＮ層中に形成される空乏層により制御され、電界効果トランジスタ動作が実現できる。

本実施形態による縦型電界効果トランジスタによれば、ソース電極におけるコンタクト抵抗がより小さく、直列抵抗の小さな縦型電界効果トランジスタを実現できる。また、上記タングステンゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化を容易に実現できる。

また、本実施形態の構造を用いれば従来の横型電界効果トランジスタでは非常に困難であった５０ｎｍ以下のゲート長を、電子ビームリソグラフィのような高コストのプロセス工程を必要とせずに実現できるので、より低コストで高性能の電界効果トランジスタを実現することが可能となる。

さらに、基板を導電性としドレイン電極をビアホールを介して基板と接続しているので、ドレイン電極用のパッド金属を表面側に形成する必要がなく、チップ面積をより小さくできる。また、ビアホールを多く形成することでより直列抵抗を低減できる。また、ゲート電極下方に高抵抗領域を形成することで、より寄生抵抗を低減でき、高周波特性を向上させることができる。

なお、ここではソース電極とドレイン電極とを入れ替え、ゲート開口部の上方にドレイン電極を形成する構造でもよい。

本発明の第３の実施形態を図１０から図１２に基づいて説明する。

図１０は、本発明の第３の実施形態における縦型チャネルを有する電界効果トランジスタの断面図である。同図において、符号１００１はサファイア基板を、符号１００２はＡｌＮバッファ層を、符号１００３は第１のアンドープＧａＮ層を、符号１００４は第１のｎ＋型ＧａＮ層（第１のコンタクト半導体層）を、符号１００５は第２のアンドープＧａＮ層（チャネル半導体層）を、符号１００６は第２のｎ＋型ＧａＮ層（第２のコンタクト半導体層）を、符号１００７は第１のＳｉＯ_２薄膜を、符号１００８はＩＴＯゲート電極を、符号１００９は第２のＳｉＯ_２薄膜を、符号１０１０は上部にＡｕメッキ配線を有するＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号１０１１はＴｉ／Ａｕゲートパッド電極を、符号１０１２はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号１０１３はエアブリッジ空隙部分をそれぞれ示す。

図１０の第３の実施形態において、この縦型チャネルを有する電界効果トランジスタは、第１のｎ＋型ＧａＮ層１００４上に、開口部を有する第１のＳｉＯ_２薄膜１００７、ＩＴＯゲート電極１００８、第２のＳｉＯ_２薄膜１００９が形成され、この開口部を介して第２のアンドープＧａＮ層１００５、さらに第２のｎ＋型ＧａＮ層１００６が形成され、第１のｎ＋型ＧａＮ層１００４、および第２のｎ＋型ＧａＮ層１００６に接する状態でそれぞれＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極１０１２及びＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極１０１０が形成されている。

基本的な構造は図１に示す第１の実施形態と同様であるが、以下の点で構成が異なる。第１の相違点は、ゲート電極にＷではなくＩＴＯを用いていることである。第２の相違点は、複数の開口部を介して再成長した第２のアンドープＧａＮ層１００５が第２のＳｉＯ_２薄膜１００９上で、平坦化され隣り合う再成長部分が接続されることころまで厚く成長していることである。なお、複数の開口部を通して成長した第２のアンドープＧａＮ層１００５が分離したままで、その上に再成長される第２のｎ＋型ＧａＮ層１００６が分離した状態の第２のアンドープＧａＮ層１００５を相互に接続する構成でもよい。第３の相違点は、ソース電極１０１０がエアブリッジ構造を有しており、第２のＳｉＯ_２薄膜１００９の耐圧でほぼ決まるゲート・ソース間の耐圧を向上させる構造としている点である。

ここでは、サファイア基板１００１の(0001)面上にＡｌＮ層１００２が０．５μｍ厚で、第１のアンドープＧａＮ層１００３が３μｍ厚で、第１のｎ＋型ＧａＮ層１００４が５００ｎｍ厚で、この順に形成され、さらに第１のｎ＋型ＧａＮ層１００４上に選択的に第１のＳｉＯ_２薄膜１００７が５００ｎｍ厚で、ＩＴＯゲート電極１００８が５０ｎｍ厚で、第２のＳｉＯ_２薄膜１００９が１μｍ厚で、この順に形成されている。

ここでは、ゲート電極をＩＴＯとしたが、ＺｎＯや、ＩＴＯにＺｎなどを添加した導電性酸化物でも良い。また第１の実施形態にて示したＷなどの高融点単体金属でも良い。

上記第１および第２のＳｉＯ_２薄膜１００７，１００９及びＩＴＯ電極１００８の多層膜構造が形成されていない第１のｎ＋型ＧａＮ層１００４上にＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極１０１２が形成されている。また、第１のアンドープＧａＮ層１００３上にて第１のｎ＋型ＧａＮ層１００４が選択的に除去され、素子分離が行われている。

さらに、第１および第２のＳｉＯ_２薄膜１００７，１００９及びＩＴＯ電極１００８の多層膜構造に、例えば０．２μｍのストライプ状に開口部が複数個形成され、この開口部を介して、第２のアンドープＧａＮ層１００５が２．５μｍ厚で、第２のｎ＋型ＧａＮ層１００６が５０ｎｍ厚で選択的に再成長する状態で形成されている。そして、隣り合う開口部を介して再成長した第２のアンドープＧａＮ層１００５が互いに接続され平坦化されている。

この実施の形態によれば、第１の実施形態に比べて、チャネル部分の集積度を高めることができ、結果として小チップ面積で大きなドレイン電流を実現できる。上記第１及び第２のｎ＋型ＧａＮ層１００４，１００６は高濃度のＳｉがドーピングされていることが望ましく、例えば１×１０^１９ｃｍ^−３程度にまでドーピングされている。

また、図１０に示す通り、上再成長層上に選択的にＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極１０１０が形成されている。上記Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極１０１０より例えばＡｕめっきなどを用い、図１０に示す通りのエアブリッジ構造を有する配線金属、ソースパッド電極が形成されている。図１０に示すエアブリッジ空隙部分１０１３により、図１に示す実施形態ではほぼ第２のＳｉＯ_２薄膜１００９の耐圧で決定されていたゲート・ドレイン間の耐圧を向上させることが可能となる。

さらに、第２のＳｉＯ_２薄膜１００９に開口部を設け、ＩＴＯゲート電極１００８に接する状態でＴｉ／Ａｕゲートパッド電極１０１１が形成されている。第１の実施形態と同様にソース・ドレイン間を流れる電流はＩＴＯゲート電極１００８に負電圧を印加することで、再成長した第２のアンドープＧａＮ層１００５中に形成される空乏層により制御され、電界効果トランジスタ動作が実現できる。

ここでは、再成長層が平坦化されるまで形成されずに、凹凸が残された形で第２のアンドープＧａＮ層１００５の結晶成長が中断され、例えば研磨やエッチングにより平坦化された後に第２のｎ＋型ＧａＮコンタクト層１００６が形成される形でも良い。この場合は第２のアンドープＧａＮ層１００５を薄くできるので、より直列抵抗を小さくすることが可能となる。

ここでは、サファイア基板を用いたが、基板はＳｉＣ基板やＧａＮ基板やＳｉ基板でも良い。導電性基板を用いる場合には、第１のｎ＋型ＧａＮ層が例えばビアホール及び金属配線を介して導電性基板と接続され、基板裏面にドレインあるいはソース電極を形成する形でも良い。

本実施形態による縦型電界効果トランジスタによれば、ソース電極におけるコンタクト抵抗がより小さく、直列抵抗の小さな縦型電界効果トランジスタを実現できる。また、ＩＴＯゲート電極膜厚によりいわゆるゲート長が決定されるので、より薄膜化することで短ゲート長化を容易に実現できる。

また、本実施形態の構造を用いれば従来の横型電界効果トランジスタでは非常に困難であった５０ｎｍ以下のゲート長を、電子ビームリソグラフィのような高コストのプロセス工程を必要とせずに実現できるので、より低コストで高性能の電界効果トランジスタを実現することが可能となる。

なお、ここではソース電極とドレイン電極とを入れ替え、ゲート開口部の上方にドレイン電極を形成する形でもよい。

図１１は図１０に断面構造を示す縦型チャネル電界効果トランジスタについてマスク上のレイアウトの一例を示した構成図である。図１１において、符号１１０１はＡｕメッキ配線からなるソースパッド電極を、符号１１０２はＡｕメッキ配線からなるドレインパッド電極を、符号１１０３はＡｕメッキ配線からなるゲートパッド電極を、符号１１０４は素子分離段差を、符号１１０５はドレイン側の第１のｎ＋型ＧａＮ層を、符号１１０６は第２のＳｉＯ_２薄膜を、符号１１０７はソース側の第２のｎ＋型ＧａＮ層上に形成されたＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号１１０８はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号１１１０はゲート電極開口部をそれぞれ示す。符号１１０９はエアブリッジ部分境界を示し、２本の点線の間がエアブリッジ部分となっている。符号１２１２はソースパッド電極１１０１につながるソース用Ａｕメッキ配線を、符号１２１３はドレインパッド電極１１０２につながるドレイン用Ａｕメッキ配線を、それぞれ示す。

図１２は図１１のＣ−Ｃ‘での断面構造を示す断面図である。図１２において、符号１２０１はサファイア基板を、符号１２０２はＡｌＮバッファ層を、符号１２０３は第１のアンドープＧａＮ層を、符号１１０５は第１のｎ＋型ＧａＮ層を、符号１２０５は第２のアンドープＧａＮ層を、符号１２０６は第２のｎ＋型ＧａＮ層を、符号１２０７は第１のＳｉＯ_２薄膜を、符号１２０８はタングステンゲート電極を、符号１１０６は第２のＳｉＯ_２薄膜を、符号１１０７はＴｉ／Ａｌ／Ｎｉ／Ａｕソース電極を、符号１１０８はＴｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極を、符号１２１２はソースパッド電極につながるソース用Ａｕメッキ配線を、符号１２１３はドレインパッド電極につながるドレイン用Ａｕメッキ配線を、符号１２１４は配線金属下方のＳｉＮパッシベーション膜をそれぞれ示す。

図１１は例えば電源回路用の高出力トランジスタに第２の実施形態の縦型電界効果トランジスタを適用した場合のマスクパターンのレイアウトを示す図である。再成長層を形成するためのゲート電極及びＳｉＯ_２薄膜の開口部が図１２にて断面を示した通り複数個配置され、再成長層が互いに接続され平坦化される形で形成され、いわゆるゲート幅が大きく、よりドレイン電流を大きくする構成となっている。

ここでは図６に示すレイアウトとは異なり、ソース電極は長方形であり、図６に示すレイアウトに比べてよりソース電極のコンタクト抵抗が小さい構成となっている。図中にてソース電極中で２本の点線（エアブリッジ境界部分１１０９）で挟まれた部分がエアブリッジ部分である。ここでは、上記再成長層を形成するタングステンゲート電極１２０８及びＳｉＯ_２薄膜１２０７、１１０６の多層膜に形成された開口部１１１０は各々が長方形にて複数個配置されているが、例えば０．２μｍ径のホールアレイが多数配置される構成であっても良い。また、第１のアンドープＧａＮ層に形成された、いわゆるビアホール内に形成された配線金属が、例えばＳｉ基板などの導電性基板に接続され、導電性基板裏面にドレイン電極が形成される形でも良い。この場合は表面側のマスクパターン上ではドレインパッド電極を形成する必要がなく、よりチップ面積を低減することが可能となる。

上記の図１及び図７などに示す実施形態ではＧａＮに代表される窒化物半導体のみを示したが、それ以外にも例えばＳｉやＧａＡｓ等のいかなる半導体材料であっても同様に構成できる。また、サファイア基板はいかなる面方位でも良く、例えば(0001)面等の代表面からオフアングルのついた面方位であっても良い。基板はＧａＮあるいはＳｉＣあるいはＺｎＯあるいはＳｉあるいはＧａＡｓあるいはＧａＰあるいはＩｎＰあるいはＬｉＧａＯ_２あるいはＬｉＡｌＯ_２あるいはこれらの混晶などであっても良い。

バッファ層はＡｌＮ層のみならず、バッファ層上に良好なＧａＮ結晶が形成できる限りはＧａＮあるいはいかなる組成比の窒化物半導体層であって良い。

ここで示した電界効果トランジスタのエピタキシャル成長層は所望のトランジスタ特性が実現できる限りは窒化物半導体のいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はＭＯＣＶＤでなく、例えば、分子線エピタキシー(Molecular Beam Epitaxy:ＭＢＥ)あるいはハイドライド気相成長法(Hydride Vapor Phase Epitaxy:ＨＶＰＥ)による層を含む構成でも良い。エピタキシャル成長層はＡｓ，ＰなどのＶ族元素あるいはＢなどのIII族元素を構成元素として含んでいても良い。

このようにエピタキシャル成長を利用して半導体層を基板上に形成するので、基板上には結晶性に優れたＧａＮ系半導体エピタキシャル成長層を形成でき、よりキャリアの移動度が大きく高性能な電界効果トランジスタを実現することが可能となる。

また、エピタキシャル成長が、有機金属気相成長法、分子線エピタキシー法、ハイドライド気相成長法のいずれか、あるいはこの組み合わせにより行われることが好ましい。このような構成とすることにより、チャネル半導体層は結晶性、均一性に優れ、例えばキャリア移動度が向上し、より直列抵抗が小さく、相互コンダクタンスの大きい高性能な電界効果トランジスタを実現できる。

本発明に係る電界効果トランジスタ及びその製造方法は、民生機器の電源回路で用いられる高出力トランジスタや携帯電話の送受信回路あるいはミリ波レーダ等で用いられる高周波トランジスタとして有用である。

本発明の第１の実施形態における縦型チャネルを有する電界効果トランジスタを示す断面図である。 単体金属の仕事関数と融点の関係を示すグラフである。 本発明の第１の実施の形態における縦型チャネルを有する電界効果トランジスタの再成長部分の断面ＳＥＭ写真を示す図である。 本発明の第１の実施形態における縦型チャネルを有する電界効果トランジスタを高周波トランジスタに適用した場合のマスクパターンのレイアウトを示す構成図である。 図４のＡ−Ａ‘線の断面図である。 本発明の第１の実施形態における縦型チャネルを有する電界効果トランジスタを高出力トランジスタに適用した場合のマスクパターンのレイアウトを示す構成図である。 図６のＢ−Ｂ‘線の断面図である。 本発明の第１の実施形態における縦型チャネルを有する電界効果トランジスタの製造方法を示す工程図である。 本発明の第２の実施形態における縦型チャネルを有する電界効果トランジスタを示す断面図である。 本発明の第３の実施形態における縦型チャネルを有する電界効果トランジスタを示す断面図である。 本発明の第３の実施形態における縦型チャネルを有する電界効果トランジスタを高出力トランジスタに適用した場合のマスクパターンのレイアウトを示す構成図である。 図１１のＣ−Ｃ‘線の断面図である。 従来例における縦型チャネルを有する電界効果トランジスタの断面図である。

符号の説明

１０１ サファイア基板
１０２ ＡｌＮバッファ層
１０３ 第１のアンドープＧａＮ層
１０４ 第１のｎ＋型ＧａＮ層
１０５ 第２のアンドープＧａＮ層
１０６ 第２のｎ＋型ＧａＮ層
１０７ 第１のＳｉＯ_２薄膜
１０８ タングステンゲート電極
１０９ 第２のＳｉＯ_２薄膜
１１０ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
１１１ Ｔｉ／Ａｕゲートパッド電極
１１２ Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極
４０１ ソースパッド電極
４０２ ドレインパッド電極
４０３ ゲートパッド電極
４０４ 素子分離段差
４０５ ソース側第１のｎ＋型ＧａＮ層
４０６ ＳｉＯ_２薄膜
４０７ Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極
４０８ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
５０１ サファイア基板
５０２ ＡｌＮバッファ層
５０３ 第１のアンドープＧａＮ層
５０５ 第２のアンドープＧａＮ層
５０６ 第２のｎ＋型ＧａＮ層
５０７ 第１のＳｉＯ_２薄膜
５０８ タングステンゲート電極
５１２ ゲート用Ａｕメッキ配線
５１３ ドレイン用Ａｕメッキ配線
５１４ パッシベーション膜
６０１ ソースパッド電極
６０２ ドレインパッド電極
６０３ ゲートパッド電極
６０４ 素子分離段差
６０５ 第１のｎ＋型ＧａＮ層
６０６ 第２のＳｉＯ_２薄膜
６０７ ｎ＋型ＧａＮ層上に形成されたソース電極
６０８ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
７０１ サファイア基板
７０２ ＡｌＮバッファ層
７０３ 第１のアンドープＧａＮ層
７０５ 第２のアンドープＧａＮ層
７０６ 第２のｎ＋型ＧａＮ層
７０７ 第１のＳｉＯ_２薄膜
７０８ タングステンゲート電極
７１２ ソース用Ａｕメッキ配線
７１３ ドレイン用Ａｕメッキ配線
７１４ パッシベーション膜
８０１ サファイア基板
８０２ ＡｌＮバッファ層
８０３ 第１のアンドープＧａＮ層
８０４ 第１のｎ＋型ＧａＮ層
８０５ 第１のＳｉＯ_２薄膜
８０６ タングステンゲート電極
８０７ 第２のＳｉＯ_２薄膜
８０８ 第２のアンドープＧａＮ層
８０９ 第２のｎ＋型ＧａＮ層
８１０ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
８１１ Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極
８１２ Ｔｉ／Ａｕゲートパッド電極
９０１ 導電性Ｓｉ基板
９０２ ＡｌＮバッファ層
９０３ ＳｉＯ_２マスク層
９０４ 第１のアンドープＧａＮ層
９０５ ｎ＋型ＧａＮ層
９０６ 第２のアンドープＧａＮ層
９０７ ｎ＋型ＩｎＡｌＧａＮ層
９０８ 第１のＳｉＯ_２薄膜
９０９ タングステンゲート電極
９１０ 第２のＳｉＯ_２薄膜
９１１ 高抵抗化領域
９１２ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
９１３ Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極
９１４ Ｔｉ／Ａｕゲートパッド電極
１００１ サファイア基板
１００２ ＡｌＮバッファ層
１００３ 第１のアンドープＧａＮ層
１００４ 第１のｎ＋型ＧａＮ層
１００５ 第２のアンドープＧａＮ層
１００６ 第２のｎ＋型ＧａＮ層
１００７ 第１のＳｉＯ_２薄膜
１００８ タングステンゲート電極
１００９ 第２のＳｉＯ_２薄膜
１０１０ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
１０１１ Ｔｉ／Ａｕゲートパッド電極
１０１２ Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極
１０１３ エアブリッジ空隙部分
１１０１ ソースパッド電極
１１０２ ドレインパッド電極
１１０３ ゲートパッド電極
１１０４ 素子分離段差
１１０５ 第１のｎ＋型ＧａＮ層
１１０６ ＳｉＯ_２薄膜
１１０７ Ｔｉ／Ａｌ／Ｎｉ／Ａｕソース電極
１１０８ Ｔｉ／Ａｌ／Ｎｉ／Ａｕドレイン電極
１１０９ エアブリッジ部分境界を示す破線
１１１０ ゲート電極開口部
１２０１ サファイア基板
１２０２ ＡｌＮバッファ層
１２０３ 第１のアンドープＧａＮ層
１２０５ 第２のアンドープＧａＮ層
１２０６ 第２のｎ＋型ＧａＮ層
１２０７ 第１のＳｉＯ_２薄膜
１２０８ タングステンゲート電極
１２１２ ソース用Ａｕメッキ配線
１２１３ ドレイン用Ａｕメッキ配線
１２１４ パッシベーション膜
１３０１ 第１のｎ＋型ＧａＮ層
１３０２ ｎ−型ＧａＮ層
１３０３ 第２のｎ＋型ＧａＮ層
１３０４ コレクタ電極
１３０５ ベース電極
１３０６ エミッタ電極

Claims (21)

1. 第１のコンタクト半導体層と、
   前記第１のコンタクト半導体層の上方に配置されたゲート電極と、
   前記ゲート電極を貫通する開口部と、
   前記開口部を貫通して下部が前記第１のコンタクト半導体層に接する状態に配置されたチャネル半導体層と、
   前記チャネル半導体層の上部に接する状態に配置された第２のコンタクト半導体層と、
   前記第１のコンタクト半導体層に接する状態に配置された第１のソースまたはドレイン電極と、
   前記第２のコンタクト半導体層に接する状態に配置された第２のソースまたはドレイン電極とを備え、
   前記チャネル半導体層のキャリア濃度が前記第１及び第２のコンタクト半導体層のキャリア濃度よりも小さく、かつ前記第２のコンタクト半導体層と前記第２のソースまたはドレイン電極との接触面積が前記開口部の面積よりも大きい電界効果トランジスタ。
2. 前記第１のコンタクト半導体層及び前記第２のコンタクト半導体層がいずれもｎ型である請求項１記載の電界効果トランジスタ。
3. 前記第２のコンタクト半導体層のキャリア濃度が、前記第１のコンタクト半導体層のキャリア濃度よりも大きい請求項１記載の電界効果トランジスタ。
4. 前記ゲート電極の下部および上部にそれぞれ形成された第１および第２の絶縁膜と、前記第１の絶縁膜、前記ゲート電極および前記第２の絶縁膜を貫通する前記開口部とを有する請求項１記載の電界効果トランジスタ。
5. 前記ゲート電極の下方に前記第１のコンタクト半導体層が高抵抗化された層が配置されている請求項１記載の電界効果トランジスタ。
6. 前記ゲート電極の下方に前記チャネル半導体層の一部または前記第１のコンタクト層の一部が高抵抗化された層が配置されている請求項１記載の電界効果トランジスタ。
7. 前記開口部が前記ゲート電極の同一面内に複数個設けられ、複数個の前記開口部の全てを貫通する状態に、複数の前記チャネル半導体層及び複数の前記第２のコンタクト半導体層がそれぞれ配置され、前記ゲート電極の上方にて前記複数のチャネル半導体層および／または前記複数の第２のコンタクト層が相互に接続されている請求項１記載の電界効果トランジスタ。
8. 前記チャネル半導体層に前記チャネル半導体層を高抵抗化する不純物が添加されている請求項１記載の電界効果トランジスタ。
9. 前記第２のソースまたはドレイン電極に接続されている配線金属の一部の領域の下方に空隙が形成されている請求項１記載の電界効果トランジスタ。
10. 前記チャネル半導体層及び前記第１のコンタクト半導体層の下方に導電性基板が配置され、前記第１のコンタクト半導体層に上面から前記導電性基板まで達する貫通孔が形成され、前記第１のコンタクト半導体層に接する状態で形成されている前記第１のソースまたはドレイン電極と前記導電性基板とが前記第１のコンタクト半導体層中に形成された前記貫通孔を介して電気的に接続されている請求項１記載の電界効果トランジスタ。
11. 前記チャネル半導体層、前記第１のコンタクト半導体層及び前記第２のコンタクト半導体層が窒素を含む化合物半導体により構成されている請求項１記載の電界効果トランジスタ。
12. 前記チャネル半導体層に前記不純物としてＭｇ、ＺｎまたはＦｅが添加されている請求項８記載の電界効果トランジスタ。
13. 前記第１のコンタクト層および第２のコンタクト層のいずれか一方または両方を構成する前記化合物半導体がＩｎＡｌＧａＮ４元混晶からなる請求項１１記載の電界効果トランジスタ。
14. 前記ゲート電極が、Ｗ、Ｍｏ、Ｔａ、Ｐｔ、Ｎｉ、Ｐｄ層のいずれかを含む、またはシリサイドにより構成されている層を含む、または導電性酸化物層を含む請求項１１記載の電界効果トランジスタ。
15. 前記導電性酸化物が錫ドープ酸化インジウム(ＩＴＯ)あるいは酸化亜鉛(ＺｎＯ)のうちいずれか、またはこれらを含む酸化物により構成されている、またはイットリウム・バリウム・銅酸化物（ＹＢＣＯ）により構成されている請求項１４記載の電界効果トランジスタ。
16. 前記第１及び第２の絶縁膜がＳｉＯ_２、ＳｉＮ、ポリイミドおよびＢＣＢ（ベンゾシクロブテン）のいずれか一つ、またはＳｉＯ_２、ＳｉＮ、ポリイミドおよびＢＣＢ（ベンゾシクロブテン）のいずれか２つ以上からなる多層膜により形成されている請求項４記載の電界効果トランジスタ。
17. 基板上に第１のコンタクト半導体層を形成する工程と、
    前記第１のコンタクト半導体層の上に第１の絶縁膜、ゲート電極、第２の絶縁膜をこの順に形成する工程と、
    前記第１の絶縁膜、前記ゲート電極及び前記第２の絶縁膜を貫通する開口部を形成する工程と、
    前記開口部を貫通する状態にチャネル半導体層及び第２のコンタクト半導体層をこの順に形成する工程と、
    前記第１のコンタクト半導体層に接する状態に第１のソースまたはドレイン電極を形成する工程と、
    前記第２のコンタクト半導体層に接する状態に第２のソースまたはドレイン電極を形成する工程とを含み、
    前記チャネル半導体層及び前記第２のコンタクト半導体層を形成する工程において、前記チャネル半導体層のキャリア濃度を前記第１及び第２のコンタクト半導体層のキャリア濃度よりも小さくし、かつ前記第２のコンタクト半導体層と前記第２のソースまたはドレイン電極とが接触する面積を前記開口部の面積よりも大きくする電界効果トランジスタの製造方法。
18. 前記開口部を形成する工程では、前記ゲート電極の同一面内に前記開口部を複数個形成し、前記チャネル半導体層及び前記第２のコンタクト半導体層を形成する工程では、複数の前記開口部の全てを貫通する状態に、前記チャネル半導体層及び前記第２のコンタクト半導体層が形成され、
    前記チャネル半導体層及び第２のコンタクト半導体層を形成する工程において、隣接する前記開口部を介して成長した前記複数のチャネル半導体層および／または複数の前記第２のコンタクト層が相互に接続される状態に形成される請求項１７記載の電界効果トランジスタの製造方法。
19. 前記チャネル半導体層及び第２のコンタクト半導体層を形成する工程において、その形成工程を中断し、前記チャネル半導体層または第２のコンタクト層をエッチングもしくは研磨して平坦化する工程を含む請求項１８記載の電界効果トランジスタの製造方法。
20. 前記チャネル半導体層及び第２のコンタクト半導体層を形成する温度が、前記ゲート電極の組成が変化しない温度に設定されている請求項１７記載の電界効果トランジスタの製造方法。
21. 前記チャネル半導体層、前記第１のコンタクト半導体層及び前記第２のコンタクト半導体層が窒素を含む化合物半導体により構成されている請求項１７記載の電界効果トランジスタの製造方法。