CN115863401A - 常闭型晶体管及其制备方法 - Google Patents

Abstract

本申请实施例涉及一种常闭型晶体管及其制备方法，其中，常闭型晶体管包括：半导体外延叠层，半导体外延叠层的至少部分区域用于形成二维电子气通道；源极，与二维电子气通道直接接触，源极与二维电子气通道之间形成具有肖特基势垒的阻挡型接触界面；漏极，与源极间隔设置，漏极与源极之间通过二维电子气通道连接；栅极，位于阻挡型接触界面上，用于控制肖特基势垒的电特性；绝缘介质层，位于栅极和阻挡型接触界面之间，以在栅极和源极之间以及栅极和半导体外延叠层之间形成绝缘隔离。

Description

常闭型晶体管及其制备方法

技术领域

本申请涉及半导体技术领域，特别是涉及一种常闭型晶体管及其制备方法。

背景技术

基于异质结中的二维电子气（2 Dimensional Electron Gas，2DEG）的高迁移率特性工作的晶体管可称为高电子迁移率晶体管（High Electron Mobility Transistor，HEMT），其因具有低阻值、高崩溃电压以及快速开关切换频率等特性，在高功率电子器件领域被广泛地应用。一般来说，高电子迁移率晶体管天然为常开型（D-mode）晶体管，但是常开型晶体管在使用中存在断电短路的风险，因此常闭型（E-mode）晶体管是业内迫切需求的器件。

目前，有两种成熟工艺可将常开型晶体管制造成常闭型晶体管。一种为采用Cascode级联架构，依靠外部封装一颗Si LVMOS（硅-低压晶体管）带动整体的开关；采用Cascode级联架构的常闭型晶体管工作可靠性高，阈值电压及栅极偏压范围较高，但因级联架构中器件间寄生参数大，具体地，封装打线会造成器件在高频操作时产生严重的寄生电容及电感，并且器件整体面积较大，因此大大限制了其应用。另一种为P型氮化镓HEMT器件，通过外延磊晶P型氮化镓来空乏栅极下方的二维电子气通道；该器件虽然不存在器件间寄生参数大的问题，但其缺点是，为了形成P型氮化镓层，需要外延生长氮化镓材料并进行P型离子（主要是Mg离子）掺杂，然后通过刻蚀工艺保留所需的P型氮化镓层，制备成本高，工艺难度大；此外，受P型离子掺杂浓度的上限影响，器件的栅极驱动电压范围较窄，开启阈值也较低，对驱动回路的干扰与噪声很敏感，易引起击穿或误开通。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种常闭型晶体管及其制备方法。

第一方面，本申请实施例提供了一种常闭型晶体管，包括：

半导体外延叠层，所述半导体外延叠层的至少部分区域用于形成二维电子气通道；

源极，与所述二维电子气通道直接接触，所述源极与所述二维电子气通道之间形成具有肖特基势垒的阻挡型接触界面；

漏极，与所述源极间隔设置，所述漏极与所述源极之间通过所述二维电子气通道连接；

栅极，位于所述阻挡型接触界面上，用于控制所述肖特基势垒的电特性；

绝缘介质层，位于所述栅极和所述阻挡型接触界面之间，以在所述栅极和所述源极之间以及所述栅极和所述半导体外延叠层之间形成绝缘隔离。

结合本申请的第一方面，在一可选实施方式中，所述半导体外延叠层的材料包括氮化镓基半导体材料，所述源极的材料包括高功函数金属材料，所述阻挡型接触界面由氮化镓基半导体材料和高功函数金属材料接触形成。

结合本申请的第一方面，在一可选实施方式中，所述绝缘介质层具有平坦的第一下表面区域，所述第一下表面区域的一部分与所述源极的第一上表面区域接触、另一部分与所述半导体外延叠层的第二上表面区域接触，所述第一下表面区域从所述第一上表面区域延伸穿过所述阻挡型接触界面的正上方并延伸至所述第二上表面区域。

结合本申请的第一方面，在一可选实施方式中，所述源极还包括第三上表面区域；

所述源极在所述第三上表面区域处的厚度大于在所述第一上表面区域处的厚度。

结合本申请的第一方面，在一可选实施方式中，所述绝缘介质层的材料包括SiN和/或SiON。

结合本申请的第一方面，在一可选实施方式中，所述漏极与所述二维电子气通道之间为欧姆接触。

第二方面，本申请实施例提供了一种常闭型晶体管的制备方法，所述方法包括：

外延生长半导体外延叠层，所述半导体外延叠层的至少部分区域用于形成二维电子气通道；

形成间隔设置的源极和漏极，所述源极与所述漏极之间通过所述二维电子气通道连接；其中，形成所述源极包括：去除部分所述半导体外延叠层，以暴露出所述二维电子气通道的一端；形成与所述二维电子气通道的被暴露的一端直接接触的源极，且在接触的位置处所述源极与所述半导体外延叠层之间形成具有肖特基势垒的阻挡型接触界面；

形成绝缘介质层，所述绝缘介质层至少包括覆盖在所述阻挡型接触界面上方的部分；

在所述绝缘介质层的覆盖在所述阻挡型接触界面上方的部分上形成栅极，所述栅极用于控制所述肖特基势垒的电特性。

结合本申请的第二方面，在一可选实施方式中，所述半导体外延叠层的材料包括氮化镓基半导体材料，所述源极的材料包括高功函数金属材料，所述阻挡型接触界面由氮化镓基半导体材料和高功函数金属材料接触形成。

结合本申请的第二方面，在一可选实施方式中，在所述形成绝缘介质层之前，所述方法还包括：

去除部分所述源极，以使所述源极具有第一上表面区域，所述第一上表面区域与所述半导体外延叠层的第二上表面区域邻接且共面，所述第一上表面区域与所述第二上表面区域相连于所述阻挡型接触界面的正上方。

结合本申请的第二方面，在一可选实施方式中，所述去除部分所述源极之后，所述源极还具有第三上表面区域，所述第三上表面区域高于所述第一上表面区域。

结合本申请的第二方面，在一可选实施方式中，所述绝缘介质层的材料包括SiN和/或SiON。

结合本申请的第二方面，在一可选实施方式中，所述漏极在所述源极之前形成；其中，形成所述漏极，包括：在所述半导体外延叠层上沉积漏极材料；执行退火工艺，以使所述漏极材料形成为与所述二维电子气通道欧姆接触的所述漏极。

本申请实施例所提供的常闭型晶体管及其制备方法，其中，常闭型晶体管包括：半导体外延叠层，半导体外延叠层的至少部分区域用于形成二维电子气通道；源极，与二维电子气通道直接接触，源极与二维电子气通道之间形成具有肖特基势垒的阻挡型接触界面；漏极，与源极间隔设置，漏极与源极之间通过二维电子气通道连接；栅极，位于阻挡型接触界面上，用于控制肖特基势垒的电特性；绝缘介质层，位于栅极和阻挡型接触界面之间，以在栅极和源极之间以及栅极和半导体外延叠层之间形成绝缘隔离。如此，本申请实施例提供了一种不同于任意一种成熟工艺的、新颖的常闭型晶体管及其制备方法，通过在源极与二维电子气通道之间形成肖特基接触，从而在栅极不加电压的情况下，保持晶体管处于关闭状态；而在栅极加电压的情况下，改变肖特基势垒的电特性，促使源极与漏极之间导通；绝缘介质层隔离在栅极和源极之间以及栅极和半导体外延叠层之间，防止出现栅极漏电流；本申请实施例提供的常闭型晶体管及其制备方法，既不需要封装打线，避免了器件间寄生参数大的问题；又不需要形成P型氮化镓层，避免了制备成本高、工艺难度大等问题；并且，栅极位于阻挡型接触界面上，其位置显然与源极位置接近，因而占用面积小，有利于缩小晶体管的整体体积；晶体管开启的阈值电压Vt可由肖特基势垒影响，本领域技术人员可以根据实际需要选择不同的源极材料，以形成具有不同肖特基势垒的阻挡型接触界面，从而获得所需的Vt范围；通过绝缘介质层形成绝缘隔离，相比于P型氮化镓HEMT器件，减少了栅极漏电流，工作可靠性更高。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请一实施例提供的常闭型晶体管的剖面结构示意图；

图2为本申请另一实施例提供的常闭型晶体管的剖面结构示意图；

图3为本申请又一实施例提供的常闭型晶体管的剖面结构示意图；

图4为一对比例提供的常闭型晶体管的剖面结构示意图；

图5为本申请实施例提供的常闭型晶体管的平面结构示意图；

图6为本申请实施例提供的常闭型晶体管的制备方法的流程示意图；

图7a为本申请实施例提供的常闭型晶体管的制备方法中外延生长半导体外延叠层后的剖面结构示意图；

图7b为本申请实施例提供的常闭型晶体管的制备方法中外延生长半导体外延叠层后的平面结构示意图；

图8a为本申请实施例提供的常闭型晶体管的制备方法中形成漏极后的剖面结构示意图；

图8b为本申请实施例提供的常闭型晶体管的制备方法中形成漏极后的平面结构示意图；

图9a为本申请实施例提供的常闭型晶体管的制备方法中去除部分半导体外延叠层后的剖面结构示意图；

图9b为本申请实施例提供的常闭型晶体管的制备方法中去除部分半导体外延叠层后的平面结构示意图；

图10a为本申请实施例提供的常闭型晶体管的制备方法中形成源极后的剖面结构示意图；

图10b为本申请实施例提供的常闭型晶体管的制备方法中形成源极后的平面结构示意图；

图11a为本申请实施例提供的常闭型晶体管的制备方法中去除部分源极后的剖面结构示意图；

图11b为本申请实施例提供的常闭型晶体管的制备方法中去除部分源极后的平面结构示意图；

图12a为本申请实施例提供的常闭型晶体管的制备方法中形成绝缘介质层后的剖面结构示意图；

图12b为本申请实施例提供的常闭型晶体管的制备方法中形成绝缘介质层后的平面结构示意图；

图13a为本申请实施例提供的常闭型晶体管的制备方法中形成栅极后的剖面结构示意图；

图13b为本申请实施例提供的常闭型晶体管的制备方法中形成栅极后的平面结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”时，其可以直接地在其它元件或层上，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

首先，本申请实施例提供了一种常闭型晶体管。请参考图1至图3，该常闭型晶体管，包括：半导体外延叠层110，该半导体外延叠层110的至少部分区域用于形成二维电子气通道113；源极120，与二维电子气通道113直接接触，源极120与二维电子气通道113之间形成具有肖特基势垒的阻挡型接触界面S；漏极130，与源极120间隔设置，漏极130与源极120之间通过二维电子气通道113连接；栅极140，位于阻挡型接触界面S上，用于控制肖特基势垒的电特性；绝缘介质层160，位于栅极140和阻挡型接触界面S之间，以在栅极140和源极120之间以及栅极140和半导体外延叠层110之间形成绝缘隔离。

其中，半导体外延叠层110可以包括沟道层111和势垒层112。半导体外延叠层110的至少部分区域用于形成二维电子气通道113具体可以为：在沟道层111的至少部分靠近势垒层112的区域中形成二维电子气通道113。具体而言，势垒层112的带隙宽度大于沟道层111的带隙宽度，从而使得宽带隙的势垒层112中的电子和势垒层112表面的电子溢出，并移向沟道层111靠近势垒层112的界面处而被限制在界面处所形成的势阱中，进而形成二维电子气。在实际制备中，半导体外延叠层110例如通过外延生长工艺形成。

半导体外延叠层110可以为III-V族半导体材料形成的外延叠层。具体地，半导体外延叠层110的材料包括氮化镓基半导体材料。近年来，氮化镓基高电子迁移率晶体管（GaNHEMT），如AlGaN / GaN高电子迁移率晶体管，由于具有高二维电子气浓度、高速以及高击穿电场等优越条件受到电力电子行业广泛关注。在具体示例中，沟道层111的材料包括氮化镓。进一步的，沟道层111可以为非掺杂材料层（例如，非掺杂的氮化镓层），从而使得沟道层111至少在二维电子气下方的部分呈现为高阻值。势垒层112的材料包括铝镓氮（AlGaN）。进一步的，势垒层112的材料可以为未掺杂材料（例如，未掺杂的铝镓氮层）；或者，势垒层112也可以是N型掺杂材料层（例如，N型掺杂的铝镓氮层），如此以利于诱导出更高密度的二维电子气。

本申请实施例提供的常闭型晶体管还可以包括衬底100；半导体外延叠层110形成在衬底100上。

在本申请各实施例中，“衬底”一词是指在上面添加后续材料层的载体。添加后续各材料层的层叠方向为衬底的厚度方向，或称器件的高度方向，图中第三方向及其反方向即为衬底的厚度方向。此外，第三方向及其反方向也可以指在衬底100上添加的各材料层的厚度方向，比如指半导体外延叠层110的厚度方向。衬底100包括在厚度方向上彼此相对的上表面和下表面，根据衬底100的上表面和下表面所在的面，或者严格意义上根据衬底100的在厚度方向上的中心面，可以确定衬底平面；平行于衬底平面的方向即为沿衬底平面方向。在衬底平面方向上定义两彼此相交的第一方向和第二方向；第一方向和第二方向例如为彼此垂直的两个方向。

其中，衬底100的材质可以为本领域技术人员所熟知的任意合适的材料，例如硅（Si）衬底、氮化镓（GaN）衬底、碳化硅（SiC）衬底或者蓝宝石衬底等。

此外，本申请实施例提供的常闭型晶体管还可以包括形成在沟道层111和衬底100之间的过渡层和/或缓冲层（图中未示出）。过渡层例如为氮化镓过渡层、铝镓氮过渡层；在一些具体示例中，也可以采用氮化铝（AlN）过渡层，或者多层叠层结构。通过设置过渡层，一方面可以减小衬底100与其上方外延生长的沟道层111之间的晶格失配，提高沟道层111的晶体质量；另一方面，还可作为高阻层以减小器件漏电等。缓冲层例如为氮化镓缓冲层。沟道层111和势垒层112可以依次堆叠在缓冲层上。更进一步的，在沟道层111和衬底100之间包括过渡层和缓冲层的具体示例中，缓冲层形成在过渡层上。过渡层和缓冲层共同用于释放界面应力、降低缺陷密度、提高后续沟道层111和势垒层112等有源层的膜层质量，并降低器件的静态电流泄漏，改善器件性能。

源极120的材料包括高功函数金属材料。如此，阻挡型接触界面S由氮化镓基半导体材料和高功函数金属材料接触形成。其中，源极120的材料具体可以包括以下至少之一：铂（Pt），钯（Pd），镍（Ni），钨（W）等。

可以理解地，肖特基势垒（Schottky Barrier）是金属和半导体材料在形成肖特基接触时，在界面处半导体的能带弯曲所形成的势垒，势垒的存在导致了大的界面电阻。从而，在本申请实施例中，在栅极140不加电压的情况下，源极120与二维电子气通道113之间由于肖特基势垒的存在而处于不导通的状态，保证了晶体管为常闭型晶体管。

与肖特基接触对应的是欧姆接触，欧姆接触界面处势垒非常小或者是没有接触势垒。在传统的P型氮化镓HEMT器件中（可以参考图4所示的对比例提供的常闭型晶体管），源极120与二维电子气通道113之间为欧姆接触，即源极120与二维电子气通道113之间是允许电流通过的。此外，漏极130与二维电子气通道113之间同样为欧姆接触，从而允许电流通过。而保证晶体管为常闭型依靠的是P型氮化镓层150，P型氮化镓层150空乏栅极140下方的二维电子气通道，使得二维电子气通道113在栅极140下方的区域断开，从而只有在栅极140上施加开启电压时，晶体管才被打开，源极120与漏极130之间导通。

由此可见，本申请实施例提供的常闭型晶体管是一种不同于任意一种成熟工艺的、新颖的常闭型晶体管，其工作原理与传统的P型氮化镓HEMT器件的工作原理完全不同。

可以理解地，虽然本申请各附图仅示出了源极120与二维电子气通道113沿衬底平面方向排布，并且阻挡型接触界面S与衬底平面方向垂直的情况；但是，显然本申请并不限于此，如果通过工艺上实现二维电子气通道113的至少一部分沿垂直衬底平面方向（或其他方向）延伸，那么源极120与二维电子气通道113的该至少一部分也可以沿垂直衬底平面方向（或其他方向）排布；此外，本申请也不排除阻挡型接触界面S的方向为不与衬底平面方向垂直的其他方向的情况。

漏极130的材料可以为低功函数金属材料，具体可以包括以下至少之一：钛（Ti），铝（Al）等。在本申请实施例中，漏极130与二维电子气通道133之间为欧姆接触。即，漏极130与二维电子气通道113之间是允许电流通过的。

绝缘介质层160的材料可以包括氮化硅（SiN）和/或氮氧化硅（SiON）；此外，本申请也不排除绝缘介质层160的材料包括氧化硅（SiO₂）的情况。但是相比于氧化硅或者其他材料形成的绝缘介质层，氮化硅和/或氮氧化硅中的氮元素能够有效钝化势垒层112的表面缺陷，降低电流崩塌效应。此外，氮化硅的介电常数高于氧化硅的介电常数，因此用作绝缘介质层时能够更有效地避免栅极漏电流，具体可以将栅极漏电流减小几个数量级。

可选地，绝缘介质层160覆盖源极120的上表面以及半导体外延叠层110的上表面；绝缘介质层160还可以覆盖漏极130的上表面。可以理解地，对源极120的导电引出可以通过在源极120的侧面设置源极接触区而实现；类似地，对漏极130的导电引出也可以通过在漏极130的侧面设置漏极接触区而实现；其中，侧面指的是在平行衬底平面方向上的侧面。

请参考图5，图5为本申请实施例提供的常闭型晶体管的平面结构示意图，其中为了清晰地示出源极120、漏极130、以及栅极140等结构，图中省略了绝缘介质层160。示例性地，图中示出了分别属于三个常闭型晶体管的三组源极120、漏极130、以及栅极140；应当清楚，此处仅以三个常闭型晶体管为例示出，在实际应用中，可以仅有一个常闭型晶体管，也可以有两个、四个、或者其他数量的多个常闭型晶体管相连接。图中101可以称为Mesa区，具体指具有半导体外延叠层110且用于制备常闭型晶体管的有源区。可以理解地，经过外延生长后，半导体外延叠层110覆盖衬底100的整个表面；随后可以通过刻蚀工艺定义出Mesa区101，即通过刻蚀工艺去除Mesa区101周围的半导体外延叠层材料。Mesa区101周围被去除后空余的位置可以被绝缘介质材料填充。如图所示，在源极120的侧面形成有源极接触区122；源极接触区122一方面与源极120导电连接，另一方面与外部电路导电连接。对于漏极130与源极120沿第一方向间隔设置的情况，源极接触区122可以设置在源极120沿第二方向上的一侧。类似地，在漏极130的侧面形成有漏极接触区132；漏极接触区132一方面与漏极130导电连接，另一方面与外部电路导电连接。并且，漏极接触区132可以设置在漏极130沿第二方向的反方向上的一侧；即源极接触区122和漏极接触区132可以分别位于源极120和漏极130的彼此远离的两侧。多个常闭型晶体管的多个源极120可以分别与源极接触区122连接；多个常闭型晶体管的多个漏极130可以分别与漏极接触区132连接。在源极120与源极接触区122之间还可以设置有第一连接区121；源极120通过第一连接区121连接至源极接触区122。类似地，在漏极130与漏极接触区132之间还可以设置有第二连接区131；漏极130通过第二连接区131连接至漏极接触区132。在实际工艺中，源极120、源极接触区122、以及第一连接区121（若存在）可以位于同一层，并且材料可以相同；具体地，可以在同一步沉积工艺中形成，而后通过刻蚀工艺定义出源极120、源极接触区122、以及第一连接区121（若存在）。此外，漏极130、漏极接触区132、以及第二连接区131（若存在）也可以具有类似的关系，此处不展开详述。

栅极140位于绝缘介质层160上，并且可以具体位于阻挡型接触界面S的正上方。沿第三方向，栅极140的一部分与源极120重合，一部分与半导体外延叠层110重合；具体地，栅极140从源极120上延伸穿过阻挡型接触界面S的正上方并延伸至半导体外延叠层110上。栅极140的材料可以与现有P型氮化镓HEMT器件中栅极的材料相同，本申请对此不做具体限定。

请参考图1至图3。源极120的至少部分上表面高于半导体外延叠层110的上表面；源极120的朝向半导体外延叠层110的侧壁，一部分与半导体外延叠层110直接接触（具体为相对靠下的部分，且该部分包括阻挡型接触界面S），另一部分凸出于半导体外延叠层110（具体为相对靠上的部分）。绝缘介质层160可以包括位于源极120的上表面上的第一部分、位于半导体外延叠层110的上表面上且覆盖在源极120的侧壁上的第二部分、以及仅位于半导体外延叠层110的上表面上的第三部分；当然，绝缘介质层160还可以包括位于半导体外延叠层110的上表面上且覆盖在漏极130的侧壁上的第四部分和位于漏极130的上表面上的第五部分。容易理解地，在实际工艺中，绝缘介质层160的第一部分、第三部分和第五部分的厚度基本相同；而第二部分和第四部分的厚度取决于源极120的侧壁和漏极130的侧壁的高度，因此第二部分和第四部分的厚度均大于第一部分的厚度（同样也大于第三部分和第五部分的厚度）；其中，厚度指的是沿第三方向上绝缘介质层160的上表面与下表面之间的距离。

在图1所示的实施例中，栅极140延伸至半导体外延叠层110上具体为延伸至绝缘介质层160的第二部分上。栅极140的远离源极120的一侧的侧壁与绝缘介质层160的第二部分的外侧壁共面。如此，在工艺上易于实现。但是，栅极140至二维电子气通道113的距离较远，具体等于第二部分的厚度加上二维电子气通道113至半导体外延叠层110的上表面的距离。此外，栅极140与二维电子气通道113的重叠范围较窄，重叠范围的宽度仅为第二部分的宽度；其中，宽度指的是沿第一方向上第二部分的内侧壁和外侧壁之间的距离。

下面，请参考图2。在图2所示的实施例中，栅极140延伸至半导体外延叠层110上具体为延伸至绝缘介质层160的第三部分上。沿第三方向上，第二部分的投影完全落入栅极140的投影的范围内；此外，栅极140的部分投影与源极120的部分投影重合，另一部分投影与第三部分的部分投影重合。如此，栅极140与二维电子气通道113的重叠范围更宽，并且栅极140中位于第三部分上的部分与二维电子气通道113距离更近（具体等于第三部分的厚度加上二维电子气通道113至半导体外延叠层110的上表面的距离），从而栅极140上施加开启电压所形成的电场更容易控制二维电子气。但应注意的是，在阻挡型接触界面S所在的位置处，栅极140与二维电子气通道113的距离仍然等于第二部分的厚度加上二维电子气通道113至半导体外延叠层110的上表面的距离，即在最关键的位置处的距离仍然较远。

接下来，请参考图3。在图3所示的实施例中，绝缘介质层160具有平坦的第一下表面区域1601，第一下表面区域1601的一部分与源极120的第一上表面区域1201接触、另一部分与半导体外延叠层110的第二上表面区域1101接触（如图中第一下表面区域1601的左半部分与第一上表面区域1201接触、右半部分与第二上表面区域1101接触），第一下表面区域1601从第一上表面区域1201延伸穿过阻挡型接触界面S的正上方并延伸至第二上表面区域1101（请参考图中矩形虚线框所示区域）。换言之，定义源极120的靠近阻挡型接触界面S一侧的、与半导体外延叠层110的上表面邻接的上表面区域为第一上表面区域1201；定义半导体外延叠层110的靠近阻挡型接触界面S一侧的、与源极120的第一上表面邻接的上表面区域为第二上表面区域1101；则在本实施例中，第一上表面区域1201和第二上表面区域1101共面。如此，在阻挡型接触界面S所在的位置处，栅极140与二维电子气通道113的距离被大大缩短；栅极140与二维电子气通道113的重叠范围可以通过刻蚀工艺灵活调整；从而采用本实施例可以实现更好的控制效果，即栅极140上施加开启电压所形成的电场更容易控制二维电子气。

请继续参考图3，在本实施例中，源极120还具有第三上表面区域1202，第三上表面区域1202高于第一上表面区域1201。在实际工艺中，第一上表面区域1201可以通过对源极120进行刻蚀而形成；而在刻蚀的过程中，可以针对除第一上表面区域1201所在位置以外的其他部分不进行刻蚀或仅少量刻蚀，从而避免源极120整体被减薄造成电阻增加。具体地，源极120在第三上表面区域1202处的厚度大于在第一上表面区域1201处的厚度；如此，不仅可以使得栅极140上施加开启电压所形成的电场更容易控制二维电子气，而且兼顾了电阻情况。

具体地，源极120可以具有“L”形状的剖面。源极120的下表面可以为平面，而上表面呈阶梯形（第三上表面区域1202和第一上表面区域1201分别对应高台阶面和矮台阶面）。

栅极140的一部分位于第一上表面区域1201的正上方，另一部分位于第三上表面区域1202的正上方。栅极140的下表面可以与源极120的上表面同形；具体地，栅极140的下表面也呈阶梯形。栅极140的上表面可以与其下表面同形，也可以如图3所示为平面，本申请对此并不作具体限定。

当然，本申请并不限于此，栅极140也可以全部位于第一上表面区域1201的正上方；如此，栅极140可以在平面上形成，相比于一部分形成在第一上表面区域1201的正上方、另一部分形成在第三上表面区域1202的正上方的方案，工艺难度更小；并且无需平坦化工艺，栅极140即可具有相对平坦的上表面，有利于在后续工序中与导电插塞（CT，Contact）形成良好接触。但是在实际应用中，对于栅极140全部位于第一上表面区域1201的正上方的情况，为了保证栅极140具有足够的线宽，第一上表面区域1201可以相应地具有更大的宽度，其中宽度是指第一上表面区域1201沿第一方向上的尺寸；如此，足以容纳栅极140。

图4示出了一对比例提供的常闭型晶体管的剖面结构，该对比例采用P型氮化镓层150空乏栅极140下方的二维电子气通道，使得二维电子气通道113在栅极140下方的区域断开，从而保证晶体管为常闭型。当在栅极140上施加开启电压时，晶体管才被打开，源极120与漏极130之间导通。

可以理解地，与图4所示对比例相比，本申请各实施例提供的常闭型晶体管，通过在源极120与二维电子气通道113之间形成肖特基接触，从而在栅极140不加电压的情况下（在实际应用中，此处的“不加电压”涵盖加0伏以下电压的情况），即无外加电场的情况下，电子无法越过肖特基能障，晶体管保持关闭状态；而在栅极140上施加开启电压的情况下，改变肖特基势垒的电特性，减小源极120与二维电子气通道113之间接触电阻，促使源极120与漏极130之间导通。

本申请各实施例中，绝缘介质层160隔离在栅极140和源极120之间以及栅极140和半导体外延叠层110之间，防止出现栅极漏电流；而对比例中，P型氮化镓层150的防漏电能力较差，容易出现热载流子注入（hot carrier injection），导致栅极漏电流；从而本申请实施例相比于对比例，工作可靠性更高。

本申请各实施例中不需要形成P型氮化镓层150，栅极140可以与绝缘介质层160直接接触，绝缘介质层160可以与源极120和半导体外延叠层110直接接触，减少了外延生长的工艺步骤，避免了Mg离子扩散到势垒层112及沟道层111影响导通电阻及动态电阻的问题，无需考虑在通过刻蚀工艺保留所需的P型氮化镓层150时蚀刻工艺的均匀度要求问题，因此而降低了制备成本，克服了工艺难度大等问题。

本申请各实施例中，晶体管开启的阈值电压Vt可由肖特基势垒影响，本领域技术人员可以根据实际需要选择不同的源极材料，即选用不同功函数金属，以形成具有不同肖特基势垒的阻挡型接触界面S，从而获得所需的Vt范围。

本申请各实施例中，栅极140位于阻挡型接触界面S上，其位置显然与源极120位置接近，因而占用面积小，有利于缩小晶体管的整体体积。具体地，在第三方向上，栅极140的投影与源极120的投影至少部分重合；从而在衬底平面方向上，极大地缩短了栅极140和源极120的布置面积。以P型氮化镓650伏标准晶体管结构为例，源极与栅极之间的距离为5μm，栅极的线宽为3μm，栅极与漏极之间的距离为20μm；而本申请实施例中，源极与栅极之间的5μm可以完全被节省；由于与源极重叠，因此栅极自身的线宽所占的3μm可以大部分被节省；在形成具有同样性能的结构时，芯片面积可以缩小30%以上。需要说明的是，本申请实施例中，栅极与漏极之间的距离可以仍然为20μm，从而仍然形成650伏的标准晶体管。其中，距离指的是沿衬底平面方向上的距离。

此外，与采用Cascode级联架构形成的常闭型晶体管相比，本申请各实施例提供的常闭型晶体管，无需封装打线，避免了器件间寄生参数大的问题。

在此基础上，本申请实施例还提供了一种常闭型晶体管的制备方法。请参考图6，该方法包括：

步骤601，外延生长半导体外延叠层，半导体外延叠层的至少部分区域用于形成二维电子气通道；

步骤602，形成间隔设置的源极和漏极，源极与漏极之间通过二维电子气通道连接；

其中，形成源极包括：

去除部分半导体外延叠层，以暴露出二维电子气通道的一端；

形成与二维电子气通道的被暴露的一端直接接触的源极，且在接触的位置处源极与半导体外延叠层之间形成具有肖特基势垒的阻挡型接触界面；

步骤603，形成绝缘介质层，绝缘介质层至少包括覆盖在阻挡型接触界面上方的部分；

步骤604，在绝缘介质层的覆盖在阻挡型接触界面上方的部分上形成栅极，栅极用于控制肖特基势垒的电特性。

本实施例提供的常闭型晶体管的制备方法的有益效果可以参考上述实施例提供的常闭型晶体管的有益效果，这里不再赘述。

下面，结合图7a至图13b对本实施例提供的常闭型晶体管的制备方法作进一步详细说明。

首先，请参考图7a和图7b。执行步骤601，外延生长半导体外延叠层110，半导体外延叠层110的至少部分区域用于形成二维电子气通道113。

在实际制备中，可以先提供衬底100；然后在衬底100上外延生长半导体外延叠层110，具体为在衬底上进行III-V族半导体磊晶成长。此外，在外延生长半导体外延叠层110之前，还可以包括在衬底100上形过渡层和/或缓冲层的步骤，从而释放界面应力、降低缺陷密度、提高后续半导体外延叠层110的膜层质量，并降低器件的静态电流泄漏，改善器件性能。

半导体外延叠层110的材料包括氮化镓基半导体材料。外延生长半导体外延叠层110具体可以包括：外延生长沟道层111；在沟道层111上外延生长势垒层112。在具体示例中，沟道层111的材料包括氮化镓；势垒层112的材料包括铝镓氮。

此外，本领域技术人员可以直接采用购买的具有半导体外延叠层110的外延片来执行后续工艺步骤。对于这种情况，应当理解为其中必然包括外延生长半导体外延叠层110的步骤。

请参考图7b，可以通过刻蚀工艺定义出Mesa区101，即通过刻蚀工艺去除Mesa区101周围的半导体外延叠层材料。接下来，还可以包括在Mesa区101周围被去除后空余的位置填充绝缘介质材料的步骤。

接下来，执行步骤602，形成间隔设置的源极和漏极。

作为一种可选的具体实施方式，先形成漏极，后形成源极。

具体地，请参考图8a和图8b。在半导体外延叠层110上形成漏极130，漏极130与二维电子气通道113的一端连接。

漏极130的材料可以为低功函数金属材料，具体可以包括以下至少之一：钛（Ti），铝（Al）等。

形成漏极130的步骤具体可以包括：在半导体外延叠层110上沉积漏极材料；执行退火工艺，以使漏极材料形成为与二维电子气通道113欧姆接触的漏极130。

可以理解地，由于在形成漏极130的过程中需要执行退火工艺，而退火工艺可能会对源极特性造成影响，因此，本具体实施方式中通过先形成漏极、后形成源极，避免了上述问题。

如图8b所示，漏极130的沿第二方向上的两端可以超出Mesa区101的范围，从而用于将漏极130导电引出。可以理解地，在该步骤中还可以形成第二连接区131（若存在）和漏极接触区132。

接下来，形成源极。首先请参考图9a和图9b。去除部分半导体外延叠层110，以暴露出二维电子气通道113的一端。

在实际工艺中，去除部分半导体外延叠层110可以通过光刻工艺实现。具体地，可以先在半导体外延叠层110上形成光刻胶层，再通过曝光显影等步骤在光刻胶层上定义出源极区域的图案，然后通过刻蚀工艺去除位于源极区域内的部分半导体外延叠层110。

半导体外延叠层110的位于源极区域内的部分被去除一定厚度；具体厚度范围可以根据实际需要确定，如根据二维电子气通道113的深度、源极材料的蒸镀情况等因素确定。

接下来，请参考图10a和图10b。形成与二维电子气通道113的被暴露的一端直接接触的源极120，且在接触的位置处源极120与半导体外延叠层113之间形成具有肖特基势垒的阻挡型接触界面S。

源极120可以采用金属蒸镀的方式形成。

源极120的材料包括高功函数金属材料。如此，阻挡型接触界面S由氮化镓基半导体材料和高功函数金属材料接触形成。其中，源极120的材料具体可以包括以下至少之一：铂（Pt），钯（Pd），镍（Ni），钨（W）等。

如图10b所示，源极120的沿第二方向上的两端可以超出Mesa区101的范围，从而用于将源极120导电引出。可以理解地，在该步骤中还可以形成第一连接区121（若存在）和源极接触区122。

接下来，请参考图11a和图11b。该方法还可以包括以下步骤：去除部分源极120，以使源极120具有第一上表面区域1201，第一上表面区域1201与半导体外延叠层110的第二上表面区域1101邻接且共面，第一上表面区域1201与第二上表面区域1101相连于阻挡型接触界面S的正上方。

在实际工艺中，去除部分源极120的步骤也可以通过光刻工艺实现，这里不再展开详述。

应当理解，去除部分源极120的步骤主要用于制备图3所对应的实施例中的常闭型晶体管。在制备图1或图2所对应的实施例中的常闭型晶体管时，可以省略该步骤。

请继续参考图11a，在去除部分源极120之后，源极120还可以具有第三上表面区域1202，第三上表面区域1202高于第一上表面区域1201。具体地，在去除部分源极120的过程中，可以针对除第一上表面区域1201所在位置以外的其他部分不刻蚀或仅少量刻蚀，从而避免源极120整体被减薄造成电阻增加；如此，不仅可以使得栅极140上施加开启电压所形成的电场更容易控制二维电子气，而且兼顾了电阻情况。

接下来，请参考图12a和图12b。执行步骤603，形成绝缘介质层160，绝缘介质层160至少包括覆盖在阻挡型接触界面S上方的部分。

在实际制备中，绝缘介质层160还可以覆盖源极120的上表面以及半导体外延叠层110的上表面；绝缘介质层160还可以覆盖漏极130的上表面。从而在改变源极120和栅极140的设置位置的情况下，有利于避免短路问题的发生。

绝缘介质层160的材料可以包括氮化硅（SiN）和/或氮氧化硅（SiON）；此外，本申请也不排除绝缘介质层160的材料包括氧化硅（SiO₂）的情况。

接下来，请参考图13a和图13b。执行步骤604，在绝缘介质层160的覆盖在阻挡型接触界面S上方的部分上形成栅极140，栅极140用于控制肖特基势垒的电特性。

栅极140具体可以位于阻挡型接触界面S的正上方。沿第三方向，栅极140的一部分与源极120重合，一部分与半导体外延叠层110重合；具体地，栅极140从源极120上延伸穿过阻挡型接触界面S的正上方并延伸至半导体外延叠层110上。在本实施例中，栅极140显然也包括平坦的下表面区域，并且该平坦的下表面区域从源极120上延伸穿过阻挡型接触界面S的正上方并延伸至半导体外延叠层110上。

栅极140的材料可以与现有P型氮化镓HEMT器件中栅极的材料相同，本申请对此不做具体限定。

需要说明的是，本申请提供的常闭型晶体管的制备方法实施例与常闭型晶体管实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (12)

1.一种常闭型晶体管，其特征在于，包括：

半导体外延叠层，所述半导体外延叠层的至少部分区域用于形成二维电子气通道；

源极，与所述二维电子气通道直接接触，所述源极与所述二维电子气通道之间形成具有肖特基势垒的阻挡型接触界面；

漏极，与所述源极间隔设置，所述漏极与所述源极之间通过所述二维电子气通道连接；

栅极，位于所述阻挡型接触界面上，用于控制所述肖特基势垒的电特性；

绝缘介质层，位于所述栅极和所述阻挡型接触界面之间，以在所述栅极和所述源极之间以及所述栅极和所述半导体外延叠层之间形成绝缘隔离。

2.根据权利要求1所述的常闭型晶体管，其特征在于，所述半导体外延叠层的材料包括氮化镓基半导体材料，所述源极的材料包括高功函数金属材料，所述阻挡型接触界面由氮化镓基半导体材料和高功函数金属材料接触形成。

3.根据权利要求1所述的常闭型晶体管，其特征在于，所述绝缘介质层具有平坦的第一下表面区域，所述第一下表面区域的一部分与所述源极的第一上表面区域接触、另一部分与所述半导体外延叠层的第二上表面区域接触，所述第一下表面区域从所述第一上表面区域延伸穿过所述阻挡型接触界面的正上方并延伸至所述第二上表面区域。

4.根据权利要求3所述的常闭型晶体管，其特征在于，所述源极还包括第三上表面区域；

所述源极在所述第三上表面区域处的厚度大于在所述第一上表面区域处的厚度。

5.根据权利要求1所述的常闭型晶体管，其特征在于，所述绝缘介质层的材料包括SiN和/或SiON。

6.根据权利要求1所述的常闭型晶体管，其特征在于，所述漏极与所述二维电子气通道之间为欧姆接触。

7.一种常闭型晶体管的制备方法，其特征在于，所述方法包括：

外延生长半导体外延叠层，所述半导体外延叠层的至少部分区域用于形成二维电子气通道；

形成间隔设置的源极和漏极，所述源极与所述漏极之间通过所述二维电子气通道连接；其中，形成所述源极包括：去除部分所述半导体外延叠层，以暴露出所述二维电子气通道的一端；形成与所述二维电子气通道的被暴露的一端直接接触的源极，且在接触的位置处所述源极与所述半导体外延叠层之间形成具有肖特基势垒的阻挡型接触界面；

形成绝缘介质层，所述绝缘介质层至少包括覆盖在所述阻挡型接触界面上方的部分；

在所述绝缘介质层的覆盖在所述阻挡型接触界面上方的部分上形成栅极，所述栅极用于控制所述肖特基势垒的电特性。

8.根据权利要求7所述的常闭型晶体管的制备方法，其特征在于，所述半导体外延叠层的材料包括氮化镓基半导体材料，所述源极的材料包括高功函数金属材料，所述阻挡型接触界面由氮化镓基半导体材料和高功函数金属材料接触形成。

9.根据权利要求7所述的常闭型晶体管的制备方法，其特征在于，在所述形成绝缘介质层之前，所述方法还包括：

去除部分所述源极，以使所述源极具有第一上表面区域，所述第一上表面区域与所述半导体外延叠层的第二上表面区域邻接且共面，所述第一上表面区域与所述第二上表面区域相连于所述阻挡型接触界面的正上方。

10.根据权利要求9所述的常闭型晶体管的制备方法，其特征在于，所述去除部分所述源极之后，所述源极还具有第三上表面区域，所述第三上表面区域高于所述第一上表面区域。

11.根据权利要求7所述的常闭型晶体管的制备方法，其特征在于，所述绝缘介质层的材料包括SiN和/或SiON。

12.根据权利要求7所述的常闭型晶体管的制备方法，其特征在于，所述漏极在所述源极之前形成；其中，形成所述漏极，包括：在所述半导体外延叠层上沉积漏极材料；执行退火工艺，以使所述漏极材料形成为与所述二维电子气通道欧姆接触的所述漏极。

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