CN114270532A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置包含第一和第二氮化物基半导体层、掺杂的氮化物基半导体层、多个带负电离子、源极电极以及漏极电极。所述带负电离子选自高度电负性基团且分布在多个耗尽区内，所述耗尽区从所述掺杂的氮化物基半导体层向下延伸且位于栅极电极下方。任何一对相邻耗尽区彼此分离。所述源极电极安置在所述第二氮化物基半导体层上方且与所述耗尽区间隔开。所述漏极电极安置在所述第二氮化物基半导体层上方且与所述耗尽区间隔开。

Description

半导体装置及其制造方法
技术领域
本公开总体上涉及氮化物基半导体装置。更具体来说，本公开涉及一种具有带负电离子以横向地耗尽2DEG的半导体装置。
背景技术
近年来，关于高电子迁移率晶体管(HEMT)的深入研究以及非常普遍，尤其对于高功率切换和高频应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面来形成量子阱类结构，所述量子阱类结构适应二维电子气(2DEG)区，从而满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的实例还包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
发明内容
根据本公开的一个方面，提供一种半导体装置。半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、掺杂的氮化物基半导体层、多个带负电离子、源极电极和漏极电极。第二氮化物基半导体层安置在第一氮化物基半导体层上，且所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙。栅极电极安置在第二氮化物基半导体层上方。掺杂的氮化物基半导体层安置在第二氮化物基半导体层与栅极电极之间。带负电离子选自高度电负性基团且分布在多个耗尽区内，所述耗尽区从掺杂的氮化物基半导体层向下延伸且位于栅极电极下方。任何一对相邻耗尽区彼此分离。源极电极安置在第二氮化物基半导体层上方且与耗尽区间隔开。漏极电极安置在第二氮化物基半导体层上方且与耗尽区间隔开。
根据本公开的一个方面，提供一种半导体装置。半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、掺杂的氮化物基半导体层、栅极电极、多个耗尽区、源极电极和漏极电极。第二氮化物基半导体层安置在第一氮化物基半导体层上，且所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙。掺杂的氮化物基半导体层安置在第二氮化物基半导体层上方。栅极电极安置在掺杂的氮化物基半导体层上方。通过掺杂选自高度电负性基团的带负电离子，在第一和第二氮化物基半导体层中形成多个耗尽区。耗尽区位于栅极电极和掺杂的氮化物基半导体层下方，并且任何一对相邻耗尽区彼此分离。源极电极安置在第二氮化物基半导体层上方且与耗尽区间隔开。漏极电极安置在第二氮化物基半导体层上方且与耗尽区间隔开。
根据本公开的一个方面，提供一种用于制造半导体装置的方法。所述方法包含如下步骤。形成第一氮化物基半导体层。第二氮化物基半导体层形成于第一氮化物基半导体层上。毯覆式掺杂的氮化物基半导体层形成于第二氮化物基半导体层上。具有开口的掩模层形成于毯覆式掺杂的氮化物基半导体层上方，以暴露毯覆式掺杂的氮化物基半导体层的部分。使用选自高度电负性基团的带负电离子对毯覆式掺杂的氮化物基半导体层的暴露部分执行离子注入工艺，以便形成彼此分离的多个耗尽区。栅极电极形成于毯覆式掺杂的氮化物基半导体层上方。将毯覆式掺杂的氮化物基半导体层图案化，以形成掺杂的氮化物基半导体层并且暴露第二氮化物基半导体层。耗尽区从掺杂的氮化物基半导体层向下延伸。
通过以上配置，耗尽区中的掺杂的氮化物基半导体层和带负电离子可以协同地耗尽栅极电极正下方的2DEG区的至少一个区。耗尽区可以形成为阵列。与耗尽区竖直地重叠的2DEG区的部分被耗尽。耗尽区可以进一步横向地耗尽2DEG区的其余部分。因此，实现半导体装置的断开状态。
附图说明
当通过附图阅读时，从以下详细描述容易地理解本公开的各方面。应注意，各种特征可以不按比例绘制。也就是说，为了论述清楚起见，可以任意增加或减小各种特征的尺寸。下文中参考图式更详细描述本公开的实施例，在图式中：
图1A是根据本公开的一些实施例的半导体装置的俯视图；
图1B是跨越图1A中的半导体装置的线1B-1B'的竖直截面图；
图1C是跨越图1A中的半导体装置的线1C-1C'的竖直截面图；
图1D是跨越图1A中的半导体装置的线1D-1D'的竖直截面图；
图2A、图2B、图2C、图2D、图2E、图2F和图2G示出根据本公开的一些实施例的用于制造氮化物基半导体装置的方法的不同阶段；
图3是根据本公开的一些实施例的半导体装置的俯视图；以及
图4是根据本公开的一些实施例的半导体装置的竖直截面图。
具体实施方式
贯穿图式和详细描述使用共同附图标记来指示相同或相似组件。根据以下结合附图进行的详细描述，将更容易地理解本公开的实施例。
相对于某一组件或组件群组或组件或组件群组的某一平面而指定空间描述，例如“在……之上”、“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等，以用于定向如相关联图中所示的组件。应理解，本文中所使用的空间描述仅出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此布置而有偏差。
此外，应注意，在实际装置中，归因于装置制造条件，描绘为近似矩形的各种结构的实际形状可能弯曲、具有圆形边缘、具有稍微不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，半导体装置/裸片/封装、用于制造半导体装置/裸片/封装的方法等阐述为优选实例。对于本领域的技术人员显而易见的是，可以在不脱离本公开的范围和精神的情况下进行修改，包含添加和/或替代。可以省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使本领域技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的半导体装置1A的俯视图。图1B是跨越图1A中的半导体装置1A的线1B-1B'的竖直截面图。在图1A中标记方向D1和D2，其中方向D1和D2彼此垂直。例如，方向D1是垂直方向且方向D2是水平方向。
半导体装置1A包含衬底10、缓冲层12、氮化物基半导体层14和16、电极20和22、掺杂的氮化物基半导体层40、栅极电极40，以及钝化层50和60。
衬底10可以是半导体衬底。衬底10的示例性材料可以包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底10可以包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如，III-V化合物)。在其它实施例中，衬底10可以包含例如但不限于一个或多个其它特征，例如掺杂区、掩埋层、外延(epi)层或其组合。
缓冲层12可以安置在衬底10上/之上/上方。缓冲层12可以安置在衬底10与氮化物基半导体层14之间。缓冲层12可以被配置成减小衬底10与氮化物基半导体层14之间的晶格和热失配，由此解决因失配/差异而导致的缺陷。缓冲层12可以包含III-V化合物。III-V化合物可以包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层12的示例性材料还可以包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。在一些实施例中，半导体装置1A可以进一步包含成核层(未示出)。成核层可以形成于衬底10与缓冲层12之间。成核层可以被配置成提供过渡以适应衬底10与缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可以包含例如但不限于AlN或其合金中的任一个。
氮化物基半导体层14可以安置在缓冲层12上/之上/上方。氮化物基半导体层16可以安置在氮化物基半导体层14上/之上/上方。缓冲层12安置在氮化物基半导体层14下方。氮化物基半导体层14的示例性材料可以包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlxGa(1-x)N(其中x≤1)。氮化物基半导体层16的示例性材料可以包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlxGa(1-y)N(其中y≤1)。
选择氮化物基半导体层14和16的示例性材料，使得氮化物基半导体层161的带隙(即，禁带宽度)大于/高于氮化物基半导体层14的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。例如，在将氮化物基半导体层14选择为具有大致3.4eV的带隙的非故意掺杂的GaN层(或可以称为未掺杂GaN层)时，可以将氮化物基半导体层16选择为具有大致4.0eV的带隙的AlGaN层。因此，氮化物基半导体层14和16可以分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱势，使得电子在三角阱中积聚，由此邻近于异质结而产生二维电子气(2DEG)区142。因此，半导体装置1A可用于包含至少一个GaN基高电子迁移率晶体管(HEMT)。
电极20和22可以安置在氮化物基半导体层16上/之上/上方。电极20和22可以与氮化物基半导体层16接触。在一些实施例中，电极20可以充当源极电极。在一些实施例中，电极20可以充当漏极电极。在一些实施例中，电极22可以充当源极电极。在一些实施例中，电极22可以充当漏极电极。电极20和22的作用取决于装置设计。电极20、22可以沿着方向D1延伸。电极20、22可以沿着方向D2布置。
在一些实施例中，电极20和22可以包含例如但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、例如硅化物和氮化物的化合物、其它导体材料或其组合。电极20和22的示例性材料可以包含例如但不限于Ti、AlSi、TiN或其组合。电极20和22中的每一个可以是单个层，或具有相同或不同组成的多个层。电极20和22与氮化物基半导体层16形成欧姆接触。此外，欧姆接触可以通过将Ti、Al或其它合适的材料涂覆到电极20和22来实现。在一些实施例中，电极20和22中的每一个由至少一个保形层和导电填充物形成。保形层可以包覆导电填充物。保形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可以包含例如但不限于AlSi、AlCu或其组合。
掺杂的氮化物基半导体层30可以安置在氮化物基半导体层16上/之上/上方。掺杂的氮化物基半导体层30可以与氮化物基半导体层16接触。掺杂的氮化物基半导体层30可以位于电极20和22之间。掺杂的氮化物基半导体层30的轮廓可以是例如矩形轮廓。在一些实施例中，掺杂的氮化物基半导体层30的轮廓可以是例如梯形轮廓。掺杂的氮化物基半导体层30可以沿着方向D1延伸。
掺杂的氮化物基半导体层30的示例性材料可以是p型掺杂的。掺杂的氮化物基半导体层30可以包含例如但不限于p掺杂的III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN，或其组合。在一些实施例中，通过使用例如Be、Zn、Cd和Mg的p型杂质来获得p掺杂材料。
在一些实施例中，氮化物基半导体层14包含未掺杂GaN，并且氮化物基半导体层16包含AlGaN，并且掺杂的氮化物基半导体层30是p型GaN层，其可以使底层频带结构向上弯曲并耗尽2DEG区142的对应区域，从而将半导体装置1A置于断开状态条件。
栅极电极40可以安置在掺杂的氮化物基半导体层30上/之上/上方。栅极电极40可以与掺杂的氮化物基半导体层30接触，使得掺杂的氮化物基半导体层30可以安置/包夹在栅极电极40与氮化物基半导体层16之间。栅极电极40可以安置在电极20和22之间。栅极电极40可以沿着方向D1延伸。
在一些实施例中，栅极电极40可以包含金属或金属化合物。栅极电极40可以形成为单个层，或具有相同或不同组成的多个层。金属或金属化合物的示例性材料可以包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Si、其金属合金或化合物或其它金属化合物。在一些实施例中，栅极电极40的示例性材料可以包含例如但不限于氮化物、氧化物、硅化物、掺杂半导体或其组合。
电极20和22以及栅极电极40可以构成具有2DEG区142的GaN基HEMT装置。在本公开中，GaN基HEMT装置可以应用于高电流产品。实际上，通过改变Al含量或势垒层的厚度，可以极大地增强2DEG区的浓度以满足高电流应用。例如，本公开的GaN基HEMT装置可以具有在约5*1012cm-2至约5*1013cm-2的范围内的2DEG密度。然而，相对于高电流产品，掺杂的氮化物基半导体层可能不会直接完全耗尽2DEG区的所需区域；并且因此一些未耗尽的电子将留在此区域，从而导致更高的断开状态电流。
为了实现完全常关，可以使用用于破坏2DEG区的连续性的其它方式。例如，实现常关n沟道半导体装置的一种方式是将凹口结构形成到势垒层中并且在其中用栅极电极填充凹口结构，从而消除在栅极电极正下方的2DEG区的区域。因此，需要对AlGaN势垒层执行破坏步骤，例如蚀刻步骤。此外，需要在蚀刻步骤期间精确地控制凹口结构的深度且因此难以促进产率。
至少为了避免前述问题，本公开提供一种进一步耗尽电子且实现常关装置的新颖方式。
参考图1A，可以通过掺杂带负电离子82在结构中形成多个耗尽区80A。在图1A的示例性图解中，耗尽区80A形成于掺杂的氮化物基半导体层30和氮化物基半导体层16中。耗尽区80A可以进一步形成于底层(例如，氮化物基半导体层14)中。
带负电离子82分布在耗尽区80A内。在一些实施例中，掺杂带负电离子82可以选自高度电负性基团。在一些实施例中，高度电负性基团可以包含氟或氯。
耗尽区80A安置在电极20和22之间。耗尽区80A在俯视图中与掺杂的氮化物基半导体层30和栅极电极40重叠(即，竖直地重叠)。耗尽区80A可以沿着方向D1布置。耗尽区80A沿着方向D1彼此分离。耗尽区80A中的每一个可以沿着方向D2延伸。
耗尽区80A中的每一个在俯视图中可以水平地延伸穿过掺杂的氮化物基半导体层30和栅极电极40。耗尽区80A中的每一个可以从掺杂的氮化物基半导体层30和栅极电极40的左侧延伸到右侧。电极20和22与耗尽区80A间隔开。电极20比电极22更靠近耗尽区80A。
当带负电离子82引入/注入层(例如，氮化物基半导体层16)的隙间部位中时，带负电离子82可以变成氮化物基半导体层16中的负固定电荷，从而导致势垒层(即，氮化物基半导体层16)的电势增加。因此，耗尽在耗尽区80A正下方的2DEG区142的区域。
相对于在耗尽区80A正下方的2DEG区142的耗尽区域，其电阻因此由于耗尽而增加。因此，任何一对相邻耗尽区80A形成为彼此分离以避免形成连续条带，这导致电极20和22之间的电隔离。例如，耗尽区80A布置为具有一个列和M个行的阵列，其中M是正整数。在图1的示例性图解中，M是八，但本公开不限于此。
氮化物基半导体层16具有在一对相邻耗尽区80A之间的部分162，其不含带负电离子82。耗尽区80A所处的位置可以称为高电阻部分。存在于所述一对相邻耗尽区80A之间的在部分162正下方的2DEG区142的区域可以称为低电阻部分(或沟道部分)。
为了进一步说明带负电离子82的分布范围，图1C是跨越图1A中的半导体装置1A的线1C-1C'的竖直截面图。耗尽区80A位于栅极电极40和掺杂的氮化物基半导体层30下方。2DEG区142具有与耗尽区80A重叠的耗尽/阻挡区域。
耗尽区80A可以从掺杂的氮化物基半导体层30向下延伸到氮化物基半导体层14和16。耗尽区80A可以从掺杂的氮化物基半导体层30的顶表面向下延伸到缓冲层12。在图1C的示例性图解中，耗尽区80A延伸到缓冲层12的顶部部分且延伸到缓冲层12的底部部分之外。在其它实施例中，耗尽区80A延伸到缓冲层12的底部部分。
耗尽区80A的宽度大于栅极电极40。例如，掺杂的氮化物基半导体层30具有在栅极电极40之外的一对相对边缘E1和E2，并且带负电离子82沿着掺杂的氮化物基半导体层30的边缘E1和E2分布在掺杂的氮化物基半导体层30中。
此外，氮化物基半导体层16具有不由掺杂的氮化物基半导体层30覆盖的部分164且与耗尽区80A重叠。耗尽区80A可以比掺杂的氮化物基半导体层30宽。耗尽区80A具有在掺杂的氮化物基半导体层30内的顶部区域以及至少在氮化物基半导体层14和16内的底部区域。耗尽区80A的底部区域可以比耗尽区80A的顶部区域宽。制造与图1C相关的通道以清楚地定义掺杂带负电离子82的分布范围。
为了说明如何实现常关模式，图1D是跨越图1A中的半导体装置1A的线1D-1D'的竖直截面图。参考图1D，通过将带负电离子82掺杂到形成的分离耗尽区801A和802A，氮化物基半导体层16的部分162由耗尽区801A和802A夹住。氮化物基半导体层14包含也由耗尽区801A和802A夹住的部分144。部分144和162的组合由掺杂的氮化物基半导体层30以及这一对耗尽区801A和802A围绕。
带负电离子82可以从其侧面方向耗尽部分144和162的组合中的2DEG区的区域。具体来说，在栅极电极40下方位置处的在部分144和162的组合中的2DEG区的区域可以由所述一对相邻耗尽区801A和802A中的固定带负电离子82横向地耗尽。此外，掺杂的氮化物基半导体层30可以耗尽在部分144和162的组合中的2DEG区的区域。
因此，即使2DEG区出于满足高电流需求的目的具有高浓度，掺杂的氮化物基半导体层30结合耗尽区801A和802A中的带负电离子82也可以耗尽部分144和162中的2DEG区的区域。因此，半导体装置1A可以具有极低断开状态电流。
此外，由于耗尽区801A和802A从掺杂的氮化物基半导体层30向下延伸到氮化物基半导体层14和16并且延伸到缓冲层12，因此耗尽区801A和802A的横向耗尽得到增强。在一些实施例中，由于横向耗尽的增强足以实现高电流装置中的常关模式，因此耗尽区801A和802A保持在缓冲层12的底部部分之外的原因是避免2DEG区中的电阻率升高。
如上文所描述，相对于高电流产品，仅掺杂的氮化物基半导体层可能不足以实现常关模式，因此本公开将提供用于实现常关模式的解决方案。此外，耗尽区80A布置为阵列以保持2DEG区中的低电阻部分，这对于装置接通时的操作是有利的。相反，一旦由带负电离子形成的耗尽区布置成完全在栅极电极下方，就将极大地升高导通电阻(Ron)。
返回参考图1B。钝化层50可以安置在氮化物基半导体层16上/之上/上方。钝化层50覆盖掺杂的氮化物基半导体层30和栅极电极40，以便形成突出部分。钝化层50具有多个接触孔CH。电极20和22中的每一个延伸穿过接触孔CH，以便与氮化物基半导体层16进行接触。钝化层50的材料可以包含例如但不限于介电材料。例如，钝化层50可以包含SiNx、SiOx、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、等离子体增强氧化物(PEOX)，或其组合。
钝化层60覆盖电极20和22、钝化层50以及栅极电极40。在一些实施例中，钝化层60可以充当平面化层，所述平面化层具有水平顶表面以支撑其它层/元件。在一些实施例中，钝化层60可以形成为较厚层，且对钝化层60执行例如化学机械抛光(CMP)工艺的平面化工艺以移除多余部分，由此形成水平顶表面。钝化层60的材料可以包含例如但不限于介电材料。例如，钝化层60可以包含SiNx、SiOx、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、等离子体增强氧化物(PEOX)，或其组合。
用于制造半导体装置1A的方法的不同阶段在图2A、图2B、图2C、图2D、图2E、图2F和图2G中示出，如下文所描述。在下文中，沉积技术可以包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强型CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参考图2A，可以通过使用沉积技术在衬底10上/之上/上方形成缓冲层12。可以通过使用沉积技术在缓冲层12上/之上/上方形成氮化物基半导体层14。可以通过使用沉积技术在氮化物基半导体层14上/之上/上方形成氮化物基半导体层16，使得在其间形成异质结。毯覆式掺杂的氮化物基半导体层92可以形成于氮化物基半导体层16上/之上/上方。
参考图2B，具有开口OP的掩模层ML形成于毯覆式掺杂的氮化物基半导体层92上/之上/上方，以暴露毯覆式掺杂的氮化物基半导体层92的部分。
参考图2C，使用选自高度电负性基团的带负电离子82对毯覆式掺杂的氮化物基半导体层92的暴露部分执行离子注入工艺，以便形成彼此分离的多个耗尽区80A。带负电离子82可以包含氟或氯。
参考图2D，移除掩模层ML，以便暴露毯覆式掺杂的氮化物基半导体层92。耗尽区80A在毯覆式掺杂的氮化物基半导体层92中布置成阵列。
图2E是跨越图2D的竖直截面图。参考图2E，执行离子注入工艺，使得耗尽区80A通过氮化物基半导体层14和16向下延伸到缓冲层12。耗尽区80A的深度可以通过调整注入能量来控制。也就是说，带负电离子82注入到缓冲层12和氮化物基半导体层14和16中。带负电离子82的注入深度可以通过调整注入能量来控制。
参考图2F，对毯覆式掺杂的氮化物基半导体层92执行图案化工艺以用于移除其多余部分，以便形成掺杂的氮化物基半导体层30。将毯覆式掺杂的氮化物基半导体层92图案化，使得耗尽区80A中的每一个比掺杂的氮化物基半导体层30宽。
参考图2G，栅极电极40可以形成于掺杂的氮化物基半导体层30上/之上/上方。栅极电极40的形成包含沉积技术和图案化工艺。在一些实施例中，可以执行沉积技术以用于形成毯覆层，并且可以执行图案化工艺以用于移除其多余部分。在一些实施例中，图案化工艺可以包含光刻、曝光和显影、蚀刻、其它合适的工艺或其组合。此后，可以形成钝化层50和60，从而获得如图1B中所示的半导体装置1A的配置。
图3是根据本公开的一些实施例的半导体装置1B的俯视图。半导体装置1B类似于如参考图1A描述和说明的半导体装置1A，不同之处在于图1A中的耗尽区80A被耗尽区80B替代。耗尽区80B中的每一个围绕掺杂的氮化物基半导体层30和栅极电极40不对称。
具体来说，掺杂的氮化物基半导体层30具有两个相对边缘E1和E2；并且耗尽区80B具有两个相对边缘E3和E4。边缘E1和E3面向电极20且边缘E2和E4面向电极22。边缘E2到边缘E4之间的距离大于边缘E1到边缘E3之间的距离，以便匹配电极20和22与耗尽区80B之间的距离关系。因此，由耗尽区80B限定的高电阻部分可以形成在更靠近电极22的位置，由此进一步符合高电压装置的要求。例如，此配置可以进一步提高栅极电极40与电极22之间的区域，尤其是靠近栅极电极40的区域中的电流密度。
图4是根据本公开的一些实施例的半导体装置1C的竖直截面图。半导体装置1C类似于如参考图1B描述和说明的半导体装置1A，不同之处在于图1A中的耗尽区80A被耗尽区80C替代。耗尽区80C通过氮化物基半导体层16从掺杂的氮化物基半导体层30的顶表面向下延伸到氮化物基半导体层14。耗尽区80C的底部边界出现在氮化物基半导体层14的厚度范围内。因此，由耗尽区80C引起的横向耗尽比图1A中的耗尽区80A更弱，因此半导体装置可以任选地应用于所需要求。图4中的示例性结构可以通过降低带负电离子的注入能量来实现。
基于以上描述，在本公开的实施例中，耗尽区中的掺杂的氮化物基半导体层和带负电离子可以协同地耗尽在栅极电极正下方的2DEG区的至少一个区域。耗尽区可以形成为阵列。与耗尽区竖直地重叠的2DEG区的部分被耗尽。耗尽区可以进一步横向地耗尽2DEG区的其余部分。因此，实现半导体装置的断开状态。此外，半导体装置易于制造，因此半导体装置可以具有高产率和低制造成本。用于制造半导体装置的工艺是柔性的并且可以任选地调整横向耗尽的强度。
选择和描述实施例是为了最好地解释本公开的原理及其实际应用，由此使得本领域的其他技术人员能够以适合于所预期的特定用途的各种修改来最佳地理解各种实施例的公开内容。
如本文中所使用且不另外定义，术语“基本上”、“实质上”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可以涵盖事件或情形明确发生的情况以及事件或情形极近似于发生的情况。例如，当结合数值使用时，术语可以涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“基本上共面”可以指沿着同一平面定位的在数微米内，例如沿着同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文所使用，除非上下文另外明确规定，否则单数形式“一个/种(a/an)”以及“所述”可以包含复数指代物。在一些实施例的描述中，提供于另一组件“上”或“上面”的组件可以涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一个或多个中间组件位于前一组件与后一组件之间的情况。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并不是限制性的。本领域技术人员应理解，可以在不脱离如由所附权利要求书界定的本公开的真实精神及范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造工艺及公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应理解，实际装置和层可能会偏离附图中的矩形层描绘，并且由于例如保形沉积、蚀刻等制造工艺，可能包含角、表面或边缘、圆角等。可能存在未具体说明的本公开的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可以进行修改，以使特定情形、材料、物质组成、方法或工艺适合于本公开的目标、精神和范围。所有此类修改预期在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作描述，但应理解，可以在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中具体指示，否则操作的次序及分组并非限制性的。

Claims (25)

1.一种半导体装置，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其安置在所述第一氮化物基半导体层上且具有比所述第一氮化物基半导体层的带隙大的带隙；
栅极电极，其安置在所述第二氮化物基半导体层上方；
掺杂的氮化物基半导体层，其安置在所述第二氮化物基半导体层与所述栅极电极之间；
多个带负电离子，其选自高度电负性基团且分布在多个耗尽区内，所述多个耗尽区从所述掺杂的氮化物基半导体层向下延伸且位于所述栅极电极下方，其中任何一对相邻耗尽区彼此分离；
源极电极，其安置在所述第二氮化物基半导体层上方且与所述耗尽区间隔开；以及
漏极电极，其安置在所述第二氮化物基半导体层上方且与所述耗尽区间隔开。
2.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述栅极电极沿着延伸方向延伸并且所述耗尽区沿着所述延伸方向布置。
3.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区布置为具有一个列和M个行的阵列，其中M是正整数。
4.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区中的每一个具有大于所述栅极电极的宽度。
5.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区进一步向下延伸到所述第一和第二氮化物基半导体层。
6.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一和第二氮化物基半导体层具有在一对所述相邻耗尽区之间的部分，所述部分不含选自高度电负性基团的所述带负电离子。
7.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区中的每一个具有在所述掺杂的氮化物基半导体层内的顶部区域以及在所述第一和第二氮化物基半导体层内且比所述顶部区域宽的底部区域。
8.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二氮化物基半导体层具有不由所述掺杂的氮化物基半导体层覆盖且与所述耗尽区重叠的部分。
9.根据前述权利要求中任一项所述的半导体装置，其特征在于，进一步包括：
缓冲层，其安置在所述第一氮化物基半导体层下方，其中所述耗尽区进一步向下延伸到所述缓冲层。
10.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区延伸到所述缓冲层的顶部部分且延伸到所述缓冲层的底部部分之外。
11.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述掺杂的氮化物基半导体层具有在所述栅极电极之外的一对相对边缘，并且所述带负电离子沿着所述边缘分布。
12.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述源极电极比所述漏极电极更靠近所述耗尽区。
13.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述带负电离子包含氟或氯。
14.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一和第二氮化物基半导体层与二维电子气(2DEG)区在其间形成异质结，所述2DEG区在所述栅极电极下方的位置处由所述耗尽区耗尽。
15.根据前述权利要求中任一项所述的半导体装置，其特征在于，至少一对所述相邻耗尽区横向地耗尽其间的所述2DEG区的区域。
16.一种用于制造半导体装置的方法，其特征在于，包括：
形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上形成毯覆式掺杂的氮化物基半导体层；
在所述毯覆式掺杂的氮化物基半导体层上方形成具有开口的掩模层，以暴露所述毯覆式掺杂的氮化物基半导体层的部分；
使用选自高度电负性基团的带负电离子对所述毯覆式掺杂的氮化物基半导体层的所述暴露部分执行离子注入工艺，以便形成彼此分离的多个耗尽区；以及
在所述毯覆式掺杂的氮化物基半导体层上方形成栅极电极；
将所述毯覆式掺杂的氮化物基半导体层图案化以形成掺杂的氮化物基半导体层且暴露所述第二氮化物基半导体层，其中所述耗尽区从所述掺杂的氮化物基半导体层向下延伸。
17.根据前述权利要求中任一项所述的方法，其特征在于，执行将所述毯覆式掺杂的氮化物基半导体层图案化，使得所述耗尽区中的每一个比所述掺杂的氮化物基半导体层宽。
18.根据前述权利要求中任一项所述的方法，其特征在于，执行所述离子注入工艺，使得所述耗尽区向下延伸到所述第一氮化物基半导体层。
19.根据前述权利要求中任一项所述的方法，其特征在于，所述第一氮化物基半导体层形成于缓冲层上，并且所述耗尽区向下延伸到所述缓冲层。
20.根据前述权利要求中任一项所述的方法，其特征在于，所述带负电离子包含氟或氯。
21.一种半导体装置，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其安置在所述第一氮化物基半导体层上且具有比所述第一氮化物基半导体层的带隙大的带隙；
掺杂的氮化物基半导体层，其安置在所述第二氮化物基半导体层上方；
栅极电极，其安置在所述掺杂的氮化物基半导体层上方；
多个耗尽区，其通过掺杂选自高度电负性基团的带负电离子形成于所述第一和第二氮化物基半导体层中，其中所述耗尽区位于所述栅极电极和所述掺杂的氮化物基半导体层下方，并且任何一对相邻耗尽区彼此分离；
源极电极，其安置在所述第二氮化物基半导体层上方且与所述耗尽区间隔开；以及
漏极电极，其安置在所述第二氮化物基半导体层上方且与所述耗尽区间隔开。
22.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述栅极电极沿着延伸方向延伸并且所述耗尽区沿着所述延伸方向布置。
23.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区布置为具有一个列和M个行的阵列，其中M是正整数。
24.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述耗尽区中的每一个具有大于所述栅极电极的宽度。
25.根据前述权利要求中任一项所述的半导体装置，其特征在于，进一步包括：
缓冲层，其安置在所述第一氮化物基半导体层下方，其中所述耗尽区向下延伸到所述缓冲层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024103198A1 (en) * 2022-11-14 2024-05-23 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
WO2024103199A1 (en) * 2022-11-14 2024-05-23 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114597173B (zh) * 2021-05-11 2023-04-07 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331719A (zh) * 2020-04-30 2021-02-05 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法
CN112771677A (zh) * 2020-12-18 2021-05-07 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
CN112951909A (zh) * 2020-04-30 2021-06-11 英诺赛科(苏州)半导体有限公司 半导体器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866192B1 (en) * 2013-07-17 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (HEMT) and method of manufacturing
CN106158948B (zh) * 2015-04-10 2020-05-19 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制作方法
CN108447907A (zh) * 2018-03-26 2018-08-24 英诺赛科（珠海）科技有限公司 晶体管及其制备方法
US10804385B2 (en) * 2018-12-28 2020-10-13 Vanguard International Semiconductor Corporation Semiconductor devices with fluorinated region and methods for forming the same
DE112020005904T5 (de) * 2019-12-03 2022-09-08 Finwave Semiconductor,Inc. Ill-NITRID-TRANSISTOR MIT MODIFIZIERTER DRAIN-ZUGRIFFSREGION

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331719A (zh) * 2020-04-30 2021-02-05 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法
CN112951909A (zh) * 2020-04-30 2021-06-11 英诺赛科(苏州)半导体有限公司 半导体器件
CN112771677A (zh) * 2020-12-18 2021-05-07 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024103198A1 (en) * 2022-11-14 2024-05-23 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
WO2024103199A1 (en) * 2022-11-14 2024-05-23 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

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