JP2010062321A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供する。
【解決手段】基板１０と、基板１０上に配置された窒化物系化合物半導体層１２、窒化物系化合物半導体層１２に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域と、活性領域を互いに素子分離する素子分離領域２４と、素子分離領域２４によって囲まれた活性領域上に配置されたゲート電極２０、ソース電極１８およびドレイン電極２６と、ゲート電極２０下の一部をエッチングした溝部２８ａ，２８ｂとを備える半導体装置およびその製造方法。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、窒化ガリウム（ＧａＮ）などで構成され、信頼性の高い大電力用の半導体装置およびその製造方法に関する。

窒化ガリウム（ＧａＮ）系半導体を利用した電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、電流コラプスやリーク電流が大きいことが知られている。その原因としてエピタキシャル結晶中にある転位や結晶欠陥が挙げられる。

結晶欠陥はリーク電流の増大や電流コラプス現象の発生などといった基本的な性能を低下させてしまうため、結晶欠陥の少ないエピタキシャル層を得ることは非常に重要である。

この結晶の転位や欠陥を少なくするために、ＧａＮ層中にアルミニウム窒化ガリウム（ＡｌＧａＮ）層や窒化アルミニウム（ＡｌＮ）層を挿入することが知られている。

従来の半導体装置は、図８に示すように、例えばＳｉＣからなる基板１０上に配置されたＧａＮ層１２と、ＧａＮ層１２上に配置されたＡｌＧａＮ層１４と、ＡｌＧａＮ層１４上に配置されたゲート電極２０、ソース電極１８およびドレイン電極２６とを備える。ソース電極１８とＡｌＧａＮ層１４間には、ソースコンタクト１８ａが配置され、ドレイン電極２６とＡｌＧａＮ層１４間には、ドレインコンタクト２６ａが配置されている。

さらに、従来の半導体装置は、図８に示すように、ＡｌＧａＮ層１４およびＧａＮ層１２の一部分をメサエッチングで形成した素子分離領域２５が、周辺部に形成されている。メサエッチングで形成した素子分離領域２５によって、半導体装置の活性領域が規定される。なお、メサエッチングで形成した素子分離領域２５の側壁部および活性領域上には、図８に示すように、パッシベーション膜となる絶縁層２２が形成されている。

また、ＧａＮとＡｌＧａＮまたはＡｌＮは格子定数差が大きく、ＧａＮ層とＡｌＧａＮ層間にピエゾ分極による電荷が発生してしまい、このＧａＮ層中に発生した電荷は、半導体装置の高周波特性を極端に落としてしまうという問題がある。

例えば、ＧａＮ層１２とＡｌＧａＮ層１４は格子定数差が大きく、ＧａＮ層１２とＡｌＧａＮ層１４間にピエゾ分極による電荷が発生してしまい、ＧａＮ層１２中に発生した電荷は、半導体装置の高周波特性を極端に落としてしまうという問題がある。

このようなピエゾ分極による電荷は、ＧａＮ層１２の導電性を増大させ、ゲート電極２０とソース電極１８間或いはゲート電極２０とドレイン電極２６間のリーク電流を増大させ、半導体装置の電力増幅利得を低下させる原因となる。

ゲート寸法を０．１μｍ級に形成することができ、かつゲート電極およびソース電極或いはドレイン電極間にリーク電流を生じさせないＧａＮ系半導体を用いた電界効果トランジスタおよびその製造方法については、既に開示されている（例えば、特許文献１参照。）。特許文献１においては、断面形状がＴ字型であるゲート電極を有する電界効果トランジスタを用いて、ゲートリーク電流を低減している。

また、抵抗値の高いＩＩＩ族窒化物半導体結晶、ＩＩＩ族窒化物半導体基板、半導体装置およびＩＩＩ族窒化物半導体結晶の製造方法については、既に開示されている（例えば、特許文献２参照。）。特許文献２においては、例えば遷移金属としてＦｅが添加されたＩＩＩ族窒化物半導体結晶であって、Ｇａ原子空孔密度が１×１０¹⁶ｃｍ^-3以下であるＦｅドープＧａＮ層が開示されている。ＦｅドープＧａＮ層のＦｅ原子密度は、５×１０¹⁷ｃｍ^-3〜１０²⁰ｃｍ^-3である。また、上記ＦｅドープＧａＮ層からなるＩＩＩ族窒化物半導体基板上に形成された半導体層を有する半導体装置についても開示されている。

また、所定値以上の格子定数の差を有する複数の窒化物系化合物半導体層を結晶性の良い状態で多層形成することができ、エピタキシャル成長方向への貫通転位の伝播を抑制できる半導体素子についても、既に開示されている（例えば、特許文献３参照。）。

ＧａＮ層とＡｌＧａＮ層などで構成された大電力用半導体装置において、電気的に素子分離する方法として、イオン注入によって素子分離する方法（インプラアイソレーション）と、メサエッチングによって素子分離する方法がある。インプラアイソレーションによって素子分離すると素子の信頼性が低下するという問題点がある。

メサエッチングによる素子分離方法では、デバイスに段差ができてしまうために、露光装置で配線などを形成する場合に焦点が合いにくくなり、微細化することが困難になるという問題点がある。
特開２００２−１４１４９９号公報（第３−４頁、第１図） 特開２００７−１８４３７９号公報（第６−７頁、第４図および第５図） 特開２００７−２２１００１号公報（第１図、第７図および第１０図）

本発明の目的は、信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供することにある。

上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、ゲート電極の配置予定分の一部にエッチングにより形成した溝部と、前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極とを備える半導体装置が提供される。

本発明の他の態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、複数のフィンガーを有するゲート電極の配置予定分の一部にエッチングにより形成した溝部と、前記素子分離領域によって囲まれた前記活性領域の第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記基板の前記第１表面上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを備える半導体装置が提供される。

本発明の他の態様によれば、基板上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域を互いに素子分離する素子分離領域を形成する工程と、ゲート電極の配置予定部分の一部をエッチングして、溝部を形成する工程と、前記素子分離領域によって囲まれた前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程とを有する半導体装置の製造方法が提供される。

本発明の他の態様によれば、基板上に窒化物系化合物半導体層を形成する工程と、前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、前記活性領域を互いに素子分離する素子分離領域を形成する工程と、複数のフィンガーを有するゲート電極の配置予定部分の一部をエッチングして、溝部を形成する工程と、前記素子分離領域によって囲まれた前記活性領域の第１表面上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、前記基板の前記第１表面上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程とを有する半導体装置の製造方法が提供される。

本発明は、インプラアイソレーションによって素子分離されたＧａＮ層とＡｌＧａＮ層などで構成された大電力用半導体装置において、ゲート電極下の一部をエッチングして溝部を形成することにより、信頼性が高く、かつ微細化可能な大電力用の半導体装置を提供する。

本発明によれば、インプラアイソレーションによって素子分離されたＧａＮ層とＡｌＧａＮ層などで構成された大電力用半導体装置において、ゲート電極下の一部をエッチングして溝部を形成することにより、信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供することができる。

本発明によれば、ゲート電極下の一部をエッチングして溝部を形成することにより、電子がＧａＮ層中に注入されることを防止することができ、これにより、デバイスのドレイン電流が徐々に減少する電流コプラス現象を抑制することができ、信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供することができる。

本発明によれば、また、デバイス表面の凹凸がほとんど無くなることにより、露光装置の焦点合わせが容易となり、これにより、ゲート電極の微細化が可能となり、高周波特性も向上する大電力用の半導体装置およびその製造方法を提供することができる。

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図３に示すように表される。

第１の実施の形態に係る半導体装置は、図１〜図３に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域２４と、ゲート電極２０の配置予定分の一部にエッチングにより形成した溝部２８ａと、素子分離領域２４によって囲まれた活性領域ＡＡ上に配置されたゲート電極２０、ソース電極１８およびドレイン電極２６とを備える。

素子分離領域２４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４および窒化物系化合物半導体層１２の深さ方向の一部まで形成されている。

溝部２８ａは、図３に示すように、ゲート電極２０の先端部において、ゲート電極２０の近傍の活性領域の一部を含んで形成されている。

さらに、図１および図３に示すように、ゲート電極２０に接続され、素子分離領域２４上に配置されたゲート端子電極２１をさらに備え、溝部２８ｂが、ゲート電極２０とゲート端子電極２１との間の活性領域ＡＡの一部を含んで形成されていてもよい。

素子分離領域２４は、イオン注入により形成される。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。

素子分離領域２４上およびデバイス表面上には、パッシベーション用の絶縁層２２が形成されている。この絶縁層２２としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソース電極１８とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との界面には、ソースコンタクト１８ａが形成され、ドレイン電極２６とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との界面には、ドレインコンタクト２６ａが形成されている。ソース電極１８およびドレイン電極２６は、例えば、アルミニウム（Ａｌ）、Ｔｉ／Ａｕなどで形成される。

ゲート電極２０は、例えばＮｉ／Ａｕなどで形成することができる。

ソースコンタクト１８ａおよびドレインコンタクト２６ａは、例えば、Ａｌ／Ｔｉ，若しくはＮｉ／Ａｌ／Ｔｉなどからなる積層構造によって形成することができる。

窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との界面には、２次元電子ガス層が形成される。

基板１０は、炭化シリコン（ＳｉＣ）基板、半絶縁性シリコン基板上、サファイア基板などで構成することができる。

窒化物系化合物半導体層１２は、例えばＧａＮ層で形成される。

（実験結果）
第１の実施の形態に係る半導体装置と従来例に係る半導体装置の電流変化量Ｉ_dss／Ｉ_dss0の比較結果を、横軸を時間として、図４に示す。図４において、電流変化量Ｉ_dss／Ｉ_dss0は、初期状態のドレイン・ソース間の飽和電流値Ｉ_dss0に対する飽和電流値Ｉ_dssの比を表している。ここで、比較対照とする従来例とは、第１の実施の形態に係る半導体装置と同様に、素子分離領域２４をイオン注入で形成すると共に、溝部２８ａ，２８ｂを形成しない完全なプレーナ構造の場合に相当する。

図４から明らかなように、従来例においては、電流変化量Ｉ_dss／Ｉ_dss0の経時変化が顕著であり、時間の経過とともにドレイン・ソース間の飽和電流値が低下する。これに対して、第１の実施の形態に係る半導体装置においては、ゲート電極下の一部をエッチングして溝部を形成することにより、飽和電流値の低下が抑制されている。

（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、基板１０上に窒化物系化合物半導体層１２を形成する工程と、窒化物系化合物半導体層１２上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡを形成する工程と、活性領域ＡＡを互いに素子分離する素子分離領域２４を形成する工程と、ゲート電極２０の配置予定部分の一部をエッチングして、溝部２８ａ，２８ｂを形成する工程と、素子分離領域２４によって囲まれた活性領域ＡＡ上にゲート電極２０、ソース電極１８およびドレイン電極２６を形成する工程とを有する。

素子分離領域２４を形成する工程において、素子分離領域２４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４および窒化物系化合物半導体層１２の深さ方向の一部まで形成する。

溝部を形成する工程において、溝部は、ゲート電極２０の先端部において、ゲート電極２０の近傍の活性領域ＡＡの一部を含んで形成する。

ゲート電極２０に接続され、素子分離領域２４上にゲート端子電極２１を形成する工程をさらに有し、溝部２８ｂが、ゲート電極２０とゲート端子電極２１との間の活性領域ＡＡの一部を含んで形成してもよい。

素子分離領域を形成する工程において、素子分離領域２５は、イオン注入により形成する。

以下に、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。

（ａ）ＳｉＣ基板１０上にＴＭＧ（トリメチルガリウム）とアンモニアガスを流し、エピタキシャル成長によりＧａＮ層１２を、例えば約１μｍ〜２μｍ程度の厚さに形成する。

（ｂ）次に、ＴＭＡｌ（トリメチルアルミニウム）とアンモニアガスを流し、エピタキシャル成長によりＡｌ組成比率約３０％程度のアルミニウム窒化ガリウム層（Ａｌ_0.3Ｇａ_1-0.3Ｎ）（０．１≦ｘ≦１）１４を、例えば約２０ｎｍ〜１００ｎｍ程度の厚さに形成する。

（ｃ）次に、イオン注入技術によって、活性領域ＡＡを互いに素子分離する素子分離領域２４を形成する。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹¹ （ｉｏｎｓ／ｃｍ²）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。

（ｄ）次に、ドライエッチング技術によって、ゲート電極２０の配置予定部分の一部をエッチングして、溝部２８ａ，２８ｂを形成する。ドライエッチング技術としては、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）技術などを適用することができる。反応ガスとしては、例えば、ＢＣｌ₃などの塩素系のエッチングガスを使用することができる。ここで、溝部２８ａ，２８ｂの深さは、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４の厚さよりも深く、例えば、約１００ｎｍ〜２００ｎｍ程度である。したがって、溝部２８ａ，２８ｂの底面は、窒化物系化合物半導体層（ＧａＮ層）１２である。

（ｅ）次に、素子分離領域２４によって囲まれた活性領域ＡＡ上にソースコンタクト１８ａ、ドレインコンタクト２６ａを形成する。コンタクト形成技術としては、真空蒸着技術、スパッタリング技術などを適用することができる。ソースコンタクト１８ａおよびドレインコンタクト２６ａは、例えば、Ａｌ／Ｔｉ，若しくはＮｉ／Ａｌ／Ｔｉなどからなる積層構造によってオーミック電極として形成する。

（ｆ）次に、ゲート電極２０を形成する。電極形成技術としては、真空蒸着技術、スパッタリング技術などを適用することができる。ゲート電極２０は、例えば、Ｎｉ／Ａｕなどによって形成することができる。ゲート電極２０は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４との間で、ショットキーコンタクトを形成する。ゲート電極２０の幅は、例えば、約０．１μｍ〜１μｍ程度である。

（ｇ）次に、デバイス表面全体に、パッシベーション用の絶縁層２２を形成する。この絶縁層２２は、例えば、ＰＥＣＶＤ法によって堆積された窒化膜、Ａｌ₂Ｏ₃膜、ＳｉＯ₂膜、ＳｉＯＮ膜などで形成することができる。

（ｈ）次に、ソース電極１８、ドレイン電極２６を形成する。電極形成技術としては、真空蒸着技術、スパッタリング技術などを適用することができる。ソース電極１８およびドレイン電極２６は、例えば、アルミニウム（Ａｌ）、Ｔｉ／Ａｕなどで形成される。

以上の（ａ）〜（ｈ）の工程により、第１の実施の形態に係る半導体装置を完成する。

本発明の第１の実施の形態によれば、インプラアイソレーションによって素子分離されたＧａＮ層とＡｌＧａＮ層などで構成された半導体装置において、ゲート電極下の一部をエッチングして溝部を形成することにより、信頼性が高く、かつ微細化可能な半導体装置およびその製造方法を提供することができる。

本発明の第１の実施の形態によれば、ゲート電極下の一部をエッチングして溝部を形成することにより、電子がＧａＮ層中に注入されることを防止することができ、これにより、デバイスのドレイン電流が徐々に減少する電流コプラス現象を抑制することができ、信頼性が高く、かつ微細化可能な半導体装置およびその製造方法を提供することができる。

本発明の第１の実施の形態によれば、また、デバイス表面の凹凸がほとんど無くなることにより、露光装置の焦点合わせが容易となり、これにより、ゲート電極の微細化が可能となり、高周波特性も向上する半導体装置およびその製造方法を提供することができる。

[第２の実施の形態]
（素子構造）
第２の実施の形態に係る半導体装置の全体的な模式的平面パターン構成は、図５に示すように表される。また、図５のＡ部分の拡大図は、図６に示すように表される。基本的な素子断面構造は、第１の実施の形態において示された図２〜図３と同様であるため、各層の説明は省略する。

第２の実施の形態に係る半導体装置においては、大電力化のための電極パターン配置とゲート電極下に形成される溝部２８ａを備えた点に特徴を有する。

第２の実施の形態に係る半導体装置の全体的な模式的平面パターン構成は、図２〜図３および図５〜図６に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域２４と、複数のフィンガーを有するゲート電極２０の配置予定分の一部にエッチングにより形成した溝部２８ａと、素子分離領域２４によって囲まれた活性領域ＡＡの第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極２０、ソース電極１８およびドレイン電極２６と、基板１０の第１表面上に配置され、ゲート電極２０、ソース電極１８およびドレイン電極２６ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極２４０、ソース端子電極２００およびドレイン端子電極２２０とを備える。

素子分離領域２４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４および窒化物系化合物半導体層１２の深さ方向の一部まで形成されている。

溝部２８ａは、複数のフィンガーを有するゲート電極２０の先端部において、ゲート電極２０の近傍の活性領域ＡＡの一部を含んで形成されている。

溝部は、図１において示された溝部２８ｂの構成と同様ように、ゲート電極２０とゲート端子電極２４０との間の活性領域ＡＡの一部を含んで形成されていてもよい。

また、素子分離領域２４は、イオン注入により形成されている。

図５の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。

図５の例では、ソース端子電極２００において、基板１０の裏面からＶＩＡホール２６０が形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するＶＩＡホール２６０を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。

尚、ゲート端子電極２４０は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極２２０も、ボンディングワイヤなどで周辺の半導体チップに接続される。

（製造方法）
第２の実施の形態に係る半導体装置の製造方法は、基板上に窒化物系化合物半導体層を形成する工程と、窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、活性領域を互いに素子分離する素子分離領域を形成する工程と、複数のフィンガーを有するゲート電極の配置予定部分の一部をエッチングして、溝部を形成する工程と、素子分離領域によって囲まれた活性領域の第１表面上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、基板の第１表面上に、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程とを有する。

素子分離領域を形成する工程において、素子分離領域は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）および窒化物系化合物半導体層の深さ方向の一部まで形成する。

溝部を形成する工程において、溝部は、複数のフィンガーを有するゲート電極の先端部において、ゲート電極の近傍の活性領域の一部を含んで形成する。

素子分離領域を形成する工程において、素子分離領域は、イオン注入により形成する。

第２の実施の形態に係る半導体装置の製造方法の詳細については、第１の実施の形態と同様であるため、説明は省略する。

（変形例）
第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図７に示すように表される。

第２の実施の形態の変形例に係る半導体装置においては、図７に示すように、溝部２８ａは、複数のフィンガーを有するゲート電極２０の先端部において、ゲート電極の近傍の活性領域の一部を含んで、複数のフィンガー電極の配列方向に平行なストライプ状に形成されている。

第２の実施の形態の変形例に係る半導体装置の製造方法においても、溝部を形成する工程において、溝部２８ａは、複数のフィンガーを有するゲート電極２０の先端部において、ゲート電極２０の近傍の活性領域ＡＡの一部を含んで、複数のフィンガー電極の配列方向に平行なストライプ状に形成する。

さらに、図１および図３に示すように、溝部２８ｂが、素子分離領域２４上に配置されたゲート端子電極２４０と複数のフィンガーを有するゲート電極２０との間の活性領域ＡＡの一部を含んで、複数のフィンガーを有するゲート電極２０の下に形成されていてもよい。

また、これらの溝部２８ｂは、図７と同様に、複数のフィンガー電極の配列方向に平行なストライプ状に形成されていてもよい。

本発明の第２の実施の形態によれば、インプラアイソレーションによって素子分離されたＧａＮ層とＡｌＧａＮ層などで構成された大電力用半導体装置において、ゲート電極下の一部をエッチングして溝部を形成することにより、信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供することができる。

本発明の第２の実施の形態によれば、ゲート電極下の一部をエッチングして溝部を形成することにより、電子がＧａＮ層中に注入されることを防止することができ、これにより、デバイスのドレイン電流が徐々に減少する電流コプラス現象を抑制することができ、信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供することができる。

本発明の第２の実施の形態によれば、デバイス表面の凹凸がほとんど無くなることにより、露光装置の焦点合わせが容易となり、これにより、ゲート電極の微細化が可能となり、高周波特性も向上する大電力用の半導体装置およびその製造方法を提供することができる。

[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

なお、本発明の半導体装置としては、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。

基板領域は、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板を備えていてもよい。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。

本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。 本発明の第１の実施の形態に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置と従来例に係る半導体装置のＩｄｓｓ／Ｉｄｓｓ０の横軸を時間とする電流変化量の比較結果。 本発明の第２の実施の形態に係る半導体装置の全体的な模式的平面パターン構成図。 図５のＡ部分の拡大図。 本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。 従来例に係る半導体装置の模式的平面パターン構成図。

符号の説明

１０…基板
１２…窒化物系化合物半導体層（ＧａＮ層）
１４…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
１８…ソース電極
１８ａ…ソースコンタクト
２０…ゲート電極
２１…ゲート端子電極
２２…絶縁層
２４，２５…素子分離領域
２６…ドレイン電極
２６ａ…ドレインコンタクト
２８ａ，２８ｂ…溝部
２００…ソース端子電極
２２０…ドレイン端子電極
２４０…ゲート端子電極
２６０…ＶＩＡホール
ＡＡ…活性領域

Claims (21)

1. 基板と、
   前記基板上に配置された窒化物系化合物半導体層と、
   前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
   前記活性領域を互いに素子分離する素子分離領域と、
   ゲート電極の配置予定分の一部にエッチングにより形成した溝部と、
   前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と
   を備えることを特徴とする半導体装置。
2. 前記素子分離領域は、前記アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）および前記窒化物系化合物半導体層の深さ方向の一部まで形成されたことを特徴とする請求項１に記載の半導体装置。
3. 前記溝部は、前記ゲート電極の先端部において、前記ゲート電極の近傍の前記活性領域の一部を含んで形成されたことを特徴とする請求項１に記載の半導体装置。
4. 前記ゲート電極に接続され、前記素子分離領域上に配置されたゲート端子電極をさらに備え、前記溝部は、前記ゲート電極と前記ゲート端子電極との間の活性領域の一部を含んで形成されたことを特徴とする請求項１または２に記載の半導体装置。
5. 前記素子分離領域は、イオン注入により形成されたことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 基板と、
   前記基板上に配置された窒化物系化合物半導体層と、
   前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
   前記活性領域を互いに素子分離する素子分離領域と、
   複数のフィンガーを有するゲート電極の配置予定分の一部にエッチングにより形成した溝部と、
   前記素子分離領域によって囲まれた前記活性領域の第１表面上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
   前記基板の前記第１表面上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と
   を備えることを特徴とする半導体装置。
7. 前記素子分離領域は、前記アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）および前記窒化物系化合物半導体層の深さ方向の一部まで形成されたことを特徴とする請求項６に記載の半導体装置。
8. 前記溝部は、前記複数のフィンガーを有する前記ゲート電極の先端部において、前記ゲート電極の近傍の前記活性領域を含んで形成されたことを特徴とする請求項６に記載の半導体装置。
9. 前記溝部は、前記複数のフィンガーを有する前記ゲート電極の先端部において、前記ゲート電極の近傍の前記活性領域を含んで、前記複数のフィンガー電極の配列方向に平行なストライプ状に形成されたことを特徴とする請求項６に記載の半導体装置。
10. 前記溝部は、前記ゲート電極と前記ゲート端子電極との間の活性領域を含んで形成されたことを特徴とする請求項６または７に記載の半導体装置。
11. 前記素子分離領域は、イオン注入により形成されたことを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置。
12. 基板上に窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域を互いに素子分離する素子分離領域を形成する工程と、
    ゲート電極の配置予定部分の一部をエッチングして、溝部を形成する工程と、
    前記素子分離領域によって囲まれた前記活性領域上にゲート電極、ソース電極およびドレイン電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
13. 前記素子分離領域を形成する工程において、前記素子分離領域は、前記アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）および前記窒化物系化合物半導体層の深さ方向の一部まで形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記溝部を形成する工程において、前記溝部は、前記ゲート電極の先端部において、前記ゲート電極の近傍の前記活性領域の一部を含んで形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
15. 前記ゲート電極に接続され、前記素子分離領域上にゲート端子電極を形成する工程をさらに有し、前記溝部は、前記ゲート電極と前記ゲート端子電極との間の前記活性領域の一部を含んで形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
16. 前記素子分離領域を形成する工程において、前記素子分離領域は、イオン注入により形成することを特徴とする請求項１２〜１５のいずれか１項に記載の半導体装置の製造方法。
17. 基板上に窒化物系化合物半導体層を形成する工程と、
    前記窒化物系化合物半導体層上に、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域を形成する工程と、
    前記活性領域を互いに素子分離する素子分離領域を形成する工程と、
    複数のフィンガーを有するゲート電極の配置予定部分の一部をエッチングして、溝部を形成する工程と、
    前記素子分離領域によって囲まれた前記活性領域の第１表面上に、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極を形成する工程と、
    前記基板の前記第１表面上に、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
18. 前記素子分離領域を形成する工程において、前記素子分離領域は、前記アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）および前記窒化物系化合物半導体層の深さ方向の一部まで形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 前記溝部を形成する工程において、前記溝部は、前記複数のフィンガーを有する前記ゲート電極の先端部において、前記ゲート電極の近傍の前記活性領域の一部を含んで形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
20. 前記溝部を形成する工程において、前記溝部は、前記複数のフィンガーを有する前記ゲート電極の先端部において、前記ゲート電極の近傍の前記活性領域の一部を含んで、前記複数のフィンガー電極の配列方向に平行なストライプ状に形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
21. 前記素子分離領域を形成する工程において、前記素子分離領域は、イオン注入により形成することを特徴とする請求項１７〜２０のいずれか１項に記載の半導体装置の製造方法。

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