JP2013123023A - 窒化物半導体素子及びその製造方法 - Google Patents

窒化物半導体素子及びその製造方法 Download PDF

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Abstract

【課題】寄生容量及び漏洩電流の発生を防止することができる窒化物半導体素子及びその製造方法を提供する。
【解決手段】本発明の窒化物半導体素子は、基板１１０と、基板１１０上に下部窒化物半導体層１３０及び上部窒化物半導体層１４０からなる窒化物半導体層と、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面を含んで形成されたアイソレーション（ｉｓｏｌａｔｉｏｎ）領域１５０と、上部窒化物半導体層１４０上に形成されたドレイン電極１６１、ソース電極１７１、及びゲート電極１８１と、を含む。
【選択図】図２

Description

本発明は、窒化物半導体素子及びその製造方法に関する。
グリーンエネルギー政策などにより電力消費の低減に対する関心が増加しており、そのために、電力変換効率の上昇は必須な要素である。電力変換において、パワースイッチング素子の効率が全体の電力変換効率を左右する。従来に利用されている電力素子は、シリコン（Ｓｉｌｉｃｏｎ）を用いたパワーＭＯＳＦＥＴやＩＧＢＴが殆どであるが、シリコンの物性的な限界により、素子の効率増加に限界が生じる。
これを解決するために、特許文献１に記載されているように、ＧａＮなどの窒化物を基にする窒化物系電界効果トランジスタを製作して変換効率を高めようとする研究が進んでいる。
窒化物系電界効果トランジスタは、いわゆる高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＨＥＭＴ」という）構造を有する。例えば、前記ＨＥＭＴ構造の半導体素子は、特許文献１に記載されているように、ベース基板と、前記ベース基板上に形成された窒化物系半導体層と、前記半導体層上に配置されたソースパッド及びドレインパッドと、前記ソース電極と前記ドレイン電極との間の前記半導体層上に配置されたゲートパッドと、を備える。このような半導体素子は、前記半導体層の内部に電流の移動経路として用いられる二次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：２ＤＥＧ）が生成されている。
しかし、上記のような構造の窒化物系電界効果トランジスタは、活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）に直接的に用いられないパッド領域が広く形成される。そのため、パッド領域で発生する寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）により、スイッチング速度が遅くなったり、または不所望の漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が発生するという問題点がある。
韓国公開特許第２００７−００９２４８２号公報
本発明の目的は、上記の問題点を解消するために、寄生容量及び漏洩電流の発生を防止することができる窒化物半導体素子を提供することにある。
本発明の他の目的は、上記目的を果たすことができる窒化物半導体素子の製造方法を提供することにある。
上記の目的を果たすための本発明の窒化物半導体素子は、基板と、前記基板上に下部窒化物半導体層及び上部窒化物半導体層からなる窒化物半導体層と、前記下部窒化物半導体層と上部窒化物半導体層との間の界面を含んで形成されたアイソレーション（ｉｓｏｌａｔｉｏｎ）領域と、上部窒化物半導体層上に形成されたドレイン電極、ソース電極、及びゲート電極と、を含む。
本発明の窒化物半導体素子は、前記基板と下部窒化物半導体層との間にバッファ層をさらに含む。
本発明の窒化物半導体素子において、前記アイソレーション領域は、前記ドレイン電極の下部、前記ソース電極の下部、及び前記ゲート電極のゲートパッドの下部に備えられる。
本発明の窒化物半導体素子において、前記アイソレーション領域は、不活性元素が注入（ｉｍｐｌａｎｔａｔｉｏｎ）された領域からなる。
本発明の窒化物半導体素子において、前記アイソレーション領域は、前記ドレイン電極、前記ソース電極、及び前記ゲート電極のゲートパッドの下部に対して前記下部窒化物半導体層と上部窒化物半導体層との間の界面を含み、前記ドレイン電極、前記ソース電極、及び前記ゲート電極のゲートパッドの下部に接するように備えられる。
また、本発明による窒化物半導体素子の製造方法は、基板を備える段階と、基板上に下部窒化物半導体層と上部窒化物半導体層を順に積層形成する段階と、前記下部窒化物半導体層と上部窒化物半導体層との間の界面領域を含むアイソレーション領域を形成する段階と、前記上部窒化物半導体層上にドレイン電極、ソース電極、及びゲート電極を形成する段階と、を含む。
本発明による窒化物半導体素子の製造方法において、前記アイソレーション領域を形成する段階は、前記上部窒化物半導体層の上部面に、前記アイソレーション領域に該当する領域を露出するフォトレジストパターンを形成する段階と、前記フォトレジストパターンを用いて、前記アイソレーション領域に該当する領域に不活性元素をイオン注入する段階と、を含む。
本発明による窒化物半導体素子の製造方法において、前記アイソレーション領域を形成する段階は、前記上部窒化物半導体層の上部面に、前記アイソレーション領域に該当する領域を露出するフォトレジストパターンを形成する段階と、前記フォトレジストパターンを用いて、不活性元素をイオン注入する段階と、前記注入された不活性元素に対する熱拡散工程により、前記ドレイン電極、前記ソース電極、及び前記ゲート電極のゲートパッドの下部で前記界面を含んで前記上部窒化物半導体層の上部面まで前記アイソレーション領域を形成する段階と、を含む。
本発明の特徴及び利点は、添付図面に基づいた以下の詳細な説明によってさらに明らかになるであろう。
本発明の詳細な説明に先立ち、本明細書及び特許請求の範囲に用いられた用語や単語は、通常的かつ辞書的な意味に解釈されてはならず、発明者が自らの発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に従って本発明の技術的思想にかなう意味と概念に解釈されるべきである。
本発明の窒化物半導体素子は、下部窒化物半導体層と上部窒化物半導体層との間の界面を含んで形成されたアイソレーション領域を用いて、寄生容量及び漏洩電流の問題点を解消することにより、ゲートパッドを介したスイッチング速度を向上させることができる。
また、本発明による窒化物半導体素子の製造方法は、下部窒化物半導体層と上部窒化物半導体層との間の界面を含むアイソレーション領域を容易に備える窒化物半導体素子を提供することができる効果がある。
本発明の一実施例による窒化物半導体素子の平面図である。 図１のＩ−Ｉ´線に沿って切断した断面を図示した断面図である。 本発明の一実施例による窒化物半導体素子の製造方法を説明するための工程断面図である。 本発明の一実施例による窒化物半導体素子の製造方法を説明するための工程断面図である。 本発明の一実施例による窒化物半導体素子の製造方法を説明するための工程断面図である。 本発明の一実施例による窒化物半導体素子の製造方法を説明するための工程断面図である。 本発明の他の実施例による窒化物半導体素子の断面図である。
本発明の目的、特定の長所及び新規の特徴は、添付図面に係る以下の詳細な説明及び好ましい実施例によってさらに明らかになるであろう。本明細書において、各図面の構成要素に参照番号を付け加えるに際し、同一の構成要素に限っては、たとえ異なる図面に示されても、できるだけ同一の番号を付けるようにしていることに留意しなければならない。また、第１、第２などの用語は、多様な構成要素を説明するために用いられることができるが、前記構成要素は前記用語によって限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別するためにのみ用いられる。また、本発明を説明するにあたり、係わる公知技術についての具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。
以下、添付図面を参照して、本発明の好ましい実施例を詳細に説明する。
図１は、本発明の一実施例による窒化物半導体素子の平面図であり、図２は、図１のＩ−Ｉ´線に沿って切断した断面を図示した断面図である。
本発明の一実施例による窒化物半導体素子は、基板１１０と、バッファ層１２０と、下部窒化物半導体層１３０及び上部窒化物半導体層１４０からなる窒化物半導体層と、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面を含んで形成されたアイソレーション（ｉｓｏｌａｔｉｏｎ）領域１５０と、上部窒化物半導体層１４０上に形成されたドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲート電極１８０、１８１と、を含む。
基板１１０は、絶縁性基板であるが、高抵抗性を有したり、ｎ型またはｐ型にドープされることができる基板であり、例えば、シリコン基板、シリコンカーバイド基板、サファイア基板のうち少なくとも何れか一つであることが好ましい。
バッファ層１２０は、基板１１０の上部面に選択的に形成されることが好ましい。バッファ層１２０は、ＡｌＮまたはＧａＮからなることが好ましいが、これに限定されない。ここで、バッファ層１２０は、基板１１０と後程形成される下部窒化物半導体層１３０との間の格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために備えられることが好ましい。
基板１１０またはバッファ層１２０の上部面方向に、下部窒化物半導体層１３０と上部窒化物半導体層１４０が積層された窒化物半導体層を形成することが好ましい。
窒化物半導体層は、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面に沿って二次元電子ガス（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ;２ＤＥＧ）チャンネル（ｃｈａｎｎｅｌ）が形成される構造層である。これにより、上部窒化物半導体層１４０は、下部窒化物半導体層１３０より広いエネルギーバンドギャップを有する物質からなることが好ましい。
このような下部窒化物半導体層１３０及び上部窒化物半導体層１４０は、ＩＩＩ−窒化物系物質からなることが好ましい。具体的には、下部窒化物半導体層１３０及び上部窒化物半導体層１４０は、それぞれ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、及びＩｎＡｌＧａＮのうち何れか一つで形成されることが好ましい。ここで、下部窒化物半導体層１３０は、ＧａＮからなり、上部窒化物半導体層１４０は、ＡｌＧａＮからなる層を適用する。
これにより、気相成長法を用いて基板１１０上にＧａＮバッファ層（ｂｕｆｆｅｒ ｌａｙｅｒ）１２０を成長させた後、ＧａＮバッファ層１２０上に下部窒化物半導体層１３０としてＧａＮエピ層を成長させる。この際、ＧａＮバッファ層１２０から上部窒化物半導体層１４０までの成長方法は、気相成長装置でその場処理（ｉｎ−ｓｉｔｕ）で行われることが好ましい。
アイソレーション領域１５０は、Ａｒ、Ｎなどの不活性元素を注入（ｉｍｐｌａｎｔａｔｉｏｎ）することにより、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面を含んで形成され、ドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲートパッド１８０の下部に形成される。
このようなアイソレーション領域１５０は、ゲートライン１８１を除いた、ドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲートパッド１８０の下部に重なって形成されることが好ましい。
具体的には、アイソレーション領域１５０は、図１に示すように、ドレインパッド１６０、ソースパッド１７０、及びゲートパッド１８０の下部を含んで素子の縁に形成される。前記アイソレーション領域１５０は、ドレインフィンガー１６１とソースフィンガー１７１に対してドレインフィンガー１６１とソースフィンガー１７１の下部で各フィンガー１６１、１７１の中央方向の内側に重なって形成されることが好ましい。
アイソレーション領域１５０がドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲートパッド１８０の下部に位置したチャンネル領域を含んで形成されることにより、従来チャンネルとの関係から生じる寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）によるスイッチング速度の低下を防止することができる。
特に、図１に図示されたように、アイソレーション領域１５０がゲートパッド１８０の下部に形成されて、ゲートパッド１８０とチャンネルとの間の寄生容量を除去することができる。これにより、ゲートパッド１８０とチャンネルとの間の寄生容量が除去されると、ゲートパッド１８０を介したスイッチング速度を向上させることができる。
また、アイソレーション領域１５０は、不活性元素からなる絶縁領域であるため、ドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲートパッド１８０の下部に位置したチャンネル領域で発生する漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を遮断することができる。
これにより、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面付近に形成される２ＤＥＧは、ドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲートパッド１８０の下部を除いた領域、特にゲートライン１８１領域の下部に形成される。
従って、このような２ＤＥＧチャンネルを有する窒化物半導体素子は、寄生容量及び漏洩電流の問題点を解消することができるため、ゲートパッドを介したスイッチング速度を向上させることができる。
以下、本発明の一実施例による窒化物半導体素子の製造方法について、図３から図６を参照して説明する。
図３から図６は、本発明の一実施例による窒化物半導体素子の製造方法を説明するための工程断面図である。
図３に図示されたように、本発明の一実施例による窒化物半導体素子の製造方法は、まず基板１１０を備える。
基板１１０は、絶縁性基板であるが、高抵抗性を有したり、ｎ型またはｐ型にドープされることができる基板であり、例えば、シリコン基板、シリコンカーバイド基板、サファイア基板のうち少なくとも何れか一つであることが好ましい。
次に、図４に図示されたように、基板１１０の上部面方向にバッファ層１２０、下部窒化物半導体層１３０、上部窒化物半導体層１４０を順に積層形成する。
具体的には、バッファ層１２０、下部窒化物半導体層１３０、上部窒化物半導体層１４０の形成方法は、気相蒸着法、例えば、ＡＬＥ（ａｔｏｍｉｃ ｌａｙｅｒ ｅｐｉｔａｘｙ）、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＲＴＣＶＤ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＵＨＶＣＶＤ（ｕｌｔｒａｈｉｇｈ ｖａｃｕｕｍ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＭＯＣＶＤ（Ｍｅｔａｌ ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの気相エピタキシャル成長法を用いて、同様の気相エピタキシャル成長用設備（不図示）でその場処理（ｉｎ−ｓｉｔｕ）で行われることが好ましい。
バッファ層１２０は、基板１１０と下部窒化物半導体層１３０との間の格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために、ＡｌＮまたはＧａＮを用いて基板１１０の上部面に選択的に形成されることが好ましい。
下部窒化物半導体層１３０及び上部窒化物半導体層１４０は、それぞれ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、及びＩｎＡｌＧａＮのうち何れか一つで形成されることが好ましい。ここで、上部窒化物半導体層１４０は、下部窒化物半導体層１３０より広いエネルギーバンドギャップを有する物質で形成されるため、下部窒化物半導体層１３０がＧａＮからなる層である場合、上部窒化物半導体層１４０は、ＡｌＧａＮからなる層を適用する。
基板１１０の上部面方向にバッファ層１２０、下部窒化物半導体層１３０、上部窒化物半導体層１４０を順に積層形成した後、図５に図示されたように、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面領域を含むアイソレーション領域１５０にＡｒ、Ｎなどの不活性元素を注入（ｉｍｐｌａｎｔａｔｉｏｎ）する。
具体的には、アイソレーション領域１５０を形成するために、上部窒化物半導体層１４０の上部面にアイソレーション領域１５０に該当する領域は露出し、その他の領域を覆うフォトレジストパターン（不図示）を形成する。
このようなフォトレジストパターンを用いてＡｒ、Ｎなどの不活性元素をイオン注入することにより、アイソレーション領域１５０が形成される。この際、イオン注入の量及び出力を調整して、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面を含んでアイソレーション領域１５０が形成されるようにする。
勿論、アイソレーション領域１５０は、上記方法の他に、デルタドーピング（Ｄｅｌｔａ ｄｏｐｉｎｇ）、プラズマドーピングなどの多様な方法で形成することもできる。
アイソレーション領域１５０を形成した後、図６に図示されたように、上部窒化物半導体層１４０の上部面にドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲート電極１８０、１８１を形成する。ここで、ドレイン電極１６０、１６１とソース電極１７０、１７１を先に形成した後、ゲート電極１８０、１８１を形成することができる。 また、ゲート電極１８０、１８１は、その下部にゲート絶縁層（不図示）を選択的に備えることもできる。
具体的には、ドレイン電極１６０、１６１及びソース電極１７０、１７１の形成過程は、（ｉ）ドレイン電極１６０、１６１及びソース電極１７０、１７１の領域を露出するフォトレジストパターンを形成する段階と、（ｉｉ）このようなフォトレジストパターンを用いて金属材質を蒸着する段階と、（ｉｉｉ）前記フォトレジストパターンを除去する剥離（ｌｉｆｔ−ｏｆｆ）段階と、（ｉｖ）残されたドレイン電極１６０、１６１とソース電極１７０、１７１の金属パターンに対するＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行う段階と、を含むことが好ましい。
ここで、ＲＴＡを行う段階は、ドレイン電極１６０、１６１とソース電極１７０、１７１のオーミックコンタクトがなされるようにするための段階である。このようなオーミックコンタクトがなされたドレイン電極１６０、１６１とソース電極１７０、１７１は、接着力を向上させることができる。
その後、ゲート電極１８０、１８１を、上部窒化物半導体層１４０の上部面に形成する。
このように、本発明の一実施例による窒化物半導体素子の製造方法は、イオン注入の量及び出力を調整して、下部窒化物半導体層１３０と上部窒化物半導体層１４０との間の界面を含むアイソレーション領域１５０を容易に形成することができる。
従って、本発明の一実施例による窒化物半導体素子の製造方法は、ドレイン電極１６０、１６１、ソース電極１７０、１７１、及びゲートパッド１８０の下部で発生する寄生容量及び漏洩電流の問題点を解消できる窒化物半導体素子を提供することができる。
以下、本発明の他の実施例による窒化物半導体素子を、図７を参照して説明する。
図７は、本発明の他の実施例による窒化物半導体素子の断面図である。
本発明の他の実施例による窒化物半導体素子は、図２に図示された本発明の一実施例による窒化物半導体素子と類似している。
しかし、本発明の他の実施例による窒化物半導体素子は、アイソレーション領域２５０が、下部窒化物半導体層２３０と上部窒化物半導体層２４０との間の界面を含んで、上部窒化物半導体層２４０の上部面まで広く形成された形態を有する。
本発明の他の実施例による窒化物半導体素子におけるアイソレーション領域２５０は、図２に図示されたアイソレーション領域１５０の形成方法と同様に形成されることが好ましいが、イオン注入の量及び出力を調整して注入した後、熱拡散工程により、ドレイン電極２６１、ソース電極２７１、及びゲートパッドの下部の中央に重なって上部窒化物半導体層２４０の上部面まで形成されることが好ましい。
この際、アイソレーション領域２５０がドレイン電極２６１、ソース電極２７１、及びゲートパッドを含む電極に接するように形成されるため、ドレイン電極２６１、ソース電極２７１、及びゲートパッドなどの電極を介した漏洩電流及び寄生容量の発生をさらに遮断することができる。
本発明の技術思想を、前記好ましい実施例によって具体的に説明したが、上述の実施例は、それを説明するためのものであり、それを制限するためのものではないことに留意すべきである。
また、本発明が属する技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施が可能であることを理解できるであろう。
本発明は、寄生容量及び漏洩電流の発生を防止することができる窒化物半導体素子及びその製造方法に適用可能である。
１１０，２１０ 基板
１２０，２２０ バッファ層
１３０，２３０ 下部窒化物半導体層
１４０，２４０ 上部窒化物半導体層
１５０，２５０ アイソレーション領域
１６０ ドレインパッド（ドレイン電極）
１６１，２６１ ドレインフィンガー（ドレイン電極）
１７０ ソースパッド（ソース電極）
１７１，２７１ ソースフィンガー（ソース電極）
１８０ ゲートパッド（ゲート電極）
１８１，２８１ ゲートライン（ゲート電極）

Claims (12)

  1. 基板と、
    前記基板上に下部窒化物半導体層及び上部窒化物半導体層からなる窒化物半導体層と、
    前記下部窒化物半導体層と上部窒化物半導体層との間の界面を含んで形成されたアイソレーション（ｉｓｏｌａｔｉｏｎ）領域と、
    上部窒化物半導体層上に形成されたドレイン電極、ソース電極、及びゲート電極と、を含む窒化物半導体素子。
  2. 前記基板と下部窒化物半導体層との間にバッファ層をさらに含む請求項１に記載の窒化物半導体素子。
  3. 前記アイソレーション領域は、前記ドレイン電極の下部、前記ソース電極の下部、及び前記ゲート電極のゲートパッドの下部に形成される請求項１または２に記載の窒化物半導体素子 。
  4. 前記アイソレーション領域は、不活性元素が注入（ｉｍｐｌａｎｔａｔｉｏｎ）された領域からなる請求項１または２に記載の窒化物半導体素子。
  5. 前記アイソレーション領域は、前記ドレイン電極、前記ソース電極、及び前記ゲート電極のゲートパッドの下部に対して前記下部窒化物半導体層と上部窒化物半導体層との間の界面を含み、前記ドレイン電極、前記ソース電極、及び前記ゲート電極のゲートパッドの下部に接するように備えられる請求項１または２に記載の窒化物半導体素子。
  6. 前記アイソレーション領域は、前記ドレイン電極のドレインフィンガー及び前記ソース電極のソースフィンガーに対して中央方向の内側に重なって形成される請求項５に記載の窒化物半導体素子。
  7. 基板を備える段階と、
    基板上に下部窒化物半導体層と上部窒化物半導体層を順に積層形成する段階と、
    前記下部窒化物半導体層と上部窒化物半導体層との間の界面領域を含むアイソレーション領域を形成する段階と、
    前記上部窒化物半導体層上にドレイン電極、ソース電極、及びゲート電極を形成する段階と、を含む窒化物半導体素子の製造方法。
  8. 前記積層形成する段階は、
    前記基板と前記下部窒化物半導体層との間にバッファ層を形成する段階を含む請求項７に記載の窒化物半導体素子の製造方法。
  9. 前記アイソレーション領域は、前記ドレイン電極の下部、前記ソース電極の下部、及び前記ゲート電極のゲートパッドの下部に形成される請求項７または８に記載の窒化物半導体素子の製造方法。
  10. 前記アイソレーション領域を形成する段階は、
    前記上部窒化物半導体層の上部面に、前記アイソレーション領域に該当する領域を露出するフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを用いて、前記アイソレーション領域に該当する領域に不活性元素をイオン注入する段階と、を含む請求項７または８に記載の窒化物半導体素子の製造方法。
  11. 前記アイソレーション領域を形成する段階は、
    前記上部窒化物半導体層の上部面に、前記アイソレーション領域に該当する領域を露出するフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを用いて、不活性元素をイオン注入する段階と、
    前記注入された不活性元素に対する熱拡散工程により、前記ドレイン電極、前記ソース電極、及び前記ゲート電極のゲートパッドの下部で前記界面を含んで前記上部窒化物半導体層の上部面まで前記アイソレーション領域を形成する段階と、を含む請求項７または８に記載の窒化物半導体素子の製造方法。
  12. 前記アイソレーション領域は、前記ドレイン電極のドレインフィンガー及び前記ソース電極のソースフィンガーに対して中央方向の内側に重なって形成される請求項７または８に記載の窒化物半導体素子の製造方法。
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