KR101124017B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성되며, 수용홈을 구비한 메사 돌기를 갖는 반도체층, 상기 반도체층 상에 서로 이격되어 배치되며, 소스 렉을 갖는 소스 전극 및 드레인 렉을 갖는 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부에 수용되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 메사 돌기는 상기 메사 돌기와 상기 소스 전극 및 상기 드레인 전극과의 계면에 각각 적어도 하나의 트렌치를 구비한 초격자 구조를 포함하며, 상기 소스 렉 및 상기 드레인 렉은 상기 트렌치에 수용된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물계 반도체 전계 효과 트랜지스터 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 Ⅲ족 원소와 질소(N)를 포함하는 Ⅲ-질화물계 반도체는 넓은 에너지 밴드 갭, 높은 전자 이동도 및 포화 전자 속도, 그리고 높은 열 화학적 안정성 등과 같은 특성을 가진다. 이러한 Ⅲ-질화물계 반도체를 기초로 하는 전계 효과 트랜지스터(Nitride-based Field Effect Transistor:N-FET)는 넓은 에너지 밴드 갭을 갖는 반도체 물질, 예컨대 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN), 그리고 알루미늄인듐갈륨 질화물(AlINGaN) 등과 같은 물질을 기초로 제작된다.
일반적인 질화물계 전계 효과 트랜지스터는 소위 고 전자 이동도 트랜지스터(High Electron Mobility Transistor: 이하, HEMT) 구조를 가진다. 예컨대, HMET 구조의 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 전극을 구비한다.
이와 같은 반도체 소자는 상기 반도체층 내부에 전류의 이동 경로로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas:2DEG)가 생성될 수 있다. 그러나, 상기와 같은 구조의 질화물계 전계 효과 트랜지스터는 게이트 전극과 드레인 전극에 전계가 집중되어 트랜지스터 동작에 오류를 발생시키는 문제점이 있다.
특히, HEMT 구조를 갖는 반도체 소자는 고전압 동작이 요구되므로, 게이트 전극과 드레인 전극에 집중되는 높은 전계는 소자 특성을 저하시키는 요인으로 작용된다.
본 발명이 해결하고자 하는 과제는 소자 특성을 향상시키는 고 전자 이동도 트랜지스터(HEMT) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성되며, 수용홈을 구비한 메사 돌기를 갖는 반도체층, 상기 반도체층 상에 서로 이격되어 배치되며, 소스 렉을 갖는 소스 전극 및 드레인 렉을 갖는 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부에 수용되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 메사 돌기는 상기 메사 돌기와 상기 소스 전극 및 상기 드레인 전극과의 계면에 각각 적어도 하나의 트렌치를 구비한 초격자 구조를 포함하며, 상기 소스 렉 및 상기 드레인 렉은 상기 트렌치에 수용된다.
여기서, 상기 초격자 구조의 최하부층은 상기 트렌치의 바닥면과 동일한 위치이거나 상기 바닥면 보다 상부에 위치할 수 있다.
여기서, 상기 초격자 구조는 고농도 도핑층일 수 있다.
또한, 초격자 구조는 두께 방향으로 배열된 다층의 2차원 전자 가스층을 포함할 수 있다.
또한, 상기 초격자 구조는 두께 방향으로 배열된 다층의 델타 도핑층을 포함할 수 있다.
이때, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
한편, 상기 반도체층과 상기 게이트 전극 사이에 개재된 산화막을 더 포함할 수 있다.
여기서, 상기 산화막은 상기 리세스부의 형상과 대응할 수 있다.
또한, 상기 초격자 구조의 최하부층은 상기 산화막의 바닥면과 동일한 위치이거나 상기 바닥면 보다 상부에 위치하는 것을 특징으로 하는 반도체 소자.
한편, 상기 베이스 기판과 상기 반도체층 사이에 버퍼층을 더 구비할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 수용홈을 구비한 메사 돌기를 갖는 반도체층을 형성하는 단계, 상기 반도체층 상에 서로 이격되어 배치되도록 소스 렉을 갖는 소스 전극 및 드레인 렉을 갖는 드레인 전극을 형성하는 단계 및 상기 반도체층 상에 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부에 수용되는 리세스부를 구비한 게이트 전극을 형성하는 단계를 포함하며, 상기 메사 돌기는 상기 메사 돌기와 상기 소스 전극 및 상기 드레인 전극과의 계면에 각각 적어도 하나의 트렌치를 구비한 초격자 구조를 포함하며, 상기 소스 렉 및 상기 드레인 렉은 상기 트렌치에 수용되도록 형성될 수 있다.
여기서, 상기 초격자 구조는 상기 초격자 구조의 최하부층이 상기 트렌치의 바닥면과 동일한 위치를 갖거나 상기 바닥면 보다 상부에 위치하도록 형성될 수 있다.
여기서, 상기 초격자 구조는 고농도 도핑층으로 이루어질 수 있다.
또한, 상기 초격자 구조는 두께 방향으로 다층의 2차원 전자 가스층을 포함하도록 형성될 수 있다.
또한, 상기 초격자 구조는 두께 방향으로 다층의 델타 도핑층을 포함하도록 형성될 수 있다.
이때, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
한편, 상기 게이트 전극을 형성하는 단계 이전에, 상기 수용홈 내부로 리세스되는 산화막을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 산화막은 상기 리세스부의 형상과 대응하도록 형성될 수 있다.
이때, 상기 초격자 구조의 최하부층은 상기 산화막의 바닥면과 동일한 위치를 갖거나 상기 바닥면 보다 상부에 위치하도록 형성될 수 있다.
한편, 상기 반도체층을 형성하는 단계 이전에 상기 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 소자 특성을 향상시키는 고 전자 이동도 트랜지스터(HEMT) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따른 반도체 소자는 전극의 접촉 면적이 증가함에 따라 접촉성이 향상되며, 공정시 열처리 온도를 낮출 수 있으며 단위 면적당 전류량을 증가시킬 수 있으므로 오믹 접촉 저항이 낮아지는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 베이스 기판(110), 버퍼층(120), 반도체층(130), 소스 전극(151), 드레인 전극(153) 및 게이트 전극(160)을 포함할 수 있다.
상기 베이스 기판(110)은 고 전자 이동 트랜지스터(high electron mobility transistor:HEMT) 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
다음, 버퍼층(120)이 상기 베이스 기판(110) 상에 배치될 수 있다. 일 예로서, 상기 버퍼층(120)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(120)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(120)은 상기 베이스 기판(110)과 이후 형성될 반도체층(130)의 하부층(131) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
상기 반도체층(130)은 상기 버퍼층(120) 상에 배치될 수 있다. 반도체층(130)은 수용홈(H)을 구비한 메사 돌기(P)를 포함한다. 상기 메사 돌기(P)와 소스 전극(151) 및 드레인 전극(153)과의 계면에는 각각 적어도 하나의 트렌치(T)를 구비한 초격자 구조(133)를 구비한다. 그리고, 상기 메사 돌기(P)와 상기 버퍼층(120) 사이에는 하부층(131)이 구비된다.
여기서, 초격자 구조(133)의 최하부층은 트렌치(T)의 바닥면과 동일한 위치이거나 상기 바닥면 보다 상부에 위치하는 것이 바람직하다.
한편, 상기 초격자 구조(133)는 두께 방향으로 배열된 다층의 2차원 전자 가스층을 포함하는 구조일 수 있다. 또한, 상기 초격자 구조(133)는 두께 방향으로 배열된 다층의 델타 도핑층을 포함하는 구조를 구비할 수도 있다. 이때, 상기 델타 도핑층(133)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 델타 도핑층(133)의 도핑 원소가 이에 한정되는 것은 아니다.
예컨대, 상기 하부층(131) 및 메사 돌기(P)는 Ⅲ-질화물계 물질을 포함하는 막일 수 있다. 보다 구체적으로 상기 하부층(131) 및 상기 메사 돌기(P)는 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나로 형성될 수 있다.
한편, 상기 반도체층(130)에 구비된 수용홈(H)은 소정의 포토레지스트 공정을 통하여 형성될 수 있다.
상기 수용홈(H) 상에는 산화막(140)이 구비될 수 있다. 상기 산화막(140) 또한 소정의 포토레지스트 공정을 통하여 형성되는데, 수용홈(H)의 형상과 대응하는 리세스 구조(r)를 구비한다. 상기 산화막(140)은 이산화규소(SiO2)으로 이루어진 막일 수 있다. 본 실시예에서는 상기 산화막(140)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(140)은 질화막을 포함할 수도 있다.
상기 산화막(140) 상에는 게이트 전극(160)이 구비된다. 상기 게이트 전극(160)은 상기 산화막(140)의 리세스 구조(r) 내부로 수용되는 리세스부(R)를 구비한다. 상기 리세스부(R)의 최하단부는 상기 초격자층(133)을 가로지르게 위치하는 것이 바람직하다.
상기 게이트 전극(160)은 상기 산화막(140) 상에 배치될 수 있다. 상기 게이트 전극(160)은 상기 산화막(140)에 직접 접합하여, 쇼트키 전극을 이룰 수 있다.
상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 게이트 전극(160)을 사이에 두고 서로 이격되어 배치될 수 있다. 상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 반도체층(130)의 메사 돌기(P)에 접합하여, 상기 메사 돌기(P)와 오믹 컨택(ohmic contact)을 이룰 수 있다. 보다 상세하게는, 초격자 구조(133)의 트렌치(T)에 소스 렉(151a) 및 드레인 렉(153a)이 수용되면서 접합하게 된다. 또한, 트렌치(T)가 구비된 상기 메사 돌기(P)에는 초격자 구조(133)가 구비되므로, 접촉 면적이 증가함에 따라 접촉성이 향상되며, 공정시 열처리 온도를 낮출 수 있으며 단위 면적당 전류량을 증가시킬 수 있으므로 오믹 접촉 저항이 낮아지는 이점이 있다.
한편, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 다양한 물질로 형성될 수 있다. 일 예로서, 소스 전극(151) 및 드레인 전극(153)는 동일한 금속 물질로 형성되고, 상기 게이트 전극(160)은 상기 소스 전극(151)와 상이한 금속 물질로 형성될 수 있다. 이 경우 상기 소스 전극(151) 및 상기 드레인 전극(153)은 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되어 하부의 티타늄(Ti), 알루미늄(Al)이 상기 하부층(131), 상기 메사 돌기(P) 및 트렌치(T)를 구성하는 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나와 접합하여 오믹 컨택을 이룰 수 있다. 그리고, 상기 게이트 전극(160)은 상기 금속 원소들 중 적어도 상기 어느 하나의 금속 원소와는 다른 금속 원소의 금속 물질로 형성될 수 있다. 또는, 다른 예로서, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 모두 동일한 금속 물질로 형성될 수 있다. 이를 위해, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 동일한 금속막을 상기 반도체층(130) 상에 형성한 이후에, 동일한 포토레지스트 식각 공정을 통해 동시에 형성될 수 있다.
도 3을 참조하면, 상기 반도체 소자(100)는 게이트 전극(160)과 상기 반도체층(130) 사이에 산화막(140)을 제공하여, 게이트 구조물(160)에 전압이 인가되지 않는 경우, 상기 소스 전극(151)과 상기 드레인 전극(153)에 전압을 인가하여도 상기 초격자 구조(133)를 경유하는 전류 흐름이 없는 노말리 오프(normally-off) 상태를 이룰 수 있다. 이에 따라, 상기 반도체 소자(100)는 게이트 전압이 0 또는 마이너스(-)인 경우에, 전류 흐름이 없는 인헨스먼트 모드(Enhancement mode) 동작을 할 수 있는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor: 이하, HEMT) 구조를 가질 수 있다.
본 발명의 실시예에 따라서, 초격자 구조(133)의 트렌치(T)에 소스 렉(151a) 및 드레인 렉(153a)이 수용되면서 접합하게 되고, 트렌치(T)가 구비된 상기 메사 돌기(P)에는 초격자 구조(133)가 구비되므로, 접촉 면적이 증가함에 따라 접촉성이 향상되며, 공정시 열처리 온도를 낮출 수 있으며 단위 면적당 전류량을 증가시킬 수 있으므로 오믹 접촉 저항이 낮아지는 이점이 있다.
계속해서, 상술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 3에서와 같이, 베이스 기판(110)을 준비하는데, 상기 베이스 기판(110)으로 반도체 기판을 사용할 수 있다. 예컨대, 상기 반도체 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판일 수 있으나, 상기 베이스 기판(110)은 이에 한정되지 않는다.
이어서, 상기 베이스 기판(110) 상에 버퍼층(120) 및 반도체층(130a)을 차례로 형성할 수 있다.
상기 반도체층(130a)을 형성하는 단계는 상기 버퍼층(120)을 시드층(seed layer)으로 사용하여 하부층(131a)을 에피택시얼 성장시킨 이후에, 상기 하부층(131a)을 시드층으로 사용하여 초격자층(133a)을 성장시켜 이루어질 수 있다.
초격자층(133a)은 극박막(極薄膜)이 결정내에서 격자상으로 늘어선 원자의 주기(周期)를 초과하는 주기로 늘어서는 구조를 갖는 것으로, 2종류 또는 3종류의 극박막을 교대로 적층하여 형성된다.
여기서, 상기 초격자층(133a)은 두께 방향으로 다층의 알루미늄 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)이 교대로 형성될 수 있다. 이 경우, 알루미늄 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)의 계면에는 2차원 전자 가스(2DEG)가 형성될 수 있다.
상기 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)을 형성하기 위한 에피택시얼 성장 공정(epitaxial growth process)으로는 분자 빔 에피택시얼 성장 공정(molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(hybrid vapor phase epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)을 형성하기 위한 공정으로는 화학기상증착 공정(chemical vapor deposition process) 및 물리적 기상증착 공정(phisical vapor deposition process) 중 어느 하나가 사용될 수 있다.
또한, 상기 초격자층(133a)은 두께 방향으로 다층의 갈륨 질화막(GaN)및 델타 도핑층이 교대로 배열되어 형성될 수도 있다. 이때, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 델타 도핑층의 도핑 원소가 이에 한정되는 것은 아니다.
Si가 도핑되는 것을 일예로 한 상기 델타 도핑층은 먼저, 델타 도핑층이 형성될 하부층(131a)까지 형성된 베이스 기판(110)을 저압의 수소 분위기로 유지되는 반응관 내부에서 갈륨 질화막(GaN)을 성장시킨 후, 갈륨 질화막(GaN)의 성장을 일정 시간 중지시킨다. 이후, 수소 가스 및 암모니아 가스와 함께 사일렌(SiH4) 가스를 일정 시간 동안 반응관 내부로 유입하여 갈륨 질화막(GaN) 상에 Si 델타 도핑층을 형성한다. 상기와 같은 과정을 반복하여 원하는 층수만큼의 델타 도핑층을 형성할 수 있다.
도 4에서와 같이, 이전 공정에서의 상기 반도체층(130a) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 반도체층(130a)을 메사 식각하는 동시에 상기 초격자층(133a)에 적어도 하나의 트렌치(T)를 형성하여 반도체층(130)을 완성한다.
여기서, 트렌치(T)는 이후 공정에서 형성될 소스 전극(141) 및 드레인 전극(143)과 접촉하는 계면에 형성된다. 또한, 상기 초격자층(133)의 최하부층이 상기 트렌치(T)의 바닥면과 동일한 위치를 갖거나 상기 바닥면 보다 상부에 위치하도록 형성되는 것이 바람직하다.
다음, 도 5에서와 같이, 반도체층(130) 상에 산화막(140)을 형성할 수 있다. 일 예로서, 상기 산화막(140)은 실리콘 산화막(SiO2)일 수 있다. 상기 산화막(140) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 상기 포토레지스트 패턴을 식각 마스크로 사용하여 산화막(140)을 식각할 수 있다.
여기서, 상기 산화막(140)은 반도체층(130) 내부로 리세스되도록 형성된다. 그리고, 산화막(140)은 이후 형성될 게이트 전극(160)의 형상과 대응하도록 형성된다.
다음, 도 6에서와 같이, 소스 전극(151) 및 드레인 전극(153)을 형성할 수 있다. 반도체층(130) 상에 제1 금속막을 형성한 후 소정의 포토레지스트 식각 공정을 통해, 서로 이격되어 배치되는 상기 소스 전극(151) 및 상기 드레인 전극(153)을 형성할 수 있다. 상기 제1 금속막으로는 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 알루미늄(Al), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 어느 하나를 포함하는 금속막을 사용할 수 있다. 여기서, 소스 전극(151) 및 드레인 전극(153)은 트렌치(T)와 접촉하는 계면에 형성된다.
이후, 상기 산화막(140) 상에 게이트 전극(160)을 형성할 수 있다. 상기 제1 금속막과 상이한 재질의 제2 금속막을 상기 산화막(140) 상에 형성한 후 소정의 포토레지스트 식각 공정을 수행하여 게이트 전극(160)을 형성하여 도 2의 본 발명의 실시예에 따른 반도체 소자(100)를 형성할 수 있다.
본 발명의 실시예에 따라서, 초격자 구조(133)의 트렌치(T)에 소스 렉(151a) 및 드레인 렉(153a)이 수용되면서 접합하게 되고, 트렌치(T)가 구비된 상기 메사 돌기(P)에는 초격자 구조(133)가 구비되므로, 접촉 면적이 증가함에 따라 접촉성이 향상되며, 공정시 열처리 온도를 낮출 수 있으며 단위 면적당 전류량을 증가시킬 수 있으므로 오믹 접촉 저항이 낮아지는 이점이 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계로 해석되어야 한다.

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 형성되며, 수용홈을 구비한 메사 돌기를 갖는 반도체층;
    상기 반도체층 상에 서로 이격되어 배치되며, 소스 렉을 갖는 소스 전극 및 드레인 렉을 갖는 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부에 수용되는 리세스부를 구비한 게이트 전극을 포함하며,
    상기 메사 돌기는 상기 메사 돌기와 상기 소스 전극 및 상기 드레인 전극과의 계면에 각각 적어도 하나의 트렌치를 구비한 초격자 구조를 포함하며, 상기 소스 렉 및 상기 드레인 렉은 상기 트렌치에 수용되는 반도체 소자.
  2. 제1항에 있어서,
    상기 초격자 구조의 최하부층은 상기 트렌치의 바닥면과 동일한 위치이거나 상기 바닥면 보다 상부에 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 초격자 구조는 고농도 도핑층인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 초격자 구조는 두께 방향으로 배열된 다층의 2차원 전자 가스층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 초격자 구조는 두께 방향으로 배열된 다층의 델타 도핑층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성된 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 반도체층과 상기 게이트 전극 사이에 개재된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 산화막은 상기 리세스부의 형상과 대응하는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 초격자 구조의 최하부층은 상기 산화막의 바닥면과 동일한 위치이거나 상기 바닥면 보다 상부에 위치하는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 베이스 기판과 상기 반도체층 사이에 버퍼층을 더 구비한 것을 특징으로 하는 반도체 소자.
  11. 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 수용홈을 구비한 메사 돌기를 갖는 반도체층을 형성하는 단계;
    상기 반도체층 상에 서로 이격되어 배치되도록 소스 렉을 갖는 소스 전극 및 드레인 렉을 갖는 드레인 전극을 형성하는 단계; 및
    상기 반도체층 상에 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부에 수용되는 리세스부를 구비한 게이트 전극을 형성하는 단계
    를 포함하며,
    상기 메사 돌기는 상기 메사 돌기와 상기 소스 전극 및 상기 드레인 전극과의 계면에 각각 적어도 하나의 트렌치를 구비한 초격자 구조를 포함하며, 상기 소스 렉 및 상기 드레인 렉은 상기 트렌치에 수용되도록 형성되는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 초격자 구조는 상기 초격자 구조의 최하부층이 상기 트렌치의 바닥면과 동일한 위치를 갖거나 상기 바닥면 보다 상부에 위치하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 초격자 구조는 고농도 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 초격자 구조는 두께 방향으로 다층의 2차원 전자 가스층을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 초격자 구조는 두께 방향으로 다층의 델타 도핑층을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제11항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 상기 수용홈 내부로 리세스되는 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 산화막은 상기 리세스부의 형상과 대응하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 초격자 구조의 최하부층은 상기 산화막의 바닥면과 동일한 위치를 갖거나 상기 바닥면 보다 상부에 위치하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제11항에 있어서,
    상기 반도체층을 형성하는 단계 이전에 상기 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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