KR101046055B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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박기열
전우철
박영환
이정희
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삼성전기주식회사
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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부의 하단에 구비한 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극, 그리고 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물계 반도체 전계 효과 트랜지스터 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 Ⅲ족 원소와 질소(N)를 포함하는 Ⅲ-질화물계 반도체는 넓은 에너지 밴드 갭, 높은 전자 이동도 및 포화 전자 속도, 그리고 높은 열 화학적 안정성 등과 같은 특성을 가진다.
이러한 Ⅲ-질화물계 반도체를 기초로 하는 전계 효과 트랜지스터(Nitride-based Field Effect Transistor:N-FET)는 넓은 에너지 밴드 갭을 갖는 반도체 물질, 예컨대 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN), 그리고 알루미늄인듐갈륨 질화물(AlINGaN) 등과 같은 물질을 기초로 제작된다.
일반적인 질화물계 전계 효과 트랜지스터의 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 전극을 구비한다.
그러나, 갈륨 질화물(GaN)을 이용한 전계 효과 트랜지스터는 게이트 전압이 0V (normal 상태) 일 때, 드레인 전극과 소스 전극 사이의 저항이 낮아 전류가 흐르게 되는 '온' 상태가 되어 전류 및 파워 소모가 발생되며, 이를 오프 상태로 하기 위해서는 게이트 전극에 음의 전압을 가해야 하는 단점(normally-on 구조)이 있다.
본 발명이 해결하고자 하는 과제는 소자 특성을 향상시키는 전계 효과 트랜지스터(FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 고전류 및 고출력 동작이 가능한 전계 효과 트랜지스터(FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
베이스 기판, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부의 하단에 구비한 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극, 그리고 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치된다.
상기 수용홈의 상기 최하단부는 상기 제2 캐리어 주입층의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치할 수 있다.
여기서, 상기 제1 캐리어 주입층은 고농도 도핑층일 수 있다.
또한, 상기 고농도 도핑층은 델타 도핑층일 수 있다.
여기서, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
여기서, 상기 제2 캐리어 주입층은 고농도 도핑층일 수 있다.
또한, 상기 고농도 도핑층은 델타 도핑층일 수 있다.
여기서, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
여기서, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
한편, 상기 절연 패턴은 3개 이상의 복수개일 수 있다.
여기서, 복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성될 수 있다.
또한, 상기 수용홈의 상기 최하단부와 상기 측단부는 30도 내지 90도의 각도를 갖도록 경사진 것일 수 있다.
한편, 상기 수용홈과 상기 리세스부 사이에 개재된 산화막을 더 포함할 수 있다.
또한, 상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 구비한 것일 수 있다.
상기 베이스 기판과 상기 반도체층 사이에 버퍼층을 더 구비할 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하도록 형성되고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부의 하단에 구비한 반도체층을 형성하는 단계, 상기 반도체층 상에 서로 이격되어 배치되도록 소스 전극 및 드레인 전극을 형성하는 단계, 그리고 상기 반도체층 상에 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 형성하는 단계를 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치된다.
상기 수용홈의 상기 최하단부는 상기 제2 캐리어 주입층의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치하도록 형성될 수 있다.
상기 제1 캐리어 주입층은 고농도 도핑층으로 이루어질 수 있다.
상기 고농도 도핑층은 델타 도핑층으로 이루어질 수 있다.
상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
상기 제2 캐리어 주입층은 고농도 도핑층으로 이루어질 수 있다.
상기 고농도 도핑층은 델타 도핑층으로 이루어질 수 있다.
상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.
상기 제2 캐리어 주입층은 2차원 전자 가스층으로 이루어질 수 있다.
상기 절연 패턴은 3개 이상의 복수개로 이루어질 수 있다.
복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성될 수 있다.
상기 수용홈은 상기 수용홈의 상기 최하단부와 상기 측단부가 30도 내지 90도의 각도를 갖도록 경사지게 형성될 수 있다.
상기 수용홈과 상기 리세스부 사이에 개재되도록 산화막을 더 형성될 수 있다.
상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 갖도록 형성될 수 있다.
상기 반도체층을 형성하는 단계 이전에 상기 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자는 소자 특성을 향상시키는 전계 효과 트랜지스터(FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
또한, 반도체층 내부의 게이트 전극 하부에 캐리어 주입층으로 델타 도핑층을 형성함으로써 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연막을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다.
또한, 기생 채널의 생성을 방지할 수 있으므로, 전류 제어를 용이하게 할 수 있다.
또한, 기울기를 가진 게이트 전극 구조를 이용하는 경우, 전계 집중을 낮아지게 할 수 있음에 따라 항복 전압을 높일 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 동작 원리를 설명하기 위해 개략적으로 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이다.
도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 동작 원리를 설명하기 위해 개략적으로 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 베이스 기판(110), 버퍼층(120), 반도체층(130), 소스 전극(151), 드레인 전극(153), 그리고 게이트 전극(160)을 포함할 수 있다.
상기 베이스 기판(110)은 전계 효과 트랜지스터(field effect transistor: FET) 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.`
다음, 버퍼층(120)이 상기 베이스 기판(110) 상에 배치될 수 있다. 일 예로서, 상기 버퍼층(120)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(120)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(120)은 상기 베이스 기판(110)과 이후 형성될 반도체층(130)의 하부층(131) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
상기 반도체층(130)은 상기 버퍼층(120) 상에 배치될 수 있다. 일 예로서, 반도체층(130)은 수용홈(H) 및 돌기부(P)를 구비한다. 또한, 반도체층(130)은 내부에 차례로 적층된 하부층(131), 제1 캐리어 주입층(133), 제1 캐리어 주입층(133)을 가로지르도록 형성된 적어도 2개의 절연 패턴(135) 및 중간층(137)을 구비하며, 돌기부(P)에 제1 캐리어 주입층(133)과 이격된 제2 캐리어 주입층(138) 및 상부층(139)을 구비한다.
상기 상부층(139)은 상기 하부층(131)과 상기 중간층(137)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 본 실시예와 같이, 하부층(131)과 상기 중간층(137)은 갈륨 질화막이고, 상기 상부층(139)은 n+형 갈륨 질화막(n+-GaN)일 수 있다.
상기와 같은 구조의 반도체층(130)에 상기 중간층(137)과 상기 상부층(139)의 경계면에 제1 캐리어 주입층(133) 또는 제2 캐리어 주입층(138)으로 고농도 도핑층이 구비될 수 있다. 상기 반도체 소자(1)의 동작시 전류의 흐름은 제1 캐리어 주입층(133)과 고농도 도핑층에서 공급되는 캐리어를 통해 이루어질 수 있다.
여기서, 상기 고농도 도핑층(133) 및 캐리어 주입층(138)은 두께 방향으로 다층의 갈륨 질화막(GaN) 및 도핑 물질이 교대로 배열되어 형성될 수도 있다. 여기서, 제1 캐리어 주입층(133)에는 제1 캐리어 주입층(133)을 가로지르도록 절연 패턴(135)이 형성된다. 이때, 상기 제1 캐리어 주입층(133) 및 제2 캐리어 주입층(138)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 제1 캐리어 주입층(133)의 도핑 원소가 이에 한정되는 것은 아니다. 여기서, 제1 캐리어 주입층(133) 또는 제2 캐리어 주입층(138)으로 고농도 도핑층, 그 중에서도 델타 도핑층을 일예로 하였으나, 이에 한정되는 것이 아니다.
제2 캐리어 주입층(138) 상에는 상부층(139)이 구비될 수 있다. 여기서, 상부층(139)은 n+형 갈륨 질화막(n+-GaN)으로 이루어질 수 있다.
한편, 상기 반도체층(130)에는 수용홈(H)이 구비될 수 있다. 상기 수용홈(H)은 소정의 포토레지스트 공정을 통하여 형성될 수 있다.
상기 수용홈(H) 상에는 산화막(140)이 구비될 수 있다. 상기 산화막(140) 또한 소정의 포토레지스트 공정을 통하여 형성되는데, 수용홈(H)의 형상과 대응하는 리세스 구조(r)를 구비한다. 상기 산화막(140)은 이산화규소(SiO2)으로 이루어진 막일 수 있다. 본 실시예에서는 상기 산화막(140)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(140)은 질화막을 포함할 수도 있다. 여기서, 상기 수용홈(H)의 최하단부는 상기 제1 캐리어 주입층(133)의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치할 수 있다. 또한, 상기 수용홈(H)의 상기 최하단부는 상기 제2 캐리어 주입층(138)의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치하도록 형성될 수 있다.
여기서, 상기 절연 패턴(135) 중 상기 반도체층(130)의 최내측에 위치한 절연 패턴(135)은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 것이 바람직하다.
상기 산화막(140) 상에는 게이트 전극(160)이 구비된다. 상기 게이트 전극(160)은 상기 산화막(140)의 리세스 구조(r) 내부로 수용되는 리세스부(R)를 구비한다. 상기 게이트 전극(160)은 상기 산화막(140)에 직접 접합하여, 쇼트키 전극을 이룰 수 있다.
상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 게이트 전극(160)을 사이에 두고 서로 이격되어 배치될 수 있다. 상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 반도체층(130)의 상부층(139)에 접합하여, 상기 상부층(139)과 오믹 컨택(ohmic contact)을 이룰 수 있다.
한편, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 다양한 물질로 형성될 수 있다. 일 예로서, 소스 전극(151) 및 드레인 전극(153)는 동일한 금속 물질로 형성되고, 상기 게이트 전극(160)은 상기 소스 전극(151)와 상이한 금속 물질로 형성될 수 있다. 이 경우 상기 소스 전극(151) 및 상기 드레인 전극(153)은 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되어 하부의 티타늄(Ti), 알루미늄(Al)이 상기 하부층(131), 상기 메사 돌기(P) 및 트렌치(T)를 구성하는 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나와 접합하여 오믹 컨택을 이룰 수 있다. 그리고, 상기 게이트 전극(160)은 상기 금속 원소들 중 적어도 상기 어느 하나의 금속 원소와는 다른 금속 원소의 금속 물질로 형성될 수 있다. 또는, 다른 예로서, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 모두 동일한 금속 물질로 형성될 수 있다. 이를 위해, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 동일한 금속막을 상기 반도체층(130) 상에 형성한 이후에, 동일한 포토레지스트 식각 공정을 통해 동시에 형성될 수 있다.
도 3을 참조하면, 상기 반도체 소자(1)는 게이트 전극(160)과 상기 반도체층(130) 사이에 산화막(140)을 제공하여, 게이트 구조물(160)에 전압이 인가되지 않는 경우, 상기 소스 전극(151)과 상기 드레인 전극(153)에 전압을 인가하여도 전류 흐름이 없는 노말리-오프(normally-off) 상태를 이룰 수 있다. 이에 따라, 상기 반도체 소자(1)는 게이트 전압이 0 또는 마이너스(-)인 경우에, 전류 흐름이 없는 인헨스먼트 모드(Enhancement mode) 동작을 할 수 있는 전계 효과 트랜지스터(field effect transistor: FET) 구조를 가질 수 있다.
더욱이, 상기 반도체 소자(1)는 게이트 전극(160) 하부에 고농도 도핑층인 델타 도핑층으로 제1 캐리어 주입층(133)을 형성함으로써 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연막을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다.
상술한 바와 같이 게이트 전극(160) 하부에 고농도 도핑층인 델타 도핑층으로 제1 캐리어 주입층(133)을 형성하고, 중간층(137)과 상부층(139)의 계면에 제2 캐리어 주입층(138)을 형성하여 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연 패턴(135)을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다.
이하에서는 도 4 내지 도 6을 참조하여 본 발명의 제2 실시예에 내지 제 4 실시예에 따른 반도체 소자를 제1 실시예와 다른 부분을 중심으로 간략하게 설명한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자(2)는 제1 실시예에 따른 반도체 소자(1)와 절연 패턴(235)의 구조에서 차이점을 갖는다.
본 발명의 제2 실시예에 따른 절연 패턴(235) 또한 제1 캐리어 주입층(233)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되지만, 절연 패턴(235)은 수용홈(H)의 두께 방향으로의 양측 측단부의 외측에 기생 채널의 생성을 방지할 수 있는 최소한의 개수로 2개만 구비된다. 한편, 절연 패턴(235)은 제1 실시예의 절연 패턴(135)에 비하여 좀 더 큰 크기를 갖도록 형성될 수 있다. 절연 패턴(235)이 최소한의 개수로 형성되지만, 제1 실시예와 마찬가지로 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연 패턴(235)을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다. 이에 따라, 이전보다 제조 공정이 용이하게 된다. 또한, 기생 채널의 생성을 방지할 수 있으므로, 전류 제어를 용이하게 할 수 있다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 제1 실시예에 따른 반도체 소자(1)와 상부층(139) 구성 물질에서 차이점을 가지며, 이에 따라, 제1 실시예의 제2 캐리어 주입층(138)은 구비하지 않는 대신에 2차원 전자 가스층(2DEG, 도면의 점선 부분)이 형성된다.
본 발명의 제3 실시예에 따른 상부층(339)은 제1 실시예에 따른 n+형 갈륨 질화막(n+-GaN)이 아니라 알루미늄 갈륨 질화막(AlGaN)으로 이루어진다. 따라서, 상부층(339)과 중간층(337)의 계면에 같은 2차원 전자 가스층(2DEG)이 형성된다. 상기 구조와 같이, 제1 실시예의 캐리어 주입층(338) 대신 2차원 전자 가스층(2DEG)이 구비되는 경우에도 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연막을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다. 이에 따라, 이전보다 제조 공정이 용이하게 된다. 또한, 기생 채널의 생성을 방지할 수 있으므로, 전류 제어를 용이하게 할 수 있다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 제1 실시예에 따른 반도체 소자(1)와 게이트 전극(460)의 구조에서 차이점을 갖는다.
본 발명의 제4 실시예에 따른 게이트 전극(460)은 게이트 전극(460)의 에지 부분에의 전계 집중을 상대적으로 낮출 수 있도록 제1 실시예에 따른 수직 구조를 갖는 게이트 전극(160)과는 다르게 게이트 전극(460)이 30도 내지 90도의 각도를 갖는 기울기를 구비하도록 형성한다. 상기와 같이, 게이트 전극(460)이 기울기를 갖도록 함으로써 게이트 전극(460)의 에지 부분에의 전계 집중을 상대적으로 낮출 수 있으므로, 항복 전압을 높일 수 있는 이점이 있다. 또한, 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연 패턴(435)을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다. 또한, 절연 패턴(435)의 형성으로 기생 채널의 생성을 방지할 수 있으므로, 전류 제어를 용이하게 할 수 있다.
계속해서, 도2, 도 5, 도 7a 내지 도 8d를 참조하여 상술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이고, 도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이다.
도 7a에서와 같이, 베이스 기판(110)을 준비하는데, 상기 베이스 기판(110)으로는 반도체 기판을 사용할 수 있다. 예컨대, 상기 반도체 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판일 수 있으나, 상기 베이스 기판(110)은 이에 한정되지 않는다.
이어서, 상기 베이스 기판(110) 상에 버퍼층(120)을 형성할 수 있다. 여기서, 상기 버퍼층(120)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(120)은 이에 한정되지 않는다.
도 2에 도시된 본 발명의 제1 실시예에 따른 반도체층(130)을 형성하는 단계를 설명하면 다음과 같다.
먼저, 도 7b에서와 같이, 상기 버퍼층(120)을 시드층(seed layer)으로 사용하여 하부층(131a)을 에피택시얼 성장시킨다. 다음, 상기 버퍼층(120) 상에 SiO2로 이루어질 수 있는 절연막(도시하지 않음)을 형성하고 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용해 절연막을 식각하여 복수개의 절연 패턴(135)을 형성한다. 이어서, 상기 절연 패턴(135) 상에 제1 캐리어 주입층 (133a)을 성장시킨 후, 제1 캐리어 주입층 (133a) 상에 다시 중간층(137a)을 에피택시얼 성장시킨다.
여기서, 상기 제1 캐리어 주입층(133a)은 두께 방향으로 다층의 갈륨 질화막(GaN)및 도핑 물질이 교대로 배열되어 형성될 수도 있으며, 제1 캐리어 주입층 (133a)을 가로지르도록 절연 패턴(135)이 형성된다. 이때, 상기 제1 캐리어 주입층 (133a)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 제1 캐리어 주입층 (133a)의 도핑 원소가 이에 한정되는 것은 아니다. 여기서, 제1 캐리어 주입층(133)으로 고농도 도핑층, 그 중에서도 델타 도핑층을 일예로 하였으나, 이에 한정되는 것이 아니고, 제1 캐리어 주입층(133a)이 n+ 도핑층일 수도 있다.
Si가 도핑되는 것을 일예로 한 제1 캐리어 주입층(133a)은 먼저, 제1 캐리어 주입층(133a)이 형성될 하부층(131a) 및 절연 패턴(135) 까지 형성된 베이스 기판(110)을 저압의 수소 분위기로 유지되는 반응관 내부에 배치하고, 갈륨 질화막(GaN)을 성장시킨 후, 갈륨 질화막(GaN)의 성장을 일정 시간 중지시킨다. 이후, 수소 가스 및 암모니아 가스와 함께 사일렌(SiH4) 가스를 일정 시간 동안 반응관 내부로 유입하여 갈륨 질화막(GaN) 및 절연 패턴(135) 상에 Si로 이루어진 제1 캐리어 주입층 (133a)을 형성한다. 상기와 같은 과정을 반복하여 원하는 층수만큼의 제1 캐리어 주입층 (133a)을 형성할 수 있다.
이때, 절연 패턴(135)은 2개 이상의 복수개로 형성될 수 있으며, 복수개의 절연 패턴(135)은 일정 간격으로 이격되게 형성되는 것이 바람직하다.
여기서, 하부층(131a) 및 중간층(137a)은 고저항 갈륨 질화막(GaN)으로 이루어질 수 있다.
상기 고저항 갈륨 질화막(GaN)을 형성하기 위한 에피택시얼 성장 공정(epitaxial growth process)으로는 분자 빔 에피택시얼 성장 공정(molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(hybrid vapor phase epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 갈륨 질화막(GaN)을 형성하기 위한 공정으로는 화학기상증착 공정(chemical vapor deposition process) 및 물리적 기상증착 공정(phisical vapor deposition process) 중 어느 하나가 사용될 수 있다.
다음, 상기 제1 캐리어 주입층(133a)를 형성하는 방법과 동일한 방법을 이용하여, 중간층(137a) 상에 제2 캐리어 주입층(138a)을 성장시킨다. 여기서, 제2 캐리어 주입층(138a)은 또다른 고농도 도핑층인 델타 도핑층으로 이루어질 수 있다.
이후, 제2 캐리어 주입층(138a) 상부에 상부층(139a)을 형성한다. 여기서, 상부층(139)은 n+형 갈륨 질화막(n+-GaN)으로 이루어질 수 있다.
도 7c에서와 같이, 이전 공정에서의 상기 반도체층(130a) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 공정을 통하여 반도체층(130a)을 식각하여, 수용홈(H) 및 돌기부(P)를 구비한 반도체층(130)을 형성한다.
다음, 반도체층(130) 상에 산화막(140)을 형성할 수 있다. 일 예로서, 상기 산화막(140)은 실리콘 산화막(SiO2)일 수 있다. 상기 산화막(140) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 상기 포토레지스트 패턴을 공정을 통하여 수용홈(H) 내부로 리세스되어 리세스 구조를 구비한 산화막(140)을 완성할 수 있다. 본 실시예에서는 상기 산화막(140)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(140)은 질화막을 포함할 수도 있다.
여기서, 수용홈(H) 의 최하단부는 상기 제1 캐리어 주입층(133)의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치하며, 상기 제2 캐리어 주입층(138)의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치하도록 형성되는 것이 바람직하다.
또한, 반도체층(130)의 최내측에 위치한 절연 패턴(135)은 상기 제1 캐리어 주입층(133)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 것이 바람직하다.
다음, 도 7d에서와 같이, 반도체층(130) 상에는 소스 전극(151) 및 드레인 전극(153)을 형성할 수 있다. 반도체층(130)의 돌기부(P) 상에 제1 금속막(도시하지 않음)을 형성한 후 소정의 포토레지스트 공정을 통해, 서로 이격되어 배치되는 상기 소스 전극(151) 및 상기 드레인 전극(153)을 형성할 수 있다. 상기 제1 금속막으로는 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되는 금속막을 사용할 수 있다.
이후, 상기 산화막(140) 상에 리세스부(R)를 구비한 게이트 전극(160)을 형성하여 도 3에 도시된 본 발명의 제1 실시예에 따른 반도체 소자(1)를 완성할 수 있다. 상기 제1 금속막과 상이한 재질의 제2 금속막(도시하지 않음)을 상기 산화막(140) 상에 형성한 후 소정의 포토레지스트 공정을 수행하여 게이트 전극(160)을 형성한다.
도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 공정은 제1 실시예에 따른 반도체 소자의 제조 공정과 상부층(139) 구성 물질에서 차이점을 가지며, 이에 따라, 제1 실시예의 제2 캐리어 주입층(138)은 구비하지 않는 대신에 2차원 전자 가스층(2DEG, 도면의 점선 부분)이 형성된다.
도 8a에서와 같이, 베이스 기판(310)을 준비하는데, 상기 베이스 기판(310)으로는 반도체 기판을 사용할 수 있다. 예컨대, 상기 반도체 기판(310)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판일 수 있으나, 상기 베이스 기판(310)은 이에 한정되지 않는다.
이어서, 상기 베이스 기판(310) 상에 버퍼층(320)을 형성할 수 있다. 상기 버퍼층(320)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(320)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(420)은 상기 베이스 기판(410)과 이후 형성될 반도체층(430)의 하부층(431) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
도 5에 도시된 본 발명의 제3 실시예에 따른 반도체층(330)을 형성하는 단계를 설명하면 다음과 같다.
먼저, 도 8b에서와 같이, 상기 버퍼층(320)을 시드층(seed layer)으로 사용하여 하부층(331a)을 에피택시얼 성장시킨다. 다음, 상기 버퍼층(320) 상에 SiO2로 이루어질 수 있는 절연막(도시하지 않음)을 형성하고 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용해 절연막을 식각하여 복수개의 절연 패턴(335)을 형성한다. 이어서, 상기 절연 패턴(335) 사이에 제1 캐리어 주입층 (333a)을 성장시킨 후, 제1 캐리어 주입층 (333a) 상에 다시 중간층(337a)을 에피택시얼 성장시킨다.
여기서, 상기 제1 캐리어 주입층(333a)은 두께 방향으로 다층의 갈륨 질화막(GaN)및 도핑 물질이 교대로 배열되어 형성될 수도 있으며, 제1 캐리어 주입층(333a)을 가로지르도록 절연 패턴(335)이 형성된다. 이때, 상기 제1 캐리어 주입층(333a)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 고농도 도핑층(333a)의 도핑 원소가 이에 한정되는 것은 아니다. 여기서, 제1 캐리어 주입층(333a)으로 고농도 도핑층, 그 중에서도 델타 도핑층을 일예로 하였으나, 이에 한정되는 것이 아니고, 제1 캐리어 주입층(333a)이 n+ 도핑층일 수도 있다.
Si가 도핑되는 것을 일예로 한 고농도 도핑층(333a)은 먼저, 고농도 도핑층(333a)이 형성될 하부층(331a) 및 절연 패턴(335)까지 형성된 베이스 기판(310)을 저압의 수소 분위기로 유지되는 반응관 내부에서 갈륨 질화막(GaN)을 성장시킨 후, 갈륨 질화막(GaN)의 성장을 일정 시간 중지시킨다. 이후, 수소 가스 및 암모니아 가스와 함께 사일렌(SiH4) 가스를 일정 시간 동안 반응관 내부로 유입하여 갈륨 질화막(GaN) 및 절연 패턴(335) 상에 Si로 이루어진 고농도 도핑층(333a)을 형성한다. 상기와 같은 과정을 반복하여 원하는 층수만큼의 고농도 도핑층(333a)을 형성할 수 있다.
이때, 절연 패턴(335)은 2개 이상의 복수개로 형성될 수 있으며, 복수개의 절연 패턴(335)은 일정 간격으로 이격되게 형성되는 것이 바람직하다.
여기서, 하부층(331a) 및 중간층(337a)은 고저항 갈륨 질화막(GaN)으로 이루어질 수 있다.
상기 고저항 갈륨 질화막(GaN)을 형성하기 위한 에피택시얼 성장 공정(epitaxial growth precess)으로는 분자 빔 에피택시얼 성장 공정(molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(hybrid vapor phase epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 갈륨 질화막(GaN)을 형성하기 위한 공정으로는 화학기상증착 공정(chemical vapor deposition process) 및 물리적 기상증착 공정(phisical vapor deposition process) 중 어느 하나가 사용될 수 있다.
다음, 중간층(337a) 상에 상부층(339a)을 성장시킨다. 여기서, 상부층(339a)은 n+형 갈륨 질화막(n+-GaN)으로 이루어진다. 따라서, 상부층(339a)과 중간층(337a)의 계면에 2차원 전자 가스(2DEG, 점선 부분)가 형성된다.
도 8c에서와 같이, 이전 공정에서의 상기 반도체층(330a) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 이용해 반도체층(330a)을 식각하여, 수용홈(H) 및 돌기부(P)를 구비한 반도체층(330)을 형성한다.
다음, 반도체층(330) 상에 산화막(340)을 형성할 수 있다. 일 예로서, 상기 산화막(340)은 실리콘 산화막(SiO2)일 수 있다. 상기 산화막(340) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 상기 포토레지스트 공정을 통하여 수용홈(H) 내부로 리세스되어 리세스 구조(r)를 구비한 산화막(340)을 완성할 수 있다. 본 실시예에서는 상기 산화막(340)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(340)은 질화막을 포함할 수도 있다.
여기서, 상기 수용홈(H)의 최하단부는 상기 제1 캐리어 주입층(333)의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치할 수 있다. 또한, 상기 수용홈(H)의 상기 최하단부는 상기 2차원 전자 가스(2DEG, 점선 부분)의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치하도록 형성될 수 있다.
또한, 반도체층(330)의 최내측에 위치한 절연 패턴(335)은 상기 제1 캐리어 주입층(333)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 것이 바람직하다.
다음, 도 8d에서와 같이, 반도체층(330) 상에 소스 전극(351) 및 드레인 전극(353)을 형성할 수 있다. 반도체층(330)의 돌기부(P) 상에 제1 금속막(도시하지 않음)을 형성한 후 소정의 포토레지스트 공정을 통해, 서로 이격되어 배치되는 상기 소스 전극(351) 및 상기 드레인 전극(353)을 형성할 수 있다. 상기 제1 금속막으로는 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되는 금속막을 사용할 수 있다.
이후, 상기 산화막(340) 상에 리세스부(R)를 구비한 게이트 전극(360)을 형성하여 도 5에 도시된 본 발명의 제3 실시예에 따른 반도체 소자(3)를 완성할 수 있다. 상기 제1 금속막과 상이한 재질의 제2 금속막(도시하지 않음)을 상기 산화막(340) 상에 형성한 후 소정의 포토레지스트 공정을 수행하여 게이트 전극(360)을 형성한다.
본 발명에 따른 반도체 소자는 소자 특성을 향상시키는 전계 효과 트랜지스터(FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
또한, 게이트 전극 하부에 캐리어 주입층으로 델타 도핑층을 형성함으로써 채널 형성시 캐리어의 농도를 높여 기존 트랜지스터에 비해 전류 밀도를 높일 수 있으며, 고농도 도핑층에 절연막을 삽입함으로써 기생 채널 생성을 차단할 수 있음에 따라 전류를 용이하게 제어하여 고전류의 노말리-오프(normally-off) 전계 효과 트랜지스터 동작을 가능하게 할 수 있다.
또한, 기생 채널의 생성을 방지할 수 있으므로, 전류 제어를 용이하게 할 수 있다.
또한, 기울기를 가진 게이트 전극 구조를 이용하는 경우, 전계 집중을 낮아지게 할 수 있음에 따라 항복 전압을 높일 수 있는 효과가 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계로 해석되어야 한다.

Claims (30)

  1. 베이스 기판;
    상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부의 하단에 구비한 반도체층;
    상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며,
    상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 반도체 소자.
  2. 제1항에 있어서,
    상기 수용홈의 상기 최하단부는 상기 제2 캐리어 주입층의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 캐리어 주입층은 고농도 도핑층인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 고농도 도핑층은 델타 도핑층인 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성된 것을 특징으로 하는 반도체 소자.
  6. 제3항에 있어서,
    상기 제2 캐리어 주입층은 고농도 도핑층인 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 고농도 도핑층은 델타 도핑층인 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성된 것을 특징으로 하는 반도체 소자.
  9. 제3항에 있어서,
    상기 제2 캐리어 주입층은 2차원 전자 가스층인 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 절연 패턴은 3개 이상의 복수개인 것을 특징으로 하는 반도체 소자.
  11. 제1항에 있어서,
    복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성된 것을 특징으로 하는 반도체 소자.
  12. 제1항에 있어서,
    상기 수용홈의 상기 최하단부와 상기 측단부는 30도 내지 90도의 각도를 갖도록 경사진 것을 특징으로 하는 반도체 소자.
  13. 제1항에 있어서,
    상기 수용홈과 상기 리세스부 사이에 개재된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 구비한 것을 특징으로 하는 반도체 소자.
  15. 제1항에 있어서,
    상기 베이스 기판과 상기 반도체층 사이에 버퍼층을 더 구비한 것을 특징으로 하는 반도체 소자.
  16. 베이스 기판을 준비하는 단계;
    상기 베이스 기판 상에 수용홈 및 돌기부를 구비하도록 형성되고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부의 하단에 구비한 반도체층을 형성하는 단계;
    상기 반도체층 상에 서로 이격되어 배치되도록 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 반도체층 상에 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 형성하는 단계를 포함하며,
    상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하거나 상기 최상부층 보다 상부에 위치하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 수용홈의 상기 최하단부는 상기 제2 캐리어 주입층의 최하부층과 접하거나 상기 최하부층 보다 하부에 위치하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 캐리어 주입층은 고농도 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 고농도 도핑층은 델타 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제18항에 있어서,
    상기 제2 캐리어 주입층은 고농도 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 고농도 도핑층은 델타 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제22항에 있어서,
    상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제18항에 있어서,
    상기 제2 캐리어 주입층은 2차원 전자 가스층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제16항에 있어서,
    상기 절연 패턴은 3개 이상의 복수개로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제16항에 있어서,
    복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제16항에 있어서,
    상기 수용홈은 상기 수용홈의 상기 최하단부와 상기 측단부가 30도 내지 90도의 각도를 갖도록 경사지게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제16항에 있어서,
    상기 수용홈과 상기 리세스부 사이에 개재되도록 산화막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제16항에 있어서,
    상기 반도체층을 형성하는 단계 이전에 상기 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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