KR101120921B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부에 구비한 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치된다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물계 반도체 전계 효과 트랜지스터 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 Ⅲ족 원소와 질소(N)를 포함하는 Ⅲ-질화물계 반도체는 넓은 에너지 밴드 갭, 높은 전자 이동도 및 포화 전자 속도, 그리고 높은 열 화학적 안정성 등과 같은 특성을 가진다. 이러한 Ⅲ-질화물계 반도체를 기초로 하는 전계 효과 트랜지스터(Nitride-based Field Effect Transistor:N-FET)는 넓은 에너지 밴드 갭을 갖는 반도체 물질, 예컨대 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN), 그리고 알루미늄인듐갈륨 질화물(AlINGaN) 등과 같은 물질을 기초로 제작된다.
일반적인 질화물계 전계 효과 트랜지스터는 소위 고 전자 이동도 트랜지스터(High Electron Mobility Transistor: HEMT) 구조를 가진다. 예컨대, HMET 구조의 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 전극을 구비한다.
이와 같은 반도체 소자는 상기 반도체층 내부에 전류의 이동 경로로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas: 2DEG)가 생성될 수 있다. 상기와 같은 구조의 질화물계 전계 효과 트랜지스터에서 내압과 전류 밀도를 동시에 향상시키기 위해서 종래에는 알루미늄 갈륨 질화물의 에피택시얼 성장시 Al의 혼합 비율을 조절하는 방법을 시도하였다. 그러나, 이러한 방법은 에피택시얼 성장에 관한 것으로 고 전자 이동도 트랜지스터의 구조를 변경하는 것이 아니다. 또한, 드레인 전극 형성시 오믹 전극 대신 쇼트키 전극을 형성하여 소자의 내압을 높이려는 시도가 있어 왔으나, 쇼트키 접합으로 인해 드레인 전극과 소스 전극 사이에 턴-온 전압이 형성되어 소자의 효율이 저하되는 문제가 있었다.
본 발명이 해결하고자 하는 과제는 소자 특성을 향상시키는 고 전자 이동도 트랜지스터(HEMT) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 소자는 베이스 기판; 상기 베이스 기판 상에 형성되는 반도체층; 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극, 게이트 전극 및 드레인 전극; 및 상기 드레인 전극 내에 형성되어 상기 반도체층과 오믹 접촉하는 오믹 접촉층;을 포함하고, 상기 드레인 전극 내에서 상기 오믹 접촉층을 제외한 영역과 상기 반도체층은 쇼트키 접촉하는 것을 특징으로 할 수 있다.
여기서, 상기 오믹 접촉층은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 이루어질 수 있다.
또한, 상기 오믹 그리드는 스트라이프 형태로 배열될 수 있다.
또한, 상기 오믹 그리드는 격자 형태로 배열될 수 있다.
이때, 상기 소스 전극과 상기 반도체층은 오믹 접촉하고 상기 게이트 전극과 상기 반도체층은 쇼트키 접촉할 수 있다.
한편, 상기 반도체층은 적어도 2개의 이종 반도체층으로 이루어질 수 있다.
여기서, 상기 적어도 2개의 이종 반도체층의 경계면에는 2차원 전자 가스층이 형성될 수 있다.
본 발명에 따른 반도체 소자 제조 방법은 베이스 기판을 마련하는 단계; 상기 베이스 기판 상에 반도체층을 형성하는 단계; 상기 반도체층 상의 일부 영역에 오믹 접촉층을 형성하는 단계; 및 상기 반도체층 상에 서로 이격되어 배치되도록 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계;를 포함하며, 상기 오믹 접촉층은 상기 드레인 전극 내에 형성되어 상기 반도체층과 오믹 접촉하고, 상기 드레인 전극 내에서 상기 오믹 접촉층을 제외한 영역과 상기 반도체층은 쇼트키 접촉하는 것을 특징으로 할 수 있다.
상기 오믹 접촉층을 형성하는 단계에서, 상기 오믹 접촉층은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 이루어질 수 있다.
또한, 상기 오믹 그리드는 스트라이프 형태로 배열될 수 있다.
또한, 상기 오믹 그리드는 격자 형태로 배열될 수 있다.
이때, 상기 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계에서,
상기 소스 전극과 상기 반도체층은 오믹 접촉하고 상기 게이트 전극과 상기 반도체층은 쇼트키 접촉할 수 있다.
한편, 상기 반도체층을 형성하는 단계에서, 상기 반도체층은 적어도 2개의 이종 반도체층으로 이루어질 수 있다.
여기서, 상기 적어도 2개의 이종 반도체층의 경계면에는 2차원 전자 가스층이 형성될 수 있다.
본 발명에 따른 반도체 소자는 소자 특성을 향상시키는 고 전자 이동도 트랜지스터(HEMT) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따른 반도체 소자는 별도의 공정 추가 없이 드레인 전극 내에 오믹 접촉층을 형성한 후 게이트 전극 형성시 드레인 전극을 동시에 생성하여 오믹 접촉층을 포함하는 쇼트키 드레인 전극을 형성함으로써 기존 전극에 비하여 내압을 높이는 동시에 턴-온 저항을 낮출 수 있으므로 스위칭 효율을 높일 수 있는 효과가 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 1b는 본 발명의 제2 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 1c는 본 발명의 제3 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 2는 도 1a의 A-A'선을 따라 절단한 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
도 1b는 본 발명의 제2 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 1c는 본 발명의 제3 실시예에 따른 반도체 소자를 보여주는 평면도이다.
도 2는 도 1a의 A-A'선을 따라 절단한 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 1b는 본 발명의 제2 실시예에 따른 반도체 소자를 보여주는 평면도이며, 도 1c는 본 발명의 제3 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 2는 도 1a의 A-A'선을 따라 절단한 단면도이다.
도 1a 내지 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(100a)는 베이스 기판(110), 버퍼층(120), 반도체층(130), 소스 전극(151), 게이트 전극(160) 및 드레인 전극(153) 및 상기 드레인 전극(153)과 상기 반도체층(130) 사이의 일부 계면에 형성되는 오믹 접촉층(140)을 포함한다.
상기 베이스 기판(110)은 고 전자 이동 트랜지스터(high electron mobility transistor:HEMT) 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
다음, 버퍼층(120)이 상기 베이스 기판(110) 상에 배치될 수 있다. 일 예로서, 상기 버퍼층(120)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(120)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(120)은 상기 베이스 기판(110)과 이후 형성될 반도체층(130) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
상기 반도체층(130)은 상기 버퍼층(120) 상에 배치될 수 있다. 반도체층(130)은 적어도 2개의 이종의 하부 및 상부 반도체층(131, 133)으로 이루어질 수 있다. 예를 들면, 이종의 하부 및 상부 반도체층(131, 133)은 하부 반도체층(131)으로 p-타입의 고저항 물질층 또는 p-타입의 갈륨 질화막이 배치되고, 상부 반도체층(133)으로 n-타입의 알루미늄 갈륨 질화막(AlGaN)이 배치될 수 있다. 이 경우, 알루미늄 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)의 계면에는 2차원 전자 가스(2DEG)가 형성될 수 있다.
상기 반도체층(130) 상에는 서로 이격되어 배치되는 소스 전극(151), 게이트 전극(160) 및 드레인 전극(153) 이 구비된다. 상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 게이트 전극(160)을 사이에 두고 서로 이격되어 배치될 수 있다. 그리고, 상기 드레인 전극(153)과 상기 반도체층(130) 사이의 일부 계면에는 오믹 접촉층(140)이 형성된다.
여기서, 상기 오믹 접촉층(140)은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 구성될 수 있다.
상기 오믹 접촉층(140)은 다양한 형태 및 배열을 가질 수 있다. 예를 들면, 도 1a에 도시된 것과 같이, 본 발명의 제1 실시예에 따른 오믹 접촉층(140a)은 개별 오믹 그리드의 단면이 직사각형인 격자 형태로 배열될 수 있다. 또한, 도 1b에 도시된 것과 같이, 본 발명의 제2 실시예에 따른 오믹 접촉층(140b)은 개별 오믹 그리드의 단면이 원형 또는 타원형인 격자 형태로 배열될 수 있다. 또한, 도 1c에 도시된 것과 같이, 본 발명의 제3 실시예에 따른 오믹 접촉층(140c)은 개별 오믹 그리드의 단면이 직사각형인 스트라이프 형태로 배열될 수도 있다. 하지만, 본 발명에 따른 오믹 접촉층(140)의 형태 및 배열은 이에 한정되지 않고 다양하게 변경될 수 있다.
여기서, 상기 소스 전극(151)과 상기 반도체층(130)은 오믹 접촉하고, 상기 게이트 전극(160)과 상기 반도체층(130)은 쇼트키 접촉한다. 그리고, 상기 드레인 전극(153) 내에서, 상기 오믹 접촉층(140)과 상기 반도체층(130)은 오믹 접촉하고 상기 오믹 접촉층(140)을 제외한 영역과 상기 반도체층(130)은 쇼트키 접촉한다.
이에 따라서, 본 발명에 따른 반도체 소자는 별도의 공정 추가 없이 드레인 전극 내에 오믹 접촉층을 형성한 후 게이트 전극 형성시 드레인 전극을 동시에 생성하여 오믹 접촉층을 포함하는 쇼트키 드레인 전극을 형성함으로써 기존 전극에 비하여 내압을 높이는 동시에 턴-온 저항을 낮출 수 있으므로 스위칭 효율을 높일 수 있는 효과가 있다.
계속해서, 상술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 3에서와 같이, 베이스 기판(110)을 준비하는데, 상기 베이스 기판(110)으로 반도체 기판을 사용할 수 있다. 예컨대, 상기 반도체 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판일 수 있으나, 상기 베이스 기판(110)은 이에 한정되지 않는다.
이어서, 상기 베이스 기판(110) 상에 버퍼층(120)을 형성할 수 있다.
다음, 도 4 및 도 5에서와 같이, 버퍼층(120) 상에 하부 반도체층(131) 및 상부 반도체층(133)을 차례로 형성할 수 있다.
상기 반도체층(130)을 형성하는 단계는 상기 버퍼층(120)을 시드층(seed layer)으로 사용하여 하부 반도체층(131)을 에피택시얼 성장시킨 이후에, 상기 하부 반도체층(131)을 시드층으로 사용하여 상부 반도체층(133)을 성장시켜 이루어질 수 있다.
예를 들면, 이종의 하부 및 상부 반도체층(131, 133)은 하부 반도체층(131)으로 p-타입의 고저항 물질층 또는 p-타입의 갈륨 질화막(GaN)이 배치되고, 상부 반도체층(133)으로 n-타입의 알루미늄 갈륨 질화막(AlGaN)이 배치될 수 있다. 이 경우, 알루미늄 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)의 계면에는 2차원 전자 가스(2DEG)가 형성될 수 있다.
n-타입의 알루미늄 갈륨 질화막(AlGaN) 및 p-타입의 고저항 물질층 또는 p-타입의 갈륨 질화막(GaN)을 형성하기 위한 에피택시얼 성장 공정(epitaxial growth process)으로는 분자 빔 에피택시얼 성장 공정(molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(hybrid vapor phase epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)을 형성하기 위한 공정으로는 화학기상증착 공정(chemical vapor deposition process) 및 물리적 기상증착 공정(phisical vapor deposition process) 중 어느 하나가 사용될 수 있다.
다음, 도 6에서와 같이, 반도체층(130) 상에 오믹 접촉층(140)을 형성할 수 있다. 여기서, 상기 오믹 접촉층(140)은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 구성될 수 있다.
그리고, 도 7에서와 같이, 반도체층(130) 상에 서로 이격되도록 소스 전극(151) 및 드레인 전극(153)을 형성할 수 있다.
그리고, 도 7에서와 같이, 반도체층(130) 상에 서로 이격되도록 소스 전극(151) 및 드레인 전극(153)을 형성할 수 있다.
이후, 상기 반도체층(130) 상에 게이트 전극(160)을 형성할 수 있다. 금속막을 상기 반도체층(130) 상에 형성한 후 소정의 포토레지스트 식각 공정을 수행하여 게이트 전극(160)을 형성하여 도 2의 본 발명의 실시예에 따른 반도체 소자(100)를 형성할 수 있다. 그리고, 상기 드레인 전극(153)과 상기 반도체층(130) 사이의 일부 계면에는 오믹 접촉층(140)이 형성된다.
여기서, 상기 오믹 접촉층(140)은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 형성될 수 있다.
상기 오믹 접촉층(140)은 다양한 형태 및 배열을 가질 수 있다. 예를 들면, 도 1a에 도시된 것과 같이, 본 발명의 제1 실시예에 따른 오믹 접촉층(140a)은 개별 오믹 그리드의 단면이 직사각형인 격자 형태로 배열될 수 있다. 또한, 도 1b에 도시된 것과 같이, 본 발명의 제2 실시예에 따른 오믹 접촉층(140b)은 개별 오믹 그리드의 단면이 원형 또는 타원형인 격자 형태로 배열될 수 있다. 또한, 도 1c에 도시된 것과 같이, 본 발명의 제3 실시예에 따른 오믹 접촉층(140c)은 개별 오믹 그리드의 단면이 직사각형인 스트라이프 형태로 배열될 수도 있다. 하지만, 본 발명에 따른 오믹 접촉층(140)의 형태 및 배열은 이에 한정되지 않고 다양하게 변경될 수 있다.
여기서, 상기 소스 전극(151)과 상기 반도체층(130)은 오믹 접촉하고, 상기 게이트 전극(160)과 상기 반도체층(130)은 쇼트키 접촉한다. 그리고, 상기 드레인 전극(153) 내에서, 상기 오믹 접촉층(140)과 상기 반도체층(130)은 오믹 접촉하고 상기 오믹 접촉층(140)을 제외한 영역과 상기 반도체층(130)은 쇼트키 접촉한다.
이에 따라서, 본 발명에 따른 반도체 소자는 별도의 공정 추가 없이 드레인 전극 내에 오믹 접촉층을 형성하여 후 게이트 전극 형성시 드레인 전극을 동시에 생성하여 오믹 접촉층을 포함하는 쇼트키 드레인 전극을 형성함으로써 기존 전극에 비하여 내압을 높이는 동시에 턴-온 저항을 낮출 수 있으므로 스위칭 효율을 높일 수 있는 효과가 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계로 해석되어야 한다.
Claims (14)
- 베이스 기판;
상기 베이스 기판 상에 형성되는 반도체층;
상기 반도체층 상에 서로 이격되어 배치되는 소스 전극, 게이트 전극 및 드레인 전극; 및
상기 드레인 전극 내에 형성되어 상기 반도체층과 오믹 접촉하는 오믹 접촉층;을 포함하고,
상기 드레인 전극 내에서 상기 오믹 접촉층을 제외한 영역과 상기 반도체층은 쇼트키 접촉하는 반도체 소자.
- 제1항에 있어서,
상기 오믹 접촉층은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,
상기 오믹 그리드는 스트라이프 형태로 배열되는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,
상기 오믹 그리드는 격자 형태로 배열되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 소스 전극과 상기 반도체층은 오믹 접촉하고 상기 게이트 전극과 상기 반도체층은 쇼트키 접촉하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 반도체층은 적어도 2개의 이종 반도체층으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서,
상기 적어도 2개의 이종 반도체층의 경계면에는 2차원 전자 가스층이 형성되는 것을 특징으로 하는 반도체 소자.
- 베이스 기판을 마련하는 단계;
상기 베이스 기판 상에 반도체층을 형성하는 단계;
상기 반도체층 상의 일부 영역에 오믹 접촉층을 형성하는 단계; 및
상기 반도체층 상에 서로 이격되어 배치되도록 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
상기 오믹 접촉층은 상기 드레인 전극 내에 형성되어 상기 반도체층과 오믹 접촉하고, 상기 드레인 전극 내에서 상기 오믹 접촉층을 제외한 영역과 상기 반도체층은 쇼트키 접촉하는 반도체 소자 제조 방법.
- 제8항에 있어서,
상기 오믹 접촉층을 형성하는 단계에서,
상기 오믹 접촉층은 일정 간격으로 배열된 적어도 2개의 오믹 그리드로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제9항에 있어서,
상기 오믹 그리드는 스트라이프 형태로 배열되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제9항에 있어서,
상기 오믹 그리드는 격자 형태로 배열되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서,
상기 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계에서,
상기 소스 전극과 상기 반도체층은 오믹 접촉하고 상기 게이트 전극과 상기 반도체층은 쇼트키 접촉하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서,
상기 반도체층을 형성하는 단계에서,
상기 반도체층은 적어도 2개의 이종 반도체층으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서,
상기 적어도 2개의 이종 반도체층의 경계면에는 2차원 전자 가스층이 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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