JP2009252756A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】MIS構造のHEMTにおいて電流コラプスを抑制するために下地との離間距離が好適に調節されたフィールドプレートを設ける。
【解決手段】下地11の上側に互いに離間しかつ対向して形成された第1及び第2主電極29a,29bを具える。第1及び第2主電極から露出した下地の上側表面にはゲート絶縁膜13が形成されておりゲート絶縁膜の上側にはゲート電極31が設けられている。ゲート電極及びゲート絶縁膜を含む下地の全面を一体的に覆うようにゲート電極の厚みよりも小さい膜厚でサブ絶縁膜33が形成されておりサブ絶縁膜はゲート電極の上側表面を覆う第1サブ絶縁膜35、ゲート電極の第1及び第2主電極とそれぞれ対向する両側側面を覆う第2サブ絶縁膜37、及びゲート電極から露出したゲート絶縁膜を覆う第3サブ絶縁膜39を含む。第1サブ絶縁膜から一方の側の第2サブ絶縁膜、及びこの一方の側の第3サブ絶縁膜に渡って一体的に覆うようにフィールドプレート43が形成されている。
【選択図】図２

Description

この発明は、半導体装置、特にＭＩＳ構造を有するＨＥＭＴ関し、フィールドプレートを設けることによって電流コラプスを抑制する半導体装置の製造方法に関する。
従来から、２次元電子ガス（以下、２ＤＥＧとも称する）層を電流通路として使用した電界効果トランジスタとして、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が周知である。ＨＥＭＴは、例えば、不純物が導入されていないＧａＮを材料とした電子走行層、及びこの電子走行層の上側にＡｌＧａＮを材料として形成された電子供給層を含む下地を有する。また、ＨＥＭＴは、下地の上側にゲート電極と、このゲート電極を挟んで配置されたソース電極及びドレイン電極とを有する。周知の通り、このようなＨＥＭＴでは、電子走行層及び電子供給層のヘテロ接合面の、ピエゾ分極と自発分極とのいずれか一方、または両方に基づいて、電子走行層に２ＤＥＧ層が生じる。そして、電子供給層の膜厚方向の抵抗値が小さく、また膜厚方向に直交する方向の抵抗値が大きいため、ドレイン電極とソース電極との間の電流は、２ＤＥＧ層を流れる。
このように、２ＤＥＧ層を利用することにより、ＨＥＭＴは、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。
ところで、ＨＥＭＴでは、交流動作時において、電子供給層の表面に負電荷が発生する。そしてこの負電荷の発生に起因して、電子走行層を流れる最大ドレイン電流が直流動作時の最大ドレイン電流よりも低減する、いわゆる電流コラプスという現象が発生する。
この電流コラプスを抑制するために、ゲート電極、ソース電極、及びドレイン電極から露出した下地の上側表面に、ＳｉＮを材料とした表面保護絶縁膜を形成する方法が従来周知である。表面保護絶縁膜は、電流コラプスを抑制するために、例えば、５０〜１００ｎｍの膜厚で形成される。しかし、ＨＥＭＴでは、電子供給層の上側表面に、ＳｉＮ表面保護絶縁膜を設けることに起因して、ソース及びドレイン間の耐圧が低下するという問題が生じる。
そこで、このような耐圧低下を抑制するために、表面保護絶縁膜の上側に、ＳｉＯ２を材料とした第２の絶縁膜が設けられた半導体装置が知られている（例えば、特許文献１参照）。この周知の半導体装置によれば、第２の絶縁膜の上側であって、ゲート電極のドレイン側にひさし状のフィールドプレートを設けることによって電界の集中を緩和させ、耐圧の向上を図っている。
ところで、近年では、上述の特許文献１に開示の半導体装置のような、ゲート電極がショットキ接合によって下地の上側表面に接して形成された、いわゆるＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＨＥＭＴ（以下、ＭＥＳ−ＨＥＭＴとも称する）とは異なる、いわゆるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＨＥＭＴ（以下、ＭＩＳ−ＨＥＭＴとも称する）が注目されている（例えば非特許文献１参照）。
ＭＩＳ−ＨＥＭＴでは、下地の上側表面にゲート絶縁膜を介してゲート電極が形成された構造を有しており、ゲートリーク電流を大幅に低減できる点、及び順方向に電圧を印加できる点において、ＭＥＳ−ＨＥＭＴと比して有利である。
特開２００４−２００２４８号公報 Ｍ．Ｏｃｈｉａｉ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４２（２００３）２２７８．
しかしながら、ＭＩＳ−ＨＥＭＴでは、例えば特許文献１に開示のフィールドプレートを形成することによって、上述の電流コラプスを抑制することが困難である。以下、この理由について説明する。
フィールドプレートを具えたＭＥＳ−ＨＥＭＴの製造プロセスでは、まず下地の上側表面に表面保護絶縁膜を形成する。次に、ゲート電極、ソース電極、及びドレイン電極の形成予定領域の表面保護絶縁膜を除去し、下地の上側表面を露出させる。そして、これら下地の露出面にゲート電極、ソース電極、及びドレイン電極を形成する。更に、ゲート電極を、上側からドレインと対面する側の側面、及びこの側のゲート電極周辺の表面保護絶縁膜の上側表面に渡って、一体的に覆うように、フィールドプレートを形成する。
そして、フィールドプレートによって、ゲート電極周辺領域の電界集中を緩和することにより、電流コラプスを抑制する。
ここで、フィールドプレートによる、ゲート電極周辺領域の電界集中を緩和するという効果は、下地とフィールドプレートとの離間距離に依存する。そこで、ＭＥＳ−ＨＥＭＴでは、下地及びフィールドプレート間に介在する表面保護絶縁膜の膜厚を調節することによって、下地とフィールドプレートとの離間距離を調節する。そして、フィールドプレートがゲート電極周辺領域の電界集中を緩和するに当たり、好適な離間距離を設定する。
これに対し、ＭＩＳ−ＨＥＭＴでは、下地上に、上述の表面保護絶縁膜を形成せずに、ゲート絶縁膜として機能させる目的で絶縁膜を形成する。そして、この絶縁膜の上側表面にゲート電極を形成する。このとき、ＭＩＳ−ＨＥＭＴでは、この絶縁膜をゲート絶縁膜として機能させるために、上述の表面保護絶縁膜と比して、絶縁膜を薄く形成する必要がある。そのため、ＭＩＳ−ＨＥＭＴでは、ＭＥＳ−ＨＥＭＴとは異なり、下地及びフィールドプレート間の離間距離を好適に調節することができず、下地及びフィールドプレート間の距離を十分に確保することができない。
この発明の目的は、ＭＩＳ構造のＨＥＭＴにおいて、電流コラプスを抑制するために、下地との離間距離が好適に調節されたフィールドプレートを具えた半導体装置、及びその製造方法を提案することにある。
上述の目的の達成を図るため、この発明の第１の要旨によれば、半導体装置は、以下の特徴を有する。
第１の要旨による半導体装置は、下地と、この下地の上側に互いに離間し、かつ対向して形成された第１及び第２主電極とを具える。これら第１及び第２主電極から露出した下地の上側表面には、ゲート絶縁膜が形成されている。そして、このゲート絶縁膜の上側には、第１及び第２主電極間に挟み込まれて形成されたゲート電極が設けられている。更に、ゲート電極及びゲート絶縁膜を含む下地の全面を一体的に覆うように、ゲート電極の厚みよりも小さい膜厚でサブ絶縁膜が形成されている。このサブ絶縁膜は、ゲート電極の上側表面を覆う第１サブ絶縁膜、ゲート電極の、第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及びゲート電極から露出したゲート絶縁膜を覆う第３サブ絶縁膜を含む。このサブ絶縁膜には、ゲート電極を部分的に露出させる開口部が穿たれている。そして、第１サブ絶縁膜から、一方の側の第２サブ絶縁膜、及びこの一方の側の第３サブ絶縁膜に渡って、一体的に覆うようにフィールドプレートが形成されている。このフィールドプレートは、開口部を埋め込んで形成されている。
また、この発明の第１の要旨による半導体装置の製造方法は、以下の第１工程から第６工程までの各工程を含む。
すなわち、まず第１工程では、下地の上側表面にゲート絶縁膜を形成する。
次に、第２工程では、互いに離間して設定された、第１及び第２主電極形成予定領域に存在するゲート絶縁膜の領域部分を、下地の上側表面が露出するまで除去する。
次に、第３工程では、第１及び第２主電極形成予定領域から露出した下地の露出面に、第１及び第２主電極を、互いに対向するようにそれぞれ形成する。
次に、第４工程では、ゲート絶縁膜の上側であって、第１及び第２主電極間にゲート電極を形成する。
次に、第５工程では、ゲート電極の上側表面を覆う第１サブ絶縁膜、ゲート電極の、第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及びゲート電極から露出したゲート絶縁膜を覆う第３サブ絶縁膜を含むサブ絶縁膜を形成する。サブ絶縁膜は、下地の全面を一体的に覆うように、ゲート電極の厚みよりも小さい膜厚で形成する。
次に第６工程では、サブ絶縁膜のフィールドプレート形成予定領域内に、ゲート電極を部分的に露出させる開口部を穿つ。しかる後、第１サブ絶縁膜から、一方の側の第２サブ絶縁膜、及びこの一方の側の第３サブ絶縁膜に渡って、一体的に覆うとともに、開口部を埋め込んでフィールドプレートを形成する。
また、この発明の第２の要旨によれば、半導体装置は、以下の特徴を有する。
第２の要旨による半導体装置は、上述した第１の要旨による半導体装置と同様の下地、第１及び第２主電極、ゲート絶縁膜、及びゲート電極が設けられている。更に、第２の要旨による半導体装置は、ゲート電極及びゲート絶縁膜を含む下地の全面を一体的に覆うように、ゲート電極の厚みよりも小さい膜厚でサブ絶縁膜が形成されている。このサブ絶縁膜は、ゲート電極の上側表面を覆う第１サブ絶縁膜、ゲート電極の、第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及びゲート電極から露出したゲート絶縁膜を覆う第３サブ絶縁膜を含む。また、サブ絶縁膜は、第１サブ絶縁膜から一方の側の第２サブ絶縁膜に渡って、ゲート電極の上側表面及び一方の側の側面が露出するように、第１サブ絶縁膜及び第２サブ絶縁膜が除去された除去領域を含む。そして、この除去領域から露出した、ゲート電極の上側表面及び一方の側の側面から、この一方の側の第３サブ絶縁膜に渡って、一体的に覆うようにフィールドプレートが形成されている。
また、この発明の第２の要旨による半導体装置の製造方法は、以下の第１工程から第６工程までの各工程を含む。
ます、上述の第１の要旨による半導体装置の製造方法と同様の第１工程から第５工程までを行う。
次に、第６工程では、フィールドプレート形成予定領域内に存在する第１サブ絶縁膜及び第２サブ絶縁膜を除去することによって、ゲート電極の上側表面及び一方の側の側面を露出面とする。しかる後、このゲート電極の露出面から、一方の側の第３サブ絶縁膜に渡って、一体的に覆うようにフィールドプレートを形成する。
この発明による半導体装置及び製造方法によって製造された半導体装置では、ゲート電極及びゲート絶縁膜の上側にサブ絶縁膜を形成し、このサブ絶縁膜の上側にフィールドプレートを形成する。従って、ゲート絶縁膜の上側に形成される第３サブ絶縁膜の膜厚を調整して、サブ絶縁膜を形成することによって、下地及びフィールドプレート間の離間距離を調節することができ、下地及びフィールドプレート間の距離を十分に確保することができる。そして、この離間距離を調節することによって、フィールドプレートでゲート電極周辺領域の電界集中を緩和するという効果を良好に得ることができる。その結果、この発明による半導体装置、及びこの発明による製造方法によって製造された半導体装置では、ＭＩＳ−ＨＥＭＴにおいても、フィールドプレートを設けることで、上述した電流コラプスを抑制することが可能である。
更に、第２の要旨による半導体装置及び製造方法によって製造された半導体装置では、サブ絶縁膜が、ゲート電極の上側表面及び一方の側の側面を露出させる除去領域を含んでいる。そして、除去領域から露出した、ゲート電極の上側表面及び一方の側の側面から、一方の側の第３サブ絶縁膜に渡って、覆うようにフィールドプレートが形成されている。従って、この除去領域において、フィールドプレートとゲート電極の露出面が直接接触している。そのため、第１の要旨による半導体装置と比して、広い面積においてフィールドプレート及びゲート電極が電気的に導通する。その結果、第２の要旨による半導体装置では、第１の要旨による効果に加えて、フィールドプレート及びゲート電極間の静電容量が低減されるという効果を奏し得る。
以下、図面を参照して、この発明に係る半導体装置、及び半導体装置の製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
〈第１の実施の形態〉
第１の実施の形態では、ＭＩＳ構造、すなわちゲート絶縁膜の上側表面にゲート電極が形成された構造の半導体装置であって、サブ絶縁膜を介して、ゲート電極を覆うように形成されたフィールドプレートを具える半導体装置、及びその製造方法について説明する。この製造方法は、第１工程から第６工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
図１（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図である。また、図２（Ａ）〜（Ｃ）は、図１（Ｃ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口を示してある。
まず、第１工程では、下地１１の上側表面１１ａにゲート絶縁膜１３を形成して図１（Ａ）に示すような構造体を得る。
下地１１は、従来周知の半導体基板であり、例えば、ヘテロ接合面を有する下地、すなわち例えばＡｌＧａＮ層及びＧａＮ層を堆積した下地や、ＡｌＧａＡｓ層及びＧａＡｓ層を堆積した下地等、または、Ｓｉ基板、ＳＯＩ基板、その他の半導体基板の中から設計に応じて好適なものを用いればよい。尚、この第１の実施の形態では、一例としてＡｌＧａＮ／ＧａＮ−ＨＥＭＴを製造する工程を説明する。そこで、下地１１として、ＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合を例に挙げて、図示すると共に説明する。
図１に示す構成例では、下地１１は、まず、例えばＳｉ、ＳｉＣ、またはサファイア等で構成された基板１５、及びこの基板１５の上側に周知のＭＯＣＶＤ法によって形成された例えばＡｌＮまたはＧａＮ等のバッファ層１７を具えている。更に、このバッファ層１７の上側に電子走行層として、ＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＧａＮ層１９（以下、単にＧａＮ層１９とも称する）、及び電子供給層として、ＵＩＤ−ＡｌＧａＮ層２１（以下、単にＡｌＧａＮ層２１とも称する）が周知のＭＯＣＶＤ法、またはＭＢＥ法によって順次形成されている。このような積層構造を形成すると、ＧａＮ層１９とＡｌＧａＮ層２１とのエネルギーバンドギャップの違いから、ＧａＮ層１９内のＡｌＧａＮ層２１との境界付近に２次元電子ガス層２３（以下、２ＤＥＧ層２３とも称する）層が形成される。
そして、第１工程では、このような下地１１の上側表面１１ａ、すなわちＡｌＧａＮ層２１の上側表面２１ａに、ゲート絶縁膜１３を形成する。
この第１の実施の形態では、ゲート絶縁膜１３を、例えば周知のプラズマＣＶＤ法を用いて、好ましくは５ｎｍの膜厚にＳｉＮ膜を成長させて形成する。
また、第１の実施の形態では、この第１工程において、下地１１に、素子領域２５を区画する目的で素子分離領域２７を形成する。素子分離領域２７は、下地１１上の各素子領域２５を電気的に分離する目的で、例えばＡｒイオン等を下地１１にイオン注入して形成される。このとき、各素子領域２５を確実に電気的に分離するために、ＡｌＧａＮ層２１の上側表面２１ａから２ＤＥＧ層２３の下側までイオン注入を行い、素子分離領域２７を形成する。
尚、素子分離領域２７の形成は、この第１工程において、ゲート絶縁膜１３の形成前、またはゲート絶縁膜１３の形成後のいずれの時点で行ってもよい。
次に、第２工程では、互いに離間して設定された、第１及び第２主電極形成予定領域に存在するゲート絶縁膜１３の領域部分１３ｙを、下地１１の上側表面１１ａが露出するまで除去して図１（Ｂ）に示すような構造体を得る。この処理により残存した領域部分を１３ｘで示す。
第１の実施の形態では、周知のホトリソ技術と、例えば反応性イオンエッチング、ウェットエッチング、またはドライエッチング等の技術とを用いて、第１及び第２主電極形成予定領域のゲート絶縁膜１３の領域部分１３ｙを除去する。この除去により、下地１１の第１及び第２主電極形成予定領域では、上側表面１１ａが露出面１１ｂ及び１１ｃとして露出する。
次に、第３工程では、第１及び第２主電極形成予定領域から露出した下地の露出面１１ｂ及び１１ｃに、第１及び第２主電極２９ａ及び２９ｂを、互いに対向するようにそれぞれ形成して図１（Ｃ）に示すような構造体を得る。
そのために、第１及び第２主電極２９ａ及び２９ｂを、周知のＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着を用いて、例えばＴｉ及びＡｌを堆積することによって形成するのが好適である。これら第１及び第２主電極２９ａ及び２９ｂは、露出面１１ｂ及び１１ｃにおいて、下地１１の上側表面１１ａ、すなわちＡｌＧａＮ層２１の上側表面２１ａとオーミック接触が取られる。その結果、これら第１及び第２主電極２９ａ及び２９ｂは、オーミック電極として、一方がソース電極、また他方がドレイン電極として機能する。
次に、第４工程では、ゲート絶縁膜１３ｘの上側であって、第１及び第２主電極２９ａ及び２９ｂ間にゲート電極３１を形成して図２（Ａ）に示すような構造体を得る。
ゲート電極３１は、周知のＥＢ蒸着を用いて、例えばＮｉ及びＡｕを堆積することによって形成される。そして、互いに離間し、かつ対向して形成された第１及び第２主電極２９ａ及び２９ｂ間にゲート電極３１を形成することによって、このゲート電極３１は、第１及び第２主電極２９ａ及び２９ｂ間に挟み込まれて配置される。
次に、第５工程では、サブ絶縁膜３３を形成して図２（Ｂ）に示すような構造体を得る。
第１の実施の形態では、サブ絶縁膜３３を、ゲート電極３１、及びゲート電極３１から露出したゲート絶縁膜１３ｘの露出面１３ａを含む下地１１の全面を一体的に覆うように形成する。このとき、ゲート電極３１の厚みよりも小さい膜厚でサブ絶縁膜３３を形成する。これによって、サブ絶縁膜３３は、ゲート電極３１の上側表面３１ａを覆う第１サブ絶縁膜３５、ゲート電極３１の、第１及び第２主電極２９ａ及び２９ｂとそれぞれ対向する両側側面３１ｂを覆う第２サブ絶縁膜３７、及びゲート電極３３から露出したゲート絶縁膜１３ｘの露出面１３ａを覆う第３サブ絶縁膜３９を含む。
ここで、サブ絶縁膜３３は、続く第６工程において、このサブ絶縁膜３３を介してゲート電極３１の片側側部からゲート絶縁膜１３ｘの露出面１３ａに渡り、被覆形成されるフィールドプレートと、下地１１の上側表面１１ａとの間の離間距離を十分に確保しつつ、調節する目的で形成される。
続く工程において形成されるフィールドプレートは、ゲート電極３１周辺領域の電界集中を緩和することによって、上述した電流コラプスを抑制する目的で形成される。そして、既に説明したように、フィールドプレートを用いてゲート電極３１周辺領域の電界集中を緩和するという効果を得るためには、フィールドプレート及び下地１１間の離間距離を、当該効果を得るための好適な距離に調節する必要がある。
そのために、この第１の実施の形態では、サブ絶縁膜３３が含む第３サブ絶縁膜３９の膜厚を調節することによって、フィールドプレート及び下地１１間の離間距離を調節する。
そして、フィールドプレートを用いてゲート電極３１周辺領域の電界集中を緩和するために、フィールドプレート及び下地１１の上側表面１１ａ間の離間距離、すなわちゲート絶縁膜１３ｘ及び第３サブ絶縁膜３９の膜厚の和Ｗ１を少なくとも５０ｎｍに設定する。従って、例えば、ゲート絶縁膜１３ｘを５ｎｍで形成した場合には、第３サブ電極膜３９が少なくとも４５ｎｍの膜厚となるように、サブ絶縁膜３３を形成するのが好ましい。また、より好適には、フィールドプレート及び下地１１の上側表面１１ａ間の離間距離、すなわちゲート絶縁膜１３ｘ及び第３サブ絶縁膜３９の膜厚の和Ｗ１を１５０ｎｍ程度に設定するのが好ましい。従って、例えば、ゲート絶縁膜１３ｘを５ｎｍで形成した場合には、第３サブ電極膜３９が１４５ｎｍの膜厚となるように、サブ絶縁膜３３を形成するのが好ましい。
また、サブ絶縁膜３３は、例えば周知のプラズマＣＶＤ法を用いてＳｉＮ膜を成長させて形成するのが好ましい。
次に、第６工程では、サブ絶縁膜３３のフィールドプレート形成予定領域内に、ゲート電極３１を部分的に露出させる開口部４１を穿つ（図３（Ａ）参照）。そして、しかる後、フィールドプレート４３を形成して図２（Ｃ）及び図３（Ｂ）に示すような構造体を得る。
ここで、図３（Ａ）及び（Ｂ）は、この第６工程において得られる構造体の平面図であり、図３（Ａ）は、開口部４１を穿った時点の構造体を、また図３（Ｂ）は、フィールドプレート４３を形成した時点の構造体をそれぞれ示している。そして、図２（Ｃ）は、図３（Ｂ）に示すＩ−Ｉ線に沿って切り取った切り口を矢印方向から見た端面図である。
まず、サブ絶縁膜３３のフィールドプレート形成予定領域内に、開口部４１を穿つ。この開口部４１は、次いで形成するフィールドプレート４３とゲート電極３１とを、電気的に導通させる目的で開口形成する。そのために、周知のドライエッチングを用いて、ゲート電極３１が、フィールドプレート形成予定領域内において部分的に露出するように開口する。従って、開口部４１の底面では、ゲート電極３１の表面が、部分的な露出面３１ｃとして露出する。
この開口部４１は、フィールドプレートを形成する予定領域内であれば、どの部位に開口してもよいが、製造プロセスの容易性を考慮して、ゲート電極３１のゲート幅方向における端部、すなわちパッド４５の上側表面において、ゲート電極３１が露出するように形成するのが好ましい。
次いで、開口部４１を形成した後に、フィールドプレート４３を形成する。
フィールドプレート４３は、第１サブ絶縁膜３５から、一方の側の第２サブ絶縁膜３７、及びこの一方の側の第３サブ絶縁膜３９に渡って、一体的に覆うように形成する。一方の側の第２サブ絶縁膜３７とは、ゲート電極３１の両側側面３１ｂをそれぞれ被覆し、第１電極２９ａと対向して形成された第２サブ絶縁膜３７ａ、または第２主電極２９ｂと対向して形成された第２サブ絶縁膜３７ｂのうちの、いずれか一方を意味する。また、一方の側の第３サブ絶縁膜３９とは、ゲート電極３１と第１電極２９ａとの間に形成された第３サブ絶縁膜３９ａ、またはゲート電極３１と第２主電極２９ｂとの間に形成された第３サブ絶縁膜３９ｂのうちの、いずれか一方を意味する。そして、当然のことながら、フィールドプレート４３を形成することによって、同じ側の第２サブ絶縁膜３７及び第３サブ絶縁膜３９が被覆される。
ここで、ＨＥＭＴは、動作時において、ゲート電極及びドレイン電極間に電界が集中しやすいことが周知である。そこで、この第１の実施の形態では、好ましくは、ドレイン電極側のゲート電極の側部及びその周辺領域を覆うように、フィールドプレート４３を形成するのが好ましい。従って、第１の実施の形態では、第１電極及び第２主電極２９ａ及び２９ｂのうち、ドレイン電極として用いる一方の主電極と対向した第２サブ絶縁膜３７ａまたは３７ｂ、及びゲート電極３１とドレイン電極として用いる一方の主電極との間に形成された第３サブ絶縁膜３９ａまたは３９ｂを覆うように、フィールドプレート４３を形成するのが好ましい。尚、図２（Ｃ）及び図３（Ｂ）では、第１サブ絶縁膜３５から、第２サブ絶縁膜３７ａ及び第３サブ絶縁膜３９ａに渡って被覆するように、フィールドプレート４３を形成した場合の構成例を示している。
また、フィールドプレート４３とゲート電極３１とを電気的に導通させるために、フィールドプレート４３は、開口部４１を埋め込んで形成される。そして、開口部４１の内側底面において、フィールドプレート４３は、ゲート電極３１の開口部４１がからの露出面３１と接触している。
そして、この第１の実施の形態では、フィールドプレート４３は、第３サブ絶縁膜３９及びゲート絶縁膜１３ｘの膜厚分Ｗ１だけ下地１１の上側表面１１ａ、すなわちＡｌＧａＮ層２１の上側表面２１ａから離間している。
また、フィールドプレート４３は、例えば周知のＥＢ蒸着を用いてＴｉ、Ｐｔ、及びＡｕを材料として形成するのが好ましい。
この第１の実施の形態によって製造された半導体装置では、ゲート電極３１及びゲート絶縁膜１３ｘの上側にサブ絶縁膜３３が形成されている。そして、このサブ絶縁膜３３の上側にフィールドプレート４３が形成されている。従って、ゲート絶縁膜１３ｘの上側に形成される第３サブ絶縁膜３９の膜厚を調整して、サブ絶縁膜３３を形成することによって、下地１１及びフィールドプレート４３間の離間距離Ｗ１を調節することができ（図２（Ｃ）参照）、下地１１及びフィールドプレート４３間の離間距離Ｗ１を十分に確保することができる。そして、この離間距離Ｗ１を調節することによって、フィールドプレート４３でゲート電極３１周辺領域の電界集中を緩和するという効果を良好に得ることができる。その結果、第１の実施の形態によって製造された半導体装置では、ＭＩＳ−ＨＥＭＴにおいても、フィールドプレート４３を設けることで、上述した電流コラプスを抑制することが可能である。
第１の実施の形態による半導体装置について、半導体装置が具えるフィールドプレートの効果を評価するための実験を行った。
図４（Ａ）及び（Ｂ）は、第１の実施の形態による半導体装置、すなわちフィールドプレートを具えたＭＩＳ−ＨＥＭＴ構造の半導体装置と、フィールドプレートを具えていないＭＩＳ−ＨＥＭＴ構造の半導体装置との特性を比較する図である。
図４（Ａ）及び（Ｂ）では、縦軸は、Ｉｄｓ（ドレイン−ソース電流）をＡ単位で目盛ってある。また、横軸は、Ｖｄｓ（ドレイン−ソース電圧）をＶ単位で目盛ってある。
そして、図４（Ａ）は、第１の実施の形態による半導体装置についてパルス測定を行った結果を示している。また、図４（Ｂ）は、フィールドプレートを具えていないＭＩＳ−ＨＥＭＴ構造の半導体装置についてパルス測定を行った結果を示している。尚、測定に用いたこれら２つの半導体装置間における構造上の差異は、フィールドプレートの有無のみであり、その他の構成要素については同様の条件の下で測定を行った。そして、この測定の対象として用いた半導体装置では、サブ絶縁膜３３の膜厚を１００ｎｍに設定した。
また、このパルス測定では、６０ｍｓｅｃの周期において、パルス幅６ｍｓｅｃのパルス電圧で測定を行った。そして、図４（Ａ）に実線で示した曲線Ｉ、及び図４（Ｂ）に実線で示した曲線ＩＩＩは、パルス電圧印加前の待機電圧を０Ｖに設定した場合、すなわちストレスの無い状態（以下、通常状態とも称する）における各半導体装置の測定結果をそれぞれ示している。また、図４（Ａ）に破線で示した曲線ＩＩ、及び図４（Ｂ）に実線で示した曲線ＩＶは、パルス電圧印加前の待機電圧をＶｄｓ＝５０Ｖ、及びＶｇｓ（ゲート−ソース電圧）＝−５Ｖに設定した場合、すなわち電流コラプスによるドレイン低下が起こりやすくした状態（以下、ストレス状態とも称する）における各半導体装置の測定結果をそれぞれ示している。そして、図４（Ａ）及び（Ｂ）では、これら各状態における各半導体装置に対して、Ｖｇｓを＋３〜−５Ｖの範囲で、１Ｖ変化させて測定した結果を示している。
ここで、第１の実施の形態による半導体装置の特性について、図４（Ａ）に示した曲線Ｉ及び曲線ＩＩのうち、例えばＶｇｓ＝＋３Ｖのときの曲線４７及び曲線４９に注目する。これら各曲線４７及び４９の例えばニー部分４７ａ及び４９ａ、すなわちＶｄｓ＝６ＶのときのＩｄｓを比較すると、曲線４９で示したストレス状態の半導体装置では、電流コラプスの影響により、曲線４７で示した通常状態の半導体装置に比してＩｄｓが約１４％低下している（図４（Ａ）に示す矢印参照）。
これに対し、フィールドプレートを具えていない半導体装置の特性について、同様に図４（Ｂ）に示した曲線ＩＩＩ及び曲線ＩＶのうち、Ｖｇｓ＝＋３Ｖのときの曲線５１及び曲線５３に注目する。これら各曲線５１及び５３のニー部分５１ａ及び５３ａ、すなわちＶｄｓ＝６ＶのときのＩｄｓを比較すると、曲線５３で示したストレス状態の半導体装置では、電流コラプスの影響により、曲線５１で示した通常状態の半導体装置に比してＩｄｓが約２５％低下している（図４（Ｂ）に示す矢印参照）。
以上の結果から、第１の実施の形態による半導体装置は、ＭＩＳ−ＨＥＭＴ構造を有しつつ、フィールドプレートを設けることによって、フィールドプレートを具えていない半導体装置と比して、大幅に電流コラプスが抑制されていることが明らかである。
次に、第１の実施の形態による半導体装置について、フィールドプレートによって電流コラプスを抑制するに当たり、フィールドプレート及び下地間の好適な離間距離を見出すためのシミュレーションを行った。
図５（Ａ）〜（Ｃ）は、第１の実施の形態による半導体装置の電界強度分布を示す図である。図５（Ａ）〜（Ｃ）では、縦軸は、電界強度をＶ／ｃｍで目盛ってある。また、横軸は、シミュレーション対象の半導体装置のゲート長方向に沿った距離をμｍ単位で目盛ってある。そして、図５（Ａ）〜（Ｃ）において、電界強度分布を示す曲線Ｖ、ＶＩ及びＶＩＩのピーク５５、５９、及び６３は、それぞれフィールドプレートのドレイン電極側の端部の電界強度を示している。また、曲線Ｖ、ＶＩ及びＶＩＩのピーク５７、６１、及び６５は、それぞれゲート電極のドレイン電極側の端部の電界強度を示している。
そして、図５（Ａ）は、第１の実施の形態による半導体装置であって、フィールドプレート及び下地の上側表面間の離間距離を５０ｎｍ（すなわち、ゲート絶縁膜１３ｘを５ｎｍとしたときに、第３サブ電極膜３９を４５ｎｍで形成した場合の構造体（図２（Ｃ）参照））とした半導体装置の電界強度分布を示している。また、図５（Ｂ）は、第１の実施の形態による半導体装置であって、フィールドプレート及び下地の上側表面間の離間距離を１５０ｎｍ（すなわち、ゲート絶縁膜１３ｘを５ｎｍとしたときに、第３サブ電極膜３９を１４５ｎｍで形成した場合の構造体（図２（Ｃ）参照））とした半導体装置の電界強度分布を示している。また、図５（Ｃ）は、第１の実施の形態による半導体装置であって、フィールドプレート及び下地の上側表面間の離間距離を２００ｎｍ（すなわち、ゲート絶縁膜１３ｘを５ｎｍとしたときに、第３サブ電極膜３９を１９５ｎｍで形成した場合の構造体（図２（Ｃ）参照））とした半導体装置の電界強度分布を示している。
図５（Ａ）〜（Ｃ）から、フィールドプレート及び下地の上側表面間の離間距離を、異なる値に設定した各半導体装置の各強度分布を比較すると、離間距離を１５０ｎｍに設定した場合が、最大のピーク強度の値が小さいことが明らかである。この結果から、第１の実施の形態による半導体装置では、フィールドプレート及び下地の上側表面間の離間距離を１５０ｎｍに設定することで、良好にゲート電極周辺領域の電界集中を緩和できることが確認された。従って、第１の実施の形態による半導体装置では、電流コラプスを抑制するために、フィールドプレート及び下地の上側表面間の離間距離を１５０ｎｍに設定するのが好ましいといえる。そのために、上述した第５工程においてサブ絶縁膜３３を形成する際に、ゲート絶縁膜１３ｘ及び第３サブ絶縁膜３９の膜厚の和が１５０ｎｍとなるように、サブ電極膜３３を形成するのが好ましい（図２（Ｂ）参照）。そのために、ゲート電極１３を５ｎｍで形成していた場合には、好ましくは第３サブ電極膜を１４５ｎｍで形成するのがよい。
〈第２の実施の形態〉
第２の実施の形態では、上述した第１の実施の形態と同様に、フィールドプレートを形成するに当たり、サブ絶縁膜を設けた半導体装置であって、第１の実施の形態と比して、ゲート電極及びフィールドプレートが電気的に導通する面積が大きく設定された半導体装置、及びその製造方法について説明する。この製造方法は、第１工程から第６工程までを含んでいる。
この第２の実施の形態による半導体装置の製造方法が、上述した第１の実施の形態による半導体装置の製造方法と相違するのは、第６工程において、フィールドプレート形成前に、サブ絶縁膜の大部分を除去する点である。その他の構成要素及び作用効果は、第１の実施の形態と同様であるので、共通する構成要素については、同一の図面を参照するとともに同一の符号を付し、それらの重複する説明を省略する。
図６（Ａ）及び（Ｂ）は、この発明の第２の実施の形態を説明する工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口を示してある。また、図７（Ａ）及び（Ｂ）は、この第６工程において得られる構造体の平面図である。そして、図６（Ａ）は、図７（Ａ）に示すＩＩ−ＩＩ線に沿って切り取った切り口を矢印方向から見た端面図である。また、図６（Ｂ）は、図７（Ｂ）に示すＩＩＩ−ＩＩＩ線に沿って切り取った切り口を矢印方向から見た端面図である。
第２の実施の形態では、まず、上述の第１の実施の形態と同様の第１工程から第５工程までを行う（図１（Ａ）〜（Ｃ）、図２（Ａ）及び（Ｂ）参照）。
次に、第６工程では、フィールドプレート形成予定領域内に存在する第１サブ絶縁３５膜及び第２サブ絶縁膜３７を除去することによって、ゲート電極３１の上側表面３１ａ及び一方の側の側面３１ｂａまたは３１ｂｂを露出面３１ｄ及び３１ｅとする（図６（Ａ）及び図７（Ａ）参照）。しかる後、このゲート電極３１の露出面３１ｄ及び３１ｅから、一方の側の第３サブ絶縁膜３９に渡って、一体的に覆うようにフィールドプレート６７を形成して図６（Ｂ）及び図７（Ｂ）に示すような構造体を得る。
まず、サブ絶縁膜３３のフィールドプレート形成予定領域内に、存在する第１サブ絶縁３５膜及び第２サブ絶縁膜３７を除去して、除去領域６９とする。この除去領域６９は、次いで形成するフィールドプレート６７とゲート電極３１とを、電気的に導通させる目的で除去形成する。そのために、周知のドライエッチングを用いて、ゲート電極３１が、この除去領域６９において露出するように除去する。従って、除去領域６９では、ゲート電極３１の表面が露出する。
ここで、第１の実施例において既に説明したように、フィールドプレート６７は、ゲート電極３１のドレイン電極側の側部及びその周辺領域を覆うように形成される。そのため、フィールドプレート形成予定領域は、第１サブ絶縁膜３５から、一方の側の第２サブ絶縁膜３７、及びこの一方の側の第３サブ絶縁膜３９に渡って設定される。従って、この第２の実施の形態では、第１サブ絶縁膜３５から、第１及び第２主電極２９ａ及び２９ｂのうち、ドレイン電極として使用する一方と対向する側の第２サブ絶縁膜３７ａまたは３７ｂに渡って除去することによって、除去領域６９とする。そして、ゲート電極３１の上側表面３１ａ、及び除去した側の側面３１ｂａまたは３１ｂｂに渡って、露出面３１ｄ及び３１ｅとする。尚、図６（Ａ）及び図７（Ａ）では、ゲート電極３１を、上側表面３１ａから側面３１ｂａに渡って露出させた場合の構成例を示している。
次いで、除去領域６９を形成した後に、フィールドプレート６７を形成する。
フィールドプレート６７は、ゲート電極３１の露出面３１ｄ及び３１ｅから、一方の側、すなわち第２サブ絶縁膜３７ａ及び３７ｂのうち、除去した側の第３サブ絶縁膜３９に渡って、一体的に覆うように形成する。
そして、除去領域６９において、フィールドプレート６７は、ゲート電極３１の除去領域６９からの露出面３１ｄ及び３１ｅと接触している。
そして、この第２の実施の形態では、上述した第１の実施の形態と同様に、フィールドプレート６７は、第３サブ絶縁膜３９及びゲート絶縁膜１３ｘの膜厚分Ｗ２だけ下地１１の上側表面１１ａ、すなわちＡｌＧａＮ層２１の上側表面２１ａから離間している。
また、フィールドプレート６７は、例えば周知のＥＢ蒸着を用いてＴｉ、Ｐｔ、及びＡｕを材料として形成するのが好ましい。
第２の実施の形態による半導体装置では、サブ絶縁膜３３が、ゲート電極３１の上側表面３１ａ及び一方の側の側面３１ｂａまたは３１ｂｂを露出させる除去領域６９を含んでいる。そして、除去領域６９から露出したゲート電極３１の露出面３１ｄ及び３１ｅから、一方の側の第３サブ絶縁膜３９に渡って、覆うようにフィールドプレート６７が形成されている。従って、この除去領域６９において、フィールドプレート６７とゲート電極３１の露出面３１ｄ及び３１ｅが直接接触している。そのため、第１の実施の形態による半導体装置と比して、広い面積においてフィールドプレート６７及びゲート電極３１が電気的に導通する。その結果、第２の実施の形態による半導体装置では、第１の実施の形態による効果に加えて、フィールドプレート６７及びゲート電極３１間の静電容量が低減されるという効果を奏し得る。そのため、第２の実施の形態による半導体装置では、例えば、トランジスタを高周波において動作させる場合等において有利である。
（Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態を説明する工程図であり、図１（Ｃ）に続く工程図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態における、第６工程において得られる構造体の平面図である。 （Ａ）及び（Ｂ）は、この発明の第１の実施の形態による半導体装置の特性を評価する図である。 （Ａ）〜（Ｃ）は、この発明の第１の実施の形態による半導体装置の電界強度分布を示す図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態を説明する工程図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態における、第６工程において得られる構造体の平面図である。
符号の説明
１１：下地
１３：ゲート絶縁膜
１５：基板
１７：バッファ層
１９：ＵＩＤ−ＧａＮ層
２１：ＵＩＤ−ＡｌＧａＮ層
２３：２次元電子ガス層
２５：素子領域
２７：素子分離領域
２９ａ、２９ｂ：第１及び第２主電極
３１：ゲート電極
３３：サブ絶縁膜
３５：第１サブ絶縁膜
３７：第２サブ絶縁膜
３９：第３サブ絶縁膜
４１：開口部
４３、６７：フィールドプレート
４５：パッド
６９：除去領域

Claims (6)

  1. 下地と、
    該下地の上側に互いに離間し、かつ対向して形成された第１及び第２主電極と、
    該第１及び第２主電極から露出した前記下地の上側表面に形成されたゲート絶縁膜と、
    該ゲート絶縁膜の上側に、前記第１及び第２主電極間に挟み込まれて形成されたゲート電極と、
    該ゲート電極及び前記ゲート絶縁膜を含む前記下地の全面を一体的に覆うように、前記ゲート電極の厚みよりも小さい膜厚で形成されたサブ絶縁膜であって、前記ゲート電極の上側表面を覆う第１サブ絶縁膜、前記ゲート電極の、前記第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及び前記ゲート電極から露出した前記ゲート絶縁膜を覆う第３サブ絶縁膜を含む、当該サブ絶縁膜と、
    該サブ絶縁膜に穿たれた、前記ゲート電極を部分的に露出させる開口部と、
    前記第１サブ絶縁膜から、一方の側の前記第２サブ絶縁膜、及び該一方の側の前記第３サブ絶縁膜に渡って、一体的に覆うように形成されたフィールドプレートであって、前記開口部を埋め込んで形成された当該フィールドプレートと
    を具えることを特徴とする半導体装置。
  2. 下地と、
    該下地の上側に互いに離間し、かつ対向して形成された第１及び第２主電極と、
    該第１及び第２主電極から露出した前記下地の上側表面に形成されたゲート絶縁膜と、
    該ゲート絶縁膜の上側に、前記第１及び第２主電極間に挟み込まれて形成されたゲート電極と、
    該ゲート電極及び前記ゲート絶縁膜を含む前記下地の全面を一体的に覆うように、前記ゲート電極の厚みよりも小さい膜厚で形成され、かつ前記ゲート電極の上側表面を覆う第１サブ絶縁膜、前記ゲート電極の、前記第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及び前記ゲート電極から露出した前記ゲート絶縁膜を覆う第３サブ絶縁膜を含む、サブ絶縁膜であって、前記第１サブ絶縁膜から一方の側の前記第２サブ絶縁膜に渡って、前記ゲート電極の上側表面及び前記一方の側の側面が露出するように、該第１サブ絶縁膜及び該第２サブ絶縁膜が除去された除去領域を含む当該サブ絶縁膜と、
    前記除去領域から露出した、前記ゲート電極の上側表面及び前記一方の側の側面から、前記一方の側の前記第３サブ絶縁膜に渡って、一体的に覆うように形成されたフィールドプレートと
    を具えることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ゲート絶縁膜及び前記第３サブ絶縁膜の膜厚の和が１５０ｎｍである
    ことを特徴とする半導体装置。
  4. 下地の上側表面にゲート絶縁膜を形成する第１工程と、
    互いに離間して設定された、第１及び第２主電極形成予定領域に存在する前記ゲート絶縁膜の領域部分を、前記下地の上側表面が露出するまで除去する第２工程と、
    前記第１及び第２主電極形成予定領域から露出した前記下地の露出面に、第１及び第２ 主電極を、互いに対向するようにそれぞれ形成する第３工程と、
    前記ゲート絶縁膜の上側であって、前記第１及び第２主電極間にゲート電極を形成する第４工程と、
    前記ゲート電極の上側表面を覆う第１サブ絶縁膜、前記ゲート電極の、前記第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及び前記ゲート電極から露出した前記ゲート絶縁膜を覆う第３サブ絶縁膜を含むサブ絶縁膜を、前記下地の全面を一体的に覆うように、前記ゲート電極の厚みよりも小さい膜厚で形成する第５工程と、
    前記サブ絶縁膜のフィールドプレート形成予定領域内に、前記ゲート電極を部分的に露出させる開口部を穿ち、しかる後、前記第１サブ絶縁膜から、一方の側の前記第２サブ絶縁膜、及び該一方の側の前記第３サブ絶縁膜に渡って、一体的に覆うとともに、前記開口部を埋め込んでフィールドプレートを形成する第６工程と
    を含むことを特徴とする半導体装置の製造方法。
  5. 下地の上側表面にゲート絶縁膜を形成する第１工程と、
    互いに離間して設定された、第１及び第２主電極形成予定領域に存在する前記ゲート絶縁膜の領域部分を、前記下地の上側表面が露出するまで除去する第２工程と、
    前記第１及び第２主電極形成予定領域から露出した前記下地の露出面に、第１及び第２主電極を、互いに対向するようにそれぞれ形成する第３工程と、
    前記ゲート絶縁膜の上側であって、前記第１及び第２主電極間にゲート電極を形成する第４工程と、
    前記ゲート電極の上側表面を覆う第１サブ絶縁膜、前記ゲート電極の、前記第１及び第２主電極とそれぞれ対向する両側側面を覆う第２サブ絶縁膜、及び前記ゲート電極から露出した前記ゲート絶縁膜を覆う第３サブ絶縁膜を含むサブ絶縁膜を、前記下地の全面を一体的に覆うように、前記ゲート電極の厚みよりも小さい膜厚で形成する第５工程と、
    フィールドプレート形成予定領域内に存在する前記第１サブ絶縁膜及び前記第２サブ絶縁膜を除去することによって、前記ゲート電極の上側表面及び一方の側の側面を露出面とし、しかる後、該ゲート電極の露出面から、前記一方の側の前記第３サブ絶縁膜に渡って、一体的に覆うようにフィールドプレートを形成する第６工程と
    を含むことを特徴とする半導体装置の製造方法。
  6. 請求項４または５に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜及び前記第３サブ絶縁膜を、膜厚の和が１５０ｎｍとなるように形成する
    ことを特徴とする半導体装置の製造方法。
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