JP2011155116A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲートリセス部が2DEG(2次元電子ガス)層を貫通して形成されたMIS-HEMTにおいて、最大ドレイン電流の低下を防止する。
【解決手段】基板19と、この基板上に形成されており、電子走行層13及び電子供給層15が順次積層されて形成された積層構造体17とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に2DEG層23を含む下地11と、下地の下地面11aから開口されており、内側底面が2DEG層の下側に配設される深さで形成されているゲート形成用凹部27と、ゲート形成用凹部の内側底面27a、ゲート形成用凹部の内側壁面27b、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜29であって、ゲート形成用凹部の開口深さよりも薄い膜厚で形成されたゲート絶縁膜と、ゲート絶縁膜が形成されたゲート形成用凹部を埋め込むゲート電極43とを具え、2DEG層付近のキャリア濃度が、1.0×1019cm-3よりも高濃度である。
【選択図】図1
【解決手段】基板19と、この基板上に形成されており、電子走行層13及び電子供給層15が順次積層されて形成された積層構造体17とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に2DEG層23を含む下地11と、下地の下地面11aから開口されており、内側底面が2DEG層の下側に配設される深さで形成されているゲート形成用凹部27と、ゲート形成用凹部の内側底面27a、ゲート形成用凹部の内側壁面27b、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜29であって、ゲート形成用凹部の開口深さよりも薄い膜厚で形成されたゲート絶縁膜と、ゲート絶縁膜が形成されたゲート形成用凹部を埋め込むゲート電極43とを具え、2DEG層付近のキャリア濃度が、1.0×1019cm-3よりも高濃度である。
【選択図】図1
Description
この発明は、半導体装置及びその製造方法に関し、特にMIS構造のHEMTに関する。
近年、2次元電子ガス(以下、2DEGとも称する)層を電流通路として使用した電界効果トランジスタとして、HEMT(High Electron Mobility Transistor)が注目されている。HEMTは、順次積層された電子走行層及び電子供給層を含む下地を有しており、電子走行層中に、これら電子走行層及び電子供給層のヘテロ接合面におけるピエゾ分極と自発分極とのいずれか一方または両方に基づいて生じる2DEG層を有している。HEMTは、2DEG層を利用することにより、高温動作、高速スイッチング動作、大電力動作等の点において、優れた電子素子を実現する材料として期待を集めている。
このようなHEMTにおいて、近年では、いわゆるMIS(Metal Insulator Semiconductor)構造を有するHEMT(以下、MIS−HEMTとも称する)が注目されている。
MIS−HEMTは、下地の上側表面にゲート絶縁膜を介してゲート電極が形成された構造を有している。そして、このような構造を採用することによって、MIS−HEMTは、ゲートリーク電流を大幅に低減できる点、及び順方向に電圧を印加できる点において、いわゆるMES(Metal Semiconductor)構造のHEMT(以下、MES−HEMTとも称する)、すなわちゲート電極がショットキ接合によって下地の上側表面に接して形成されたHEMTと比して有利である。
ところで、MIS−HEMTでは、上述したMES−HEMTとは異なり、下地上にゲート絶縁膜を介してゲート電極を形成するため、MES−HEMTと比して、ゲート電極及び2DEG層間の離間距離が大きくなる。その結果、MIS−HEMTでは、相互コンダクタンスが低下するという問題が生じる。
そこで、このようなMIS−HEMTにおいて、相互コンダクタンスの低下を抑制するために、下地に、下地面から凹部、すなわちゲートリセス部を開口形成し、このゲートリセス部の内側底面の領域内にゲート電極を形成する、いわゆるリセス構造のMIS−HEMTが知られている。
また、MIS−HEMTをノーマリ・オフ動作させる、すなわちゲート電極に電流を印加していない状態において電流が流れない構造とするために、上述したリセス構造において、ゲートリセス部が2DEG層を貫通させて、すなわち、ゲートリセス部を、その内側底面が2DEG層よりも下側に配設される深さで形成して、ゲート電極を形成した構造が周知である(例えば非特許文献1参照)。
T.Oka, et al., 「AlGaN/GaN Recessed MIS-Gate HFET With High-Threshold-Voltage Normally-Off Operation for Power Electronics Applications」 IEEE Electron Device Lett., Vol.29, No.7, Jul, 2008
しかしながら、ゲートリセス部を、2DEG層を貫通するように形成した場合には、当然のことながら、このゲートリセス部を埋め込んで形成されるゲート電極の下側に、2DEG層が存在しなくなる。
その結果、HEMTの動作時において、ドレイン電流が著しく低下するという問題がある。
また、従来は、例えば上述した非特許文献1に係るMIS−HEMTのように、プラズマCVD法を用いてゲート絶縁膜を形成していた。そのため、従来のMIS−HEMTでは、電子供給層の表面、及びゲートリセス部の内壁面に例えば結晶の格子欠陥等のダメージが生じ、その結果、2DEG層付近におけるキャリア濃度が減少する。
プラズマCVD法を用いてゲート絶縁膜を形成する場合には、このキャリア濃度の減少に起因して、特にドレイン電流の低下が顕著となる。
この発明の目的は、2DEG層付近におけるキャリア濃度を好適に設定することによって、ゲートリセス部を、2DEG層を貫通するように形成した場合においても、最大ドレイン電流の低下が防止されたMIS−HEMTを提供することにある。
上述の目的の達成を図るため、発明者らは、鋭意研究した結果、2次元電子ガス層すなわち2DEG層付近のキャリア濃度を好適に調整することによって、最大ドレイン電流の低下が抑制されたMIS−HEMTを提供できることを見出した。そこで、この発明による半導体装置は、以下の特徴を有する。
すなわち、この発明による半導体装置は、基板と、この基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に2DEG層を含む下地を具えている。
また、この発明による半導体装置は、下地の下地面から開口されており、内側底面が2DEG層の下側に配設される深さで形成されているゲート形成用凹部を具えている。
また、この発明による半導体装置は、ゲート形成用凹部の内側底面、ゲート形成用凹部の内側壁面、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜であって、ゲート形成用凹部の開口深さよりも薄い膜厚で形成されたゲート絶縁膜を具えている。
また、この発明による半導体装置は、ゲート絶縁膜が形成されたゲート形成用凹部を埋め込むゲート電極を具えている。
そして、この発明による半導体装置は、2DEG層付近のキャリア濃度が、1.0×1021cm−3よりも高濃度となっている。
また、この発明による半導体装置の製造方法は、以下の第1工程から第3工程までの各工程を含む。
すなわち、まず、第1工程では、基板と、この基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ電子走行層が、この電子走行層内の電子供給層との境界付近に2DEG層を含む下地に、下地面からゲート形成用凹部をこのゲート形成用凹部の内側底面が2DEG層の下側に配設される深さで開口する。
次に、第2工程では、熱CVD法を用いて、ゲート形成用凹部の内側底面、ゲート形成用凹部の内側壁面、及びゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜を、ゲート形成用凹部の開口深さよりも薄い膜厚で、かつ2DEG層付近のキャリア濃度が、1.0×1019cm−3よりも高濃度となるように形成する。
次に、第3工程では、ゲート絶縁膜が形成されているゲート形成用凹部を埋め込んでゲート電極を形成する。
この発明による半導体装置では、2次元電子ガス層すなわち2DEG層付近のキャリア濃度が、1.0×1019cm−3よりも高濃度に調整されている。その結果、この発明による半導体装置では、ゲートリセス部すなわちゲート形成用凹部が2DEG層を貫通して形成されているMIS−HEMTにおいても、上述した非特許文献1に係る半導体装置と比して、最大ドレイン電流の低下が防止された半導体装置を提供することができる。
また、この発明による半導体装置の製造方法では、熱CVD法を用いてゲート絶縁膜を形成することによって、2DEG層付近のキャリア濃度を、1.0×1019cm−3よりも高濃度に調整することが可能である。
そして、この発明の半導体装置及び半導体装置の製造方法では、2DEG層付近のキャリア濃度を、1.0×1019cm−3よりも高濃度の範囲内の値に調整することによって、ゲート形成用凹部が2DEG層を貫通して形成されているMIS−HEMTにおいても、最大ドレイン電流の低下が防止された半導体装置を得られること、また、熱CVD法を用いることによって、2DEG層付近のキャリア濃度を、1.0×1019cm−3よりも高濃度の範囲内の値に調整できることが測定によって確かめられた。尚、この測定については、後述する第1の実施の形態において詳細に説明する。
以下、図面を参照して、この発明に係る半導体装置、及び半導体装置の製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
〈第1の実施の形態〉
第1の実施の形態では、MIS構造、すなわちゲート絶縁膜上にゲート電極が形成された構造であり、かつゲートリセス部すなわちゲート形成用凹部が2DEG層を貫通して形成されているリセス構造、すなわち下地に、下地面からゲート形成用凹部が、その内側底面が2DEG層の下側に配設されて開口形成されており、このゲート形成用凹部を埋め込んでゲート電極が形成されている構造の半導体装置であって、2DEG層付近のキャリア濃度を、1.0×1019cm−3よりも高濃度の範囲内の値に調整されている半導体装置、及びその製造方法について説明する。
第1の実施の形態では、MIS構造、すなわちゲート絶縁膜上にゲート電極が形成された構造であり、かつゲートリセス部すなわちゲート形成用凹部が2DEG層を貫通して形成されているリセス構造、すなわち下地に、下地面からゲート形成用凹部が、その内側底面が2DEG層の下側に配設されて開口形成されており、このゲート形成用凹部を埋め込んでゲート電極が形成されている構造の半導体装置であって、2DEG層付近のキャリア濃度を、1.0×1019cm−3よりも高濃度の範囲内の値に調整されている半導体装置、及びその製造方法について説明する。
まず、この発明の第1の実施の形態による半導体装置100の構造について説明する。
図1は、この発明の第1の実施の形態による半導体装置100を説明する概略図であり、第1の実施の形態による半導体装置100を図中に矢印で示すゲート長方向に沿って厚み方向に切り取った切り口を示す端面図である。
第1の実施の形態による半導体装置100は、下地11を具えている。
下地11は、基板19と、この基板19上に形成されており、電子走行層13及び電子供給層15が順次積層されて形成された積層構造体17とを含んでいる。
そして、電子走行層13は、この電子走行層13内の電子供給層15との境界付近に2次元電子ガス層(以下、2DEG層とも称する)23を含んでいる。
より具体的には、下地11は、電子走行層13及び電子供給層15の界面にヘテロ接合面を有する、従来周知の下地であり、例えばAlGaN層及びGaN層を堆積した下地や、AlGaAs層及びGaAs層を堆積した下地等、その他の半導体基板の中から設計に応じた好適なものが用いられるのが好ましい。
なお、この第1の実施の形態では、一例としてMIS構造を有したAlGaN/GaN−HEMTについて説明する。そこで、下地11として、AlGaN/GaNのヘテロ接合面を有する下地を用いた場合を例に挙げて、図示すると共に説明する。
すなわち、第1の実施の形態では、下地11は、例えばSi、SiC、またはサファイア等で構成された基板19、及びこの基板19の上側に形成された例えばAlNまたはGaN等のバッファ層21を具えている。更に、このバッファ層21の上側に電子走行層13として、UID(Un−Intentionally−Doped:不純物無添加)−GaN層13(以下、単にGaN層13とも称する)、及び電子供給層15として、UID−AlGaN層15(以下、単にAlGaN層15とも称する)が順次形成されている。これらGaN層13及びAlGaN層15の積層構造体17では、GaN層13とAlGaN層15とのエネルギーバンドギャップの違いから、GaN層13内のAlGaN層15との境界付近に2DEG層23層が形成される。
なお、第1の実施の形態による半導体装置100では、図1に示す構成例のように、下地面11aを被覆する表面保護膜25を具える構成としてもよい。
表面保護膜25は、製造工程中に下地面11aが汚染されるのを防ぐ目的で形成されており、好ましくは例えば100nmの膜厚で、後述するゲート絶縁膜29と同様にSiN膜で構成されている。
また、表面保護膜25は、下地面11aに例えば結晶の格子欠陥等のダメージが生じるのを防止するために、周知の熱CVD法を用いて形成されている。
また、第1の実施の形態による半導体装置100は、ゲート形成用凹部27を具えている。
ゲート形成用凹部27は、下地11の下地面11aから開口され形成されている。
また、ゲート形成用凹部27は、半導体装置100をノーマリ・オフ動作させる、すなわち後述するゲート電極43に電流を印加していない状態において電流が流れないようにするために、内側底面が2DEG層23の下側に配設される深さで形成されている。
なお、この発明に係る発明者は、ゲート形成用凹部27を、2DEG層23の底面23aを含む平面から、このゲート形成用凹部27の深さ方向に3nm程度離間した深さまで形成することによって、半導体装置100をノーマリ・オフ動作させることが可能であることを実験により確認した。また、従来周知の通り、ゲート形成用凹部27を、2DEG層23の底面23aを含む平面から、このゲート形成用凹部27の深さ方向に29nm程度離間した深さまで形成した場合においても、半導体装置100をノーマリ・オフ動作させることが可能であることが確認されている(例えば「ノーマリオフ型AlGaN/GaNリセスMISゲートHFET」 野澤朋宏、岡徹、川村博史 SiC及び関連ワイドギャップ半導体研究会 2008/12月参照)。
従って、第1の実施の形態では、半導体装置100を確実にノーマリ・オフ動作させるために、ゲート形成用凹部27は、2DEG層23の底面23aを含む平面から、このゲート形成用凹部27の深さ方向に3〜29nmの範囲内の距離で離間した深さまで形成されているのが好ましい。
なお、図1に示すように、半導体装置100が下地面11aを被覆する表面保護膜25を具えている場合には、ゲート形成用凹部27は、表面保護膜25の上側表面25aから表面保護膜25及び下地11が連続的に開口されて形成されているのが好ましい。
また、第1の実施の形態による半導体装置100は、ゲート絶縁膜29を具えている。
ゲート絶縁膜29は、ゲート形成用凹部27の開口深さよりも薄い膜厚で、ゲート形成用凹部27を含む下地11の全面を一体的に被覆して形成されている。従って、ゲート絶縁膜29は、ゲート形成用凹部27の内側底面27aを被覆する第1ゲート絶縁膜部分31、ゲート形成用凹部27の内側壁面27bを被覆する第2ゲート絶縁膜部分33、及びゲート形成用凹部27外の下地面11aを被覆する第3ゲート絶縁膜部分35を以て一体的に形成されている。
なお、図1に示すように、半導体装置100が下地面11aを被覆する表面保護膜25を具えている場合には、第3絶縁膜部分35は、表面保護膜25の上側表面25aに形成されている。従って、その場合には、表面保護膜25が下地11と第3絶縁膜部分35との間に挟み込まれた構造となる。
また、ゲート絶縁膜29は、このゲート絶縁膜29の形成時において、電子供給層15の表面、すなわち下地面11a、及びゲート形成用凹部27の内壁面、すなわち内側底面27aと内側壁面27bに例えば結晶の格子欠陥等のダメージが生じるのを防ぐために、周知の熱CVD法を用いて、例えば好ましくは5〜20nmの範囲内の膜厚で、SiN膜を材料として形成されている。なお、このゲート絶縁膜29形成のための熱CVD法の条件については、後述する第1の実施の形態による半導体装置100の製造方法を説明する際に具体的に説明する。
第1の実施の形態による半導体装置100では、上述したように熱CVD法を用いてゲート絶縁膜29が形成されているため、下地面11a及びゲート形成用凹部27の内壁面に上述したダメージが生じるのが防止されている。
その結果、半導体装置100は、プラズマCVD法を用いてゲート絶縁膜が形成されている上述した非特許文献1に係る半導体装置とは異なり、2DEG層23付近のキャリア濃度の減少が抑制されている。従って、半導体装置100は、非特許文献1に係る半導体装置と比して、2DEG層23付近のキャリア濃度が高濃度に調整されている。具体的には、プラズマCVD法を用いてゲート絶縁膜が形成されている場合には、2DEG層23付近のキャリア濃度が最大でも1.0×1019cm−3程度であるため、第1の実施の形態による半導体装置100では、2DEG層23付近のキャリア濃度を、1.0×1019cm−3よりも高濃度に設定する必要がある。そして、より好ましくは、最大ドレイン電流の低下を防止するために2DEG層23付近のキャリア濃度は1.0×1020〜1.0×1022cm−3の範囲内の濃度に設定されているのがよい。
また、第1の実施の形態による半導体装置100は、下地11に、素子領域37を区画する目的で素子分離領域39を具えている。
素子分離領域39は、下地11上の各素子領域37を電気的に分離する目的で、下地11に例えばArイオン等がイオン注入されて形成されている。そして、素子分離領域39は、各素子領域37を確実に電気的に分離するために、下地面11aから2DEG層23の下側までイオン注入されて形成されている。
また、第1の実施の形態による半導体装置100は、第1及び第2主電極41a及び41bを具えている。
第1及び第2主電極41a及び41bは、ゲート形成用凹部27及び後述するゲート電極43を挟んで互いに離間して形成されており、かつ第3ゲート絶縁膜部分35及び表面保護膜25の領域部分が除去された下地面11aの露出面、すなわち露出面11b及び11cにおいて露出面11b及び11cに接して形成されている。
また、第1及び第2主電極41a及び41bは、好ましくは例えばTi及びAlを材料として形成されている。
そして、これら第1及び第2主電極41a及び41bは、露出面11b及び11cにおいて、下地面11aとオーミック接触が取られる。その結果、これら第1及び第2主電極41a及び41bは、オーミック電極として、一方がソース電極、また他方がドレイン電極として機能する。
また、第1の実施の形態による半導体装置100は、ゲート電極43を具えている。
ゲート電極43は、ゲート絶縁膜29が形成されたゲート形成用凹部27を埋め込んで形成されている。
そして、ゲート電極43は、互いに離間しかつ対向して配設された第1及び第2主電極41a及び41b間に形成されている、ゲート形成用凹部27を埋め込んでゲート電極43が形成されているため、第1及び第2主電極41a及び41b間に挟み込まれて配置されている。
また、ゲート電極43は、好ましくは例えばNi及びAuを材料として形成されている。
第1の実施の形態による半導体装置100では、上述したように2DEG層23付近のキャリア濃度が、1.0×1020〜1.0×1022cm−3の範囲内の値に調整されている。その結果、半導体装置100では、ゲートリセス部すなわちゲート形成用凹部27が2DEG層23を貫通して形成されているMIS−HEMTにおいても、最大ドレイン電流の低下を防止することができる。
そして、プラズマCVD法を用いてゲート絶縁膜が形成されている例えば上述した非特許文献1に係る半導体装置と比して、2DEG層23付近のキャリア濃度が高濃度に設定されているため、この非特許文献1に係る半導体装置と比して大きな最大ドレイン電流を得ることができる。
次に、上述した第1の実施の形態による半導体装置100の製造方法について説明する。
この製造方法は、第1工程から第3工程までを含んでいる。以下、第1工程から順に各工程につき説明する。
図2(A)及び(B)は、この発明の第1の実施の形態に係る製造方法を説明する工程図である。また、図3は、図2(B)に続く工程図である。これらの各図は、それぞれ各製造段階で得られた構造体を図中に矢印で示すゲート長方向に沿って厚み方向に切り取った切り口で示してある。
まず、第1工程では、基板11と、この基板11上に形成されており、電子走行層13及び電子供給層15が順次積層されて形成された積層構造体17とを含む下地11に、この下地11の上側表面すなわち下地面11aからゲート形成用凹部27を開口して図2(A)に示すような構造体を得る。
既に説明したように、下地11は、従来周知の下地であり、かつ電子走行層13及び電子供給層15の界面にヘテロ接合面を有する下地、すなわち例えばAlGaN層及びGaN層を堆積した下地や、AlGaAs層及びGaAs層を堆積した下地等、その他の下地の中から設計に応じて好適なものを用いればよい。尚、この第1の実施の形態では、一例としてAlGaN/GaN−HEMTを製造する工程を説明する。そこで、下地11として、AlGaN/GaNのヘテロ接合面を有する下地を用いた場合を例に挙げて、図示すると共に説明する。
すなわち、下地11は、まず、例えばSi、SiC、またはサファイア等で構成された基板19、及びこの基板19の上側に周知のMOCVD法によって形成された例えばAlNまたはGaN等のバッファ層21を具えている。更に、このバッファ層21の上側に電子走行層13としてGaN層13、及び電子供給層15としてAlGaN層15が周知のMOCVD法、またはMBE法によって順次形成されている。このような積層構造を形成すると、GaN層13とAlGaN層15とのエネルギーバンドギャップの違いから、GaN層13内のAlGaN層15との境界付近に2DEG層23が形成される。
なお、この実施の形態では、図2(A)に示す構成例のように、第1工程において、ゲート形成用凹部27を開口する前に、下地11の下地面11aを被覆する表面保護膜25を形成しておいてもよい。
既に説明したように、表面保護膜25は、製造工程中において下地面11aが汚染されるのを防ぐ目的で形成される。
そのために、表面保護膜25を、好ましくは例えば100nmの膜厚で、後述するゲート絶縁膜29と同様にSiN膜を材料として形成する。
また、表面保護膜25を、下地面11aに例えば結晶の格子欠陥等のダメージが生じるのを防止するために、周知の熱CVD法を用いて形成する。
そして、表面保護膜25を形成した後に、この表面保護膜25及び下地11にゲートリセス部としてのゲート形成用凹部27を開口する。
第1の実施の形態では、周知のホトリソ技術、及び例えば誘導結合プラズマイオンエッチング等のドライエッチングの技術を用いて、表面保護膜25の上側表面25aから連続的に表面保護膜25及び下地11を開口して、ゲート形成用凹部27を形成する。
このとき、半導体装置100をノーマリ・オフ動作させる、すなわち後述するゲート電極43に電流を印加していない状態において電流が流れないようにするために、ゲート形成用凹部27を、内側底面が2DEG層23の下側に配設される深さで形成する。
そして、第1の実施の形態では、半導体装置100を確実にノーマリ・オフ動作させるために、ゲート形成用凹部27を、2DEG層23の底面23aを含む平面から、このゲート形成用凹部27の深さ方向に3〜29nmの範囲内の距離で離間した深さまで形成するのが好ましい。
また、第1の実施の形態では、ゲート形成用凹部27を開口することによって、表面保護膜25からゲート形成用凹部27内において下地11の表面が一部露出する。そのため、この露出面であるゲート形成用凹部27の内側底面27a及び内側壁面27bが外気に晒され、その結果、これら内側底面27a及び内側壁面27bに酸化物や炭素化合物等の汚れが付着する可能性がある。第1の実施の形態では、後の工程において、ゲート形成用凹部27を埋め込んでゲート電極を形成するため、このような汚れがゲート形成用凹部27内に付着した場合には、製造される半導体装置に特性劣化が生じる恐れがある。
そこで、第1の実施の形態では、第1工程によってゲート形成用凹部27を形成した後であって、続く第2工程を行う前に、ゲート形成用凹部27内から酸化物や炭素化合物等の汚れを除去するのが好ましい。そのために、ゲート形成用凹部27の内側底面27a及び内側壁面27bを、好ましくは例えば800℃程度の高温下において、NH3を用いて洗浄する。そして、この洗浄の後、速やかに続く第2工程を行い、ゲート形成用凹部27の内側底面27a及び内側壁面27bをゲート絶縁膜によって被覆するのが好ましい。
次に第2工程では、ゲート絶縁膜29を形成して図2(B)に示すような構造体を得る。
第1の実施の形態では、ゲート絶縁膜29を、ゲート形成用凹部27を含む下地11の全面を一体的に覆うように形成する。このとき、ゲート形成用凹部27の開口深さよりも薄い膜厚でゲート絶縁膜29を形成する。これによって、ゲート絶縁膜29は、ゲート形成用凹部27の内側底面27aを被覆する第1ゲート絶縁膜部分31、ゲート形成用凹部27の内側壁面27bを被覆する第2ゲート絶縁膜部分33、及びゲート形成用凹部27外の下地面11aを被覆する第3ゲート絶縁膜部分35を以て一体的に形成される。ここで、この実施の形態では、上述した第1工程において、下地面11a上に表面保護膜25を形成しているため、第3絶縁膜部分35は、表面保護膜25の上側表面25aに形成される。その結果、第1の実施の形態によって製造される半導体装置では、表面保護膜25が下地11と第3絶縁膜部分35との間に挟み込まれる構造となる。
また、この実施の形態では、最大ドレイン電流の低下を防止するために、2DEG層23付近のキャリア濃度を好ましくは1.0×1019cm−3よりも高濃度に、より好ましくは1.0×1020〜1.0×1022cm−3の範囲内の濃度に設定する。
そのために、このゲート絶縁膜29の形成時において、電子供給層15の表面、すなわち下地面11a、及びゲート形成用凹部27の内壁面、すなわち内側底面27aと内側壁面27bに例えば結晶の格子欠陥等のダメージが生じるのを防ぐ必要がある。
そこで、このダメージを防止するために、この実施の形態では、周知の熱CVD法を用いて、好ましくは例えば反応ガスとして100sccmの0.7%SiH4及び6slmの100%NH3を、またキャリアガスとしてN2及びH2を用い、800℃の温度で50〜760Torrの範囲内の圧力下において、SiN膜を好ましくは例えば5〜20nmの範囲内の膜厚に成長させることによって、ゲート絶縁膜29を形成する。
また、第1の実施の形態では、この第2工程において、下地11に、素子領域37を区画する目的で素子分離領域39を形成する。素子分離領域39は、下地11上の各素子領域37を電気的に分離する目的で、例えばArイオン等を下地11にイオン注入して形成される。このとき、各素子領域37を確実に電気的に分離するために、下地面11aから2DEG層23の下側までイオン注入を行い、素子分離領域39を形成する。
なお、素子分離領域39の形成は、この第2工程において、ゲート絶縁膜29の形成前、またはゲート絶縁膜29の形成後のいずれの時点で行ってもよい。
そして、この第2工程を行った後に、第1及び第2主電極41a及び41bを形成して図3に示すような構造体を得る。
そのために、まず、下地11に、ゲート形成用凹部27を挟んで互いに離間して設定された第1及び第2主電極形成予定領域に存在する第3ゲート絶縁膜部分35及び表面保護膜25の領域部分を、下地面11aが露出するまで除去する。
第1の実施の形態では、周知のホトリソ技術と、例えば反応性イオンエッチング、ウェットエッチング、またはドライエッチング等の技術とを用いて、第1及び第2主電極形成予定領域に存在する第3ゲート絶縁膜部分35及び表面保護膜25の領域部分を除去する。
また、第1の実施の形態では、上述した第1工程において下地面11a上に表面保護膜25を形成している。そこで、第1及び第2主電極形成予定領域の下地面11aを露出させるために、この除去処理よって、第3ゲート絶縁膜部分35及び表面保護膜25の領域部分を連続的に除去する。この除去により、第1及び第2主電極形成予定領域では、下地面11aが露出面11b及び11cとして露出する。
次に、この除去によって露出した下地面11a、すなわち露出面11b及び11cに、第1及び第2主電極41a及び41bを互いに対向するようにそれぞれ形成する。
そのために、第1及び第2主電極41a及び41bを、周知のEB(Electron Beam)蒸着を用いて、例えばTi及びAlを堆積することによって形成するのが好適である。これら第1及び第2主電極41a及び41bは、露出面11b及び11cにおいて、下地面11aとオーミック接触が取られる。その結果、これら第1及び第2主電極41a及び41bは、オーミック電極として、一方がソース電極、また他方がドレイン電極として機能する。
次に、第3工程では、ゲート絶縁膜29が形成されているゲート形成用凹部27を埋め込んでゲート電極43を形成して図1に示すような半導体装置100を得る。
ゲート電極43は、周知のEB蒸着を用いて、例えばNi及びAuを堆積することによって形成される。そして、互いに離間しかつ対向して形成された第1及び第2主電極41a及び41b間に形成されている、ゲート形成用凹部27を埋め込んでゲート電極43を形成することによって、このゲート電極43は、第1及び第2主電極41a及び41b間に挟み込まれて配置される。
この第1の実施の形態による半導体装置の製造方法では、上述したように熱CVD法を用いてゲート絶縁膜29を形成することによって、2DEG層23付近のキャリア濃度を高濃度に、具体的には1.0×1019cm−3よりも高濃度に、より好ましくは1.0×1020〜1.0×1022cm−3の範囲内の濃度の濃度に調整することが可能である。
そして、第1の実施の形態による半導体装置の製造方法では、2DEG層23付近のキャリア濃度を上述した濃度に調整することによって、ゲート形成用凹部27が2DEG層23を貫通して形成されているMIS−HEMTにおいても、最大ドレイン電流の低下が防止された半導体装置を得ることができる。
ここで、この発明に係る発明者は、第1の実施の形態による半導体装置100について、上述した第2工程において説明した条件の下において、熱CVD法を用いてゲート絶縁膜29を形成することによって、2DEG層23付近のキャリア濃度を高濃度に調整できることを確認するための実験を行った。
図4は、第1の実施の形態による半導体装置100についてキャリア濃度のプロファイルを得る実験を行った結果を示す図である。図4において、縦軸は、キャリア濃度をcm−3単位で目盛ってある。また、横軸は、ゲート電極43から広がる空乏層の距離を、ゲート絶縁膜29の表面からの距離を以ってnm単位で目盛ってある。そして、このプロファイルの結果は、空乏層の広がりに対するキャリア濃度の分布を、第1及び第2主電極41a及び41b間の領域内における、ゲート絶縁膜29の表面からの深さ方向に対する平均的なキャリア濃度の分布として示している。
また、このプロファイルでは、上述した第2工程において説明した条件でゲート絶縁膜29を形成してあり、ゲート絶縁膜29の厚みを20nm、ゲート長を1.5μm、及びゲート幅を10μmにそれぞれ設定し、また、ゲート形成用凹部27を、2DEG層23の底面23aを含む平面から、ゲート形成用凹部27の深さ方向に3nmの離間した深さまで形成した半導体装置100を試料として使用した。
周知の通り、キャリア濃度は、2DEG層23及びその周辺において最も高濃度となる。従って、図4の結果から、この実験に用いた半導体装置100では、ゲート絶縁膜29表面から20nm付近の深さに2DEG層23が存在していることが分かる。
そして、この半導体装置100では、ゲート絶縁膜29表面から20nm付近の深さの領域、すなわち2DEG層23の付近において、キャリア濃度が1.0×1021cm−3に調整されている。
この結果から、上述した第1の実施の形態に係る半導体装置100では、プラズマCVD法を用いてゲート絶縁膜が形成されている、例えば上述した非特許文献1に係る半導体装置に想定される最大キャリア濃度と比して、2DEG層23付近のキャリア濃度が高濃度に調整されていることが確認された。
この発明に係る発明者は、第1の実施の形態による半導体装置100について、最大ドレイン電流の低下が防止されていることを確認するための実験を行った。
図5(A)及び(B)は、第1の実施の形態による半導体装置の特性を評価する図であり、半導体装置の最大ドレイン電流について、第1の実施の形態による半導体装置100、すなわち上述した図4に係るプロファイルを得たのと同様の半導体装置100(以下、被測定素子1とも称する)と、上述した非特許文献1に係る、プラズマCVD法によって形成されたゲート絶縁膜を具えるMIS−HEMT構造の半導体装置(以下、被測定素子2とも称する)とを比較するための図である。
図5(A)では、縦軸は、Ids(ドレイン−ソース電流)をmA単位で目盛ってある。また、横軸は、Vds(ドレイン−ソース電圧)をV単位で目盛ってある。
また、図5(B)では、縦軸は、mm単位ゲート幅当たりのIds(ドレイン−ソース電流)をmA/mm単位で目盛ってある。また、横軸は、Vds(ドレイン−ソース電圧)をV単位で目盛ってある。
そして、図5(A)は、被測定素子1についてパルス測定を行った結果を示している。上述したように、被測定素子1は、図4に係るプロファイルを得たのと同様の半導体装置100であり、すなわちゲート長が1.5μm及びゲート幅が10μmにそれぞれ設定され、また図4の結果から2DEG層23付近のキャリア濃度が1.0×1021cm−3に調整されている。そして、図5(A)では、被測定素子1に対して、Vg(ゲート電圧)を+12〜+1Vの範囲で1Vずつ変化させて測定した結果を示している。
また、図5(B)は、非特許文献1に開示されている実験結果であり、被測定素子2に対して、Vgを+13〜+6Vの範囲で、1Vずつ変化させて測定した結果を示している。被測定素子2は、上述したように、プラズマCVD法によって形成されたゲート絶縁膜を具えるMIS−HEMT構造の半導体装置であり、ゲート長が3μmに設定されている。
図5(A)の結果から、被測定素子1では、Idmax(最大ドレイン電流)が約5mAとなっていることが分かる。そして、既に説明したように、被測定素子1は、ゲート幅が10μmに設定されているので、mm単位ゲート幅当たりの最大ドレイン電流は約500mA/mmとなる。
また、図5(B)の結果から、被測定素子2では、mm単位ゲート幅当たりの最大ドレイン電流が約200mA/mmとなっていることが分かる。
ここで、AlGaN/GaN−HEMTでは、最大ドレイン電流Idmaxは、次式(1)で表される(例えば「GaAs電界効果トランジスタの基礎」福田益美、平地康剛 電子情報通信学会 p.158参照)。なお、μ:電子移動度、Wg:ゲート幅、ε:GaN層の誘電率、Lg:ゲート長、d:AlGaN層の厚み、Vgs:ゲート電極及びソース電極間の電圧、及びVth:閾値電圧とする。
Idmax=μWgμ(Vgs−Vth)2/2Lgd ・・・(1)
式(1)から明らかなように、AlGaN/GaN−HEMTにおいて、最大ドレイン電流Idmaxは、ゲート長Lgに反比例することが分かる。
式(1)から明らかなように、AlGaN/GaN−HEMTにおいて、最大ドレイン電流Idmaxは、ゲート長Lgに反比例することが分かる。
そして、上述したように、被測定素子1ではゲート長が1.5μmに、また、被測定素子2ではゲート長が3μmに、それぞれ設定されている。
従って、図5(A)に係る結果及び式(1)から、被測定素子1のゲート長を被測定素子2と同様に3μmに設定した場合には、被測定素子1の最大ドレイン電流は250mA/mm程度となる。
そのため、被測定素子1のゲート長を被測定素子2と同様とした場合でも、被測定素子1は、被測定素子2と比して、最大ドレイン電流の値が大きくなると考えられる。
これらの結果から、上述した第1の実施の形態の半導体装置100では、熱CVD法を用いてゲート絶縁膜29を形成することによって、2DEG層23付近のキャリア濃度を高濃度に調整でき、その結果、プラズマCVD法を用いてゲート絶縁膜が形成されている半導体装置に想定される最大キャリア濃度と比して、最大ドレイン電流を増大できることが分かった。
11:下地
13:電子走行層
15:電子供給層
17:積層構造体
19:基板
21:バッファ層
23:2DEG(2次元電子ガス)層
25:表面保護膜
27:ゲート形成用凹部
29:ゲート絶縁膜
31:第1ゲート絶縁膜部分
33:第2ゲート絶縁膜部分
35:第3ゲート絶縁膜部分
37:素子領域
39:素子分離領域
41a及び41b:第1及び第2主電極
43:ゲート電極
100:半導体装置
13:電子走行層
15:電子供給層
17:積層構造体
19:基板
21:バッファ層
23:2DEG(2次元電子ガス)層
25:表面保護膜
27:ゲート形成用凹部
29:ゲート絶縁膜
31:第1ゲート絶縁膜部分
33:第2ゲート絶縁膜部分
35:第3ゲート絶縁膜部分
37:素子領域
39:素子分離領域
41a及び41b:第1及び第2主電極
43:ゲート電極
100:半導体装置
Claims (9)
- 基板と、該基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ前記電子走行層が、該電子走行層内の前記電子供給層との境界付近に2次元電子ガス層を含む下地と、
前記下地の下地面から開口されており、内側底面が前記2次元電子ガス層の下側に配設される深さで形成されているゲート形成用凹部と、
該ゲート形成用凹部の内側底面、該ゲート形成用凹部の内側壁面、及び前記ゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜であって、前記ゲート形成用凹部の開口深さよりも薄い膜厚で形成された当該ゲート絶縁膜と、
該ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極と
を具え、
前記2次元電子ガス層付近のキャリア濃度が、1.0×1019cm−3よりも高濃度である
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記キャリア濃度が1.0×1020〜1.0×1022cm−3の範囲内の濃度である
ことを特徴とする半導体装置。 - 請求項2に記載の半導体装置であって、
前記キャリア濃度が1.0×1021cm−3である
ことを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置であって、
前記ゲート形成用凹部は、前記2次元電子ガス層の底面を含む平面から、該ゲート形成用凹部の深さ方向に3〜29nmの範囲内の距離で離間した深さまで形成されている
ことを特徴とする半導体装置 - 請求項1〜4のいずれか一項に記載の半導体装置であって、
前記ゲート絶縁膜は、熱CVD法を用いて形成されている
ことを特徴とする半導体装置 - 基板と、該基板上に形成されており、電子走行層及び電子供給層が順次積層されて形成された積層構造体とを含み、かつ前記電子走行層が、該電子走行層内の前記電子供給層との境界付近に2次元電子ガス層を含む下地に、下地面からゲート形成用凹部を該ゲート形成用凹部の内側底面が前記2次元電子ガス層の下側に配設される深さで開口する第1工程と、
熱CVD法を用いて、該ゲート形成用凹部の内側底面、該ゲート形成用凹部の内側壁面、及び前記ゲート形成用凹部外の下地面を連続的かつ一体的に被覆するゲート絶縁膜を、前記ゲート形成用凹部の開口深さよりも薄い膜厚で、かつ前記2次元電子ガス層付近のキャリア濃度が、1.0×1019cm−3よりも高濃度となるように形成する第2工程と、
該ゲート絶縁膜が形成されている前記ゲート形成用凹部を埋め込んでゲート電極を形成する第3工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法であって、
前記キャリア濃度が1.0×1020〜1.0×1022cm−3の範囲内の濃度となるように前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法であって、
前記キャリア濃度が1.0×1021cm−3となるように前記ゲート絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項6〜8に記載の半導体装置製造方法であって、
前記ゲート形成用凹部を、前記2次元電子ガス層の底面を含む平面から、該ゲート形成用凹部の深さ方向に3〜29nmの範囲内の距離で離間した深さまで形成する
ことを特徴とする半導体装置の製造方法。
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