CN102097477B - 带栅极的mis及mim器件 - Google Patents
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Abstract
本发明属于10纳米以下的半导体器件技术领域，具体涉及一种带栅极的金属-绝缘体-半导体（MIS）及金属-绝缘体-金属（MIM）器件。本发明通过在MIM或者MIS器件的侧壁上施加栅极电压来调控电场，以此调节MIM或者MIS结构中的FN隧穿电流，进而控制器件的关断与开启。本发明所提出的带栅极的MIM及MIS器件的沟道可以做的非常短，而且能够达到很低的漏电流，且功耗低，非常适用于集成电路的后端工艺及各种芯片的制造。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种带栅极的MIS及MIM器件。
背景技术
近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半导体芯片集成度的不断增加，MOS晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。如今的集成电路器件技术已经处于50纳米左右，MOS管源极和漏极间的漏电流随沟道长度的缩小迅速上升。在30纳米以下，有必要使用新的器件以获得较小的漏电流，降低芯片功耗。
金属-绝缘体-半导体（MIS）或者金属-绝缘体-金属（MIM）的三层堆栈结构如图1所示，其中，所示103为金属层，所示102为绝缘体层，所示101为金属层或者为半导体层。对于厚度大于4纳米的绝缘体层，MIS或者MIM结构中的漏电流主要是由Fowler-Nordheim(FN)隧穿引起。对于厚度小于4纳米的绝缘体层，其漏电流主要是由直接隧穿引起。现在通常以高介电常数（高k）的材料来制备绝缘体层，而一般高k材料制备的绝缘体层的厚度要大于4纳米，因此其漏电流主要由FN 隧穿决定。从本质上说，直接隧穿电流和FN隧穿电流的起源是相同的，都是由能量低于势垒高度的载流子隧穿过势垒，到达势垒的另一边，他们之间的差别主要是在隧穿发生时施加在绝缘体层上的压降不同，只有在绝缘体层上施加较高的压降时MIS和MIM结构才会产生FN隧穿电流。基于MIS和MIM结构的MIS及MIM器件因为中间有绝缘体层所以可以达到很低的漏电流，减小了芯片功耗。
发明内容
本发明的目的在于提出一种新的基于MIS及MIM结构的MIS及MIM器件，以达到很低的漏电流，降低芯片功耗。
为达到本发明的上述目的，本发明提出了一种带栅极的MIS及MIM器件，具体包括：
一个半导体衬底；
位于所述半导体衬底上的源极；
位于所述半导体衬底上的漏极；
位于所述源极与所述漏极之间的第一绝缘层；
所述的源极、漏极与所述的绝缘层构成一个MIM或者MIS结构；
其特征在于，还包括：
位于所述半导体衬底上所述MIM或者MIS结构一侧的栅极；
位于所述MIM或者MIS结构与所述栅极之间的第二绝缘层。
其中，当源极采用金属、合金材料时，与所述漏极、第一绝缘层构成MIM（金属-绝缘体-金属）结构。而当源极采用半导体材料时，可以与所述漏极、第一绝缘层构成MIS（金属-绝缘体-半导体）结构。
本发明中，所述的漏极、栅极由金属、合金或者掺杂的多晶硅形成。所述的第一、第二绝缘层由氧化物、氮化物、氮氧化物或者其它高介电常数的绝缘材料形成，例如：Ta2O5、Pr2O3、HfO2、Al2O3、ZrO2等；其中所述第一绝缘层的厚度范围为3-15纳米。
本发明通过在MIM或者MIS器件的侧壁上施加栅极电压来调控电场，以此调节MIM或者MIS结构中的FN隧穿电流，进而控制器件的关断与开启。
本发明所提出的带栅极的MIM及MIS器件的沟道可以做的非常短，而且能够达到很低的漏电流，减小了芯片功耗，非常适用于集成电路的后端工艺及各种芯片的制造。
附图说明
图1为一种MIS或者MIM结构的三层堆栈结构。
图2为本发明提出的一种带栅极的MIS或MIM器件的实施例的截面图。
图3为图2所示结构的MIS器件未施加电压时的能带图。
图4为图2所示结构的MIS器件处于关断状态时的能带图。
图5为图2所示结构的MIS器件处于开启状态时的能带图。
图6为图2所示结构的MIS器件处于开启状态时的电场相叠加的示意图。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。参考图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
本发明所提供的一个带栅极的MIS或MIM器件的实施例的剖面图如图2所示，MIS或者MIM结构200形成于硅衬底201之上，包括源极区域202、绝缘体层203和漏极区域204。漏极204采用Al、Pt或者其它金属材料。绝缘体层203为采用原子层淀积的方法形成的一层3-15纳米厚的高介电材料，高介电材料比如为Ta2O5、Pr2O3、HfO2、Al2O3、ZrO2。源极202采用金属材料，可与漏极204、绝缘体层203构成MIM结构，如果源极202采用半导体材料，则可与漏极204、绝缘体层203构成MIS结构。在MIM或MIS结构200的一侧形成有栅极206，并且栅极206与MIM或MIS结构200通过绝缘体层205相隔离。栅极206采用金属、合金或者掺杂的多晶硅材料。绝缘体层205采用Ta2O5、Pr2O3、HfO2、Al2O3、ZrO2等高介电材料。
接下来，以采用如图2所示结构的带栅极的MIS器件来描述本法提出的半导体器件的工作原理。
图3为未施加电压时MIS器件中的MIS结构的能带图，由于势垒的存在，电子无法从半导体层的导带到达绝缘体层的导带。图4为处于关断状态时MIS器件中的MIS结构的能带图，此时，对漏极施加电压Vd=3V，对栅极施加电压Vg=0V。施加在绝缘体层上的压降由漏极电压提供，而漏极正偏压较小，难以产生FN 隧穿，电子无法从半导体层的导带附近隧穿进入绝缘体层的导带，无法产生FN隧穿电流。
图5为处于开启状态时MIS器件中的MIS结构的能带图，此时，对漏极施加电压Vd=3V，对栅极施加电压Vg=3V。漏极正偏压虽然较小，但是在靠近栅极的区域，施加在绝缘体层上压降由漏极正偏压和栅极正偏压共同提供，电场增强，将会产生FN 隧穿，电子可以从半导体层的导带附近隧穿进入绝缘体层的导带，形成FN隧穿电流。图6为处于开启状态时，MIS器件中电场相叠加的示意图，通过改变栅极偏压的大小可以调节绝缘体层中产生的FN隧穿电流的大小。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
Claims (6)
1.一种半导体器件，包括：
一个半导体衬底；
位于所述半导体衬底上的源极；
位于所述源极上的第一绝缘层；
位于所述第一绝缘层上的漏极；
所述的源极、第一绝缘层与所述的漏极构成一个MIM结构或者MIS结构；
其特征在于，还包括：
位于所述半导体衬底上所述MIM或者MIS结构一侧的栅极；
以所述MIM结构或者MIS结构中的“I”绝缘层作为沟道材料；
位于所述MIM或者MIS结构与所述栅极之间的第二绝缘层；
这里，MIM结构即为金属-绝缘体-金属结构，MIS结构即为金属-绝缘体-半导体结构。
2.根据权利要求1所述的半导体器件，其特征在于，所述的漏极、栅极由金属、合金或者掺杂的多晶硅形成。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述的源极由金属、合金材料形成，与所述漏极、第一绝缘层构成MIM，即金属-绝缘体-金属结构。
4.根据权利要求1或2所述的半导体器件，其特征在于，所述的源极由半导体材料形成，与所述漏极、第一绝缘层构成MIS，即金属-绝缘体-半导体结构。
5.根据权利要求1或2所述的半导体器件，其特征在于，所述的第一、第二绝缘层由氧化物、氮化物或者氮氧化物形成。
6.根据权利要求1或2所述的半导体器件，其特征在于，所述第一绝缘层的厚度为3-15纳米。
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