CN106558609A - 隧穿场效应晶体管及其制造方法 - Google Patents
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Abstract
一种隧穿场效应晶体管，包括：沟道区，位于半导体衬底上；栅堆叠，位于沟道区上，依次包括栅介质层、第一栅电极层、表面电势放大层和第二栅电极层；源/漏区，具有第一掺杂类型的源区和第二掺杂类型的漏区位于沟道区两侧且嵌入半导体衬底中；袋区，具有第二掺杂类型且位于源区与沟道区之间，其中，部分袋区延伸至源区与栅堆叠之间，与源区形成垂直隧穿结构。依照本发明的隧穿场效应晶体管及其制备方法，通过在源区与栅堆叠之间形成袋区构成垂直隧穿结构而提高载流子的隧穿几率，同时通过采用具有铁电属性的第二栅介质层，利用铁电栅介质层的表面电势放大作用实现导通电流的进一步提高。
Description
技术领域
本发明涉及一种隧穿场效应晶体管及其制造方法，尤其涉及一种具有表面电势放大作用的隧穿场效应晶体管及其制造方法。
背景技术
40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚50nm。单个芯片上集成有上百亿个晶体管。然而，伴随集成度的不断提高，单位面积上晶体管数量急剧增加带来功耗的急剧增大。如今，SOC芯片的功耗已达到百瓦量级，这对器件的封装、散热及冷却提出了更高的要求。集成电路的高功耗一方面会使产品的寿命和可靠性大大降低，另一方面大量的集成电路无时不在消耗着地球上有限的电力资源。在能源问题日趋严重的今天，低压低功耗半导体器件的研制成为当今集成电路技术研究中的重中之重。
在集成电路技术中，功耗一般包括来自开关的动态功耗和来自漏电的静态功耗。伴随器件特征尺寸的不断减小，动态功耗和静态功耗都呈现不断增加的趋势。半导体器件的静态功耗与工作电压(Vdd)成正比，动态功耗与Vdd 2成正比，因此在集成电路技术发展的早期一般是通过减小Vdd以获得较小的功耗。当集成电路技术节点在130nm以上时，Vdd与器件的特征尺寸成比例缩小，但是当集成电路技术节点发展到130nm以下，尤其是进入亚100nm以后，Vdd减小的速度已跟不上器件的特征尺寸减小的速度，这一方面是受到电源技术发展的限制，按着摩尔定律集成电路每18个月翻一番，而电源技术要达到相同的发展水平则需要5年；另一方面是受到MOSFET自身工作机制的限制，众所周知，MOSFET是通过栅极控制势垒的升高与降低实现器件的开启与关断，电流的形成来自于载流子势垒跃迁，根据波尔兹曼理论，MOSFET的亚阈值斜率(Subthreshold slop，SS)不会小于60mV/dec，为了获得好的驱动特性，在减小Vdd的同时需相应减小阈值电压(Vt)，但是由于亚阈值斜率的限制，静态漏电(Ioff)将成指数规律的增加，因此器件的工作电压会维持在一个较高的水平。
以14nm技术节点为例，如果按照等比例缩小的规律计算，器件的工作电压应为0.14V，实际上器件的预计工作电压在0.7V，这样功耗将增加25倍，为了降低功耗，实现器件在0.14V下工作，同时要保证具有好的开关特性(Ion/Ioff>103)，那么器件的亚阈值斜率应该≤45mV/dec。因此，为了获得低压低功耗器件，需克服亚阈值斜率为60mV/dec的壁垒，超陡亚阈值斜率半导体器件的研究逐渐引起人们的关注。
隧穿场效应晶体管以其优良的电学特性和可实现性引起了研究人员的注意，被认为是未来低压低功耗领域最有希望的半导体器件之一。隧穿场效应晶体管通过载流子隧穿机制实现器件的工作，因此可以获得超陡亚阈值斜率。但是，由于受制于载流子隧穿几率的影响，实际制备中隧穿场效应晶体管的驱动电流一直较低，成为隧穿场效应晶体管迫切需要解决的关键问题。
发明内容
本发明的目的旨在解决上述技术缺陷，提供一种隧穿场效应晶体管及其制造方法。
本发明提供了一种隧穿场效应晶体管，包括：半导体衬底；沟道区，位于所述半导体衬底上；栅堆叠，位于所述沟道区上，所述栅堆叠包括栅介质层、第一栅电极层、表面电势放大层和第二栅电极层，其中，所述栅介质层位于所述沟道区上，所述第一栅电极层位于所述栅介质层上，所述表面电势放大层位于所述第一栅电极层上，所述第二栅电极层位于所述表面电势放大层上；源/漏区，具有第一掺杂类型的源区和第二掺杂类型的漏区位于所述沟道区两侧且嵌入半导体衬底中；袋区，具有第二掺杂类型的袋区位于所述源区与沟道区之间。
其中，所述半导体衬底为本征掺杂或具有第一掺杂类型的轻掺杂半导体衬底。
其中，所述栅介质层为高k栅介质层。
其中，所述第一栅电极层和/或第二栅电极层的材料选自金属单质、金属合金、导电金属氮化物、导电金属氧化物的任一种或其组合。
其中，所述表面电势放大层是具有表面电势放大作用的铁电栅介质层。
其中，所述源区还包括部分源区延伸至所述栅介质层下方沟道区中。
其中，所述袋区还包括部分袋区延伸至所述源区与栅介质层之间，与源区形成垂直隧穿结构。
本发明还提供了一种隧穿场效应晶体管的制造方法，其特征在于，包括步骤：S1，提供半导体衬底；S2，在所述半导体衬底上形成栅堆叠；S3，在所述半导体衬底上形成沟道区、具有第二掺杂类型的袋区、具有第一掺杂类型的源区和第二掺杂类型的漏区，其中，所述沟道区位于所述栅堆叠下方半导体衬底中，所述源区和漏区位于所述沟道区两侧且嵌入半导体衬底中，部分源区延伸至所述栅介质层下方沟道区中，所述袋区位于所述源区与沟道区之间，部分袋区延伸至所述源区与栅介质层之间，与源区形成垂直隧穿结构。
其中，步骤S2具体包括：在所述半导体衬底上形成栅介质层；在所述栅介质层上形成第一栅电极层；在所述第一栅电极层上形成表面电势放大层；在所述表面电势放大层上形成第二栅电极层；刻蚀形成栅堆叠。
其中，其中所述在第一栅电极层上形成表面电势放大层具体包括：在所述第一栅电极层上形成具有表面电势放大作用的铁电栅介质层。
其中，步骤S3具体包括：在栅堆叠下方半导体衬底中形成沟道区；在沟道区一侧形成具有第二掺杂类型的袋区；在袋区一侧形成具有第一掺杂类型的源区；在沟道区另一侧形成具有第二掺杂类型的漏区。
其中，所述在沟道区一侧形成袋区还包括：部分袋区延伸至栅堆叠下方沟道区中。
其中，所述在袋区一侧形成源区还包括：部分源区延伸至袋区下方，与袋区形成垂直隧穿结构。
依照本发明的隧穿场效应晶体管及其制备方法，通过在源区与栅堆叠之间形成袋区构成垂直隧穿结构而提高载流子的隧穿几率，同时通过采用具有铁电属性的第二栅介质层，利用铁电栅介质层的表面电势放大作用实现导通电流的进一步提高。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本发明实施例得到的隧穿场效应晶体管的结构示意图；
图2-12示出了根据本发明实施例制造隧穿场效应晶体管的流程中各步骤对应的器件结构的截面图。
附图标记说明：
1000，半导体衬底；1002，沟道区；1004，栅介质层；1006，第一栅电极层；1008，表面电势放大层；1010，第二栅电极层；1012，袋区；1014，源区；1016，漏区；1018，侧墙；1020，硅化物；1022，隔离结构；1024，栅堆叠。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
图1示出了根据本发明的一个实施例得到的隧穿场效应晶体管(T-FET)。其中，该隧穿场效应晶体管包括：
半导体衬底1000；沟道区1002，位于所述半导体衬底1000上；栅堆叠1024，位于所述沟道区1002上，所述栅堆叠1024包括栅介质层1004、第一栅电极层1006、表面电势放大层1008和第二栅电极层1010，其中，所述栅介质层1004位于所述沟道区1002上，所述第一栅电极层1006位于所述栅介质层1004上，所述表面电势放大层1008位于所述第一栅电极层1006上，所述第二栅电极层1010位于所述表面电势放大层1008上；具有第一掺杂类型的源区1014和第二掺杂类型的漏区1016位于所述沟道区两侧且嵌入半导体衬底中，其中，部分源区延伸至所述栅堆叠1024下方沟道区中；具有第二掺杂类型的袋区1012位于所述源区1014与沟道区1002之间，其中，部分袋区延伸至所述源区与栅介质层之间，与源区形成垂直隧穿结构。
优选地，在栅堆叠两侧还包括侧墙1018，在源区1014和漏区1016的上表面还包括金属硅化物1020。其中，器件的两侧还包括有隔离结构1022，例如可以是浅沟槽隔离或其他隔离结构。
优选地，半导体衬底1000为本征掺杂或轻掺杂半导体衬底，如果半导体衬底1000为轻掺杂半导体衬底，掺杂类型应与源区1006相同，为第一掺杂类型(例如为p-型)。衬底1000的材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1000优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。
优选地，所述栅介质层1004为高k栅介质层，高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。
第一和/或第二栅极层的材料选自金属单质、金属合金、导电金属氮化物、导电金属氧化物的任一种或其组合。优选地，第一栅极层1006为通过PVD、CVD、ALD等常规方法形成的氮化物，用于提高上下层的粘附性以及防止上层金属扩散进入沟道，氮化物材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。优选地，第二栅电极层1010为金属基栅电极层，例如包括金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等。任选地，第二栅电极层1010中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。此外，第一栅极层1006也可以为金属与金属氮化物的组合、或者全为金属/合金，第二栅极层1010也可以是金属氮化物。
优选地，所述表面电势放大层1008是具有表面电势放大作用的铁电栅介质层(或称作第二栅介质层)，具体可以包括锶(Sr)、钡(Ba)、锆(Zr)、铌(Nb)、铬(Cr)、钒(V)、钇(Y)、锝(Tc)、铼(Re)、镧(La)、铈(Ce)、铋(Bi)等元素掺杂的氧化铪(HfO2)、氧化锰、氧化钛、氧化钽、氧化铁的铁电栅介质层，例如优选钛酸钡(BaTiO3)和钛酸锶(SrTiO3)等。
在本发明的实施例中，通过在源区1014与栅堆叠之间形成袋区1012，形成垂直隧穿结构，提高载流子的隧穿几率，通过采用具有铁电属性的第二栅介质层1008，利用铁电栅介质层1008的表面电势放大作用实现导通电流的进一步提高。
图2～12详细示出了根据本发明一个实施例的制造隧穿场效应晶体管流程中各步骤的截面图。以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。
首先，如图2所示，提供半导体衬底1000。半导体衬底1000为本征掺杂或轻掺杂半导体衬底，可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上硅)、GeOI(绝缘体上锗)等。此外，半导体衬底1000可以可选地包括外延层。对于本发明的实施例，优选采用本征掺杂硅衬底。
接着，如图3所示，在半导体衬底1000上形成隔离结构1022，优选采用浅沟槽隔离(Shallow Trench Isolation,STI)。在本发明的实施例中也可以采用其他隔离结构，隔离结构与本发明的主旨无关，这里不再赘述。
然后，如图4～8所示，形成栅堆叠1024，具体地，首先，采用原子层淀积工艺在半导体衬底1000上形成栅介质层1004，栅介质层1004优选为HfO2、Al2O3和ZrO2等高k栅介质层中的任一种或几种的组合；接着，采用原子层淀积工艺在栅介质层1004上形成第一栅电极层1006，第一栅电极层1006优选为TiN和TaN等金属栅中的任一种或几种的组合；然后，采用溶胶-凝胶工艺在栅电极层1006上形成表面电势放大层1008，表面电势放大层1008优选为BaTiO3和SrTiO3等铁电薄膜材料中的任一种或几种的组合；接着，采用溅射工艺在表面电势放大层1008上形成栅电极层1010，栅电极层1010优选为金(Au)和银(Ag)等金属栅中的任一种或几种的组合；然后，对栅介质层1004、栅电极层1006、表面电势放大层1008和栅电极层1010进行图案化刻蚀形成栅堆叠1024。
接着，如图9所示，在半导体衬底1000上形成袋区1012，具体地，首先在半导体衬底1000上光刻形成袋区图案，接着，采用大角度(第一角度)高能量注入N型掺杂元素形成袋区，掺杂元素可以为P、As或Sb，注入能量为100至350keV，注入剂量为1013至1015cm-2，注入角度为45°至60°。
然后，如图10所示，在半导体衬底1000上形成P型源区1014，具体地，首先在半导体衬底1000上光刻形成源区图案，接着采用中角度(第二角度)注入P型掺杂元素形成P型源区，掺杂元素可以为B、BF2、Al、Ga、In，注入能量为50至300keV，注入剂量为1013至1015cm-2，注入角度为20°至40°；
接着，如图11所示，在半导体衬底1000上形成N型漏区1016，半导体衬底1000上光刻形成N型漏区图案，接着注入N型掺杂元素，掺杂元素可以为P、As或Sb，注入能量为40至100keV，注入剂量为1013至1015cm-2，注入角度(第三角度)为0°至7°。
值得注意的是，图9所示的第一注入角度大于图10所示的第二注入角度，且图10所示的第二注入角度大于图11所示的第三注入角度，如此通过控制注入角度获得横向延伸不同的袋区1012、源区1014和漏区1016。
然后，高温退火推进形成袋区1012、P型源区1014和N型漏区1016。退火温度例如600～950℃、优选700～800℃、最佳750℃，退火时间例如1s～1h。
接着，如图12所示，在栅堆叠两侧形成侧墙1018，在侧墙1018两侧源区1014和漏区1016上形成金属硅化物1020。优选地，硅化物1020与袋区1012之间的距离大于等于侧墙1018的最大厚度，以避免硅化物1020中的金属离子横向迁移扩散进入袋区1012而导致器件失效。
最后，按照常规的器件形成方法，在整个半导体器件结构上形成层间介质层，并在层间介质层中形成与栅极和源/漏的接触(均未示出)。
本发明的实施例，采用大角度高能量技术实现袋区与漏区的垂直隧穿结构，有效提高载流子的隧穿几率，从而提高器件的电学特性。
此外，采用铁电材料的第二栅介质层的表面电势放大作用，实现导通电流的进一步提高。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (13)
1.一种隧穿场效应晶体管，包括：
半导体衬底；
沟道区，位于所述半导体衬底上；
栅堆叠，位于所述沟道区上，所述栅堆叠包括栅介质层、第一栅电极层、表面电势放大层和第二栅电极层，其中，所述栅介质层位于所述沟道区上，所述第一栅电极层位于所述栅介质层上，所述表面电势放大层位于所述第一栅电极层上，所述第二栅电极层位于所述表面电势放大层上；
源/漏区，具有第一掺杂类型的源区和第二掺杂类型的漏区位于所述沟道区两侧且嵌入半导体衬底中；
袋区，具有第二掺杂类型的袋区位于所述源区与沟道区之间。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述半导体衬底为本征掺杂或具有第一掺杂类型的轻掺杂半导体衬底。
3.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述栅介质层为高k栅介质层。
4.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述第一栅电极层和/或第二栅电极层的材料选自金属单质、金属合金、导电金属氮化物、导电金属氧化物的任一种或其组合。
5.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述表面电势放大层是具有表面电势放大作用的铁电栅介质层。
6.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述源区还包括部分源区延伸至所述栅介质层下方沟道区中。
7.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述袋区还包括部分袋区延伸至所述源区与栅介质层之间，与源区形成垂直隧穿结构。
8.一种隧穿场效应晶体管的制造方法，其特征在于，包括步骤：
S1，提供半导体衬底；
S2，在所述半导体衬底上形成栅堆叠；
S3，在所述半导体衬底上形成沟道区、具有第二掺杂类型的袋区、具有第一掺杂类型的源区和第二掺杂类型的漏区，其中，所述沟道区位于所述栅堆叠下方半导体衬底中，所述源区和漏区位于所述沟道区两侧且嵌入半导体衬底中，部分源区延伸至所述栅介质层下方沟道区中，所述袋区位于所述源区与沟道区之间，部分袋区延伸至所述源区与栅介质层之间，与源区形成垂直隧穿结构。
9.根据权利要求8所述的制造方法，其特征在于，步骤S2具体包括：
在所述半导体衬底上形成栅介质层；
在所述栅介质层上形成第一栅电极层；
在所述第一栅电极层上形成表面电势放大层；
在所述表面电势放大层上形成第二栅电极层；
刻蚀形成栅堆叠。
10.根据权利要求9所述的制造方法，其特征在于，其中所述在第一栅电极层上形成表面电势放大层具体包括：
在所述第一栅电极层上形成具有表面电势放大作用的铁电栅介质层。
11.根据权利要求8所述的制造方法，其特征在于，步骤S3具体包括：
在栅堆叠下方半导体衬底中形成沟道区；
在沟道区一侧形成具有第二掺杂类型的袋区；
在袋区一侧形成具有第一掺杂类型的源区；
在沟道区另一侧形成具有第二掺杂类型的漏区。
12.根据权利要求11所述的制造方法，其特征在于，所述在沟道区一侧形成袋区还包括：部分袋区延伸至栅堆叠下方沟道区中。
13.根据权利要求11所述的制造方法，其特征在于，所述在袋区一侧形成源区还包括：部分源区延伸至袋区下方，与袋区形成垂直隧穿结构。
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