CN101894840A

CN101894840A - 凹陷沟道型pnpn场效应晶体管的集成电路及其制造方法

Info

Publication number: CN101894840A
Application number: CN 201010221408
Authority: CN
Inventors: 臧松干; 刘昕彦; 王鹏飞; 张卫
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-07-08
Filing date: 2010-07-08
Publication date: 2010-11-24

Abstract

本发明属于集成电路技术领域，具体公开了一种半导体集成电路。该半导体集成电路包括一个栅控PNPN晶体管和一个MOS晶体管。所述集成电路中的栅控PNPN晶体管和MOS晶体管均采用凹陷型沟道结构，可在提高驱动电流的同时抑制漏电流的增加，即在降低芯片功耗的同时提高了芯片的性能。本发明还公开了所述半导体集成电路的制造方法。本发明所提出的半导体集成电路，特别适用于低功耗集成电路芯片的制造。

Description

凹陷沟道型PNPN场效应晶体管的集成电路及其制造方法

技术领域

本发明属于集成电路技术领域，具体涉及一种凹陷沟道型PNPN场效应晶体管的集成电路及其制造方法，适于30纳米技术节点以下制造技术。

背景技术

如今的集成电路器件技术节点已经处于50纳米左右，金属-氧化物-硅场效应晶体管（MOSFET）的尺寸不断变小，单位阵列上的晶体管密度也越来越高，随之而来的短沟道效应也愈加明显，它使得晶体管的漏电流上升、阈值电压降低，增加了集成芯片的功耗。当沟道长度下降到30纳米以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。

栅控PNPN晶体管是一种漏电流非常小的晶体管，可以大大降低芯片的功耗。图1显示了一种凹陷沟道型栅控PNPN晶体管的基本结构，它是沿该器件沟道长度方向的截面图。如图1所示，该栅控PNPN晶体管100包括一个半导体衬底101，源区102、耗尽区103、漏区104形成半导体衬底101之上。栅氧化层105和栅极106构成了栅控PNPN晶体管的栅区，所示107a、107b为栅极侧墙。耗尽区103是完全耗尽的一小块区域，用于增加横向的导电区域，增强载流子的隧穿能力。栅控PNPN晶体管中的源区102、耗尽区103、衬底区104和漏区105可以构成一个p-n-p-n结或者n-p-n-p结，这种结构降低了器件的漏电流，从而降低了集成芯片的功耗。

尽管栅控PNPN晶体管的漏电流要低于传统的MOS晶体管，可以大大降低芯片功耗。但是，随着栅控PNPN场效应晶体管缩小到20纳米以下，其漏电流也在随器件的缩小而上升。普通栅控PNPN场效应晶体管的驱动电流较MOSFET低2-3个数量级，因此需要提高其驱动电流，以提高集成栅控PNPN场效应晶体管的芯片的性能。

发明内容

本发明的目的在于提出一种半导体集成电路，使半导体器件在抑制漏电流增加的同时，也可以提高驱动电流。

本发明提出半导体集成电路，它包括至少一个半导体衬底，在所述半导体衬底上形成的一个栅控PNPN晶体管和一个MOS晶体管。所述半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅(SOI)。

进一步地，对于所述的栅控PNPN晶体管，包括：

在所述半导体衬底内形成的凹陷沟道区域；

位于所述半导体衬底内凹陷沟道区域的一侧的漏区；

位于所述半导体衬底内凹陷沟道区域的非漏区侧的源区；

位于所述源区之下的耗尽区；

在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区。

所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层。所述导电层为TiN、TaN、RuO₂、Ru、WSi等金属栅材料或者为掺杂的多晶硅；所述绝缘层为SiO₂、高k材料或者为它们之间的混合层。

更进一步地，对于所述的MOS晶体管，包括：

在所述半导体衬底内形成的源区和漏区；

在所述半导体衬底内形成的介于所述源区和漏区之间的凹陷沟道区域；

所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层，所述导电层为TiN、TaN、RuO₂、Ru、WSi等金属栅材料或者为掺杂的多晶硅，所述绝缘层为SiO₂、高k材料或者为它们之间的混合层。

栅控PNPN晶体管和MOS晶体管均使用了凹陷型沟道结构，使得半导体集成电路在提高驱动电流的同时减小了漏电流，也就是降低芯片功耗的同时提高了芯片的性能。本发明所提出的半导体集成电路特别适用于低功耗的集成电路芯片的制造。

同时，本发明还提出了上述半导体集成电路的制造方法，包括如下步骤：

提供一个具有第一种掺杂类型的半导体衬底；

进行离子注入，在所述半导体衬底内形成第一种掺杂类型的区域；

在所述半导体衬底上形成第一层绝缘掩膜；

淀积形成第一层光刻胶；

掩膜、曝光、刻蚀形成开口结构；

剥除剩余的第一层光刻胶；

淀积第二层绝缘薄膜；

刻蚀所述第二层绝缘薄膜，在所述开口内形成侧墙；

在所述半导体衬底内形成第二种掺杂类型的区域；

剥除剩余的第二层、第一层绝缘薄膜；

淀积第二层光刻胶；

掩膜、曝光、刻蚀形成栅控PNPN晶体管和MOS晶体管的凹陷沟道区域；

剥除剩余的第二层光刻胶；

依次形成第三层绝缘薄膜和第一层导电薄膜；

淀积第三层光刻胶；

掩膜、曝光、刻蚀形成栅控PNPN晶体管和MOS晶体管的栅极；

剥除剩余的第三层光刻胶；

淀积第四层绝缘薄膜，并刻蚀所述第四层绝缘薄膜形成栅控PNPN晶体管和MOS晶体管的栅极侧墙；

刻蚀所述第三层绝缘薄膜，暴露出第一种、第二种掺杂类型的区域；

淀积第五层绝缘薄膜：

淀积第四层光刻胶；

掩膜、曝光、刻蚀形成接触孔；

剥除剩余的第四层光刻胶；

淀积第二层导电薄薄，并刻蚀所述第二层导电薄膜形成电极。

进一步地，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅（SOI）。所述的第一层、第二层、第四层、第五层绝缘薄膜为SiO₂、Si₃N₄或者为它们之间的混合物。所述第三层绝缘薄膜为SiO₂、高k材料或者为它们之间的混合层。所述第一层导电薄膜为TiN、TaN、RuO₂、Ru、WSi等金属栅材料或者为掺杂的多晶硅。所述第二层导电薄膜为Cu、Al、TiN、Ti、Ta、TaN或者为其它金属导电材料。

更进一步地，所述的第一种掺杂类型为p型；第二种掺杂类型为n型；或者，所述的第一种掺杂类型为n型；第二种掺杂类型为p型。

本发明提出的半导体器件，在抑制漏电流增加的同时，也可以提高驱动电流。

附图说明

图1 为现有技术的凹陷沟道型栅控PNPN晶体管的截面图。

图2a为本发明提供的半导体集成电路的的一个实施例的截面图。

图2b为图2a所示半导体集成电路工作时的等效电路图。

图3a至图3g为本发明提供的制造如图2a所示半导体集成电路的的一个实施例工艺流程图。

具体实施方式

下面将参照附图对本发明的一个示例性实施例作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。

图2a是本发明所公开的半导体集成电路的一个实施例，它是沿该器件沟道长度方向的截面图。如图2a所示，该半导体集成电路包括一个半导体衬底、以及在所述半导体衬底上形成的一个N型栅控PNPN晶体管和一个P型MOS晶体管。半导体衬底中，所示200a为轻掺杂p型杂质的硅层，所示200b为含轻掺杂p型或n型杂质的硅层，或为绝缘氧化层。所述栅控PNPN晶体管包括p型源区201、n型耗尽区202、n型漏区203、覆盖在凹陷沟道区域内的栅介质层204和栅电极205。所述P型MOS晶体管包括p型漏区206、p型源区207、覆盖在凹陷沟道区域内的栅介质层208和栅电极209。所示210a和210b分别为所述N型栅控PNPN晶体管和P型MOS晶体管的栅极侧墙。绝缘层211是该器件的钝化层，它们将所述器件与其它器件隔开，并对保护所述器件不受外界环境的影响。导体212、213、214、215、216是金属材料，作为该器件的电极。

图2b为图2a所示半导体集成电路工作时的等效电路图，它是以电极213、215作为输入端Vin，以电极214作为输出端Vout，以电极212接低电位（接地）Vgnd，以电极216接正高电位Vdd。当输入Vin为高电位时，N型栅控PNPN晶体管导通，P型MOS晶体管截止，此时输出Vout接近为低电位Vgnd（逻辑为0）；当输入Vin为低电位时，N型栅控PNPN晶体管截止，P型MOS晶体管导通，输出Vout接近为高电位Vdd（逻辑为1）。

本发明所公开的半导体集成电路可以通过很多方法制造，以下所述的是本发明所公开的如图2a所示半导体集成电路的制造方法的一个实例。

尽管这些图并不是完全准确的反映本器件实际的尺寸，它们还是完整的反映了区域和各个部分之间的相互位置，特别是组成部分之间的上下和相邻关系。

首先，在提供的半导体衬底上，通过离子注入形成p型掺杂区301，如图3a所示，所示300a为轻掺杂p型杂质的硅层，所示300b为含轻掺杂p型或n型杂质的硅层，或为绝缘氧化层。

接下来，氧化形成一层氧化硅薄膜302，并淀积一层光刻胶303，然后掩膜、曝光、刻蚀形成开口304，如图3b所示。

接下来，剥除光刻胶303，接着淀积一层氮化硅薄膜305，并刻蚀氮化硅薄膜305形成侧墙，然后通过扩散工艺形成n型掺杂区306，如图3c所示。

接下来，剥除剩余的氮化硅薄膜305和氧化层302，接着淀积一层光刻胶307，然后掩膜、曝光、刻蚀暴露出硅衬底，然后利用各项同性和各项异性刻蚀相结合的方法，对硅衬底刻蚀形成器件的凹陷沟道区域308a、308b，并用稀释的氢氟酸清洗凹陷沟道区域308a、308b的表面，如图3d所示。

接下来，剥除光刻胶307，接着采用原子层淀积的方法淀积一层薄的绝缘薄膜309，然后淀积一层导电薄膜310和一层光刻胶，然后掩膜、曝光、刻蚀形成器件的栅极结构，剥除光刻胶后的结构如图3e所示。绝缘薄膜309可以为SiO₂、高k材料中的一层或两层，导电薄膜310为TiN、TaN、RuO₂、Ru、WSi等金属栅材料或者为掺杂的多晶硅。

接下来，淀积一层氮化硅薄膜311，并刻蚀氮化硅薄膜311形成侧墙结构，然后刻蚀绝缘薄膜309，暴露出p型掺杂区301和n型掺杂区306，如图3f所示。

最后，淀积一层绝缘薄膜312和一层光刻胶，绝缘薄膜312可以为氧化硅或为氮化硅，然后掩膜、曝光、刻蚀形成接触孔。剥除光刻胶后，再淀积一层金属，可以为铝或为钨。然后刻蚀形成电极313、314、315、316和317，最终形成的结构如图3g所示。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims

1.一种半导体集成电路，其特征在于，所述半导体集成电路包括至少一个半导体衬底、在所述半导体衬底上形成的一个栅控PNPN晶体管和一个MOS晶体管。

2.根据权利要求1所述的半导体集成电路，其特征在于，所述半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅。

3.根据权利要求1所述的半导体集成电路，其特征在于，所述的栅控PNPN晶体管包括：

在所述半导体衬底内形成的凹陷沟道区域；

位于所述半导体衬底内凹陷沟道区域的一侧的漏区；

位于所述半导体衬底内凹陷沟道区域的非漏区侧的源区；

位于所述源区之下的耗尽区；

4.根据权利要求3所述的半导体集成电路，其特征在于，所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层。

5.根据权利要求4所述的半导体集成电路，其特征在于，所述的导电层为TiN、TaN、RuO₂、Ru或WSi金属栅材料，或者为掺杂的多晶硅。

6.根据权利要求4所述的半导体集成电路，其特征在于，所述的绝缘层为SiO₂、高k材料或者为它们之间的混合层。

7.根据权利要求1所述的半导体集成电路，其特征在于，所述的MOS晶体管包括：

在所述半导体衬底内形成的源区和漏区；

8.根据权利要求7所述的半导体集成电路，其特征在于，所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层。

9.根据权利要求8所述的半导体集成电路，其特征在于，所述的导电层为TiN、TaN、RuO₂、Ru或WSi金属栅材料，或者为掺杂的多晶硅。

10.根据权利要求8所述的半导体集成电路，其特征在于，所述的绝缘层为SiO₂、高k材料或者为它们之间的混合层。

11.一种如权利要求1所述的半导体集成电路的制造方法，其特征在于具体步骤包括：

提供一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底上形成第一层绝缘掩膜；

刻蚀所述第一层绝缘薄膜和第一种掺杂类型的区域形成开口；

淀积第二层绝缘薄膜；

刻蚀所述第二层绝缘薄膜，在所述开口内形成侧墙；

在所述半导体衬底内形成第二种掺杂类型的区域；

剥除剩余的第二层绝缘薄膜和第一层绝缘薄膜；

刻蚀半导体衬底形成栅控PNPN晶体管和MOS晶体管的凹陷沟道区域；

依次形成第三层绝缘薄膜和第一层导电薄膜；

刻蚀所述第一层导电薄膜形成栅控PNPN晶体管和MOS晶体管的栅极；

淀积第五层绝缘薄膜，并刻蚀所述第五层绝缘薄膜形成接触孔；

12.根据权利要求11所述的制造方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者为绝缘体上的硅。

13.根据权利要求11所述的制造方法，其特征在于，所述的第一种掺杂类型为p型；第二种掺杂类型为n型；或者，所述的第一种掺杂类型为n型；第二种掺杂类型为p型。

14.根据权利要求11所述的制造方法，其特征在于，所述的第一层、第二层、第四层、第五层绝缘薄膜为SiO₂、Si₃N₄或者为它们之间的混合物。

15.根据权利要求11所述的制造方法，其特征在于，所述第三层绝缘薄膜为SiO₂、高k材料或者为它们之间的混合层。

16.根据权利要求11所述的制造方法，其特征在于，所述第一层导电薄膜为TiN、TaN、RuO₂、Ru或WSi金属栅材料，或者为掺杂的多晶硅。

17.根据权利要求11所述的制造方法，其特征在于，所述第二层导电薄膜为Cu、Al、TiN、Ti、Ta或TaN。