CN101814503A

CN101814503A - 一种互补栅控pnpn场效应晶体管及其制造方法

Info

Publication number: CN101814503A
Application number: CN 201010141734
Authority: CN
Inventors: 王鹏飞; 臧松干; 张卫
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-04-08
Filing date: 2010-04-08
Publication date: 2010-08-25
Anticipated expiration: 2030-04-08
Also published as: CN101814503B

Abstract

本发明属于半导体器件技术领域，具体涉及一种互补栅控PNPN场效应晶体管及其制备方法。该晶体管由源极为窄禁带宽度的凹陷沟道的N型栅控PNPN场效应晶体管和P型栅控PNPN场效应晶体管组成。所述晶体管的凹陷沟道使其漏电流得到了抑制，同时，该晶体管采用了窄禁带宽度材料，其驱动电流也得到了提升。本发明还公开了上述晶体管的制造方法。本发明所提出的晶体管具有低漏电流、高驱动电流、低功耗、集成度高等优点。

Description

一种互补栅控PNPN场效应晶体管及其制造方法

技术领域

本发明属于半导体器件技术领域，具体涉及涉及一种互补栅控PNPN场效应晶体管及其制造方法。

背景技术

随着半导体集成电路技术的不断发展，金属-氧化物-硅场效应晶体管(MOSFET)的尺寸越来越小，单位阵列上的晶体管密度也越来越高，随之而来的短沟道效应愈加明显。当沟道长度降低到45纳米以下时，MOSFET源漏极之间的漏电流，随着沟道长度的缩小而迅速上升，使得半导体芯片的性能劣化，甚至无法正常工作，因此，有必要使用新型的器件来获得较小的漏电流，从而降低芯片功耗。隧穿场效应晶体管和栅控PNPN场效应晶体管都是漏电流非常小的晶体管，可以大大降低半导体芯片的功耗。

图1显示了一种凹陷沟道的隧穿场效应晶体管结构，该隧穿场效应晶体管包括一个栅叠层区，一个源区、一个漏区和一个衬底区。栅叠层区由绝缘层105和导体层106构成。绝缘层105包括一层二氧化硅和一层高介电常数介质材料。导体层106包含一层多晶硅和一层金属。栅叠层区的侧墙107为绝缘介质，比如Si₃N₄。源区108的掺杂类型与漏区104的掺杂类型相反，并且与衬底103的掺杂类型相同。源区108和漏区104之间贴近绝缘层105的衬底表面为器件的凹陷沟道区域。衬底101和102为含轻掺杂n型或p型杂质的硅层，或为绝缘氧化层。绝缘层109为该隧穿场效应晶体管的钝化层，导体110、111和112为金属材料，作为该隧穿场效应晶体管的电极。凹陷沟道的使用，使得晶体管的沟道长度增加，抑制了漏电流的产生。

图2显示了一种平面沟道的栅控PNPN场效应晶体管结构。如图1所示，该栅控PNPN场效应晶体管在半导体衬底201上包含有：SiGe中掺杂的p型区域202和n型区域203，Si中掺杂的p型区域204和n型区域105。晶体管的栅极结构207形成于栅氧化层206之上。绝缘介质211为该晶体管的钝化层，所示208、209和210为金属材料，作为晶体管的电极。重掺杂的n型区域203是完全耗尽的一小块区域，用于增加晶体管横向的导电区域。掺杂区域202、203、204和205构成一个p-n-p-n结结构，可以降低晶体管中的漏电流。

尽管隧穿场效应晶体管和栅控PNPN场效应晶体管的漏电流要低于传统的MOS晶体管，可以大大降低芯片功耗。但是，随着半导体器件的尺寸缩小到20纳米以下，隧穿场效应晶体管和栅控PNPN场效应晶体管的漏电流也在随器件的缩小而迅速上升。普通隧穿场效应晶体管和栅控PNPN场效应晶体管的驱动电流较MOSFET要低2-3个数量级，因此需要提高其驱动电流，以提高其集成电路芯片的性能。

发明内容

有鉴于此，本发明的目的在于提出一种新型的晶体管结构，该晶体管在提高驱动电流的同时，也可以抑制漏电流的增加。

为达到本发明的上述目的，本发明提出了一种源极为窄禁带宽度的凹陷沟道的互补栅控PNPN场效应晶体管，该互补栅控PNPN场效应晶体管包括一个半导体衬底、在所述半导体衬底上形成的一个源极为窄禁带宽度的凹陷沟道的N型栅控PNPN场效应晶体管和一个源极为窄禁带宽度的凹陷沟道的P型栅控PNPN场效应晶体管。

进一步地，所述的N型栅控PNPN场效应晶体管包括：所述半导体衬底中的p型掺杂区域；在所述p型掺杂区域内形成的具有n型掺杂类型的漏区；在所述p型掺杂区域内靠近漏区的一侧形成的凹陷沟道区域；在所述p型掺杂区域内凹陷沟道的非漏区侧形成的具有n型掺杂类型的窄禁带宽度材料耗尽区；在所述窄禁带宽度材料耗尽区之上形成的具有p型掺杂类型的窄禁带宽度材料源区；在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区；在所述栅区两侧形成的覆盖整个栅区两侧面的绝缘薄膜侧墙。

更进一步地，所述的P型栅控PNPN场效应晶体管包括：所述半导体衬底中的n型掺杂区域；在所述n型掺杂区域内形成的具有p型掺杂类型的漏区；在所述n型掺杂区域内靠近漏区的一侧形成的凹陷沟道区域；在所述n型掺杂区域内凹陷沟道的非漏区侧形成的具有p型掺杂类型的窄禁带宽度材料耗尽区；在所述窄禁带宽度材料耗尽区之上形成的具有n型掺杂类型的窄禁带宽度材料源区；在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区；在所述栅区两侧形成的覆盖整个栅区两侧面的绝缘薄膜侧墙。

对于N型栅控PNPN场效应晶体管，窄禁带宽度材料采用SiGe或者Ge；对于P型栅控PNPN场效应晶体管，窄禁带宽度材料采用AsGa或者InAsGa。由于采用了窄禁带宽度材料，晶体管的驱动电流得到上升。同时，凹陷沟道的使用，使得晶体管的沟道长度增长，抑制了漏电流的产生。

本发明还提出了这种使用窄禁带宽度材料的凹陷沟道的互补栅控PNPN场效应晶体管结构的制造方法，具体步骤如下：

提供一个具有第一种和第二种掺杂类型的半导体衬底；

淀积形成第一层光刻胶，并通过掩膜曝光光刻出需掺杂的图形；

进行离子注入，在所述半导体衬底第一种掺杂类型区域内形成第二种掺杂类型的区域；

第一层光刻胶剥离；

淀积形成第二层光刻胶，并通过掩膜曝光光刻出需掺杂的图形；

再次进行离子注入，在所述半导体衬底第二种掺杂类型区域内形成第一种掺杂类型的区域；

第二层光刻胶剥离；

依次淀积形成第一层硬质掩膜和第三层光刻胶；

掩膜曝光刻蚀暴露出衬底，并刻蚀衬底形成器件的凹陷沟道结构；

第三层光刻胶和第一层硬质掩膜剥离；

依次形成第一种绝缘薄膜、第二种绝缘薄膜、第一种导电薄膜、第二种导电薄膜和第四层光刻胶；

掩膜曝光刻蚀形成器件的栅极结构；

第四层光刻胶剥离；

依次淀积形成第三种绝缘薄膜和第五层光刻胶；

第一次选择性刻蚀以露出硅衬底；

反应离子刻蚀硅衬底；

继续对硅衬底进行各向同性刻蚀；

第五层光刻胶剥离；

外延形成一层具有第二种掺杂类型的第一种窄禁带宽度材料的耗尽区；

外延形成一层具有第一种掺杂类型的第一种窄禁带宽度材料区域；

淀积形成第六层光刻胶；

第二次选择性刻蚀以露出硅衬底；

反应离子刻蚀硅衬底；

继续对硅衬底进行各向同性刻蚀；

第六层光刻胶剥离；

外延形成一层具有第一种掺杂类型的第二种窄禁带宽度材料的耗尽区；

外延形成一层具有第二种掺杂类型的第二种窄禁带宽度材料区域；

刻蚀第三种绝缘薄膜形成侧墙结构；

刻蚀掉多余的第二种绝缘薄膜；

淀积形成第四种绝缘薄膜；

对四种绝缘薄膜进行刻蚀形成通孔；

淀积第三种导电薄膜形成电极。

进一步地，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅(SOI)。所述的第一种硬质掩膜为氧化硅或者氮化硅。所述第一种绝缘薄膜为氧化硅。所述第二层绝缘薄膜为高介电常数介质，可以为氧化铪、氧化锆、或为氧化镧、或为氧化钽、或为氧化锶、或为氧化铱。所述第三种、第四种绝缘薄膜为氧化硅、氮化硅或者为它们之间相混合的绝缘材料。所述第一种导电材料为氮化钛、氮化钽或者金属硅化物。所述第二种导电材料为掺杂的多晶硅。所述第三种导电薄膜为金属铝、金属钨或者为其它金属导电材料。

更进一步地，所述的第一种掺杂类型为n型，第二种掺杂类型为p型，所述第一种窄禁带宽度材料为SiGe或者Ge，第二种窄禁带宽度材料为AsGa或者InAsGa；或者，所述的第一种掺杂类型为p型，第二种掺杂类型为n型，所述第一种窄禁带宽度材料为AsGa或者InAsGa，第二种窄禁带宽度材料为SiGe或者Ge。

本发明提出的使用窄禁带宽度的凹陷沟道的互补栅控PNPN场效应晶体管在提高驱动电流的同时漏电流也得到减小，而且，这种类似CMOS的互补栅控PNPN场效应晶体管可以实现低功耗高性能的集成电路芯片。

附图说明

图1为现有的一种凹陷沟道的隧穿场效应晶体管结构的截面图。

图2为现有的一个平面沟道的n型栅控PNPN场效应晶体管结构的截面图。

图3至图12为本发明提供的一个凹陷沟道的互补栅控PNPN场效应晶体管结构的实施工艺的截面图。

具体实施方式

下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。

首先，在提供的半导体衬底上淀积形成一层光刻胶301，并通过掩膜曝光光刻出需掺杂的图形，然后进行n型杂质离子注入形成掺杂的区域302，如图3。其中，衬底300a和300b为含轻掺杂n型或者p型杂质的硅层，或为绝缘氧化层；衬底300c为轻掺杂p型杂质的硅层；衬底300d为轻掺杂n型杂质的硅层；衬底300e为形成的浅槽隔离结构。

接下来，剥离光刻胶301，再淀积形成一层光刻胶303，并通过掩膜曝光光刻出需掺杂的图形，然后进行p型杂质离子注入形成掺杂的区域304，如图4。

接下来，剥离光刻胶303，再淀积形成一层硬质掩膜305，比如为二氧化硅，然后淀积一层光刻胶306，最后掩膜、曝光、刻蚀形成器件的凹陷沟道区域307a和307b，其结构如图5所示。在该刻蚀过程中采用干法刻蚀与湿法刻蚀相结合的刻蚀方法。

接下来，先剥离光刻胶306，再刻蚀掉硬质掩膜305，然后热生长一层二氧化硅薄膜308，再淀积形成一层高介电常数介质309，如氧化铪，再淀积一层金属310，比如为TiN或为TaN，再淀积一层多晶硅311，再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀形成器件的栅区，最后剥离光刻胶，形成的结构如图6所示。

接下来，淀积形成一层绝缘薄膜312，比如为二氧化硅或者氮化硅，再淀积形成一层光刻胶313，然后掩膜曝光光刻出需要的图形，再对绝缘薄膜312和高介电常数介质309进行刻蚀以露出硅衬底，再通过反应离子刻蚀硅衬底，最后对硅衬底进行各向同性刻蚀，形成如图7所示的结构。

接下来，剥除光刻胶313，然后通过外延形成一层具有n型掺杂的第一种窄禁带宽度材料区域314，再通过外延形成一层具有p型掺杂的第一种窄禁带宽度材料区域315，如图8。第一种窄禁带宽度材料可以为SiGe或者Ge。

接下来，淀积形成一层光刻胶316，然后掩膜曝光光刻出需要的图形，再对绝缘薄膜312和高介电常数介质309进行刻蚀以露出硅衬底，再通过反应离子刻蚀硅衬底，最后对硅衬底进行各向同性刻蚀，形成如图9所示的结构。

接下来，剥除光刻胶316，然后通过外延形成一层具有p型掺杂的第二种窄禁带宽度材料区域317，再通过外延形成一层具有n型掺杂的第二种窄禁带宽度材料区域318，如图10。第二种窄禁带宽度材料可以为AsGa或者InAsGa。

再接下来，对绝缘薄膜312进行刻蚀形成侧墙结构，再刻蚀掉多余的的高介电常数介质309，如图11所示。

最后，淀积一层绝缘介质319，绝缘材料可以为氧化硅或为氮化硅，再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀的方法形成通孔，并将光刻胶剥离，接着再淀积一层金属，可以为铝或者钨，然后刻蚀形成器件的电极320a、320b、320c、320d、320e和320f，最终形成如图8所示的器件结构。如图8，所示401为一个凹陷沟道的N型栅控PNPN场效应晶体管，所示402为一个凹陷沟道的P型栅控PNPN场效应晶体管。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims

1.一种互补栅控PNPN场效应晶体管，其特征在于，该晶体管包括一个半导体衬底、在所述半导体衬底上形成的一个源极为窄禁带宽度的N型栅控PNPN场效应晶体管和一个源极为窄禁带宽度的P型栅控PNPN场效应晶体管。

2.根据权利要求1所述的晶体管，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅。

3.根据权利要求1所述的晶体管，其特征在于，所述的N型栅控PNPN场效应晶体管包括：

所述半导体衬底中的p型掺杂区域；

在所述p型掺杂区域内形成的具有n型掺杂类型的漏区；

在所述p型掺杂区域内靠近漏区的一侧形成的凹陷沟道区域；

在所述p型掺杂区域内凹陷沟道的非漏区侧形成的具有n型掺杂类型的窄禁带宽度材料耗尽区；

在所述窄禁带宽度材料耗尽区之上形成的具有p型掺杂类型的窄禁带宽度材料源区；

在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区；

在所述栅区两侧形成的覆盖整个栅区两侧面的绝缘薄膜侧墙。

4.根据权利要求3所述的晶体管，其特征在于，所述的窄禁带宽度材料为SiGe或者Ge；所述的绝缘薄膜材料为氧化硅、氮化硅或者为它们之间相混合的材料；所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层。

5.根据权利要求4所述的晶体管，其特征在于，所述的导电层为多晶硅、无定形硅、钨金属、氮化钛、氮化钽或者金属硅化物；所述的绝缘层为SiO₂、HfO₂、HfSiO、HfSiON、SiON、Al₂O₃或者它们之中几种的混合物。

6.根据权利要求1所述的晶体管，其特征在于，所述的P型栅控PNPN场效应晶体管包括：

所述半导体衬底中的n型掺杂区域；

在所述n型掺杂区域内形成的具有p型掺杂类型的漏区；

在所述n型掺杂区域内靠近漏区的一侧形成的凹陷沟道区域；

在所述n型掺杂区域内凹陷沟道的非漏区侧形成的具有p型掺杂类型的窄禁带宽度材料耗尽区；

在所述窄禁带宽度材料耗尽区之上形成的具有n型掺杂类型的窄禁带宽度材料源区；

7.根据权利要求6所述的晶体管，其特征在于，所述的窄禁带宽度材料为AsGa或者InAsGa；所述的绝缘薄膜材料为氧化硅、氮化硅或者为它们之中几种相混合的绝缘材料；所述的栅区包括至少一个导电层和一个将所述导电层与所述半导体衬底隔离的绝缘层。

8.根据权利要求7所述的晶体管，其特征在于，所述的导电层为多晶硅、无定形硅、钨金属、氮化钛、氮化钽或者金属硅化物；所述的绝缘层为SiO₂、HfO₂、HfSiO、HfSiON、SiON、Al₂O₃或者它们之中几种的混合物。

9.一种如权利要求1所述的晶体管的制造方法，其特征在于包括如下步骤：

提供一个具有第一种和第二种掺杂类型的半导体衬底；

进行离子注入，在所述半导体衬底的第一种掺杂类型区域内形成第二种掺杂类型的区域；

进行离子注入，在所述半导体衬底的第二种掺杂类型区域内形成第一种掺杂类型的区域；

依次淀积形成第一层硬质掩膜和第一层光刻胶；

第一层光刻胶和第一层硬质掩膜剥离；

依次形成第一种绝缘薄膜、第二种绝缘薄膜、第一种导电薄膜、第二种导电薄膜和第二层光刻胶；

掩膜曝光刻蚀形成器件的栅极结构；

第二层光刻胶剥离；

依次淀积形成第三种绝缘薄膜和第三层光刻胶；

第一次选择性刻蚀以露出硅衬底；

反应离子刻蚀硅衬底；

继续对硅衬底进行各向同性刻蚀；

第三层光刻胶剥离；

淀积形成第四层光刻胶；

第二次选择性刻蚀以露出硅衬底；

反应离子刻蚀硅衬底；

继续对硅衬底进行各向同性刻蚀；

第四层光刻胶剥离；

刻蚀第三种绝缘薄膜形成侧墙结构；

刻蚀掉多余的第二种绝缘薄膜；

淀积形成第四种绝缘薄膜；

对四种绝缘薄膜进行刻蚀形成通孔；

淀积第三种导电薄膜形成电极。

10.根据权利要求9所述的方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅。

11.根据权利要求9所述的方法，其特征在于，所述的第一种硬质掩膜为氧化硅或者氮化硅。

12.根据权利要求9所述的方法，其特征在于，所述的第一种掺杂类型为n型，第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，第二种掺杂类型为n型。

13.根据权利要求9所述的方法，其特征在于，所述第一种绝缘薄膜材料为氧化硅；所述第二层绝缘薄膜材料为氧化铪、氧化锆、或为氧化镧、或为氧化钽、或为氧化锶、或为氧化铱；所述第三种、第四种绝缘薄膜材料为氧化硅、氮化硅或者为它们之间相混合的绝缘材料。

14.根据权利要求9所述的方法，其特征在于，所述第一种导电材料为氮化钛、氮化钽或者金属硅化物；所述第二种导电材料为掺杂的多晶硅。

15.根据权利要求9所述的方法，其特征在于，所述第一种窄禁带宽度材料为SiGe或者Ge，所述第二种窄禁带宽度材料为AsGa或者InAsGa；或者，所述第一种窄禁带宽度材料为AsGa或者InAsGa，所述第二种窄禁带宽度材料为SiGe或者Ge。

16.根据权利要求9所述的方法，其特征在于，所述第三种导电薄膜材料为金属铝、金属钨或者为其它金属导电材料。