JP2002184973A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002184973A JP2000375610A JP2000375610A JP2002184973A JP 2002184973 A JP2002184973 A JP 2002184973A JP 2000375610 A JP2000375610 A JP 2000375610A JP 2000375610 A JP2000375610 A JP 2000375610A JP 2002184973 A JP2002184973 A JP 2002184973A
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gate electrode
semiconductor device
film
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二郎 由上
Natsuki Yokoyama
夏樹 横山
Toshiyuki Mine
利之 峰
Yasushi Goto
康 後藤
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Abstract

(57)【要約】 【課題】シリコン酸化物より比誘電率の高い絶縁膜をゲ
ート絶縁膜とし、高速で作動し、短チャネル特性と駆動
電流に優れ、金属元素のシリコン基板中への導入の少な
い半導体装置を提供すること。 【解決手段】半導体基板上に、比誘電率がシリコン酸化
膜より高い絶縁膜であるチタン酸化膜１０３をゲート絶
縁膜として設け、この上にゲート電極１０４を配置し電
界効果トランジスタとし、このチタン酸化膜１０３のゲ
ート長方向の端部を、ゲート電極１０４のソース側、ド
レイン側の端部より内側に位置させ、かつ、このチタン
酸化膜１０３の端部を、ゲート電極１０４と、ソース領
域及びドレイン領域１０７とが平面的にオーバーラップ
する領域に位置させるようにした半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に従来のシリコン酸化膜に比べ
て高い比誘電率を持つ絶縁膜をゲート絶縁膜として用い
るＭＩＳＦＥＴを有する半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】半導体装置における技術的発展は、高集
積化、低消費電力化及び高速化の３つの観点から進めら
れてきた。このうち、ＭＩＳＦＥＴにおける低消費電力
化と高速化は相反する課題であり、両立のためには従来
のトレンドを上回るゲート絶縁膜の薄膜化が要求されて
きている。一方、従来からゲート絶縁膜として用いられ
てきたシリコン酸化膜は、シリコン基板との界面特性に
優れ、絶縁膜としてのバンドギャップも大きいという優
位性を持つものの、比誘電率が３．８〜３．９であり、
現在のデバイス性能上の要求でも、その膜厚を３ｎｍ前
後とする必要がある。この絶縁膜の膜厚は、必要なチャ
ネル誘起電荷量により決定される。チャネル誘起電荷量
Ｑｃは、ゲート絶縁膜膜厚をｔ、比誘電率ε、真空の誘
電率ε0、ゲート絶縁膜に印加される電圧Ｖを用いて、 Ｑｃ＝Ｖ・ε0・ε／ｔ （ｑ／ｃｍ2） と表される。絶縁膜の膜厚を３ｎｍ以下に薄膜化する
と、ゲート電極とシリコン基板間には絶縁膜中を直接ト
ンネルして流れる電流（直接トンネル電流）が観測さ
れ、この電流が非常に大きいことから、シリコン酸化膜
を使った今以上の薄膜化は困難であると考えられる。
【０００３】この問題を回避するには、比誘電率εの大
きい絶縁膜を使うことが有効である。この理由は、上記
の式から明らかなように、前記Ｑｃがεに比例し、膜厚
ｔに反比例することによる。εの大きな絶縁膜として
は、チタン、タンタル、ハフニウム、ジルコニウム、ア
ルミニウム、ランタン、ストロンチウム、セレン等の酸
化膜が知られており、例えば、Ｂ．Ｈｅ等により発表さ
れた論文（インターナショナル・エレクトロン・デバイ
ス・ミーティング・テクニカル・ダイジェスト，１９９
８，１０３８〜１０４０頁（1998 International Elect
ron Device Meeting Technical Digest，p．p．1038〜1
040））には、チタン酸化膜を使ったＭＩＳ（メタル・
インシュレータ・シリコン）構造の特性が述べられてお
り、シリコン酸化膜の比誘電率に換算した膜厚（ＥＯ
Ｔ；Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎ
ｅｓｓ ）として１．１ｎｍの絶縁膜でも直接トンネル
電流を抑制できることが述べられている。
【０００４】また、特開平１１−３９９０号公報には、
ゲート絶縁膜に高誘電率材料を用いたときに、ゲート電
界の増大により、電流リークが大きくなり、素子特性を
劣化させ、また、ゲート電界とドレイン電界とのオーバ
ーラップにより、短チャネル効果が生じるが、それを防
ぐために、次ぎのような半導体装置が開示されている。
この半導体装置は、ゲート絶縁膜がゲート電極よりもゲ
ート長方向に短く形成され、ゲート長方向におけるゲー
ト絶縁膜の側方、かつ、ゲート電極と半導体基板とに挾
まれた領域で、かつ少なくともゲート電極と拡散層とが
平面視的にオーバーラップする領域に、空間又はゲート
絶縁膜よりも低い誘電率をもつ誘電体を設けたものであ
る。
【０００５】
【発明が解決しようとする課題】上記Ｂ．Ｈｅ等の論文
に記載のように、チタン酸化膜等の比誘電率の高い絶縁
膜を使えば、ＥＯＴを１ｎｍ以下に薄くしても絶縁膜の
物理的な膜厚は十分厚いので直接トンネル電流を抑制す
ることが可能である。しかしながらこの技術は、高い誘
電率をもつ絶縁膜はチタンやタンタル等の金属酸化物で
あり、これら金属がシリコン基板中に入ることによる接
合リークの増大等が起こることについて配慮していなか
った。通常のＭＩＳＦＥＴ形成工程においては、ゲート
電極加工時にゲート絶縁膜を残し、これをイオン注入の
スルー膜としてイオン注入法によりソース・ドレイン領
域を形成するのが一般的であるが、このときゲート絶縁
膜に金属元素を含んでいれば、ノックオン効果により金
属元素がシリコン基板中に導入されることは避けられな
い。
【０００６】また、Ｂ．Ｃｈｅｎｇ等による（アイイー
イーイー・トランザクション・オン・エレクトロン・デ
バイセス，第４６巻，７月，１９９９，１５３７〜１５
４４頁（IEEE Transaction on Electron Devices， vol
ume 46 Number7， July 1999， PP．1537〜1544））の
論文には、高誘電率絶縁膜をゲート絶縁膜として使う場
合、ゲートエッジとソース・ドレイン間の容量（フリン
ジ容量）が増加することによるフリンジ効果によりデバ
イス性能が低下することが指摘されている。
【０００７】また、上記特開平１１−３９９０号公報に
記載の従来技術は、ゲート電極と拡散層とが平面視的に
オーバーラップする領域には空間又はゲート絶縁膜より
も低い誘電率をもつ誘電体が存在し、拡散層上部にはゲ
ート絶縁膜が配置されていないので、高速化を達成する
ことは困難であるということについては配慮されていな
かった。
【０００８】本発明の第１の目的は、シリコン酸化物よ
り比誘電率の高い絶縁膜をゲート絶縁膜とし、高速で作
動し、短チャネル特性と駆動電流に優れ、金属元素のシ
リコン基板中への導入の少ない半導体装置を提供するこ
とにある。
【０００９】本発明の第２の目的は、シリコン酸化物よ
り比誘電率の高い絶縁膜をゲート絶縁膜とし、高速で作
動し、短チャネル特性と駆動電流に優れ、金属元素のシ
リコン基板中への導入の少ない半導体装置の製造方法を
提供することにある。
【００１０】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置は、半導体基板上にゲー
ト絶縁膜を介してゲート電極が配置された電界効果トラ
ンジスタを有し、ゲート絶縁膜を、比誘電率がシリコン
酸化膜より高い絶縁膜とし、このゲート絶縁膜のゲート
長方向の端部を、ゲート電極のソース側、ドレイン側の
端部より内側に位置させ、かつ、このゲート絶縁膜の端
部を、ゲート電極と、ソース領域及びドレイン領域とが
平面的にオーバーラップする領域に位置させるようにし
たものである。
【００１１】また、上記第１の目的を達成するために、
本発明の半導体装置は、半導体基板上にゲート絶縁膜を
介してゲート電極が配置された電界効果トランジスタを
有し、ゲート絶縁膜を、比誘電率がシリコン酸化膜より
高い絶縁膜とし、かつ、そのゲート長方向の端部を、ゲ
ート電極のソース側、ドレイン側の端部より内側に位置
させ、電界効果トランジスタのソース領域及びドレイン
領域を、ゲート絶縁膜の下部に延伸しているようにした
ものである。
【００１２】いずれの半導体装置も、ゲート絶縁膜の端
部とは、その厚みが最も厚い部分の端部である。つま
り、ゲート絶縁膜が複数層からなり、それぞれの端部の
位置が異なるとき、ゲート電極の端部より最も内側に位
置する部分の内側がゲート絶縁膜として最も厚い部分と
なるので、その部分がゲート絶縁膜の端部となる。ま
た、ゲート絶縁膜の端部が基板に対して垂直でないとき
も、ゲート電極の端部より最も内側に位置する部分をそ
の端部とする。
【００１３】このゲート電極のゲート長方向の端部は、
ゲート電極のソース側、ドレイン側の端部よりそれぞれ
１５ｎｍ〜２５ｎｍ内側に位置することが好ましい。こ
のゲート絶縁膜としては、チタン、タンタル、ハフニウ
ム、ジルコニウム、アルミニウム、ランタン及びストロ
ンチウムからなる群から選ばれた少なくとも一種の金属
の酸化物、酸窒化物又はシリケート化合物等を用いるこ
とが好ましい。ここでシリケート化合物とは、シリコン
の酸化物（ＳｉＯ2）中に上記金属の酸化物が含有され
た構造と定義する。また、ゲート絶縁膜の比誘電率は、
３００程度までが好ましい。３００を超えるとゲート絶
縁膜の膜厚が厚くなり過ぎるからである。
【００１４】ゲート絶縁膜を複数の層とするとき、例え
ば、チタン、タンタル、ハフニウム、ジルコニウム、ア
ルミニウム、ランタン及びストロンチウムからなる群か
ら選ばれた少なくとも一種の金属の酸化物からなる層
と、この層の下にこの金属のシリケート化合物からなる
層を設けた積層構造とすることができる。
【００１５】上記ソース領域及び上記ドレイン領域は、
上記絶縁膜に含まれる金属を含まないか、或いは１０11
原子／ｃｍ2以下の濃度で含んでいるようにすることが
好ましい。ゲート電極は、タングステン、チタン及びモ
リブデンからなる群から選ばれた少なくとも一種の内か
ら選ばれた金属又はその窒化物若しくは珪化物であるこ
とが好ましいい。
【００１６】また、上記第２の目的を達成するために、
本発明の半導体装置の製造方法は、半導体基板上に、シ
リコン酸化膜より比誘電率が高い絶縁膜を形成し、この
絶縁膜上に導電性膜を形成する工程と、導電性膜を加工
し、ゲート電極とする工程と、比誘電率が高い絶縁膜
を、ゲート電極の下部にある部分を残して除去し、か
つ、残された部分の端部が、ゲート電極のソース領域が
形成される側の端部及びドレイン領域が形成される側の
端部の内側に位置するようにし、この残された部分をゲ
ート絶縁膜とする工程と、少なくともゲート絶縁膜のゲ
ート長方向の側方、かつ、半導体基板上に、ゲート絶縁
膜より比誘電率の低い第２の絶縁膜を形成する工程と、
第２の絶縁膜を通して、イオン注入法により基板中にド
ーパントを注入してソース領域及びドレイン領域を形成
し、かつ、ソース領域及びドレイン領域をゲート絶縁膜
の下部に延伸させる工程を含むようにしたものである。
【００１７】また、上記第２の目的を達成するために、
本発明の半導体装置の製造方法は、半導体基板上に、比
誘電率がシリコン酸化膜より高い第１の絶縁膜を形成
し、第１の絶縁膜上に、比誘電率が第１の絶縁膜より高
い第２の絶縁膜を形成し、第２の絶縁膜上に導電性膜を
形成する工程と、導電性膜を加工し、ゲート電極とする
工程と、第２の絶縁膜を、ゲート電極の下部にある部分
を残して除去し、かつ、残された部分の端部を、ゲート
電極のソース領域が形成される側の端部及びドレイン領
域が形成される側の端部の内側に位置するようにし、こ
の残された部分をゲート絶縁膜とする工程と、第１の絶
縁膜を通して、イオン注入法により基板中にドーパント
を注入してソース領域及びドレイン領域を形成し、か
つ、ソース領域及びドレイン領域をゲート絶縁膜の下部
に延伸させる工程とをを含むようにしたものである。
【００１８】上記の比誘電率が高い絶縁膜は、アモルフ
ァス状態で形成し、この比誘電率が高い絶縁膜の除去の
一部をドライエッチングにより行なった後、さらにウエ
ットエッチングにより行なうようにすることが好まし
い。さらにこの比誘電率が高い絶縁膜を、ウエットエッ
チングの後に結晶化することが好ましい。また、この比
誘電率が高い絶縁膜の除去は、残された部分の端部が、
ゲート電極のソース領域側、ドレイン領域側の端部より
１５ｎｍ〜２５ｎｍ内側に位置するように行なうことが
好ましい。残された部分は、ゲート絶縁膜となるので、
その端部の意味は、上記したゲート絶縁膜の端部と同じ
である。
【００１９】上記ドーパントの注入は、斜めイオン注入
法により行なうことができる。ゲート絶縁膜の材質、ゲ
ート電極の材質は、上記の通りである。また、ゲート電
極を多結晶シリコンとし、複数のゲート電極が、イオン
注入される物質を異なるようにし、その仕事関数が互い
に異なるようにすることができる。ゲート絶縁膜やゲー
ト電極の好ましい材料等は、上記と同じである。
【００２０】
【発明の実施の形態】〈実施例１〉以下、図１、図２を
用いて本発明の実施例を述べる。予めＰ型、Ｎ型のウエ
ル構造等の所望の不純物プロファイルを作りこんだシリ
コン基板１０１に、公知の技術により溝埋め込み型の素
子分離領域構造１０２を形成する。この後、シリコン基
板表面を洗浄し、さらにはシリコン基板表面の酸化膜を
除去した後、シリコン酸化膜よりも比誘電率の高い高誘
電率絶縁膜であるチタン酸化物１０３、ゲート電極１０
４となる金属膜、ゲート加工時のマスクとなるシリコン
酸化膜１０５を連続的に形成し、図１（ａ）に示した構
造とした。チタン酸化物はＣＶＤ法により形成した。こ
のとき形成温度等を制御することにより、アモルファス
状態で堆積した。またゲート電極となる金属膜は、タン
グステン膜をスパッタ法で形成した膜を用いた。
【００２１】この後、通常のリソグラフィ及びドライエ
ッチング技術を用いて、シリコン酸化膜１０５及びタン
グステン膜を加工し、ゲート電極１０４を形成する。こ
のときドライエッチングの特性により、チタン酸化膜１
０３も一部エッチングされ、その上部はゲート電極１０
４のゲート長方向の端部より内側までエッチングされ、
図１（ｂ）の構造を得た。このときチタン酸化膜１０３
の上部の端部がゲート電極１０４の端部より１５〜２５
ｎｍ程度内側に位置するようにする。つまりゲート絶縁
膜としての作用は、ゲート絶縁膜の厚みが最も厚いとこ
ろが大きく、この部分の端部を上記した位置に置けばよ
い。
【００２２】ここで、さらにチタン酸化物をエッチング
するガスに切り替えて、ドライエッチングを行なっても
よいが、基板に与える損傷を防ぐためにはウエットエッ
チングでチタン酸化膜１０３を除去する方が好ましい。
ここでは、フッ酸、硝酸、酢酸の混合液によりチタン酸
化膜１０３をエッチングし、図１（ｃ）に示す構造とし
た。なお、我々の検討では、金属酸化膜が結晶化してい
る場合、ウエットエッチングレートは極端に遅くなるた
め、前述のように膜形成時にはアモルファス状態で形成
しておき、この図１（ｃ）の構造とした後、熱処理によ
り結晶化させた方が工程上容易である。続いて、ＣＶＤ
法により薄いシリコン酸化膜１０６を形成した（図１
（ｄ））。
【００２３】さらにイオン注入法とアニールによりソー
ス・ドレイン領域１０７を形成する。ここで、イオン注
入条件とアニール条件を制御することにより、ソース・
ドレイン領域１０７とチャネル領域の境界が高誘電率絶
縁膜であるチタン酸化膜１０３が存在する領域の下にあ
るようにすることがデバイス特性を向上させる上で肝要
である（図２（ａ））。
【００２４】さらに、比較的ドライエッチング速度が速
い層間絶縁膜１０８をプラズマＣＶＤ法により堆積した
後、リソグラフィ法を用いてコンタクト領域をホトレジ
スト１０９でパターニングした（図２（ｂ））。このホ
トレジスト１０９をマスクとしてコンタクトを形成する
が、層間絶縁膜１０８とシリコン酸化膜１０６のエッチ
ング速度差を用いることにより、自己整合的にコンタク
ト孔をソース・ドレイン領域１０７上に形成できる。
【００２５】さらに、配線層となる金属膜１１０を堆積
し（図２（ｃ））、パターニングすることにより、ＭＩ
ＳＦＥＴ構造を形成した。本構造によるＭＩＳＦＥＴの
特性を評価した結果、良好なデバイス特性を有すること
を確認した。また、ソース・ドレイン領域１０７中に含
まれる高誘電率絶縁膜を構成する金属、すなわちチタン
の濃度は、１０11原子／ｃｍ2以下であった。
【００２６】なお、本実施例では、高誘電率絶縁膜とし
てチタン酸化物を用いたが、チタン、タンタル、ハフニ
ウム、ジルコニウム、アルミニウム、ランタン及びスト
ロンチウムからなる群から選ばれた少なくとも一種の金
属の酸化物又は酸窒化物を用いても同様の効果が得られ
た。さらに、ソースガスとして上記の金属（複数の金属
でもよい）の有機金属化合物、有機Ｓｉ化合物、酸素を
用いたＣＶＤにより得られたシリケート化合物を用いて
も同様の効果が得られた。このシリケート化合物は、金
属としてチタンを用いたとき、チタン−Ｓｉ−酸素から
なるシリケート化合物である。
【００２７】また、ゲート電極は、タングステンを用い
たが、チタン、モリブデン又はこれらの窒化物若しくは
ケイ化物を用いても同様の効果が得られた。
【００２８】この半導体装置で、比誘電率の高い絶縁膜
は、チャネル部分及びチャネル部に連続した、ソース、
ドレイン領域とゲート電極がオーバーラップする領域上
にあれば、チャネル部を流れる誘起電荷量を増加させる
ことができる。一方、ゲートエッジとソース、ドレイン
間には高い電界が発生するので、この部分にはシリコン
酸化膜等の比較的比誘電率の低い絶縁膜を配置する構造
としたので、フリンジ容量低減に有効である。
【００２９】〈実施例２〉次に、図３、図４を用いて本
発明の第２の実施例を述べる。実施例１と同様に、予め
所望の不純物プロファイルを作りこんだシリコン基板２
０１に、溝埋め込み型の素子分離領域構造２０２を形成
する。この後、シリコン基板表面を洗浄し、さらにはシ
リコン基板表面の酸化膜を除去した後、シリコン酸化膜
よりも比誘電率の高い高誘電率絶縁膜を形成する。ここ
では、プラズマＣＶＤ法を用いて上記高誘電率絶縁膜を
形成した。ここで、高誘電率材料としてはジルコニウム
酸化物を用いた。この場合に形成される絶縁膜は、基板
上には比較的誘電率の低い（〜１０程度）ジルコニウム
ーシリコンー酸素からなる、いわゆるシリケート膜２０
３が形成され、その上部にジルコニウム酸化物２０４が
形成され、積層構造の絶縁膜となる。この上に、ゲート
電極２０５となるタングステン膜、ゲート加工時のマス
クとなるシリコン酸化膜２０６を連続的に形成し、図３
（ａ）に示す構造とした。
【００３０】この後、通常のリソグラフィ及びドライエ
ッチング技術を用いて、シリコン酸化膜２０６及びタン
グステン膜を加工し、ゲート電極２０５を形成する。さ
らにジルコニウム酸化物２０４をエッチングするガスに
切り替えて、ドライエッチングを行なうことにより、シ
リケート膜２０３が選択的に残り、図３（ｂ）の構造を
得る。ここで、シリケート膜２０３の物性はシリコン酸
化物とほぼ同等であり、ドライエッチングで、ジルコニ
ウム酸化膜とエッチング速度差を大きくすることがで
き、図３（ｂ）の構造を得るのに都合がよい。また、ジ
ルコニウム酸化物２０４は、その端部がゲート電極２０
５のゲート長方向の端部より１５〜２５ｎｍ程度内側に
位置するようにした。
【００３１】続いて、イオン注入法とアニールによりソ
ース・ドレイン領域２０７を形成する。ここで、イオン
注入条件とアニール条件を制御することにより、ソース
・ドレイン領域２０７とチャネル領域の境界がジルコニ
ウム酸化膜２０４が存在する領域の下にあるようにする
ことがデバイス特性を向上させる上で肝要である（図３
（ｃ））。
【００３２】なお、上記シリケート膜２０３中のジルコ
ニウム濃度は数％であり、基板中へノックオンされたジ
ルコニウム原子の量は１０11原子／ｃｍ2程度であっ
て、酸化ジルコニウム膜を通してイオン注入を行った場
合の１割以下へ低減できた。そのため、ここではあえて
実施例１で用いたイオン注入用のスルー膜を形成してい
ない。
【００３３】さらに、比較的ドライエッチング速度が速
い層間絶縁膜２０８をプラズマＣＶＤ法により堆積した
後、リソグラフィ法を用いてコンタクト領域をホトレジ
スト２０９でパターニングした（図４（ａ））。このホ
トレジスト２０９をマスクとしてコンタクトを形成し、
配線層となる金属膜２１０を堆積し（図４（ｂ））、パ
ターニングすることにより、ＭＩＳＦＥＴ構造を形成し
た。
【００３４】ここで、チャネル方向のゲート絶縁膜の実
効的な膜厚（シリコン酸化膜の比誘電率に換算した絶縁
膜厚）と不純物濃度との関係を図５に示す。このように
実効的な膜厚が薄いところがチャネル部に接続したソー
ス・ドレイン領域上にあることにより、電荷の誘起が十
分に行なえ、チャネル電流を増加させることができる。
一方、上記以外の領域の実効的な膜厚を厚くすることに
より、フリンジ容量を増大させることがなく、結果的に
デバイスの動作速度を向上できる。
【００３５】本構造によるＭＩＳＦＥＴの特性を評価し
た結果、良好なデバイス特性を有することを確認した。
【００３６】なお、本実施例では、高誘電率絶縁膜とし
てジルコニウム酸化物を用いたが、チタン、タンタル、
ハフニウム、ジルコニウム、アルミニウム、ランタン及
びストロンチウムからなる群から選ばれた少なくとも一
種の金属の酸化物又は酸窒化物を用いても同様の効果が
得られた。
【００３７】また、ゲート電極は、タングステンを用い
たが、チタン、モリブデン又はこれらの窒化物若しくは
ケイ化物を用いても同様の効果が得られた。
【００３８】〈実施例３〉さらに、図６、図７を用いて
本発明の第３の実施例を述べる。本実施例では複数のＭ
ＩＳＦＥＴを作成しており、Ｐ型チャネル、Ｎ型チャネ
ルのＭＩＳＦＥＴを両方作成している。そのため、ゲー
ト電極材料には、多結晶シリコンを用いており、ＭＩＳ
ＦＥＴによりＰ又はＢをドーピングした多結晶シリコン
をゲート電極とすることにより、ゲート電極の仕事関数
を変えている。
【００３９】実施例１と同様に、予め所望の不純物プロ
ファイルを作りこんだシリコン基板３０１に、溝埋め込
み型の素子分離領域構造３０２を形成する。この後、シ
リコン基板表面を洗浄し、さらにはシリコン基板表面の
酸化膜を除去した後、シリコン酸化膜よりも比誘電率の
高い高誘電率絶縁膜を形成する。ここでは、プラズマＣ
ＶＤ法を用いて高誘電率絶縁膜を形成した。ここで、高
誘電率材料としてはジルコニウム酸化物を用いた。この
場合に形成される絶縁膜は、基板上には比較的誘電率の
低い（〜１０程度）ジルコニウムーシリコンー酸素から
なる、いわゆるシリケート膜３０３が形成され、その上
部にジルコニウム酸化物３０４が形成され、積層構造の
絶縁膜となる。この上に、上述したように、ゲート電極
３０５となる多結晶シリコン膜を形成し、Ｐ又はＢをイ
オン注入法により導入する。適当なアニールを施した
後、ゲート加工時のマスクとなるシリコン酸化膜３０６
を連続的に形成し、図６（ａ）に示した構造とした。
【００４０】この後、通常のリソグラフィ及びドライエ
ッチング技術を用いて、シリコン酸化膜３０６及びＰ又
はＢをドーピングした多結晶シリコン膜を加工し、ゲー
ト電極３０５を形成する。さらにジルコニウム酸化物３
０４をエッチングするガスに切り替えて、ドライエッチ
ングを行なうことにより、シリケート膜３０３が選択的
に残り、第２の実施例で示した図３（ｂ）と同様の構造
を得る。続いて、フッ酸によるウエットエッチング技術
を用いて、ゲート電極下部の一部を残して、シリケート
膜３０３を除去することにより、図６（ｂ）の構造を得
る。ここで、シリケート膜３０３は、その端部がゲート
電極３０５のゲート長方向の端部より１５〜２５ｎｍ程
度内側に位置するようにした。
【００４１】この後、イオン注入用のスルー膜としてシ
リコン酸化膜３０７をＣＶＤ法により形成する。この様
子を図６（ｃ）に示す。ここでは、短チャネル特性を向
上させるために、ソース・ドレインとなる拡散層を浅く
するため、イオン注入の注入エネルギも２ＫｅＶと小さ
くする。そのため、上記スルー膜の膜厚も５ｎｍと薄く
している。従って、図６（ｃ）に示すように、ゲート電
極側面はスルー膜を形成した後であっても、ゲート電極
下部に１０〜２０ｎｍ程度の窪みを持つ構造となる。
【００４２】ここで、浅い拡散層を形成し、なおかつ、
ソース・ドレイン領域と実効的に膜厚が極めて薄い領域
をオーバーラップさせるため、本実施例においては、斜
めイオン注入技術を用いている。ここでは、注入角度を
３０度として、ゲート下部の実効的に膜厚が薄い領域ま
でソース・ドレイン領域が達するようにした。
【００４３】上記した斜めイオン注入法とアニールによ
り図７（ａ）に示すようにソース・ドレイン領域を形成
した。このように、ソース・ドレイン領域とゲート絶縁
膜が実効的に極めて薄い部分とを都合よくオーバーラッ
プさせるためには、上述したゲート側壁部の窪みの制御
も有効な手段である。また、ソース・ドレイン領域中に
含まれている高誘電率絶縁膜を構成する金属、すなわち
ジルコニウムの濃度は、１０11原子／ｃｍ2以下であっ
た。
【００４４】さらに、比較的ドライエッチング速度が速
い層間絶縁膜３０８をプラズマＣＶＤ法により堆積した
のち、リソグラフィ法を用いてコンタクト領域をホトレ
ジスト３０９を持ってパターニングした（図７
（ｂ））。このホトレジスト３０９をマスクとしてコン
タクトを形成し、配線層となる金属膜３１０を堆積し
（図７（ｃ））、パターニングすることにより、ＭＩＳ
ＦＥＴ構造を形成した。なお、ここでは第１の実施例と
同様に、層間絶縁膜３０８とスルー膜であるシリコン酸
化膜３０７のドライエッチング速度差を利用して、自己
整合的にコンタクト孔を形成している。
【００４５】本構造によるＭＩＳＦＥＴの特性を評価し
た結果、短チャネル特性と駆動電流に優れる、良好なデ
バイス特性を有することを確認した。
【００４６】なお、本実施例では、高誘電率絶縁膜とし
てジルコニウム酸化物を用いたが、チタン、タンタル、
ハフニウム、ジルコニウム、アルミニウム、ランタン及
びストロンチウムからなる群から選ばれた少なくとも一
種の金属の酸化物又は酸窒化物を用いても同様の効果が
得られた。
【００４７】また、ゲート電極は、タングステンを用い
たが、チタン、モリブデン又はこれらの窒化物若しくは
ケイ化物を用いても同様の効果が得られた。
【００４８】
【発明の効果】本発明によれば、ＭＩＳＦＥＴデバイス
の高速化が可能である。また、金属元素のシリコン基板
中への汚染とフリンジ容量増加が回避できる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体装置の製造工程図。
【図２】本発明の実施例１の半導体装置の製造工程図。
【図３】本発明の実施例２の半導体装置の製造工程図。
【図４】本発明の実施例２の半導体装置の製造工程図。
【図５】本発明を説明するためのチャネル方向のゲート
絶縁膜の実効的な膜厚と不純物濃度の関係を示す図。
【図６】本発明の実施例３の半導体装置の製造工程図。
【図７】本発明の実施例３の半導体装置の製造工程図。
【符号の説明】
１０１、２０１、３０１…シリコン基板 １０２、２０２、３０２…素子分離領域構造 １０３…チタン酸化膜 １０４、２０５、３０５…ゲート電極 １０５、１０６、２０６、３０６、３０７…シリコン酸
化膜 １０７、２０７…ソース・ドレイン領域 １０８、２０８、３０８…層間絶縁膜 １０９、２０９、３０９…ホトレジスト １１０、２１０、３１０…金属膜 ２０３、３０３…シリケート膜 ２０４、３０４…ジルコニウム酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峰 利之 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 後藤 康 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F040 DA01 DA02 DA06 DA17 DA19 DB01 DB03 EC04 EC07 EC08 EC09 ED01 ED03 ED09 EF01 EK05 FB04 FC10 FC13 FC19 FC22 FC23 5F048 AC01 BA01 BB06 BB07 BB09 BB11 BG01 BG13

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にゲート絶縁膜を介してゲー
    ト電極が配置された電界効果トランジスタを有する半導
    体装置において、 上記ゲート絶縁膜は、比誘電率がシリコン酸化膜より高
    い絶縁膜であり、上記ゲート絶縁膜のゲート長方向の端
    部は、上記ゲート電極のソース側、ドレイン側の端部よ
    り内側に位置し、かつ、上記ゲート絶縁膜の上記端部
    は、上記ゲート電極と、ソース領域及びドレイン領域と
    が平面的にオーバーラップする領域に位置していること
    を特徴とする半導体装置。
  2. 【請求項２】半導体基板上にゲート絶縁膜を介してゲー
    ト電極が配置された電界効果トランジスタを有する半導
    体装置において、上記ゲート絶縁膜は、比誘電率がシリ
    コン酸化膜より高い絶縁膜であり、かつ、そのゲート長
    方向の端部が、上記ゲート電極のソース側、ドレイン側
    の端部より内側に位置し、上記電界効果トランジスタの
    ソース領域及びドレイン領域は、上記ゲート絶縁膜の下
    部に延伸していることを特徴とする半導体装置。
  3. 【請求項３】上記ゲート絶縁膜のゲート長方向の端部の
    側方、かつ、上記半導体基板上には、上記ゲート絶縁膜
    より比誘電率の低い絶縁膜が設けられたことを特徴とす
    る請求項１又は２記載の半導体装置。
  4. 【請求項４】上記ゲート絶縁膜のゲート長方向の端部
    は、上記ゲート電極のソース側、ドレイン側の端部より
    １５ｎｍ〜２５ｎｍ内側に位置することを特徴とする請
    求項１から３のいずれか一に記載の半導体装置。
  5. 【請求項５】上記ゲート絶縁膜は、チタン、タンタル、
    ハフニウム、ジルコニウム、アルミニウム、ランタン及
    びストロンチウムからなる群から選ばれた少なくとも一
    種の金属の酸化物、酸窒化物又はシリケート化合物であ
    ることを特徴とする請求項１から４のいずれか一に記載
    の半導体装置。
  6. 【請求項６】上記ゲート絶縁膜は、チタン、タンタル、
    ハフニウム、ジルコニウム、アルミニウム、ランタン及
    びストロンチウムからなる群から選ばれた少なくとも一
    種の金属の酸化物からなる層と、該金属のシリケート化
    合物からなる層との積層構造であることを特徴とする請
    求項１から４のいずれか一に記載の半導体装置。
  7. 【請求項７】上記ソース領域及び上記ドレイン領域は、
    上記絶縁膜に含まれる金属を含まないか、或いは１０11
    原子／ｃｍ2以下の濃度で含んでいることを特徴とする
    請求項１から６のいずれか一に記載の半導体装置。
  8. 【請求項８】上記ゲート電極は、タングステン、チタン
    及びモリブデンからなる群から選ばれた少なくとも一種
    の内から選ばれた金属又はその窒化物若しくは珪化物で
    あることを特徴とする請求項１から７のいずれか一に記
    載の半導体装置。
  9. 【請求項９】半導体基板上に、シリコン酸化膜より比誘
    電率が高い絶縁膜を形成し、該絶縁膜上に導電性膜を形
    成する工程、上記導電性膜を加工し、ゲート電極とする
    工程、上記比誘電率が高い絶縁膜を、上記ゲート電極の
    下部にある部分を残して除去し、かつ、残された部分の
    端部が、上記ゲート電極のソース領域が形成される側の
    端部及びドレイン領域が形成される側の端部の内側に位
    置するようにし、該残された部分をゲート絶縁膜とする
    工程、少なくとも上記ゲート絶縁膜のゲート長方向の側
    方、かつ、上記半導体基板上に、上記ゲート絶縁膜より
    比誘電率の低い第２の絶縁膜を形成する工程及び上記第
    ２の絶縁膜を通して、イオン注入法により基板中にドー
    パントを注入してソース領域及びドレイン領域を形成
    し、かつ、該ソース領域及びドレイン領域を上記ゲート
    絶縁膜の下部に延伸させる工程を含むことを特徴とする
    半導体装置の製造方法。
  10. 【請求項１０】上記比誘電率が高い絶縁膜は、アモルフ
    ァス状態で形成され、上記比誘電率が高い絶縁膜の除去
    は、その一部をドライエッチングにより除去した後、さ
    らにウエットエッチングにより行なうことを特徴とする
    請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】上記比誘電率が高い絶縁膜を、上記ウエ
    ットエッチングの後に結晶化することを特徴とする請求
    項１０記載の半導体装置の製造方法。
  12. 【請求項１２】上記ドーパントの注入は、斜めイオン注
    入法により行なうことを特徴とする請求項９から１１の
    いずれか一に記載の半導体装置の製造方法。
  13. 【請求項１３】上記比誘電率が高い絶縁膜の除去は、上
    記残された部分の端部が、上記ゲート電極のソース領域
    側、ドレイン領域側の端部より１５ｎｍ〜２５ｎｍ内側
    に位置するように行なうことを特徴とする請求項９から
    １２のいずれか一に記載の半導体装置の製造方法。
  14. 【請求項１４】上記ゲート絶縁膜は、チタン、タンタ
    ル、ハフニウム、ジルコニウム、アルミニウム、ランタ
    ン及びストロンチウムからなる群から選ばれた少なくと
    も一種の金属の酸化物、酸窒化物又はシリケート化合物
    であることを特徴とする請求項９から１３のいずれか一
    に記載の半導体装置の製造方法。
  15. 【請求項１５】上記ゲート電極は、タングステン、チタ
    ン及びモリブデンからなる群から選ばれた少なくとも一
    種の内から選ばれた金属又はその窒化物若しくは珪化物
    であることを特徴とする請求項９から１４のいずれか一
    に記載の半導体装置の製造方法。
  16. 【請求項１６】上記ゲート電極は、多結晶シリコンから
    なり、複数の上記ゲート電極が、上記イオン注入される
    物質が異なることにより、その仕事関数が互いに異なる
    ことを特徴とする請求項９から１４のいずれか一に記載
    の半導体装置の製造方法。
  17. 【請求項１７】半導体基板上に、比誘電率がシリコン酸
    化膜より高い第１の絶縁膜を形成し、該第１の絶縁膜上
    に、比誘電率が該第１の絶縁膜より高い第２の絶縁膜を
    形成し、該第２の絶縁膜上に導電性膜を形成する工程、
    上記導電性膜を加工し、ゲート電極とする工程、上記第
    ２の絶縁膜を、上記ゲート電極の下部にある部分を残し
    て除去し、かつ、残された部分の端部が、上記ゲート電
    極のソース領域が形成される側の端部及びドレイン領域
    が形成される側の端部の内側に位置するようにし、該残
    された部分をゲート絶縁膜とする工程及び上記第１の絶
    縁膜を通して、イオン注入法により基板中にドーパント
    を注入してソース領域及びドレイン領域を形成し、か
    つ、該ソース領域及びドレイン領域を上記ゲート絶縁膜
    の下部に延伸させる工程を含むことを特徴とする半導体
    装置の製造方法。
  18. 【請求項１８】上記ゲート絶縁膜は、チタン、タンタ
    ル、ハフニウム、ジルコニウム、アルミニウム、ランタ
    ン及びストロンチウムからなる群から選ばれた少なくと
    も一種の金属の酸化物又は酸窒化物であり、上記第２の
    絶縁膜は、シリケート化合物であることを特徴とする請
    求項１７記載の半導体装置の製造方法。
  19. 【請求項１９】上記ゲート電極は、タングステン、チタ
    ン及びモリブデンからなる群から選ばれた少なくとも一
    種の内から選ばれた金属又はその窒化物若しくは珪化物
    であることを特徴とする請求項１７又は１８記載の半導
    体装置の製造方法。
  20. 【請求項２０】上記第２の絶縁膜の除去は、上記残され
    た部分の端部が、上記ゲート電極のソース領域側、ドレ
    イン領域側の端部より１５ｎｍ〜２５ｎｍ内側に位置す
    るように行なうことを特徴とする請求項１７から１９の
    いずれか一に記載の半導体装置の製造方法。
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