JP2004200672A - 半導体装置、その製造方法、及び、半導体表面の処理方法 - Google Patents

半導体装置、その製造方法、及び、半導体表面の処理方法 Download PDF

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Abstract

【課題】 通常のRCA洗浄では、中心線平均粗さで1.0nm以上の表面粗さが半導体表面に発生してしまい、このことが、(110)シリコンを用いたn型トランジスタの特性を改善できない原因となっていた。
【解決手段】 (110)シリコンのような半導体表面をRaで0.15nm以下にすることにより、移動度の高いトランジスタの作製を可能にする。具体的には、RCA洗浄後の半導体表面に、ラジカル酸化によって酸化膜を形成した後、この酸化膜を剥離することにより、平坦化された半導体表面が得られた。同様な結果は、湿式酸化によって酸化膜を形成し、エッチバックを繰り返すことによっても得られた。
【選択図】 図3

Description

本発明は、改善された移動度等の特性を有する半導体装置及びその製造方法、並びに、半導体表面の処理方法に関する。
一般に、この種の半導体装置には、シリコン等の半導体表面にそってソース領域、ドレイン領域、及び、チャネル領域を形成した電界効果トランジスタがある。更に、この電界効果トランジスタは、チャネル領域上に形成されたゲート絶縁膜、及び、ゲート絶縁膜上にゲート電極を有している。良く知られているように、電界効果トランジスタには、n型電界効果トランジスタ(n型トランジスタ)とp型電界効果トランジスタ(p型トランジスタ)とがあり、これらn型とp型トランジスタを含むLSIを作成する場合、表面に(100)面を有するシリコン(以下、(100)シリコンと呼ぶ)が使用されるのが普通である。尚、本明細書における面方位の記述として、例えば、(100)は、(100)面と等価な面(100)、(010)、(001)等、全てを総称して表しているものとする。
このように、(100)シリコンを用いて、n型トランジスタ及びp型トランジスタを形成した場合、p型トランジスタの駆動能力、例えば、移動度が、n型トランジスタの約0.3倍程度という低さであることが知られている。このため、通常、p型トランジスタのサイズをn型トランジスタのサイズに比較して大きく設計する手法が採用されている。しかしながら、p型トランジスタのサイズをn型トランジスタのサイズよりも大きく設計することは、微細化を妨げる要因の一つともなっている。
ここで、図1を参照して、半導体領域にn型トランジスタを形成し、集積回路を構成する場合を例にとって、従来の半導体装置の製造方法を説明する。尚、この例は、LDD(Lightly Doped Drain)構造のn型トランジスタを製造する工程を示している。
まず、図1(a)に示すように、p型(100)シリコン101の表面に、例えば、STI(Shallow Trench Isolation)法により素子分離を行い、素子領域102が形成される。ここで、シリコンの面方位(100)には、(100)面に等価な面(100)、(010)、(001)が含まれることは前述した通りであり、この場合、(100)の表面を有するシリコンは、半導体基板、或いは、半導体基板上に形成された半導体層であっても良い。
次に、素子領域102に対して、NHOH−H−HO(SC1)及びHCl−H−HO(SC2)を用いたRCA洗浄が行われる(図1(b))。RCA洗浄の結果、有機物、パーティクル、メタル不純物が全表面から除去され、その後、ゲート絶縁膜(SiO)103が形成される(図1(c))。
更に、図1(d)に示すように、シリコン101の全面に、閾値電圧を制御するため、ボロンがイオン注入される。イオン注入後、シリコン101の全面に、多結晶シリコン膜が堆積され、これをパターニングすることにより、素子領域102のゲート絶縁膜103上に、多結晶シリコン電極105が図1(e)に示すように形成される。
続いて、図1(f)に示すように、リンを低濃度でイオン注入することにより、高電界を緩和するn-ソース及びn−ドレイン領域106が形成される。次に、CVD法などにより、ゲート電極105を被覆するように、シリコン酸化膜(SiO)を、シリコン101の全面に堆積させ、異方性エッチングを行って、ゲート電極105の側壁に側壁絶縁膜107を形成する(図1(g))。その後、砒素などのn型不純物を高濃度にイオン注入してn+ソース及びドレイン領域108を形成する(図1(h))。
(100)シリコンを使用して、図示された方法によりn型トランジスタは作成されるが、同様に(100)シリコン上に作成されるp型トランジスタは、前述したように、n型トランジスタに比較して移動度において低いと言う欠点がある。
一方、p型トランジスタの駆動能力を高めるために、表面に(110)面を有する(110)シリコンを使用することが提唱されている。実際、(110)シリコンを使用した場合、p型トランジスタの駆動能力は、(100)シリコンを使用した場合に比較して、約2.5倍にも上昇することが報告されている。しかしながら、(110)シリコンを使用した場合、逆に、n型トランジスタの駆動能力が(100)シリコンを使用した場合の約0.6倍程度になってしまう。したがって、n型トランジスタの駆動能力の低下を抑えることができれば、(110)シリコンは、非常に有用な材料となる。しかしながら、(110)シリコンを使用して、n型トランジスタの駆動能力の低下を防止する方法については、未だ提案されていないのが実情である。
また、(110)シリコンにも適用できると考えられる装置及び方法が、特願平9−15790号(特表平10−33362号公報)(特許文献1)及び特開平11−57636号公報(特許文献2)においてそれぞれ開示されている。しかしながら、特許文献1は、(100)シリコンのみを用いて行ったものであり、(110)シリコンについては、実験はなされていなかったものである。同様に、特許文献2は、(100)シリコンを用いた場合の実験結果であり、(110)シリコンについては、実験は行われていない。
一方、特開平9−51097号公報(特許文献3)は、シリコンと酸化膜との間の界面における電子散乱による界面移動度の劣化を回避できる電界効果トランジスタの製造方法を開示している。しかしながら、特許文献3は(001)シリコンにおける電子の走行方向とステップの方向とを平行にすることを開示しているだけで、(110)シリコンについては検討していない。
特表平10−33362号公報 特開平11−57636号公報 特開平9−51097号公報
本発明者等の観察によれば、図1に示されたような方法により、電界効果トランジスタを製造した場合、RCA洗浄におけるアルカリ処理時、並びに、純水リンス時等に、素子領域表面が不可避的に粗面化してしまうことが判明した。
一方、電界効果トランジスタにおけるキャリアの移動度は、当該トランジスタの駆動能力を示す指標の―つであり、p型電界効果トランジスタにおいてはホール、n型電界効果トランジスタにおいては電子がそれぞれキャリアとなる。一般的に、電界効果トランジスタの駆動能力を向上させるためには、素子領域の表面の粗さを少なくしてキャリアの移動度を上げる必要がある。
具体的に説明すると、通常のRCA洗浄を用いた場合、素子領域におけるシリコンの表面ラフネスは、中心線平均粗さRaで表現すると、Ra=0.5〜1.5nm程度の荒れを生じ、その上に、ゲート絶縁膜が形成されることを本発明者等は確認した。ゲート絶縁膜形成にはドライOを用いて形成されるSiO膜が―般的であるが、ドライOを用いる酸化の場合、(111)ファセット面から酸化種が進入し、優先的に酸化が進むと考えられ、その結果、シリコン表面とゲートSiO膜界面の粗さは、更に大きくなることが観測された。
RCA洗浄による微小な荒れを有するシリコンを用いて、電界効果トランジスタを作製した場合、当該電界効果トランジスタの駆動能力が低下するのみならず、実際にゲート電極に電圧を加えた場合、突起部に電界集中が生じ、絶縁破壊に至りやすくなる。特に、実質的に(110)面方位をその表面に有するシリコンを用いた場合、アルカリ処理時における荒れは激しくなり、このことが、当該実質的(110)面方位をその表面に有するシリコンを用いた場合における移動度の低下等を招くことも判明した。
以上、n型電界効果トランジスタを例にとって説明したが、TFT、CCDやIGBT等の半導体素子についても、同様なことが言える。
本発明は、このような事情によりなされたものであり、その目的はシリコン表面の粗さを低減させることにより、改善された性能を有する半導体装置を提供することである。
本発明の他の目的は、実質的に(110)面方位をその表面に有するシリコンを用いて高い表面平坦性を有し、特性の向上した半導体装置を提供することである。
本発明の別の目的は、実質的に(110)面方位をその表面に有するシリコンを使用して、駆動能力の高いn型トランジスタを製造する製造方法を提供することである。
本発明の更に他の目的は、半導体領域表面の粗さを小さくすることができる半導体装置の製造方法を提供することである。
本発明の他の目的は、洗浄によって生じる半導体領域表面の粗さを維持又は平坦化することができる半導体表面の処理方法を提供することである。
本発明は、実質的に(110)面方位をその表面に有するシリコンの表面ラフネスを、中心線平均粗さRaで、Ra=0.15nm以下とすることで、半導体装置におけるキャリア電子の散乱を低く抑え、半導体装置のキャリア電子駆動能力を向上させることに特徴がある。半導体装置のキャリア電子移動度は、半導体領域表面のラフネスと密接な関係を持ち、特に、実質的に(110)面方位をその表面に有するシリコンでは、Raを小さくするに従い、キャリア電子の移動度を向上させることが可能となる。
ここで、実質的な(110)面方位とは、結晶学的に見て、(110)面方位とほぼ等価な方向を向いている面であり、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面、(117)面などを含んでいる。
Kazuo Sato等によれば、”Sensors and Actuators 73(1999)” (P122―130)に掲載された論文のFig.2に、(110)面をアルカリエツチング処理した場合、<−110>方向に筋が走る表面形状となることが示されている。このように、(110)面と同様な表面形状が得られる領域として、<100>方向に0〜12°までオフさせた面、例えば、8°オフの(551)面などが当てはまる。<−110>方向へは1°オフさせた面までは、同様な表面形状が得られる。したがって、当該論文のFig.2に示された(110)面と同じ表面ラフネス挙動を示す面方位は、実質的に(110)面方位に含まれる。
更に、T.Sato等は、Phys.Rev.,B4,1950(1971)において、(110)面と同様なキャリア電子移動度が得られる面を報告している。この報告によれば、<−110>方向に電子を流した場合、<−110>方向へ0〜35°オフさせた面、例えば(331)面、(221)面、(332)面、(111)面などを用いても(110)面と同様の電子移動挙動を得ることが出来る。また、<110>方向へ0〜12°オフさせた面、例えば(320)面を用いても(110)面と同様の挙動を得ることが出来る。したがって、上記した面やその近傍面も、本明細書で言う実質的(110)面に含まれる。
上記した点を前提として、以下本発明の特徴を列挙する。まず、本発明の半導体装置は、実質的に(110)面方位をその表面に有するシリコンに半導体素子が形成された半導体装置において、その表面ラフネスが、中心線平均粗さRaで表現すると0.15nm以下、好ましくは0.11nm以下であることを特徴としている。更に、前記Raは0.09nm以下が望ましく、0.07nm以下が更に好ましい。この場合、半導体装置は、MOSトランジスタによって特徴付けられる電界効果トランジスタであっても良い。前記電界効果トランジスタのゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の何れか一つ以上を含む膜であっても良いし、前記電界効果トランジスタのゲート絶縁膜中には、希ガス元素を含んでも良い。
前記電界効果トランジスタのゲート絶縁膜には、
Hf、Zr、Ta、Ti、La、Co、Y及びAlの一つ又は何れかの元素を組み合わせた金属珪化物、
Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから選ばれる一つ又は何れかの元素を組み合わせた金属酸化物、
Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから選ばれる一つ又は何れかの元素を組み合わせた金属窒化物、
あるいは、
Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから一つ又は何れかの元素を組み合わせた金属酸窒化物
を含んだ高誘電膜で形成しても良い。
前記電界効果トランジスタのゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、または高誘電膜、これら何れかの膜を組み合わせた構造であっても良い。
本発明の一態様によれば、OH濃度を低下させたRCA SC−1洗浄液を用いてシリコン表面を洗浄する工程と、酸素ラジカルを含む雰囲気で、前記洗浄されたシリコン表面を酸化することによって、前記洗浄されたシリコン表面に酸化膜を形成する工程とを含み、これらによって、シリコン表面を平坦化することを特徴とする半導体装置の製造方法が得られる。この場合、酸化膜はゲート絶縁膜として利用されても良い。
更に、本発明の別の態様によれば、OH濃度を低下させたRCA SC−1洗浄液を用いてシリコン表面を洗浄する工程と、酸素ラジカルを含む雰囲気で、半導体領域の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を剥離する工程とを含み、これによって、半導体領域の表面平坦性を向上させることができる半導体装置に製造方法が得られる。前記ラジカル酸素を含む雰囲気は、マイクロ波励起により発生させられた希ガスと酸素ガスの混合ガスプラズマを用いて実現しても良い。
本発明の別の態様に係る電界効果トランジスタの製造方法は、チャネル領域を形成するにあたり、チャネル領域の半導体表面の平坦性を向上させるため、酸素ラジカルを含む雰囲気で半導体表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を剥離する工程と、チャネル領域の半導体表面にゲート絶縁膜を形成する工程とを有することを特徴としている。前記ラジカル酸素を含む雰囲気は、マイクロ波励起により発生させられた希ガスと酸素ガスの混合ガスプラズマを用いて実現しても良い。前記希ガスは、クリプトン、アルゴン、又はキセノンの一つ又は複数であっても良い。前記ゲート絶縁膜は、ラジカル酸素、ラジカル窒素の少なくとも一つを含む雰囲気中において、半導体表面を酸化処理、窒化処理の何れか乃至は同時並行処理を含むことで形成しても良い。前記ゲート絶縁膜は、マイクロ波励起により発生させられた希ガスと絶縁膜形成ガスの混合ガスプラズマを用いて形成しても良い。
前記希ガスはクリプトンまたはアルゴンであり、絶縁膜形成ガスはアンモニア、窒素、酸素の何れか乃至はそれらの混合ガスであっても良い。
本発明の他の態様に係る半導体装置の製造方法又は半導体表面の処理方法は、シリコン表面に湿式ガスを用いた酸化処理を行う第1工程と、酸化膜を剥離すること無く10A以上1000A以下までエッチバックする第2の工程と、その後、第1工程と第2の工程を所望数繰り返し、最後にHFを含む水溶液により酸化膜を剥離することにより、シリコン表面を平坦化することを特徴としている。
本発明の別の態様による半導体装置の製造方法又は半導体表面処理方法は、pHが7以下の非アルカリ性の液体のみで半導体を処理または半導体表面の洗浄を行うことを含んでいる。
前記洗浄方法は、超音波洗浄をOHの発生を抑制しつつ行っても良い。
前記OHの発生の抑制は、Hを添加することによって行っても良い。
本発明の別の態様に係る半導体装置の製造方法又は半導体表面の処理方法は、オゾンを含有する純水による洗浄を行う第1工程、500kHz以上の周波数の振動を与えながら、HFと、脱気したHOと、界面活性剤とを含有する洗浄液による洗浄を行う第2工程、オゾンを含有するHOによる戦場をおこなう第3工程、酸化膜を除去するためにHFと脱気したHOを含有する洗浄液による洗浄を行う第4工程、水素が添加されたHOによる洗浄を行う第5工程、からなる洗浄方法を含んでいる。
前記第2、第4工程の脱気したHOは、HOを脱気した後に水素を添加したHOを用いても良い。
前記洗浄方法は、洗浄開始から終了まで、処理薬液と半導体装置が空気に触れることが無くても良い。
本発明の更に他の態様に係る半導体装置の製造方法、又は、半導体表面の処理方法は、HFと、溶存酸素濃度が100ppb以下のHOとを含有する洗浄液により、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の剥離処理を行うことを特徴としている。
前記剥離処理は、剥離開始から終了まで、処理薬液と半導体装置が空気に触れることが無くても良い。
本発明の別の態様に係る半導体装置の製造方法、又は、半導体表面の処理方法は、500kHz以上の周波数の振動を与えながら、HFと、溶存酸素濃度が100ppb以下のHOへHを添加した洗浄液により、半導体表面を洗浄することを特徴としている。
前記洗浄処理は、洗浄開始から終了まで、処理薬液と半導体装置が空気に触れることが無くても良い。
前述した説明は実質的に(110)面方位を有するシリコン表面について説明したが、本発明に係るシリコン表面の平坦化方法は実質的に(110)面方位を有するシリコン表面に限定されることなく、実質的に(100)面方位を有するシリコン表面に適用しても、当該シリコン表面を中心線平均粗さRaで0.09nm以下まで平坦化することができる。
本発明によれば、ラジカル酸素を含む雰囲気で平坦化処理を行なうことで、シリコン表面の平坦性を、従来のRCA洗浄によって得られる1.0nm程度の表面ラフネス(Ra)を0.05nmまで低下させることが出来たし、0.02nmまでも充分可能である。この結果、実質的に(110)面方位をその表面に有するシリコンにおいて、そのキヤリア電子移動度を、従来技術より1.6倍向上させることが出来、(100)面方位における移動度と同等以上にすることが出来る。さらに、シリコン表面とゲート絶縁膜界面が原子的に平坦であることから、ゲート綺縁膜の信頼性も向上する。尚、本発明に係る平坦化方法を使用すれば、(100)面方位を有するシリコン表面の中心線平均粗さRaを0.09nm以下にすることもでき、これによって、(100)シリコン表面に形成された半導体装置の特性をも改善できる。
本発明の原理
以下では、(110)シリコンを使用して電界効果トランジスタを構成した場合について説明する。まず、(110)シリコン表面におけるキャリア電子の移動度を、律速する要因(律速要因)について説明すると、移動度の律速要因として、通常、(1)不純物散乱μco、(2)ホノン散乱μph、(3)表面ラフネス散乱μsrの3つの要因が挙げられる。更に、観測される移動度μは、3つの要因の足し合わせとなっており、Mattersonの法則で与えられ、次式によってあらわされることが知られている。
Figure 2004200672
上記した3つの律速要因の中で、(110)面における電子キャリアが、シリコン表面のラフネス(即ち、表面ラフネス散乱μsr)に大きく影響を受けることが判明した。実際に、極低温にて移動度と実効電界との関係を調べると、不純物散乱μco及びホノン散乱μphを実質的に無視することができ、表面ラフネス散乱μsrによる影響だけを抽出することが出来る。そこで、77kにて移動度と実効電界との関係を調べた結果、(110)面は、(100)面よりも、界面ラフネスが移動度に与える影響が大きいことが分かった。
更に、図2を参照すると、中心線平均組さRaと界面ラフネススペクトルとの関係を、シミュレーションにより調べた結果が示されている。従来手法を用いて実際に実現可能なRaが約0.4nmであることを考慮すると、図2に示された中心線平均組さRaと界面ラフネススペクトルとの関係は、従来手法による限界より小さいRa領域における関係であることが分かる。ここで、界面ラフネススペクトルとは、物理的に測定などで求められるラフネスではなく、実際にキャリアが感じているラフネスであり、以下の式のように定義する。
Figure 2004200672
ここで、△は、界面ラフネスの中心線平均粗さRa、Λは、界面ラフネスの平均周期であり、更に、qは、キャリアの界面への入射波数ベクトルkと反射波数ベクトルk’との差(即ち、q=k−k’)である。
図2に示すように、(100)面では、Raの変化に対して、界面スペクトルの変化は無視できるほど小さい。それに対して、(110)面の場合、Ra低下に従い、ラフネススペクトルは低下し、キャリアの移動度が上昇することが分かる。更に、図2からも明らかな通り、Raを0.07nm以下にすることで、(100)シリコンにおける電子移動度と同等レベルまで、(110)シリコンにおける移動度が向上することがシミュレーションにより推測できる。
そこで、本発明の趣旨は(110)シリコン表面のRaを従来の限界である0.4nm以下、特に、0.15nm以下、好ましくは、0.07nm以下まで平坦化できる手法及び平坦化されたシリコンを用いて形成された半導体装置を得ることにある。
第1の実施形態
図3を参照して、本発明の第1の実施形態に係る半導体装置の製造方法を説明する。
まず、図3(a)に示すように、p型(110)シリコン301を用意し、その表面に、例えばSTI(Shallow Trench Isolation)法により素子分離を行い、ソースドレイン及びチャネル領域を含む素子領域302を形成する。
次に、素子領域302に対し、有機物、パーティクル、メタル汚染除去の為、RCA洗浄を施す(図3(b))。また、本発明にように、微細な粗さ(ラフネス)が問題となるようなラフネス領域では、RCA洗浄の一工程であるSC1洗浄時におけるラフネスの増加をも考慮しておく必要があることが分かった。実際、RCA洗浄の一工程であるSC1洗浄時に、OH濃度によってシリコン表面がエッチングされ、当該エッチングによりラフネスが増加することが確認された。
このことを考慮して、この実施形態では、OH濃度が低いSC1洗浄処理を施す。典型的な従来のSC1処理では、NHOH:H:HO=1:1:5の薬液が使用される。しかしながら、本発明の第1の実施形態では、NHOH:H:HO=0.05:1:5と、従来のSC1処理に比較してOH濃度を下げている。
尚、シリコン結晶中において、COP(Crystal Originated Particle)等の欠陥密度が高い場合、SC1処理時に表面ラフネスの増加が加速することも観測された。更に、欠陥が原因で、SC1処理後にマイクロピットが表面に形成され、酸化膜耐圧の劣化も誘発することが判明した。特に、CZウェハを用いた場合、COP密度が高いことが知られている。
従って、SC1洗浄時における表面ラフネスの増加を抑制するには、好ましくは、シリコン表面に水素アニール処理、または、アルゴンアニール処理等を施し、残留酸素のレベルを、5E16/cm3程度まで低下させたシリコンを用いるか、さらにはSiエピタキシャル成長を表面に施したシリコンウェハを用いるのが良い。本実施形態では、Siエピタキシャル成長を表面に施したシリコンウェハを用いた。
このように、前記低OH濃度のSC1工程を用いた場合、シリコン表面は、0.15nm程度の中心線平均粗さRaを有していた。この程度の表面粗さを有するシリコンを用いてn型トランジスタを作製した場合、従来のn型トランジスタに比較して改善された移動度を有するn型トランジスタを得ることができる。しかしながら、図2からも明らかな通り、(110)シリコンを使用した場合、この程度のRaでは、(100)シリコンを使用した場合と同等の移動度は達成できない。
そこで、この実施形態では、表面粗さを更に平坦化するために、図3(c)に示すように、素子領域のシリコン表面の平坦化処理として、ラジカル酸素を含む雰囲気中において、素子領域表面を酸化し、酸化膜303を形成する。このラジカル酸素雰囲気で酸化膜303を形成することによって、当該酸化膜303の表面は酸化膜303の形成前に比較して平坦化されることが確認された。また、ラジカル酸素雰囲気における酸化では、等方性酸化が行われていることも判明した。
ここで、図3(c)で使用したラジカル酸化ついて、図4を参照して具体的に説明する。
図4には、本発明のラジカル酸化処理を行うために使用したラジアルラインスロットアンテナを用いた装置の一例が示されている。図示された装置は、特許願9―133422(特表平10−33362号公報参照)に開示されたプラズマ装置と実質的に同等の構成を備え、本発明では、当該装置を用いて、シリコン酸化膜は次のようにして形成される。
図4において、真空チャンバー401は、まず、真空状態にされ、続いて、シャワープレート402からKrガス、Oガスを導入し、処理室内の圧力を1Torr程度に設定する。一方、(110)面方位のシリコン403が加熱機構を持つ試料台404に置かれ、試料の温度が400℃程度になるように設定されている。この温度設定を200〜550℃の範囲内で変化させても、以下に述べる結果と殆ど同様の結果が得られる。
同軸導波管405から、ラジアルラインスロットアンテナ406、誘電体板407を通して、処理窒内に、2.45GHzのマイクロ波を供給し、処理室内に高密度のプラズマを生成する。また、供給するマイクロ波の周波数は、900MHz以上10GHz以下の範囲であれば以下に述べる結果はほとんど同様のものと成る。シャワープレート402とシリコン403の間隔は、本実施例では6cmにしている。この間隔は狭い方がより高速な酸化が可能となる。本実施形態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて酸化した例を示したが、他の方法を用いてマイクロ波を処理室内に導入しても良い。
ラジカル酸素を含む雰囲気中でシリコン表面を酸化する場合、シリコン表面の突起部分への酸化種の付着確率が高い効果と、さらには、ラジカルが突起部に当ると、突起部が負に帯電し、O+やO+等の酸素イオンを引き寄せ易くなる効果が相乗し、突起部分が優先的に酸化され、結果として、シリコン表面には、平坦化されたシリコン酸化膜が形成されるものと推測される。
図5には、ドライ酸化をシリコン表面に施した場合と、ラジカル酸素を含む雰囲気中で酸化を施した場合で、酸化前後における表面平坦変化の様子が示されている。ここで、イニシャルは、前記低OH濃度のSC1工程を行った後の中心線平均粗さRaが示されており、図からも明らかな通り、Raは0.14〜0.16の範囲にある。
このようなシリコン表面に、ドライ酸化により、シリコン酸化膜を形成した場合、Raは0.17〜0.19nmとの間に変化している。一方、本発明のように、ラジカル酸化によりシリコン酸化膜を形成した場合、その表面のRaは0.07nmよりも小さくなっている。このように、ドライ酸化の場合は、酸化によりラフネスが増加しているのに対し、ラジカル酸化を施すことにより、平坦性が向上していることが分かる。即ち、ラジカル酸化によって形成されたシリコン酸化膜の表面及び当該シリコン酸化膜を剥離した後のシリコン表面はラジカル酸化前のシリコン表面よりも平坦化されていることが判明した。このように、低OH濃度でRCA SC1洗浄工程により洗浄されたシリコン表面に、ラジカル酸化によって酸化膜(シリコン酸化膜)を形成すると、図5からも明らかな通り、シリコン酸化膜は中心線平均粗さRaを0.06nmまで平坦化することができる。換言すれば、ラジカル酸化のように等方性酸化を行うことによって、シリコン酸化膜の表面を平坦化できる。したがって、平坦化された酸化膜は除去、剥離することなく、そのまま、ゲート絶縁膜或いはゲート絶縁膜の一部として使用することもできる。
図5に示された酸化後のラフネスは、酸化膜をHFとHCl混合液(体積比率、HF:HCl=1.19)に1分間浸して剥離した後のものである。尚、エッチングにHFとHCIの混合液を用いたのは、なるべく低OHイオン濃度の薬液を用いることにより、絶縁膜剥離時におけるシリコン表面のエッチングを抑制し、シリコンとゲート絶縁膜界面の状況を正確に把握する為である。酸化後のラフネスを測定する前に、(110)シリコンを、HFとHClの混合液に10分以上浸潰した後、浸漬前後でのRaの変化を調べた。この結果、浸漬前後において、(110)シリコンにRaの変化が認められず、シリコンのエッチングは生じないことが確認できた。このことにより、本評価手法の妥当性が確認出来た。以降、絶縁膜下のシリコン表面のラフネス値は、前記HFとHClの混合液に1分間浸して絶縁膜を剥離した後に評価した値とする。
前述したように、ラジカル酸化を施した場合、表面の平坦性を向上させることができる。本ラジカル酸化処理を用いたシリコン表面の平坦化は、シリコン面方位や適応される半導体素子に限定されること無く、他の半導体素子にも応用が可能な技術である。
図3(d)に示すように、前述した酸化膜303の形成(図3(c))後、当該酸化膜303の剥離が行われる。本実施形態では、HF:HCl=1:19の体積比で混合したpHが1以下の薬液を使用して、酸化膜303を剥離した。
次に、図3(e)に示すように、ラジカル酸素を含む雰囲気中で素子領域のシリコン表面を酸化し、5nmのゲート絶縁膜(SiO)304を形成する。この状態で、シリコンを、HF:HCI=1:19の体積比で混合したpHが1以下の薬液に1分間浸漬を用いて、ゲート絶縁膜を剥離し、シリコン表面とゲート絶緑眼の界面ラフネスを評価したところ、中心線平均粗さRaで、0.06nmが達成できた。前述したように、酸化膜303をそのまま残して、酸化膜303をゲート酸化膜304として利用しても同様に、0.06nm以下の中心線平均粗さRaを有するゲート絶縁膜304を形成することができる。
尚、本発明において形成されるシリコン酸化膜は、少なくともシリコンと接する部分に存在すればよく、その上層に異種の材料、アルカリ土類金属、希土類金属、遷移金属を用いた酸化物、窒化物、酸窒化物、シリケートなどが1層以上積層形成された絶縁膜を用いても良い。また、本発明において形成されるシリコン酸化膜の代わりに、アルカリ土類金属、希土類金属、遷移金属を用いた酸化物、窒化物、酸窒化物、シリケートなどの単層または積層構造を用いても良い。更には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の何れか一つ以上を含む膜を用いても良い。ここで、本発明においてゲート絶縁膜として使用できる高誘電膜を構成する材料を例示すると、Hf、Zr、Ta、Ti、La、Co、Y及びAlの一つ又は何れかの元素を組み合わせた金属シリケート、Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから選ばれる一つ又は何れかの元素を組み合わせた金属酸化物、Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから選ばれる一つ又は何れかの元素を組み合わせた金属窒化物、あるいは、Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから一つ又は何れかの元素を組み合わせた金属酸窒化物が含まれる。
図3(f)に戻ると、シリコン301の全面に、閾値電圧を制御するため、ボロンがイオン注入される。ボロンのイオン注入後、シリコン301の全面に、多結晶シリコン膜を堆積させ、これをパターニングして素子領域302のゲート絶縁膜304上に、多結晶シリコン電極(ゲート電極)305を形成する(図3(g))。
次に、リンを低濃度でイオン注入して高電界を緩和するn−ソース及びn−ドレイン領域306を形成する(図3(h))。
次に、CVD法などにより、ゲート電極305を被覆するように、シリコン酸化膜(SiO)を、シリコン301の全面に堆積させた後、異方性エッチングを行って、ゲート電極305の側壁に側壁絶縁膜307を形成する(図3(i))。
その後、などのn型不純物を高濃度にイオン注入してn+ソース及びn+ドレイン領域308を形成し、n型トランジスタが得られた(図3(j))。
次に、図3(b)に示されたRCA洗浄後におけるRaと移動度との関係を検討した。ここでは、RCA洗浄工程のSC1洗浄時のアンモニア濃度を変化させることにより、シリコン表面の中心線平均粗さRaを、0.05〜0.18nmと変化させ、その際における移動度のラフネス散乱成分の変化を調べた。
図6には、その結果が図6に示されている。図6より、Raが低下するに従い、移動度は向上することが分かる。前記した低OH濃度のSC1工程を用いた場合、Raは0.15nm程度であり、それが洗浄によって達成できる平坦限界と言える。これ対して、本発明の第1の実施形態のように、ラジカル酸化により酸化膜を形成し、それを剥離する工程を入れることで、Raを0.05nmまで平坦化が達成出来た。
図6に示された(110)シリコンのRaと移動度との関係からも明らかなように、Raを0.15nm以下とすることで、電子移動度の向上現象を確認出来た。また、Raを0.09nm以下にすると、急激に移動度が増加することが分かった。0.09nmは急激な移動度上昇が起こり始める変曲点と言える。更に、Raを0.07nmまで平坦化することで、(100)表面で得られるキャリア電子移動度と同等の移動度が得られ、移動度は0.05nm以下まで改善されることが予測できる。
以上は、洗浄後、前記ラジカル酸化を行うことにより、非常に平坦な面を得ることが出来たことで、初めて得ることが出来た知見である。
図6からも明らかな通り、第1の実施形態では、Ra=0.05nmを達成できており、従来技術と比較し、n型トランジスタの移動度を、1.6倍向上させることが実現できた。
さらに従来技術より、シリコン表面とゲート絶縁膜との界面が平坦であることから、ゲート絶縁膜の信頼性も向上させることが出来る。
以上の(110)シリコン表面におけるキャリア電子移動度の向上については、電界効果トランジスタのみならず、広く、TFT、CCDやIGBT等の半導体素子についても、容易に応用が可能である。
第2の実施形態
次に、図7を参照して、第2の実施形態に係る半導体装置の製造方法を説明する。
第1の実施形態では、表面にSiエピタキシャル成長処理を施した(110)シリコン面を用いたが、第2の実施形態では、表面にSiエピタキシヤル成長処理を施した(110)シリコン面を、<100>方向へ8°オフさせたシリコン面を用い、更に、シリコン酸窒化膜を用いた場合について述べる。尚、前述の8°オフさせた面は、(551)シリコン面と言い換えることができ、且つ、当該(551)シリコン面も実質的に(110)シリコン面に含まれている。
図7(a)に示すように、p型(551)シリコン701の表面に、例えば、STI(Shallow Trench Isolation)法により素子分離が施され、ソースドレイン及びチャネル領域を含む素子領域702が形成される。
次に、図7(b)に示すように、素子領域702に対し、有機物、パーティクル、メタル汚染除去の為、RCA洗浄が施される。尚、第1の実施形態と同様に、SC1時におけるラフネス増加を抑制するために、NHOH:H:HO=0.05:1:5と、OH濃度を下げた薬液を使用した。
その後、図7(c)及び(d)のように、素子領域のシリコン表面の平坦化処理として、300℃〜500℃のラジカル酸素を含む雰囲気中で、素子領域表面に犠牲酸化膜703を形成し、更に、前記犠牲酸化膜を剥離する。本実施形態では、犠牲酸化膜剥離に、HF:HCl=1:19の体積比で混合したpHが1以下の薬液を使用した。その時点での表面状況を観察すると、図8に示すように、(110)面が表面に現れたテラスと、<−110>方向に沿ったステップにより、自己整合的に、階段状の形状が現れる。ステップの高さは0.17〜0.35nm程度、中心線平均粗さRaで0.04nm程度が好ましい。尚、犠牲酸化膜は必ずしも剥離される必要はないことは前述した通りである。
次に、図7(e)に示すように、ラジカル酸素を含む雰囲気で素子領域のシリコン表面を酸化し、ゲート絶縁膜(酸窒化膜)704を形成する。この状態で、ゲート絶縁膜を、HF:HCl=1:19の体積比で混合したpHが1以下の薬液に浸漬して剥離し、シリコン表面とゲート絶縁膜の界面ラフネスを評価したところ、中心線平均粗さRaで、0.05nmが達成できた。尚、比較の為に、ラジカル犠牲酸化処理を行わなかったシリコン表面の中心線平均粗さRaを調べたところ、0.15nmであった。
本発明の電界効果トランジスタのゲートシリコン酸窒化膜は、第1の実施形態と同様に、ラジアルラインスロットアンテナを用いたマイクロ波励起プラズマ処置(図4)を使用することによって形成できる。具体的には、シリコン酸窒化膜は次のようにして形成される。まず、図4に示された真空チャンバー401内を真空にし、シャワープレート402からKrガス、Oガス、NHガスを導入し、処理室内の圧力を1 Torr程度に設定する。一方、加熱機構を持つ試料台404には、(110)面方位のシリコン403を置き、試料の温度が400℃程度になるように設定する。この温度設定は200〜550℃の範囲内で以下に述べる結果はほとんど同様のものとなる。
この状態で、同軸導波管405から、ラジアルラインスロットアンテナ406、誘電体板407を通して、処理室内に、2.45GHzのマイクロ波を供給し、処理室内に高密度のプラズマを生成する。シャワープレート402とシリコン403の間隔は、本実施形態では6cmにしている。本実施形態の説明は、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて酸化した例を示したが、他の方法を用いてマイクロ波を処理室内に導入しても良い。
本発明のシリコン酸窒化膜形成においては、水素が存在することがひとつの重要な要件である。プラズマ中に水素が存在することにより、シリコン酸窒化膜中及び界面のダングリングボンドがSi−H、N−H結合を形成して終端され、その結果、シリコン酸窒化膜及び界面の電子トラップが無くなる。Si−H結合、N−H結合が本発明の酸窒化膜に存在することは、それぞれF11R、XPSを測定することで確認されている。水素が存在することで、CV特性のヒステリシスも無くなり、シリコンとシリコン酸窒化膜界面密度も3×1010cm−2と低く抑えられる。希ガス(ArまたはKr)とO、N、Hの混合ガスを使用してシリコン酸窒化膜を形成する場合には、水素ガスの分圧を0.5%以上とすることで、膜中の電子や正孔のトラップが急激に減少することが判明した。
本発明において、マイクロ波励起プラズマ処理室内に導入するガスを、例えば、Krガス、NHガスとすることで、シリコン窒化膜を形成することも可能となる。
更に、本発明において形成されるシリコン酸窒化膜またはシリコン窒化膜は、少なくともシリコンと接する部分に存在すればよく、その上層に異種の材料、アルカリ土類金属、希土類金属、遷移金属を用いた酸化物、窒化物、酸窒化物、シリケートなどが1層以上積層形成された絶縁膜を用いても良い。また本発明において形成されるシリコン酸窒化膜の代わりに、アルカリ土類金属、希土類金属、遷移金属を用いた酸化物、窒化物、酸窒化物、シリケートなどの単層または積層構造を用いても良い。
図7に戻ると、前述したゲート絶縁膜形成後、シリコン701の全面に、しきい値電圧を制御するため、ボロンをイオン注入する(図7(f))。
続いて、シリコン701の全面に、多結晶シリコン膜を堆積させ、これをパターニングして、図7(g)に示すように、素子領域フ702のゲート絶縁膜703上に、多結晶シリコン電極705をゲート電極として形成する。次に、図7(h)に示すように、リンを低濃度でイオン注入して高電界を緩和するn−ソース及びドレイン領域706を形成する。
更に、CVD法などにより、ゲート電極4を被覆するように、シリコン酸化膜(SiO)を、シリコン701の全面に堆積させた後、異方性エッチングを行って、図7(i)に示すように、ゲート電極705の側壁に側壁絶縁膜707を形成する。
その後、砒素などのn型不純物を高濃度にイオン注入してn+ソース及びドレイン領域708を形成し、n型トランジスタが得られた(図7(j))。
上記した本発明の第2の実施形態に係る製造方法で作製された電界効果トランジスタのキャリア電子移動度を評価した結果、従来技術と比較し、移動度を1.6倍向上させることが実現できた。
更に、従来技術より、シリコン表面とゲート絶縁膜との界面が平坦であることから、ゲート絶縁膜の信頼性も向上させることが出来る。
以上、シリコン表面をラジカル犠牲酸化処理によって平坦化した場合の実施形態を示したが、ラジカル犠牲酸化処理以外の手法を用いても、平坦性を維持または向上させることができる。
第3の実施形態
まず、湿式酸化を用いた平坦性向上の実施形態を第3の実施形態として説明する。
比較的大きいラフネスを有する表面を備えた(110)シリコンを用意し、1000℃、H=1slm、O=1slmの条件で、当該シリコン表面を湿式酸化し、シリコン酸化膜3000Aを形成する(第1工程)。次に、HFを含むHO薬液により、シリコン酸化膜を残膜厚0〜2500Aとなるまでエッチバックを行い(第2工程)、その後、第1工程と第2工程を、2回繰り返し、最後にHF:HCl=1:19の体積比で混合したpHが1以下の薬液を用いシリコン酸化膜を完全に剥離した。
その結果を図9に示す。図9の横軸は、第2工程におけるシリコン酸化膜の残膜量(厚さ)を示し、縦軸は中心線平均粗さRaを示している。リファレンスとして、一度に9000Aのシリコン酸化膜を形成し、HF:HCl=1:19の体積比で混合したpHが1以下の薬液を用いてシリコン酸化膜を剥離したものを示す。
この結果、第2工程におけるエッチバック時の残膜厚を小さくするに従い、Raは低減することが分かり、残膜厚1000Aでほぼ飽和している。しかしながら、残膜0、つまり、シリコン酸化膜を全て剥離し切ってしまうと、平坦化の効果が失われる。
これは、薬液処理によりシリコン面が露出すると、薬液自身によるシリコン表面のアタックやメタル汚染付着などの平坦化を阻害する要因が増加することに起因するものと推測される。また、第2工程における残膜量を適切な値、例えば、残膜100Aなどにすれば、一度に9000Aのシリコン酸化膜を形成し剥離するよりも、第1工程と第2工程を繰り返した処理を行った方が、平坦化効果が高いことが確認出来た。
酸化とエッチバックによる平坦化効果のメカニズムは不明であるが、エッチバックにより残膜を薄くすると、シリコンとシリコン酸化膜界面付近に、湿式酸化時の酸化種が均一に届きやすくなることも一因と推測される。
更に、第1工程と第2工程の繰り返し回数と平坦性との関係を調べ、その結果を図10に示す。図10の横軸は、繰り返し回数、縦軸は中心線平均粗さRaである。図10からも明らかな通り、繰り返し3回を超えると、ほぼ飽和の傾向が見られ、繰り返し回数には適正値があることが確認出来た。
以上より、湿式ガスを用いた酸化を行い(第1工程)、酸化膜を剥離すること無く10A以上1000A以下までエッチバックを行い(第2工程)、その後、第1工程と第2工程を所望数繰り返し、最後にHFを含む水溶液により酸化膜を剥離することによっても、シリコン表面をイニシャルウェハーに比較して平坦化することが出来る。
第4の実施形態
次に、薬液処理を用いて平坦性維持及び改善する手法を本発明の第4の実施形態として説明する。シリコン表面の洗浄にはRCA洗浄が多用されていることは前述した通りであるが、RCA洗浄工程のSC1洗浄(80℃程度に昇温させたアンモニアと過酸化水素水と純水液中にシリコンを浸漬しての洗浄)中に、Si−Si結合の弱い部分がOHイオンによりアタックされ、Si表面が荒れることが知られている。SC1処理では、過酸化水素水によるシリコン表面の酸化と、OHイオンによるSi−Oエッチング、さらにはSi一Siエツチングによるエッチバックを同時に進行させる。そのことにより、パーティクル除去や有機物汚染除去の効果が高いという特徴を有するものの、Si表面を荒らすという副作用が存在する。シリコン表面をなるべく荒らさない為には、アルカリ洗浄を無くした洗浄処理方法が求められる。アルカリ洗浄処理を無くし、RCAと同等レベル以上のパーティクル除去、有機汚染除去、メタル汚染除去能力を有する洗浄方法として、特開平11−057636号公報に、5つの工程を用いた洗浄処理方法が示されている。
当該公報に示された洗浄方法は、オゾンを含有する純水による洗浄を行う第1工程、500kHz以上の周波数の振動を与えながら、HFとHOと界面活性剤とを含有する洗浄液による洗浄を行う第2工程、オゾンを含有する純水による洗浄を行う第3工程、シリコン酸化膜を除去する為のHFとHOを含有する洗浄液による洗浄を行う第4工程、純水による洗浄を行う第5工程からなることを特徴としている。
特開平11−057636号公報に示された洗浄方法は、前述のようにアルカリ処理が入っていないことから、Si表面の平坦性を損なうことなく洗浄を行うことができるものと推測され、当該公報には、洗浄前又は後の表面がRaで0.11nmに保たれている例が示されている。しかしながら、当該公報には、RCA洗浄を施した場合、表面ラフネス(Ra)が荒れると言う事実について指摘していない。更に、当該公報は、本発明者等の一部による実験結果を示しており、(100)面方位をその表面に有するシリコンに限って行った実験結果である。(110)面方位をその表面に有するシリコンの場合、イニシャルウェハーが0.15nm以下のものは得られないし、同方法を用いても0.15nm以下のRaは得られない。また、特開平11−057636号公報では、(100)面方位の中心線平均粗さRaを(0.09)nm以下にする手法については、開示していない。
本発明者等は、前述した第1〜第5の工程のうち、第2工程及び第4の工程に用いるHOを脱気させ、溶存酸素量を下げる処理を施すことによって、表面の平坦性を維持できることを見出した。ここでは、この方法を本発明の第4の実施形態として説明すると、当該第4の実施形態における第2工程では、第1工程において形成されたシリコン酸化膜を除去し、パーティクルの除去を行い、同じく、第4工程においては、第3工程において形成されたシリコン酸化膜を除去し、メタル汚染の除去を行っている。
第2及び第4の工程において、薬液中に溶存酸素が存在すると、HFにより除去されたSi表面において、Si−Si結合の弱い部分が選択的に再酸化され、更に、HFにより除去されることが同時に進行し、結果、表面ラフネスが増大してしまう。そこで、第4の実施形態では、第2および第4の工程における溶存酸素量を従来のppmオーダーから100ppb以下(好ましくは、10ppb以下)まで下げ、薬液処理を行った結果、表面ラフネス(Ra)を維持できることを見出した。
より具体的に説明すると、(110)シリコンに対しオゾン5ppm含む純水による洗浄を5分行い(第1工程)、950kHzの周波数の振動を与えながら、脱気した0.5%HF水と、脱気したHOと、50ppmの界面活性剤とを含有する洗浄液による洗浄を5分行った(第2工程)。次に、オゾンを5ppm含有する純水による洗浄を5分行い(第3工程)、酸化膜を除去する為の脱気した0.5%HFと脱気したHOを含有する洗浄液による洗浄を1分行い(第4工程)、脱気したHOにHを0.1〜50ppm添加した超純水による洗浄を10分行った(第5工程)。
また、洗浄は、シリコンを洗浄液に浸漬する事で行った。洗浄が終了したシリコン表面のラフネスを、従来のRCAと比較した結果を図11に示す。図11からも明らかな通り、洗浄前にRaが0.08nmのシリコン表面に、従来技術のRCA洗浄を施すと、0.13nmまで粗くなるが、本発明の実施形態では、0.10nmと荒れが緩和していることが分かる。
尚、本発明のように、シリコン酸化膜を剥離する際に、HFと、100ppb以下の溶存酸素濃度を有するHOとを含有する洗浄液を用いることで、シリコン表面の荒れを緩和することが出来る技術は、実質的に(110)の面方位を有するシリコンのみならず、他の面方位(例えば、(100)の面方位)にも応用が可能である。更に、本発明はシリコン窒化膜、シリコン酸窒化膜のいずれか一つを剥離処理を行う際にも利用できる。
また、第2工程及び第4工程に用いるHOを脱気させ、その後、水素を0.1〜50ppm添加することで、溶存酸素量を下げる効果に加え、OHイオン濃度を下げることを試み、RCAと比較した結果も図11に示す。この結果、Raは、イニシャルウェハーの0.08nmと比較し、0.01nm程度、荒れるものの、その程度は低減出来ていることが分かる。特に、第2工程においては、従来技術だと、500kHz以上の周波数の振動を与えながら処理すると、HOがHとOHに解離し、OH濃度が上昇すると言う間題があった。本発明では、HFに、脱気することで溶存酸素が100ppb以下とした後にHを50ppm添加したHOと、50ppmの界面活性剤とを含有する洗浄液による洗浄を行うことにより、Raを実質的に維持できる。このことは、OHの発生を抑制した超音波洗浄が第2工程で行われていることを意味している。尚、溶存酸素は10ppb以下が好ましい。
更に、第2工程及び第4工程に用いるHOを脱気させ、その後、水素を0.1〜50ppm添加した薬液を使用することに加え、5つの工程を処理するにあたり、洗浄開始から終了まで、洗浄薬液とシリコン表面共に空気に晒すことの無い装置内で処理することで、空気中から薬液へ酸素が溶け込むことを防止した。従来のRCAと比較した結果をも図11に示す。図からも明らかな通り、イニシャルウェハーの0.08nmと比較して荒れは生じず、表面ラフネス(Ra)を維持できることが分かる。
前述した半導体の処理或いは洗浄は、pHが7以下の非アルカリ性の液体のみで行われても良い。この場合、超音波洗浄をOHの発生を抑制しつつ行っても良いし、OH発生の抑制はHを添加することによって行っても良い。
いずれにしても、図11に示した実施形態では、(110)面方位のシリコンを5つの工程で洗浄することにより、0.11nm以下の中心線平均粗さRaを有するシリコン表面を得ることができた。また、(100)面方位を有するシリコンに適用した場合、0.09nm以下の中心線平均粗さを得ることができた。
図12(a)及び12(b)を参照すると、上述した本発明の手法により平坦化された(110)面方位を有するシリコン表面に、実際に、pMOS及びnMOSトランジスタが形成された場合における各pMOS及びnMOSトランジスタの移動度が示されている。pMOS及びnMOSトランジスタの移動度は良く知られているように、それぞれ正孔移動度(hole mobility)及び電子移動度(electron mobility)によって評価される。図12(a)からも明らかな通り、本発明に係るpMOSは、従来の(100)シリコン面に形成されたpMOSの移動度(100)に比較して、大きな移動度(110)を有していることが分る。また、図12(b)を参照すると、(100)面方位のシリコン表面に形成されたnMOSに比較して、(110)で示された本発明に係るnMOSは若干低い電子移動度を示すものの、従来の(110)面に形成されたnMOSに比較して改善された電子移動度を示している。
いずれにしても、本発明に係るpMOS及びnMOSは従来方法で(110)シリコン上に形成されるpMOS及びnMOSに比較して、約20%改善された正孔移動度及び電子移動度を示すことが判明した。
次に、図13を参照すると、(100)面に形成された従来のnMOS及び平坦化された(110)面に形成された本発明のpMOS及びnMOSにおける(1/f)ノイズの測定結果が示されている。図13からも明らかな通り、本発明に係るpMOS及びnMOSは従来の(100)シリコンに形成されたnMOSに比較して、(1/f)ノイズ特性を約1桁改善できる。
従来技術における電界効果トランジスタの製造工程を説明する工程図である。 シリコン表面の中心線平均粗さRaと界面ラフネススペクトルとの関係を調べたシミュレーション結果を示すグラフである。 本発明の第1の実施形態に係る電界効果トランジスタの製造工程を示す工程図である。 図3の製造工程で使用される装置の概略構成を示す断面図である。 本発明の第1の実施形態に係る製造方法による効果を説明するグラフであり、ここでは、シリコン表面の平坦化に対する酸化方法の依存性を示している。 シリコン表面の中心線平均組さRaと電子移動度との関係を説明するグラフである。 本発明の第2の実施形態に係る電界効果トランジスタの製造方法を説明する工程図である。 図7に示された製造方法で使用される(551)面における原子ステップの模式図である。 本発明の第3の実施形態に係る製造方法の第2工程におけるシリコン酸化膜のエッチバック残膜量とRaとの関係を示すグラフである。 本発明の第3の実施形態で行われる第1工程と第2工程の繰り返し回数とRaとの関係を示す図である。 本発明の第4の実施形態に係る表面平坦性維持手法の効果を示すグラフである。 (a)及び(b)はそれぞれ本発明に係るpMOS及びnMOSの移動度を説明するグラフである。 本発明に係るpMOS及びnMOSの(1/f)ノイズ特性を従来のnMOSと比較して説明するグラフである。
符号の説明
301、701 p型(110)シリコン
302、702 素子領域
303、703 酸化膜
304、704 ゲート絶縁膜
305、705 ゲート電極
306、706 n−ソース、ドレイン領域
307、707 側壁絶縁膜
308、708 n+ソース、ドレイン領域

Claims (71)

  1. 所定面方位のシリコン表面を用いて形成された半導体装置において、
    その表面ラフネスが、中心線平均粗さRaで表現すると0.09nm以下であることを特徴とする半導体装置。
  2. 請求項1において、前記所定面方位が実質的に(100)面を含んでいることを特徴とする半導体装置。
  3. 実質的に(110)面方位のシリコン表面を用いて形成された半導体装置において、
    その表面ラフネスが、中心線平均粗さRaで表現すると0.15nm以下であることを特徴とする半導体装置。
  4. 請求項3において、前記シリコン表面は、中心線平均粗さRaで0.11nm以下であることを特徴とする半導体装置。
  5. 請求項4において、前記シリコン表面は、中心線平均粗さRaで0.09nm以下であることを特徴とする半導体装置。
  6. 請求項5において、前記シリコン表面は、中心線平均粗さRaで0.07nm以下であることを特徴とする半導体装置。
  7. 請求項6において、前記シリコン表面は中心線平均粗さRaで0.02nm以上であることを特徴とする半導体装置。
  8. 請求項3乃至7のいずれかにおいて、前記実質的に(110)面方位を有する表面は、(110)面、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面、(117)面、(331)面、(221)面、(332)面、(111)面、及び、(320)面のいずれかであることを特徴とする半導体装置。
  9. 請求項3乃至7のいずれかにおいて、前記実質的に(110)面方位を有する表面は、(110)面または(551)面であることを特徴とする半導体装置。
  10. ソース領域、ドレイン領域、チャネル領域、前記チャネル領域上に形成されたゲート絶縁膜、及び、前記ゲート絶縁膜上にゲート電極を有する電界効果トランジスタにおいて、前記チャネル領域は所定面方位を有するシリコン表面に形成され、前記シリコン表面は0.09nm以下の中心線平均粗さRaを有していることを特徴とする半導体装置。
  11. 請求項10において、前記所定面方位は実質的に(100)面を含んでいることを特徴とする半導体装置。
  12. ソース領域、ドレイン領域、チャネル領域、前記チャネル領域上に形成されたゲート絶縁膜、及び、前記ゲート絶縁膜上にゲート電極を有する電界効果トランジスタにおいて、前記チャネル領域は実質的に(110)面方位を有するシリコン表面に形成され、前記シリコン表面は0.15nm以下の中心線平均粗さRaを有していることを特徴とする半導体装置。
  13. 請求項12において、前記中心線平均粗さRaは0.11nm以下であることを特徴とする半導体装置。
  14. 請求項12において、前記中心線平均粗さRaは0.07nm以下であることを特徴とする半導体装置。
  15. 請求項12において、前記実質的に(110)面方位を有するシリコン表面は、(110)面、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面、(117)面、(331)面、(221)面、(332)面、(111)面、及び、(320)面のいずれかであることを特徴とする半導体装置。
  16. 請求項12において、前記実質的に(110)面方位を有する表面は、(110)面または(551)面であることを特徴とする半導体装置。
  17. 請求項10または12において、前記電界効果トランジスタのゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の何れか一つ以上を含むことを特徴とする半導体装置。
  18. 請求項10または12において、前記ゲート絶縁膜中には、希ガス元素が含まれていることを特徴とする半導体装置。
  19. 請求項10または12において、前記電界効果トランジスタのゲート絶縁膜は、高比誘電率を有する誘電体膜を含んでいることを特徴とする半導体装置。
  20. 請求項19において、前記誘電体膜は、金属珪化物、金属酸化物、及び、金属窒化物からなる群から選択された少なくとも一つを含んでいることを特徴とする半導体装置。
  21. 請求項20において、前記金属珪化物は、シリコンと共に、Hf,Zr,Ta,Ti,La,Co,Y,及び、Alからなる群から選ばれた少なくとも一つを含んでいることを特徴とする半導体装置。
  22. 請求項20において、前記金属酸化物は、Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから選ばれた少なくとも一つを含んでいることを特徴とする半導体装置。
  23. 請求項20において、前記金属窒化物は、Nと共に、Si、Hf、Zr、Ta、Ti、Y、Nb、Na、Co、Al、Zn、Pb、Mg、Bi、La、Ce、Pr、Sm、Eu、Gd、Dy、Er、Sr及びBaから選ばれる少なくとも一つを含んでいることを特徴とする半導体装置。
  24. 請求項10または12において、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び、高比誘電率を有する誘電体膜から選択された膜を組み合わせた構造であることを特徴とする半導体装置。
  25. 半導体装置を製造する方法において、0.09nm以下の中心線平均粗さRaとなるように、所定面方位を備えたシリコン半導体表面を平坦化する工程を含むことを特徴する半導体装置の製造方法。
  26. 請求項25において、前記所定面方位は実質上、(100)面方位を含んでいることを特徴とする半導体装置の製造方法。
  27. 半導体装置の製造方法において、実質的に(110)面方位を有するシリコン表面を用意し、0.15nm以下の所定中心線平均粗さRaとなるように、前記シリコン表面を平坦化する平坦化工程を含むことを特徴とする半導体装置の製造方法。
  28. 請求項25または27において、前記平坦化工程は、OH濃度を低下させたRCA SC−1洗浄液を少なくとも用いて前記シリコン表面を洗浄する工程と、酸素ラジカルを含む雰囲気で、前記洗浄されたシリコン表面を酸化することによって、前記洗浄されたシリコン表面に酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  29. 請求項28において、前記酸化膜はゲート絶縁膜或いはゲート絶縁膜の一部として使用され、前記ゲート絶縁膜上にゲート電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
  30. 半導体装置の製造方法において、所定面方位を有するシリコン表面を用意し、当該シリコン表面を等方性酸化工程により酸化することにより第1の酸化膜を形成し、前記シリコン表面を予め定められた中心線平均粗さRaまで平坦化し、前記第1の酸化膜を除去する工程ことを特徴とする半導体装置の製造方法。
  31. 請求項30において、前記等方性酸化工程及び除去工程は前記予め定められた中心線平均粗さRaが得られるまで、複数回繰りかえされることを特徴とする半導体装置の製造方法。
  32. 請求項30において、更に、前記平坦化されたシリコン表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを含む半導体装置の製造方法。
  33. 請求項30において、前記等方性酸化工程は550℃以下の温度で、前記シリコン表面をラジカル酸化する工程を含んでいることを特徴とする半導体装置の製造方法。
  34. 酸素ラジカルを含む雰囲気で、半導体領域の表面に犠牲酸化膜を形成する工程と、前記犠牲酸化膜を除去する工程とを含み、これにより、半導体領域の表面平坦性を向上させることを特徴とする半導体装置の製造方法。
  35. チャネル領域及びゲート絶縁膜を含む半導体装置を製造する方法において、酸素ラジカルを含む雰囲気で、半導体表面を犠牲酸化膜を形成する工程と、前記犠牲酸化膜を除去する工程とにより、前記チャネル領域の半導体表面の平坦性を向上させ、当該平坦性を向上させたチャネル領域の半導体表面に、ゲート絶縁膜が形成されることを特徴とする半導体装置の製造方法。
  36. 請求項27において、前記実質的な(110)面方位は、(110)面、(551)面、(311)面、(221)面、(553)面、(335)面、(112)面、(113)面、(115)面、(117)面、(331)面、(221)面、(332)面、(111)面、及び、(320)面のいずれかであることを特徴とする半導体装置の製造方法。
  37. 請求項25または27において、前記平坦化工程はシリコン表面を大気に曝すことなく行われることを特徴とする半導体装置の製造方法。
  38. 請求項28、30〜35のいずれかにおいて、前記酸化膜を形成する工程は、Ar,Kr,Xeの少なくとも一つを含む希ガスと酸素ガスとの混合ガス中に、マイクロ波励起により発生したガスプラズマを使用して行われることを特徴とする半導体装置の製造方法。
  39. 請求項25または27において、前記平坦化工程は、Ar,Kr,Xeの少なくとも一つを含む希ガスと酸素ガスとの混合ガス中に、マイクロ波励起により発生したガスプラズマを使用してシリコン表面を酸化する工程を含んでいることを特徴とする半導体装置の製造方法。
  40. 請求項27において、前記所定中心線平均粗さRaは0.09nm以下であることを特徴とする半導体装置の製造方法。
  41. 請求項25または27において、更に、前記シリコン表面にゲート絶縁膜を形成する工程を含み、当該ゲート絶縁膜を形成する工程は、酸素ラジカルを含む雰囲気でシリコン表面を酸化処理する工程と、窒素ラジカル又はNHラジカルを含む雰囲気でシリコン表面を窒化処理する工程との少なくとも一方或いは同時並列処理工程を含むことを特徴とする半導体装置の製造方法。
  42. 請求項41において、前記ゲート絶縁膜を形成する工程は、Ar,Kr.Xeの少なくとも一つから選択された希ガスと、アンモニア、窒素、酸素、NO,及びNOの少なくとも一つから選択された絶縁膜形成ガスの混合ガスを用意する工程と、
    前記混合ガスにマイクロ波励起によりプラズマを発生する工程とを含むことを特徴とする半導体装置の製造方法。
  43. 請求項27において、前記平坦化工程は、水蒸気を使用した酸化処理を行うことにより、前記シリコン表面に酸化膜を形成する第1の工程と、
    前記酸化膜を厚さ方向に部分的に除去し、前記シリコン表面上に、10〜1000オングストロームの厚さの酸化膜を残す第2の工程とを含み、前記第1及び第2の工程を少なくとも一回行った後、HFを含む水溶液で前記酸化膜を完全に除去する第3の工程とを含むことを特徴とする半導体装置の製造方法。
  44. 請求項25または27において、前記シリコン表面を洗浄する洗浄工程を含んでいることを特徴とする半導体装置の製造方法。
  45. 請求項44において、前記洗浄工程はOH濃度を低下させたRCA洗浄処理によって前記シリコン表面を洗浄する工程を含むことを特徴とする半導体装置の製造方法。
  46. 請求項44において、前記洗浄工程は7以下のpHを有する洗浄液で前記シリコン表面を洗浄する工程を含んでいることを特徴とする半導体装置の製造方法。
  47. 請求項44において、前記洗浄工程は、オゾンを含む超純水を用いて前記シリコン表面をリンスする第1の工程と、HF,溶存酸素を低下させたHO、及び、界面活性剤を含む洗浄液を用いて、500kHz以上の周波数を有する振動を与えながら、前記シリコン表面を洗浄する第2の工程と、オゾンを含むH2Oを使用して、前記シリコン表面をリンスする第3の工程と、HFと溶存酸素を低下させたHOとを含む洗浄液を使用して、前記シリコン表面を洗浄して酸化膜を除去する第4の工程と、水素を添加したHOを用いて、前記シリコン表面をリンスする第5の工程とを含むことを特徴とする半導体装置の製造方法。
  48. 請求項47において、前記第2及び第4の工程の少なくとも一方における洗浄液に水素が添加されていることを特徴とする半導体装置の製造方法。
  49. 請求項44において、HF及び100ppb以下の溶存酸素を含むH2Oを含む洗浄液を使用して前記シリコン表面を処理する工程を有することを特徴とする半導体装置の製造方法。
  50. 請求項44において、前記洗浄工程はHFと、100ppb以下の溶存酸素、0.1ppm〜1.6ppmの水素を含有するH2Oとを含む洗浄液を用意し、当該洗浄液に500kHz以上の周波数を有する振動を与えることによって洗浄を行うことを特徴とする半導体装置の製造方法。
  51. 請求項44において、前記洗浄工程は前記シリコン表面を空気に曝すことなく行われることを特徴とする半導体装置の製造方法。
  52. 請求項44において、前記洗浄工程は前記シリコン表面を洗浄液に接触させ、前記洗浄液中のOHの発生を抑制しながら、前記洗浄液に超音波を与えることによって行われることを特徴とする半導体装置の製造方法。
  53. 請求項44において、前記洗浄工程は、オゾンを含むH2Oを使用してシリコン表面を洗浄する第1の工程と、HF、H2O、及び、界面活性剤を含む洗浄液に500kHz以上の高周波振動を与えながら洗浄を行う第2の工程と、オゾンを含むH2Oによって洗浄を行う第3の工程と、HF及びH2Oを含む洗浄液を使用して、酸化膜を除去するために洗浄を行う第4の工程と、水素又は重水素を添加されたH2Oを使用して、500kHz以上の周波数の振動を与えながら、洗浄を行い、シリコン表面を水素又は重水素によって終端する第5の工程とを含むことを特徴とする半導体装置の製造方法。
  54. 請求項53において、第2及び第4の工程におけるH2Oからは酸素が除去され、水素が添加されていることを特徴とする半導体装置の製造方法。
  55. 請求項53において、前記第1乃至第5の工程は前記シリコン表面を空気に曝さない状態で行われることを特徴とする半導体装置の製造方法。
  56. シリコン表面に、湿式ガスを用いた酸化処理を行い、酸化膜を形成する第1工程と、
    前記酸化膜を剥離すること無く、10A以上1000A以下の厚さまでエッチバックする第2工程と、
    その後、第1工程と第2工程を所望数繰り返し、
    最後にHFを含む水溶液により酸化膜を剥離することにより、シリコン表面を平坦化することを特徴とする半導体装置の製造方法。
  57. オゾンを含有する純水による洗浄を行う第1工程、500kHz以上の周波数の振動を与えながら、HFと、脱気したHOと、界面活性剤とを含有する洗浄液による洗浄を行う第2工程、オゾンを含有するHOによる洗浄を行う第3工程、酸化膜を除去するためにHFと脱気したHOを含有する洗浄液による洗浄を行う第4工程、水素が添加されたHOによる洗浄を行う第5工程とからなる洗浄方法を含むことを特徴とする半導体装置の製造方法。
  58. 請求項57に記載された半導体装置の製造方法において、前記第2及び第4工程の脱気したHOは、HOを脱気した後に水素を添加することによって形成されたHOであることを特徴とする半導体装置の製造方法。
  59. HFと、溶存酸素濃度が100ppb以下のHOとを含有する洗浄液により、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の少なくとも一つを剥離処理することを特徴とする半導体装置の製造方法。
  60. 500kHz以上の周波数の振動を与えながら、HFと、溶存酸素濃度が100ppb以下のHOへHを添加した洗浄液により、半導体表面を洗浄することを特徴とする半導体装置の製造方法。
  61. 請求項57乃至60のいずれかに記載された半導体装置の製造方法において、半導体装置の洗浄開始から終了まで、処理薬液と半導体装置が空気に触れることが無いような装置中で処理を行うことを特徴とする、半導体装置の製造方法。
  62. 請求項57乃至61のいずれかにおいて、前記シリコン表面は実質的に(110)面方位を有していることを特徴とする半導体装置の製造方法。
  63. 半導体表面の処理方法において、
    前記半導体表面を洗浄する工程と、
    前記洗浄された半導体表面を平坦化する工程とを有することを特徴とする半導体表面の処理方法。
  64. 請求項63において、前記半導体表面は、実質的に(110)の面方位を有するシリコン表面であることを特徴とする半導体表面の処理方法。
  65. 請求項64において、前記表面を平坦化する工程は、中心線平均粗さ(Ra)で前記半導体表面を0.15nmより小さくする工程であることを特徴とする半導体表面の処理方法。
  66. 半導体表面のラフネスを平坦化する半導体表面の処理方法において、
    前記半導体表面を湿式酸化によって酸化し、酸化膜を形成する第1の工程と、
    前記酸化膜を所定の厚さまでエッチバックする第2の工程とを有し、
    更に、前記第1及び第2の工程を少なくとも2回繰り返した後、第2の工程で残された残膜を剥離する工程を含み、これによって、前記半導体表面を平坦化することを特徴とする半導体表面の処理方法。
  67. 半導体表面の平坦性を維持する半導体表面の処理方法において、
    前記半導体表面をオゾンを含有する純水によって洗浄する第1工程、500kHz以上の周波数の振動を与えながら、HFと、脱気したHOと、界面活性剤とを含有する洗浄液による洗浄を行う第2工程、オゾンを含有するHOによる洗浄を行う第3工程、酸化膜を除去するためにHFと脱気したHOを含有する洗浄液による洗浄を行う第4工程、水素が添加されたHOによる洗浄を行う第5工程とを含み、これによって、前記半導体表面の表面の平坦性を維持することを特徴とする半導体表面の処理方法。
  68. 請求項67に記載された半導体表面の処理方法において、前記第2及び第4工程の脱気したHOは、HOを脱気した後に水素を添加することによって形成されたHOであることを特徴とする半導体表面の処理方法。
  69. HFと、溶存酸素濃度が100ppb以下のHOとを含有する洗浄液により、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のいずれか一つを剥離処理することを特徴とする半導体表面の処理方法。
  70. 500kHz以上の周波数の振動を与えながら、HFと、溶存酸素濃度が100ppb以下のHOへHを添加した洗浄液により、半導体表面を洗浄することを特徴とする半導体表面の処理方法。
  71. 請求項67乃至70のいずれかに記載された半導体表面の処理方法において、半導体表面の洗浄開始から終了まで、処理薬液と半導体表面が空気に触れることが無いような装置中で処理を行うことを特徴とする半導体表面の処理方法。

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