JPH05217981A - 半導体部材および半導体装置 - Google Patents

半導体部材および半導体装置

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JPH05217981A JP4016745A JP1674592A JPH05217981A JP H05217981 A JPH05217981 A JP H05217981A JP 4016745 A JP4016745 A JP 4016745A JP 1674592 A JP1674592 A JP 1674592A JP H05217981 A JPH05217981 A JP H05217981A
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Abstract

(57)【要約】 【目的】 高速・高集積の集積回路を形成し得る半導体
部材を提供する。 【構成】 半導体部材は機能素子が形成されるべき単結
晶半導体層２を有し、この単結晶半導体層２の主面はア
ンモニア過酸化水素水で洗浄された時の中心線平均粗さ
Ｒａが０．４ｎｍ以下である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体部材、特に高集積
度の集積回路を形成するのに好適な半導体部材およびそ
のような半導体部材に機能素子が形成された半導体装置
に関する。
【０００２】
【従来の技術】単結晶Ｓｉウエハに代表される半導体部
材は集積回路を形成する部材として使用され、その結晶
品質もより良質なものが開発されつつある。
【０００３】他方、システム機器の取り扱う情報の増大
に伴って、集積回路にはより高い集積度および高速動作
が強く要求されている。また、高集積化が進むにつれて
集積回路中のトランジスタ等の素子の寸法が微小化さ
れ、半導体装置の製造工程におけるチップ歩留りを一定
の水準以上に維持または向上させる上で、各素子の信頼
性が非常に重要になってきている。トランジスタ，ダイ
オード等の各素子の信頼性には集積回路が形成される半
導体部材の表面平坦性および結晶性の良否が大きく影響
する。例えば、ＤＲＡＭにおいて２５６Ｍビット〜１Ｇ
ビットレベルの集積度を達成するためには、半導体表面
に形成される絶縁層の膜厚は、１．０〜１．５ｎｍと極
めて薄くする必要がある。又、リフレッシュ周期が６４
ｍｓｅｃから１２８ｍｓｅｃ程度のＤＲＡＭが形成でき
る結晶性の良好な半導体部材が要求されている。
【０００４】さらに、トランジスタの信頼性をより高め
るためには、以上の点ばかりでなく、半導体部材表面に
存在する金属あるいは有機物の汚染およびパーティクル
の除去が必須とされている。このため、いくつかの表面
洗浄方法が提案されているが、現在金属あるいは有機物
汚染およびパーティクルの除去として有力と思われる洗
浄法にアンモニア過酸化水素水（ＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ）洗浄がある。
【０００５】ところが、従来の半導体部材では、一般に
使用されている組成のアンモニア過酸化水素水（体積比
がＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５なる組
成）で洗浄処理すると、汚染は除去されるものの、洗浄
前には表面凹凸が例えば０．２ｎｍと平坦であったもの
が洗浄後には表面凹凸が約０．５ｎｍ以上とその表面が
粗れ、例えばＭＯＳ−ＦＥＴを形成した場合にはゲート
酸化膜の絶縁耐圧が設計の要求を満たさないという問題
があった。
【０００６】一方、バルクとは異なる半導体部材とし
て、さらに下記の点で優れたシリコン・オン・インシュ
レーター（ＳＯＩ）型ウエハが注目を集めている。その
理由は以下の特徴があるからである。
【０００７】１．誘電体分離が容易で高集積化が可能 ２．対放射線耐性に優れている ３．浮遊容量が低減され高速化が可能 ４．ウエル工程が省略できる ５．ラッチアップを防止できる ６．薄膜化による完全空乏型電界効果トランジスタが可
能 ７．微細トランジスタにおいても短チャネル効果の抑制
が可能 ＳＯＩ型半導体部材として最も広く使用されているもの
にサイモックスと称されるウエハと二枚のＳｉウエハを
はり合せて形成したＳＯＩウエハ（貼り合わせＳＯＩウ
エハ）とがある。
【０００８】サイモックス（ＳＩＭＯＸ：Ｓｅｐａｒａ
ｔｉｏｎ ｂｙ ｉｏｎ−ｉｍｐｌａｎｔｅｄ ｏｘｙ
ｇｅｎ）ウエハとはＳｉ単結晶半導体基体中にイオン注
入によって酸素を注入してＳｉ単結晶半導体基体内部に
ＳｉＯ2 層を形成して表面にＳｉ単結晶半導体薄層を設
けたものである。このような構成のサイモックスウエハ
は、Ｓｉ半導体プロセスと整合性が比較的良いためＳＯ
Ｉ型半導体部材の中では現在よく使用されている。
【０００９】しかしながら、Ｓｉ単結晶半導体基体内部
にＳｉＯ2 層を形成するためには、Ｓｉ単結晶半導体基
体中に酸素イオンを１０18ｉｏｎｓ／ｃｍ2 以上も注入
する必要があるが、その注入時間が長大であり、工業的
には生産性が高いとはいえず、ウエハコストも高い。さ
らに、表面に設けられたＳｉ単結晶半導体薄層にはイオ
ン注入の過程で発生した結晶欠陥が多く存在する。この
ため、サイモックスウエハは、例えば、工業的に見て、
高集積回路を歩留まりよく作製できるに充分良好な結晶
品質を本質的に持ち合わせることはできない。又、サイ
モックスウエハは、その表面に上述したアンモニア過酸
化水素水洗浄を適用すると、表面凹凸が、数ｎｍ以上に
なり高集積回路形成用には向かない。
【００１０】一方、貼り合わせＳＯＩウエハとは、二枚
のＳｉウエハを用意し、第一のＳｉウエハ表面を酸化し
てＳｉＯ2 層を形成しておき、第二のウエハを第一のウ
エハの前記ＳｉＯ2 層表面にはり合わせた後、第二のウ
エハの自由表面を研磨して、ＳｉＯ2 層上にＳｉ単結晶
薄層を形成するものである。貼り合わせＳＯＩウエハは
前に述べたサイモックスウエハよりも結晶性が良好であ
る反面、研磨するさいのＳｉ単結晶薄層の層厚制御を厳
密に行う必要がある。しかし現在のところこの層厚制御
を、ウエハ全面において層厚分布で数％以下にすること
は非常に困難である。さらに、はり合せＳＯＩウエハは
その表面に、先に述べたアンモニア過酸化水素水洗浄を
適用すると、ウエハ表面はその表面凹凸が０．５〜０．
８ｎｍと粗面化され、ＳＯＩ型ウエハが本来有する優れ
た特徴が生かせないという問題点を有していた。
【００１１】
【発明が解決しようとする課題】上述したように、これ
までの半導体部材はその表面平坦性および結晶性におい
て、高集積かつ高速動作可能な半導体装置を量産性よく
形成するには必ずしも十分なものではなかった。
【００１２】本発明はかかる従来の問題点を解決し、従
来に比べ各段に高速・高集積度の集積回路を量産性よく
形成し得る半導体部材を提供すること、およびそのよう
な半導体部材を用いた半導体装置を提供することを目的
とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体部材は、機能素子が形成される
べき単結晶半導体層を有し、該単結晶半導体層の主面
が、体積比がＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：
５なる組成のアンモニア過酸化水素水を用いて洗浄時間
１０分、洗浄温度８５℃なる洗浄条件の下で前記主面を
洗浄した際に表面状態が中心線平均粗さＲａで０．４ｎ
ｍ以下の表面特性を有することを特徴とする。
【００１４】ここで単結晶半導体層が半導体基体上に形
成されたエピタキシャル成長層であってもよく、単結晶
半導体層が絶縁層を介して半導体基体上に形成されてい
てもよい。
【００１５】さらに、本発明による半導体装置は前述し
た半導体部材に機能素子が形成されていることを特徴と
する。
【００１６】
【作用】本発明による半導体部材は集積回路を形成すべ
き単結晶層の主面が極めて平坦であり、かつ単結晶層の
結晶性が非常に良好である。そのために、この半導体部
材を用いて従来に比べ各段に高速動作可能でありかつ集
積度が著しく高い半導体装置を形成することができる。
又生産的には高歩留まりで生産することができ、量産効
果を著しく発揮することができる。
【００１７】
【好適な実施態様例】以下、図面を参照して本発明の好
適な実施態様例を詳細に説明する。
【００１８】図１は本発明の好適な実施態様例の半導体
部材を示す模式的断面図である。
【００１９】図１において、１はＳｉ単結晶基板で、通
常その表面が（１００）面から４°±０．５°傾いた、
いわゆる４°オフ基板を用いる。導電型はｐ型もしくは
ｎ型である。基板１の表面には、後の機能素子形成にお
いて埋め込み層となるｎ+ もしくはｐ+ のイオン注入層
を設けておいてもよい。２は単結晶基板１上に成長させ
たＳｉエピタキシャル層で、層厚は、好ましくは０．０
１μｍ〜数十μｍとされ、層中に含有される不純物濃度
はこのＳｉエピタキシャル層に形成されるデバイス形態
に応じて選択すればよい。単結晶基板１のＳｉエピタキ
シャル層２が少なくとも設けられる主表面は、高精度の
研磨技術を用いて研磨され、その表面の凹凸はＪＩＳ規
格Ｘ「Ｂ０６０１」に規定された中心線平均粗さＲａで
０．２ｎｍ以下となっているのが望ましい。
【００２０】図１に示す半導体部材を、体積比でＮＨ4
ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５のアンモニア過酸
化水素水（評価洗浄液）で１０分間、洗浄温度８５℃な
る洗浄条件で洗浄し、室温に温度調整されている超純水
（溶存酸素量：４０ｐｐｂ以下）で１０分間洗浄した時
の表面の中心線平均粗さＲａは０．２ｎｍ以下である。
本発明において使用される前記評価洗浄液は、厳格な洗
浄評価を得る目的から、昨今の高集積回路装置の作成に
おいて使用されるアンモニア過酸化水素水洗浄液として
入手可能なグレ−ドの比較的高いものを用いるのが望ま
しい。その中でも例えば、ＮＨ4 ＯＨとしては、三共化
成（株）製の「２９ｗｔ％ＥＬ＋」、Ｈ2 Ｏ2 として
は、三徳化学（株）製の「３０ｗｔ％ハイグレ−ド」、
Ｈ2 Ｏとしては、超純水（溶存酸素量：４０ｐｐｂ以
下）のものを用いて調合されたものがより好ましいもの
として使用される。
【００２１】実施例１ 以下に説明する工程に従って図１に示した半導体部材と
同様の構成の半導体部材を作製した。
【００２２】表面凹凸が０．２ｎｍ以下に研磨された４
°オフｎ型１０15ｃｍ-3基板（Ｓ）を、硫酸Ｈ2 ＳＯ4
と過酸化水素水Ｈ2 Ｏ2 の混合液（体積比でＨ2 ＳＯ
4 ：Ｈ2 Ｏ2 ＝４：１）（以降「Ｈ2 ＳＯ4 ／Ｈ2 Ｏ2
混合液」と記す）中で５分間洗浄し、前記と同様の超純
水で５分間リンス洗浄を行った。次に、表面に形成され
た酸化膜および金属不純物をフッ酸過酸化水素水（重量
比でＨＦ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝０．０５：０．１：９）
により除去した。その後、パーティクル除去のため、ア
ンモニア過酸化水素水（体積比でＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ＝１：１：５）によって洗浄した。その後、
前記と同様の超純水で洗浄し、さらにＮ2 雰囲気下で温
超純水（１００℃に温度調整されている）洗浄を行い、
Ｎ2 雰囲気中でスピンドライヤーにより乾燥させ、減圧
ＣＶＤ装置にローディングした。次いで減圧ＣＶＤ装置
内を１０-6Ｔｏｒｒ以下の減圧状態にし、高純度水素ガ
ス（残留水分濃度は１０ｐｐｂ以下）をラジカル化のた
めの触媒を介して装置内に導入した。そして基板（Ｓ）
を３００℃に加熱した状態で基板（Ｓ）表面を水素ラジ
カル雰囲気に３０分間さらした。このようにして基板
（Ｓ）表面を水素化処理した。この際の基板（Ｓ）の加
熱温度はその他の条件に応じて適宜選択されるものであ
るが、２００℃〜４００℃の範囲の任意の温度に設定さ
れるのが望ましい。基板（Ｓ）表面の水素化処理状態の
程度は、水素化処理した基板（Ｓ）表面を大気中に１週
間放置した後、ＸＰＳ装置により表面に形成される自然
酸化膜の膜厚を測定することにより評価した。前記の手
順で表面を水素化処理した基板（Ｓ）の表面の水素化処
理状態の程度は、表面の自然酸化膜の膜厚が０．２ｎｍ
以下とほとんど自然酸化膜の成長が見られないことから
基板（Ｓ）の表面は水素でほとんど終端されていると推
定される。ひきつづき反応ガスＳｉＨ2 Ｃｌ2 、その流
量１０００ＳＣＣＭ、圧力８０Ｔｏｒｒ、温度９５０℃
の条件で前記基板（Ｓ）の水素化処理をした前記表面に
Ｓｉのエピタキシャル成長を行った。
【００２３】以上説明したように、エピタキシャル成長
前のＳｉ基板（Ｓ）表面の凹凸はＲａで０．２ｎｍ以下
に制御されており、また、エピタキシャル成長前のＳｉ
基板（Ｓ）表面は水素で終端され、汚染材がＳｉ基板
（Ｓ）表面に付着しないため、良質のＳｉ単結晶をＳｉ
基板（Ｓ）表面に成長させることができた。
【００２４】このようにして作製した半導体部材を８５
℃のアンモニア過酸化水素水（体積比でＮＨ4 ＯＨ：Ｈ
2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）で１０分間洗浄し、前記
と同様の室温の超純水で１０分間洗浄し、さらに前記と
同様の温純水による洗浄を１０分行った。走査型トンネ
ル顕微鏡（ＳＴＭ）観察によれば、洗浄後のエピタキシ
ャル層の表面の凹凸はＲａで０．２ｎｍ以下におさまっ
ていることが確認できた。
【００２５】本実施例においては Ｓｉエピタキシャル
層の表面平坦性に加え、その結晶性を以下に説明する方
法によって評価した。すなわち、上述した、アンモニア
過酸化水素水洗浄、室温純水および温純水洗浄後のＳｉ
エピタキシャル層の表面を、１０００℃における４時間
の湿式酸化（水中バブリングした酸素による）と、上述
したアンモニア過酸化水素水による洗浄の繰り返しによ
ってエッチング除去し、エッチングの進行と表面の凹凸
との関係を調べた。表面の凹凸はエッチング深さ４０ｎ
ｍ程度まではエッチングの進行と共に増加するが、それ
以後はほぼ一定値に近づく。本発明の半導体部材に対し
てその主面から４０ｎｍまでエッチング除去した時のＳ
ｉエピタキシャル層のエッチング処理表面は、その表面
粗さＲａが０．３ｎｍ以下と極めて平坦であった。これ
はエピタキシャル層の結晶性が極めて良好であることを
示すものである。
【００２６】このようにして形成されたエピタキシャル
層を有する図１に示した構成の半導体部材に、ゲート長
０．３μｍの微細なＭＯＳ−ＦＥＴから構成される１６
Ｍの集積度のＳＲＡＭ装置を形成した。この際の歩留り
は７０％であり高歩留りで形成することができた。得ら
れたＳＲＡＭ装置のアクセスタイムは、５〜６ｎｓｅｃ
であり高速動作のＳＲＡＭ装置が実現できた。その技術
的理由はゲート絶縁層とＳｉエピタキシャル層界面が極
めて平坦で界面移動度がバルクＳｉと同程度まで高くな
っているためであると推測される。
【００２７】実施例２ 図２に本発明による半導体部材の第２の実施例の模式的
断面を示す。
【００２８】図２において、１１は表面が中心線平均粗
さＲａが０．２ｎｍ程度に研磨された基板で、Ｓｉ基板
等が使用できる。Ｓｉ基板１１の導電型はｎ型でもｐ型
でも良く、不純物濃度は後述する単結晶Ｓｉ薄膜上に形
成されるデバイスに応じて、通常１０15〜１０16ｃｍ-3
のもので良い。１２はＳｉＯ2 層で、膜厚は通常０．１
〜１．０μｍ程度であるが、高耐圧のＭＯＳ−ＦＥＴを
形成する場合は数μｍ〜数十μｍと厚くすれば良い。１
３は単結晶Ｓｉ薄膜でその厚さは通常０．０１〜数十μ
ｍである。図２に示すように、単結晶Ｓｉ薄膜１３はそ
の端部が基板１１およびＳｉＯ2 層１２の端部より内側
に位置する構造となっている。単結晶Ｓｉ薄膜１３の表
面は平坦で、前記のアンモニア過酸化水素水で洗浄した
後の中心線平均粗さＲａは０．４ｎｍ以下である。
【００２９】図２に示した半導体部材に機能素子を形成
する場合、例えばゲート酸化膜のような酸化層を形成す
る必要がある。
【００３０】酸化膜の形成を以下の手順によって行っ
た。
【００３１】最初にＨ2 ＳＯ4 ／Ｈ2 Ｏ2 混合液中で５
分間洗浄後、前記と同様の超純水で５分洗浄し、表面に
形成された酸化膜およびその中に混入している金属不純
物を前記と同様のフッ酸過酸化水素水混合液により、除
去した。その後パーティクル除去のためアンモニア過酸
化水素水（体積比でＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
１：１：５）を用いて表面の洗浄を行った。これによっ
て表面のパーティクルはほぼ完全に除去された。その後
半導体部材を前記同様の室温超純水および温超純水で洗
浄した。この時の単結晶Ｓｉ薄膜の表面の中心線平均粗
さＲａは０．４ｎｍ以下であった。次いでこの単結晶Ｓ
ｉ薄膜を用いてＭＯＳ−ＦＥＴの２０万ゲートの集積回
路装置を作成した。ＭＯＳ−ＦＥＴのゲート酸化膜はド
ライ酸化（１０００℃）によって厚さ１００Åに形成し
た。形成された酸化膜の電気絶縁耐圧はすべてのＭＯＳ
−ＦＥＴにおいて１２ＭＶ／ｃｍ以上という優れた性能
を実現することができた。
【００３２】図２に示した半導体部材は図３に示した工
程によって作製した。
【００３３】ｐ型で不純物濃度１０17〜１０19ｃｍ-3の
第１の基板１４および白金電極をＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ
5 ＯＨ＝１：１：１（体積比）の溶液に浸漬し、前者に
正の、後者に負の電圧を印加して３０ｍＡ／ｃｍ2 の電
流を流した。これにより、基板１４の表面に、図３
（ａ）に示す多孔質Ｓｉ層１５を形成した。この多孔質
Ｓｉ層１５の孔は直径が数ｎｍ程度の極めて微細なもの
であり、孔の間隔は数１０ｎｍ程度であった。次に溶液
をＨ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１（体積比）の液に替
え、極性を逆にして電流を流し、多孔質層中に取り込ま
れたフッ酸を引き出した。次いで、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ
2 ＝４：１（体積比）混合液で５分間洗浄し、純水で１
０分間リンス洗浄した。その後Ｎ2 雰囲気中で、４００
℃の加熱を行い、真空中でベークしてＮ2 等の不活性ガ
スでパージした。さらにＯ2 雰囲気中で４００℃、３０
分間熱処理を行って多孔質層の孔の内部を酸化層で充填
し、その表面にも酸化層を形成した。Ｏ2 雰囲気中での
熱処理後、表面に形成された薄い酸化膜をＨＦ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ＝０．０５：０．１：９（重量比）液で除去
し、水素雰囲気中で９００℃、１０分熱処理した。これ
により多孔質層１５の表面の凹凸は平坦化された。水素
雰囲気中の熱処理に替え、基板（Ｓ）を２００〜４００
℃に加熱して水素ＥＣＲプラズマ（１０ｍＴｏｒｒ、２
００Ｗ）を照射しても良く、またＨ2 希釈の紫外線励起
Ｆ2 ガスによる表面処理を行っても良い。後者の場合、
Ｏ2 ：０．０３容量％添加、Ｈ2 ：５０容量％希釈のＦ
2 ：０．５容量％混合ガスを用いると平坦化効果は顕著
である。
【００３４】この平坦化された多孔質層１５上に、分子
線エピタキシャル成長法，バイアススパッタ法，減圧Ｃ
ＶＤ法等により、低温（望ましくはエピタキシャル成長
面を３００〜９００℃の範囲の温度に維持する）下で成
長速度をおとして、エピタキシャル成長させることで、
０．１〜１μｍ厚のＳｉ単結晶層１３を平坦化された多
孔質層１５上に成長させる（図３（ｂ））。本実施例に
おいてはバイアススパッタ法を採用した。そしてエピタ
キシャル成長面の温度を３５０℃に維持し、ベースプレ
シャ１０-10 Ｔｏｒｒ，３ｍＴｏｒｒのＡｒプラズマ雰
囲気下で平坦化された多孔質層１５上にＳｉエピタキシ
ャル層１３を成長させて半導体部材（Ｉ）を得た。
【００３５】このように成長させたＳｉエピタキシャル
層１３の表面凹凸は中心線平均粗さＲａで約０．３ｎｍ
となっていた（ＳＴＭで測定して評価した）。
【００３６】このように成長させたＳｉエピタキシャル
層１３の表面が極めて平坦化されているのは、前述の平
坦化処理された多孔質層１５上にエピタキシャル成長さ
せたからであると推測される。
【００３７】Ｎ2 雰囲気中に於いて、図３（ｂ）に示し
た半導体部材（Ｉ）表面を前述と同様にアンモニア過酸
化水素水洗浄し室温超純水洗浄した後、前述と同様に温
超純水洗浄した（洗浄時間５００〜６００秒）。これに
よりＳｉエピタキシャル層１３の表面は水素で終端し、
その表面は化学的に安定し、かつ他の不純物からの汚染
に対する耐性が向上した。
【００３８】次に、図３（ｃ）に示すように、第二のＳ
ｉ基板１１の表面に熱酸化層１２（層厚５００ｎｍ）を
形成し半導体部材（ＩＩ）を得た。半導体部材（ＩＩ）
を図３（ｂ）に示した半導体部材（Ｉ）とともに、貼り
合わせ装置内のＮ2 雰囲気中に投入した。
【００３９】この状態で、図３（ｄ）に示すように、熱
酸化層１２とエピタキシャル層１３の表面とを接触さ
せ、約８００〜９００℃に加熱した。この工程により、
両者は安定に結合した。また、このような低温での熱処
理により多孔質層１５中に含まれているｐ型不純物、例
えば、ボロンがエピタキシャル層１３へ拡散することも
防止できた。
【００４０】次に、図３（ｅ）に示すように、Ｓｉ基板
１４をわずか数〜数１０μｍ残してバックグラインダー
により除去した。残されたＳｉ層１４をフッ硝酸によっ
てエッチした。この際、エピタキシャルＳｉ層１３の側
面はエッチング除去されたが、フッ硝酸溶液では多孔質
層１５はエッチングされなかった。
【００４１】この多孔質Ｓｉ層１５のみを無電解湿式エ
ッチングする選択エッチング法について説明する。
【００４２】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸，フッ化アンモニウム（ＮＨ4 Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸，過酸化水素水
を加えた弗酸またはバッファード弗酸の混合液，アルコ
ールを加えた弗酸またはバッファード弗酸の混合液，過
酸化水素水とアルコールとを加えた弗酸またはバッファ
ード弗酸の混合液が好適に用いられる。はり合わせた基
板をこれらの溶液に湿潤させてエッチングを行った。エ
ッチング速度は弗酸，バッファード弗酸，過酸化水素水
の溶液濃度および温度に依存する。過酸化水素水を添加
することによって、Ｓｉの酸化を増速し、反応速度を無
添加に比べて増速することが可能となり、さらに過酸化
水素水の比率を変えることにより、その反応速度を制御
することができた。またアルコールを添加することによ
り、エッチングによる反応生成気体の気泡を、瞬時にエ
ッチング表面から撹拌することなく除去でき、均一にか
つ効率よく多孔質Ｓｉをエッチングすることができた。
【００４３】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ4 Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。
【００４４】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。
【００４５】Ｈ2 Ｏ2 濃度は、エッチング液に対して、
好ましくは１〜９５重量％、より好ましくは５〜９０重
量％、さらに好ましくは１０〜８０重量％で、かつ上記
過酸化水素水の効果を奏する範囲で設定される。
【００４６】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、かつ上記ア
ルコールの効果を奏する範囲で設定される。
【００４７】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００４８】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。
【００４９】このようにして得られた図３（ｆ）に示さ
れる構成の半導体部材（ＩＩＩ）は、通常のＳｉウエハ
と同等な単結晶Ｓｉ層が平坦にしかも均一に薄層化され
て基板１１全域に大面積に形成されている。
【００５０】上述した多孔質層１５のエッチング工程を
経た形態の図３（ｆ）に示される半導体部材（ＩＩＩ）
は、図２に示されるものと実質的に同じ構成である。図
３（ｅ）に示したように、半導体部材周辺部はその厚さ
が少し薄くなっているため、エピタキシャル層１３とＳ
ｉＯ2 層１２は半導体部材周辺部では結合していない。
そのために、図３（ｆ）に示すように半導体部材エッジ
から少し内側にエピタキシャル層１３が形成された構造
となっている。
【００５１】このＳｉエピタキシャル層１３を前述した
アンモニア過酸化水素水で洗浄した時の表面は、走査型
トンネル顕微鏡（ＳＴＭ）によれば、中心線平均粗さＲ
ａが０．３ｎｍ以下と極めて平坦であった。さらに、ウ
ェット酸化とアンモニア過酸化水素水の洗浄の繰り返し
によって、４０ｎｍエッチング除去した後のＲａも０．
３ｎｍ以下であって、エピタキシャル層の結晶性が良好
であることが確認された。
【００５２】以上説明したように、ＳｉＯ2 層１２上の
Ｓｉエピタキシャル層１３は結晶欠陥，不純物の混入が
通常のウエハよりも低くおさえられているために、デバ
イス性能を高めることができた。
【００５３】次に、図２に示した半導体部材の第２の作
製方法について図４を用いて説明する。
【００５４】図４（ａ）に示すように、第１の基板、例
えばｐ型Ｓｉ（１００）基板１１上に、熱酸化膜１２を
形成しておき、一方、表面をその粗さがＲａ＝０．２ｎ
ｍ程度に研磨した第２の基板、例えば不純物濃度１０14
ｃｍ-3の第２のＳｉ（１００）基板１６を酸化膜１２と
対面させてはり合せる。はり合せる前の洗浄は、第１の
作製方法で説明したものと同等の方法を用いれば良い。
次に、第２の基板１６を研磨等の方法により図４（ｂ）
に示すように、所望のＳｉ薄膜厚＋０．８〜１．２μｍ
程度の膜厚を残して除去する。所望のＳｉ薄膜厚は、完
全空乏化型ＳＯＩ型ＭＯＳＦＥＴを形成する場合、０．
０５〜０．２μｍ程度である。このＳｉ層１６の除去は
研磨に限らず、ドライエッチ等で行っても良いことは言
うまでもない。その後、図４（ｃ）に示すように、Ｓｉ
層１６の表面に１０００℃の湿式酸化によって酸化層１
７を形成し、Ｓｉ層１６の厚さが所望の値となるように
する。この工程により、Ｓｉ基板１６の中に存在した欠
陥は、酸化層１７にすい出され、良質な結晶層となる。
酸化層１７は、例えば、界面活性材入りのＢＨＦ：ＮＨ
4 Ｆ＋Ｈ2 Ｏ＋ＨＦで除去すれば良い。酸化層１７を除
去した構造は図２に示した構造と同等である。第２の作
成法により作成した図２に示す構成の半導体部材（２）
に対してアンモニア過酸化水素水洗浄を１０分施した場
合表面凹凸は０．４ｎｍ以下であった。一方第２の作成
法により作成した図２に示す構成の半導体部材（２）に
湿式酸化（１０００℃、４時間）とアンモニア過酸化水
素水洗浄（１０糞）とを繰り回してＳｉ単結晶薄膜を自
由表面から４０ｎｍエッチング除去した後のＳｉ単結晶
薄膜のエッチング処理表面のＲａは０．５ｎｍ以下であ
った。
【００５５】実施例３ 図５に本発明の第３の実施例の断面を模式的に示す。
【００５６】この実施例が図２に示した実施例と異なる
点は、単結晶Ｓｉ薄膜１３が他方のＳｉ基板１１に形成
された絶縁層１２とＳｉＯ2 層１７を介して接続されて
いる点である。この構成によりデバイスの活性層となる
Ｓｉ層１３とＳｉＯ2 層１２との界面がはり合せ部では
なくなり、そこでの界面準位が第２の実施例に比べて低
減でき、この半導体部材にトランジスタ等を形成した場
合、リーク電流が低減できるという利点を有する。
【００５７】そこでこの構造の作製方法について次に簡
単に説明する。図３（ｂ）に示した工程まで到達したウ
エハを白金過酸化水素水Ｐｔ−Ｈ2 Ｏ2 中に浸す。この
処理によりウエハ表面には１０数Åの薄い酸化膜が形成
される。次にこのウエハをＮ2 雰囲気中で５００℃に加
熱し、この薄い酸化膜の密度を高める。この処理により
５００℃という低温で、極めて膜厚の均一性の良い良質
な酸化膜１７が形成される。この酸化に要する温度は低
いため、多孔質層からのボロン拡散もなくデバイスに与
える影響もない。また酸化膜厚が１０数Åと薄いため、
酸化による膜のそり等も少なくはり合せにも問題は生じ
ない。
【００５８】アンモニア過酸化水素水による洗浄後の表
面粗さおよび４０ｎｍエッチング除去した後の表面粗さ
は実施例１および２と同様である。
【００５９】実施例４ 図６は本発明の第４の実施例の模式的断面図である。図
１および図２に示した実施例と異なる点は基板１１の表
面に設けられた絶縁層が必ずしも熱酸化膜でない点であ
る。図６において、１８はＢＰＳＧ（ボロンリンドープ
ガラス）、１９はＳｉＯx Ｎ1-x 膜である。はり合せ界
面にＳｉＯ2 に比べてリフロー特性の優れた材料からな
る層を設けることにより、はり合せがより完全になり、
かつ均一性が改善される利点を有する。
【００６０】本実施例ではＢＰＳＧとＳｉＯＮ膜との組
み合せについて説明したが、ＢＰＳＧまたは熱ＳｉＯ2
膜よりリフロー特性のよいＣＶＤで形成したＮＳＧ（ノ
ンドープガラス），ＰＳＧを単独で設けても良く、Ｓｉ
ＯＮ以外にもＡｌＮ，ＳｉＮ等またはそれらとの組み合
せも可能である。
【００６１】実施例５ 上記各実施例の全工程を低カーボンＡｒ，Ｎ2 等の不活
性ガス雰囲気中でかつ、そのガスに紫外線を照射し雰囲
気中をイオン化し、ガスの流動によって生ずるウエハ上
の静電気を除外しながら半導体部材を作製した。通常Ｎ
2 ガスをダウンフローにより流すと、ウエハは数〜数１
０ｋＶまで容易に帯電してしまう。このため、ウエハを
はり合せる時に結合が不均一になるばかりでなく、ウエ
ハが帯電することにより、ウエハにパーティクルが付着
しマイクロボイド等が発生してしまう。
【００６２】しかし、上述したようなウエハの帯電防止
によってこの問題は解消され、ウエハ作製歩留りが向上
した。なお、全工程を不活性ガス雰囲気で行うのでな
く、一部の重要な工程（例えばはり合せ工程等）のみを
イオン化された不活性ガス中で実施しても良いことは言
うまでもない。
【００６３】実施例６ 次に本発明の第６実施例について説明する。第２の実施
例では、温純水中の洗浄によりＳｉエピタキシャル層表
面を水素によって終端しはり合せたが、本実施例では、
Ｓｉ表面を水素ラジカル雰囲気にさらし、表面に形成さ
れる自然酸化膜あるいは金属性不純物等を除去するとと
もに、Ｓｉ表面を活性化させた状態で、他方のウエハ表
面であるＳｉＯ2 層と結合させる。この水素ラジカル処
理を行うには水素ガス供給口に触媒を置き、水素ガスを
通過させれば良い。また、Ｓｉエピタキシャル成長をバ
イアススパッタ装置で行う場合、スパッタチャンバ内で
Ｓｉ成長と連続して他方のウエハとのはり合せも行って
も、さらにスパッタチャンバ内にＯ2 ガスを導入し表面
をわずかに酸化してから、同様にスパッタチャンバ内で
はり合わせても良い。以上、説明したように、水素ラジ
カル雰囲気でＳｉとＳｉＯ2 層をはり合せることによ
り、今まで以上に結合温度が下がり、多孔質層からのボ
ロンドープおよび熱ひずみの問題を解消することができ
た。
【００６４】実施例７ 不純物濃度１０15ｃｍ-3のｎ型基板上に厚さ８５００Å
のＳｉＯ2 層を形成し、その上に形成された厚さ０．５
μｍの単結晶Ｓｉ薄膜上に、下記条件でＣＭＯＳ構成Ｓ
ＲＡＭを試作した。ＣＭＯＳのゲート長は０．３μｍ、
集積度は１６Ｍビットである。まず、素子分離用ＬＯＣ
ＯＳを形成した。ＬＯＣＯＳの膜厚は、素子分離が完全
に絶縁層で行えるように、１００００Åとした。その
後、ｐウエル形成用イオン注入を１×１０12ｃｍ-2ドー
ズ，加速電圧８０ｋｅＶ、ｎウエル形成用イオン注入を
５×１０11ｃｍ-2ドーズ，加速電圧１００ｋｅＶで行
い、１１５０℃，２ｈｒｓ加熱して活性化した。このＳ
ｉ単結晶表面をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 洗浄し、水洗し、
アンモニア過酸化水素水（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝０．１：１：５）で洗浄し、再度、室温水洗，温純
水洗浄を行った後、ゲート酸化炉で１０００℃のドライ
酸化により厚さ１５０Å酸化膜を形成した。ゲートとな
るｐｏｌｙ ＳｉをＣＶＤで形成した後、ｎＭＯＳ用ソ
ースドレインイオン注入を７×１０15ｃｍ-2ドーズ，加
速電圧１００ｋｅＶで、ｐＭＯＳ用ソースドレインイオ
ン注入を２×１０15ｃｍ-2ドーズ，３５ｋｅＶで行い、
１０００℃で５分間アニールした。さらに、層間絶縁層
としてＢＰＳＧを形成し、コンタクト穴をパターニング
し、配線用Ａｌ−Ｓｉ−Ｃｕをスパッタにより成膜し
た。パターニング後パッシベーション膜としてＳｉＮを
形成し、チップを作製した。
【００６５】１０００チップを試作した場合、ゲート酸
化膜の耐圧不良による不良モードは１チップも存在せ
ず、良好なゲート耐圧特性が得られた。また、ＳＯＩデ
バイスの低寄生容量構造とトランジスタの高移動度の実
現により、アクセス時間３〜４ｎｓという高速動作が確
認できた。
【００６６】図１に示したウエハ上に、同様のＳＲＡＭ
を形成した場合、ゲート酸化膜の耐圧不良による不良は
やはり発生せず、良好なゲート耐圧特性が得られた。
【００６７】また、本発明のウエハを用いて、１インチ
２００万画素ＣＣＤも試作した。通常ＣＣＤの固定パタ
ーンノイズは、画素領域で発生する暗電流が主原因であ
るが、４５℃加熱時の暗電流発生は０．０１ｎＡ／ｃｍ
2 以下の極めて低いレベルに抑えられており、ウエハ表
面の凹凸のみならず、Ｓｉ層内部の結晶欠陥等も通常よ
りも少ないことが確認できた。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
半導体部材は集積回路を形成すべき単結晶層の主面が極
めて平坦であり、かつ単結晶層の結晶性が非常に良好で
ある。そのために、この半導体部材を用いて高速かつ高
集積度の半導体装置を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す模式的断面図であ
る。
【図２】本発明の第２の実施例を示す模式的断面図であ
る。
【図３】第２の実施例の例の作製方法を示す断面図であ
る。
【図４】第２の実施例の例の他の作製方法を示す断面図
である。
【図５】本発明の第３の実施例を示す模式的断面図であ
る。
【図６】本発明の第４の実施例を示す模式的断面図であ
る。
【符号の説明】
１，１１，１４ 基板 ２，１３ エピタキシャル単結晶層 １２，１７，１８，１９ 絶縁層 １５ 多孔質層 １６ 単結晶シリコン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 機能素子が形成されるべき単結晶半導体
    層を有し、該単結晶半導体層の主面が、体積比がＮＨ4
    ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５なる組成のアンモ
    ニア過酸化水素水を用いて洗浄時間１０分、洗浄温度８
    ５℃なる洗浄条件の下で前記主面を洗浄した際に表面状
    態が中心線平均粗さＲａで０．４ｎｍ以下の表面特性を
    有することを特徴とする半導体部材。
  2. 【請求項２】 機能素子が形成されるべき単結晶半導体
    層を有し、該単結晶半導体層の主面が、体積比がＮＨ4
    ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５なる組成のアンモ
    ニア過酸化水素水を用いて洗浄時間１０分、洗浄温度８
    ５℃なる洗浄条件の下で前記主面を洗浄した際に表面状
    態が中心線平均粗さＲａで０．４ｎｍ以下の表面特性を
    有する半導体部材であって、 前記単結晶半導体層は、１０００℃、４時間の湿式酸化
    と前記洗浄条件の下での洗浄をくり返し行って前記主面
    から４０ｎｍエッチング除去した際、エッチング処理表
    面が中心線表面粗さＲａで０．４ｎｍ以下の表面状態を
    示すことを特徴とする半導体部材。
  3. 【請求項３】 前記単結晶半導体層が、半導体基体上に
    形成されたエピタキシャル成長層であることを特徴とす
    る請求項１ないし請求項２に記載の半導体部材。
  4. 【請求項４】 前記単結晶半導体層が、絶縁層を介して
    半導体基体上に形成されていることを特徴とする請求項
    １ないし請求項２に記載の半導体部材。
  5. 【請求項５】 主面が、体積比がＮＨ4 ＯＨ：Ｈ2 Ｏ
    2 ：Ｈ2 Ｏ＝１：１：５なる組成のアンモニア過酸化水
    素水を用いて洗浄時間１０分、洗浄温度８５℃なる洗浄
    条件の下で前記主面を洗浄した際に表面状態が中心線平
    均粗さＲａで０．４ｎｍ以下の表面特性を有する単結晶
    半導体層と、 該単結晶半導体層に設けられた機能素子と、を具備する
    ことを特徴とする半導体装置。
  6. 【請求項６】 主面が、体積比がＮＨ4 ＯＨ：Ｈ2 Ｏ
    2 ：Ｈ2 Ｏ＝１：１：５なる組成のアンモニア過酸化水
    素水を用いて洗浄時間１０分、洗浄温度８５℃なる洗浄
    条件の下で前記主面を洗浄した際に表面状態が中心線平
    均粗さＲａで０．４ｎｍ以下の表面特性を有し、１００
    ０℃、４時間の湿式酸化と前記洗浄条件の下での洗浄を
    くり返し行って前記主面から４０ｎｍエッチング除去し
    た際、エッチング処理表面が中心線表面粗さＲａで０．
    ４ｎｍ以下の表面状態を示す単結晶半導体層と、 該単結晶半導体層に設けられた機能素子と、を具備する
    ことを特徴とする半導体装置。
  7. 【請求項７】 前記単結晶半導体層が、半導体基体上に
    形成されたエピタキシャル成長層であることを特徴とす
    る請求項５ないし請求項６に記載の半導体装置。
  8. 【請求項８】 前記単結晶半導体層が、絶縁層を介して
    半導体基体上に形成されていることを特徴とする請求項
    ５ないし請求項６に記載の半導体装置。
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