KR100970551B1 - 에스오아이 웨이퍼의 제조방법 - Google Patents

에스오아이 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은 이온주입공정 대신 표면 산화 및 열산화공정을 적용하여 실리콘 원자의 결합파괴를 방지하면서 비교적 단시간에 매몰 산화막을 용이하게 형성하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 SOI 웨이퍼의 제조방법을 제공한다.
본 발명은 반도체 기판을 준비하는 단계; 상기 기판의 표면을 산화시키는 표면산화를 실시하여 상기 기판 표면에 제 1 두께를 가지는 매몰 산화막을 형성하는 단계; 상기 매몰 산화막 상부에 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판을 열산화시켜 상기 반도체층 표면에 열산화막을 형성하는 단계; 및 상기 열산화막을 제거하는 단계를 포함하고, 상기 열산화 후 상기 반도체층은 소정 두께만큼 감소된 두께를 가지고, 상기 매몰 산화막은 상기 제 1 두께보다 소정 두께만큼 증가된 제 2 두께를 가지며, 상기 표면산화는 상기 반도체 기판을 대기 중에 방치시키는 방법으로 실시하는 SOI 웨이퍼의 제조방법에 의해 달성될 수 있다.
SOI, 매몰 산화막, 이온주입, 열산화, 반도체층

Description

에스오아이 웨이퍼의 제조방법{METHOD OF MANUFACTURING SOI WAFER}
도 1a 및 도 1b는 종래의 SOI 웨이퍼의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 SOI 웨이퍼의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 매몰 산화막
22 : 실리콘층 23 : 열산화막
본 발명은 웨이퍼 제조방법에 관한 것으로, 특히 절연막 상부에 실리콘층이 적층된 에스오아이(SOI; Silicon On Insulator) 웨이퍼의 제조방법에 관한 것이다.
SOI 웨이퍼에 반도체 소자를 집적하게 되면 벌크(bulk) 실리콘의 단결정 실리콘 웨이퍼에 비해 작은 접합용량 및 낮은 문턱전압 확보가 가능하여 소자의 고속 화 및 저전압화가 용이할 뿐만 아니라 완전한 소자분리에 의해 래치업(latch-up) 등을 제거할 수 있는 장점이 있다.
이러한 SOI 웨이퍼의 제조방법은, 도 1a에 도시된 바와 같이, 실리콘 기판(10)으로 이온주입공정에 의해 산소이온을 주입하여 실리콘 기판(10) 내부에 과량의 산소를 함유하는 산소이온주입층(11)을 형성한 다음, 도 1b에 도시된 바와 같이, 비교적 고온에서의 열처리 공정에 의해 산소와 실리콘을 반응시켜 실리콘 기판(10) 내부에 실리콘산화막(SiO2)의 매몰 산화막(11A)을 형성하는 것으로 이루어진다.
그러나, 실리콘 기판(10) 내부에 산소이온주입층(11)을 형성하기 위해서는 이온주입공정을 MeV(Mega electron Volt)급의 에너지를 갖는 이온주입장치를 이용하여야 할뿐만 아니라 많은 양의 불순물을 충분히 주입하기 위해서는 이온주입공정을 장시간 동안 수행하여야 한다. 이에 따라, 이온주입공정시 파괴된 실리콘 원자의 결합에 대한 완전한 복구가 불가능하고, 이러한 파괴된 실리콘 원자의 결합이 소자제조 후 불량을 유발하는 원인으로 작용하여, 결국 소자의 수율 및 신뢰성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 이온주입공정 대신 표면 산화 및 열산화공정을 적용하여 실리콘 원자의 결합파 괴를 방지하면서 비교적 단시간에 매몰 산화막을 용이하게 형성하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 SOI 웨이퍼의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판을 준비하는 단계; 상기 기판의 표면을 산화시키는 표면산화를 실시하여 상기 기판 표면에 제 1 두께를 가지는 매몰 산화막을 형성하는 단계; 상기 매몰 산화막 상부에 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판을 열산화시켜 상기 반도체층 표면에 열산화막을 형성하는 단계; 및 상기 열산화막을 제거하는 단계를 포함하고, 상기 열산화 후 상기 반도체층은 소정 두께만큼 감소된 두께를 가지고, 상기 매몰 산화막은 상기 제 1 두께보다 소정 두께만큼 증가된 제 2 두께를 가지며, 상기 표면산화는 상기 반도체 기판을 대기 중에 방치시키는 방법으로 실시하는 SOI 웨이퍼의 제조방법에 의해 달성될 수 있다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판을 준비하는 단계; 상기 기판의 표면을 산화시키는 표면산화를 실시하여 상기 기판 표면에 제 1 두께를 가지는 매몰 산화막을 형성하는 단계; 상기 매몰 산화막 상부에 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판을 열산화시켜 상기 반도체층 표면에 열산화막을 형성하는 단계; 및 상기 열산화막을 제거하는 단계를 포함하고, 상기 열산화 후 상기 반도체층은 소정 두께만큼 감소된 두께를 가지고, 상기 매몰 산화막은 상기 제 1 두께보다 소정 두께만큼 증가된 제 2 두께를 가지며, 상기 표면산화는 세정 중에 상기 반도체 기판을 산화반응제에 노출시키는 방법으로 실시하는 SOI 웨이퍼의 제조방법에 의해 달성될 수 있다.
매몰 산화막의 제 1 두께는 1 내지 50Å이고, 제 2 두께는 10 내지 500Å이다.
삭제
또한, 반도체층은 비정질 실리콘막 또는 폴리실리콘막으로 이루어지고, 열산화 후 반도체층은 100 내지 1000Å의 두께를 갖는다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 SOI 웨이퍼의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 실리콘 기판(20)을 표면산화시켜 단시간 동안 실리콘 기판(20) 표면에 SiO2의 매몰 산화막(21)을 형성한다. 바람직하게, 표면산화는 실리콘 기판(20)을 대기 중에 방치하거나 예컨대 세정 중의 O3와 같은 산화반응제에 노출시키는 것으로 이루어진다. 여기서, 매몰 산화막(21)은 1 내지 50Å 정도로 두께가 매우 얇을 뿐만 아니라 막질이 매우 거칠고 막의 밀도나 원자간 결합이 정량적이지 않아서 후속 열처리 공정시 추가적인 불순물 원자들이 실리콘기판(20)으로 확산하는 것을 용이하게 한다.
도 2b를 참조하면, 매몰 산화막(21) 상에 화학기상증착(Chemical Vapor Deposition; CVD) 방식에 의해 실리콘층(22)을 형성한다. 바람직하게, 실리콘층(22)은 비정질실리콘막 또는 폴리실리콘막을 사용하여 형성하고, 비정질실리콘막을 사용하는 경우에는 증착 후 고온에서 열처리 공정을 수행하여 결정화가 되도록 한다. 즉, 열처리 공정을 수행하게 되면 비정질실리콘막 내에 있는 실리콘 원자가 매몰 산화막(21)을 통해 실리콘 기판(20) 내의 실리콘 원자 측으로 확산되거나 실리콘 기판(20) 내의 실리콘 원자가 자체결정성장의 시드(seed)로 작용하여 비정질실리콘막의 결정화가 이루어지게 된다.
도 2c를 참조하면, 열산화공정에 의해 실리콘층(22)이 형성된 기판을 산화시켜 실리콘층(22) 표면에 열산화막(23)을 형성한다. 이때, 도면에 상세하게 나타내 지는 않았지만, 열산화막(23)에 의해 실리콘층(22)의 두께는 소정 두께만큼 감소되고, 일부 산소가 실리콘층(22)을 통하여 확산하여 매몰 산화막(21)의 치밀도가 높아지면서 매몰 산화막(21)의 막두께는 증가된다. 바람직하게, 열산화공정 후 실리콘층(22)은 100 내지 1000Å의 두께를 가지고, 매몰 산화막(21)은 10 내지 500Å의 두께를 갖는다. 그 후, 도 2d에 도시된 바와 같이, 식각액으로서 HF를 사용하여 열산화막(23)을 제거하여 SOI 웨이퍼를 완성한다.
상기 실시예에 의하면, 실리콘 기판 표면에 단시간에 박막의 매몰 산화막을 형성하고, 실리콘층의 형성 후 열산화공정에 의해 매몰 산화막의 두께를 증가시켜 SOI 웨이퍼를 형성함으로써, 종래의 이온주입공정에 비해 짧은 시간 동안 매몰 산화막을 형성할 수 있을 뿐만 아니라 파괴된 실리콘 원자의 결합에 의해 야기되는 소자 불량을 방지할 수 있으므로, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 반도체 기판으로 실리콘 기판을 사용하고, 반도체층으로 실리콘층을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 반도체를 사용하여 SOI 웨이퍼를 제조하는 경우에도 적용된다.
전술한 본 발명은 SOI 웨이퍼 제조시 이온주입공정 대신 표면 산화 및 열산화공정을 적용하여 실리콘 원자의 결합파괴를 방지하면서 비교적 단시간에 매몰 산화막을 용이하게 형성함으로써 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판을 준비하는 단계;
    상기 기판의 표면을 산화시키는 표면산화를 실시하여 상기 기판 표면에 제 1 두께를 가지는 매몰 산화막을 형성하는 단계;
    상기 매몰 산화막 상부에 반도체층을 형성하는 단계;
    상기 반도체층이 형성된 기판을 열산화시켜 상기 반도체층 표면에 열산화막을 형성하는 단계; 및
    상기 열산화막을 제거하는 단계를 포함하고,
    상기 열산화 후 상기 반도체층은 소정 두께만큼 감소된 두께를 가지고, 상기 매몰 산화막은 상기 제 1 두께보다 소정 두께만큼 증가된 제 2 두께를 가지며, 상기 표면산화는 상기 반도체 기판을 대기 중에 방치시키는 방법으로 실시하는 SOI 웨이퍼의 제조방법.
  2. 반도체 기판을 준비하는 단계;
    상기 기판의 표면을 산화시키는 표면산화를 실시하여 상기 기판 표면에 제 1 두께를 가지는 매몰 산화막을 형성하는 단계;
    상기 매몰 산화막 상부에 반도체층을 형성하는 단계;
    상기 반도체층이 형성된 기판을 열산화시켜 상기 반도체층 표면에 열산화막을 형성하는 단계; 및
    상기 열산화막을 제거하는 단계를 포함하고,
    상기 열산화 후 상기 반도체층은 소정 두께만큼 감소된 두께를 가지고, 상기 매몰 산화막은 상기 제 1 두께보다 소정 두께만큼 증가된 제 2 두께를 가지며, 상기 표면산화는 세정 중에 상기 반도체 기판을 산화반응제에 노출시키는 방법으로 실시하는 SOI 웨이퍼의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 매몰 산화막의 제 1 두께는 1 내지 50Å인 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  4. 제 3 항에 있어서,
    상기 매몰 산화막의 제 2 두께는 10 내지 500Å인 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 비정질 실리콘막 또는 폴리실리콘막으로 이루어진 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 열산화 후 상기 반도체층은 100 내지 1000Å의 두께를 가지는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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JPH1074922A (ja) * 1996-07-05 1998-03-17 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ基板の製造方法
JP2002094034A (ja) * 2000-09-20 2002-03-29 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074922A (ja) * 1996-07-05 1998-03-17 Nippon Telegr & Teleph Corp <Ntt> Ｓｏｉ基板の製造方法
JP2002094034A (ja) * 2000-09-20 2002-03-29 Mitsubishi Materials Corp Ｓｏｉ基板及びその製造方法

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