JPH1074922A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
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- JPH1074922A JPH1074922A JP17162097A JP17162097A JPH1074922A JP H1074922 A JPH1074922 A JP H1074922A JP 17162097 A JP17162097 A JP 17162097A JP 17162097 A JP17162097 A JP 17162097A JP H1074922 A JPH1074922 A JP H1074922A
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- soi substrate
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板の上に形成されるＭＯＳトランジ
スタのソース・ドレーン間の漏れ電流を抑制し、ＳＯＩ
基板中に発生する積層欠陥を除去する。 【解決手段】 犠牲酸化によって表面単結晶シリコン層
４内に積層欠陥が生じるのを防ぐ。この積層欠陥は、ア
ニール処理によって熱力学的に不安定にして消滅させ
る。
スタのソース・ドレーン間の漏れ電流を抑制し、ＳＯＩ
基板中に発生する積層欠陥を除去する。 【解決手段】 犠牲酸化によって表面単結晶シリコン層
４内に積層欠陥が生じるのを防ぐ。この積層欠陥は、ア
ニール処理によって熱力学的に不安定にして消滅させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、所望の厚さの表面
単結晶シリコン層を有するＳＯＩ基板の製造方法に関す
るものである。
単結晶シリコン層を有するＳＯＩ基板の製造方法に関す
るものである。
【０００２】
【従来の技術】これまでに半導体集積回路として種々の
構造のものが提案されているが、絶縁層上のシリコン層
に各種デバイスを形成する方が、寄生容量を低減できし
かもデバイス間の分離を完全に行うことができるなど、
単結晶シリコン基板に作り込むよりも、デバイス特性や
デバイス間分離の点で有利であることが知られている。
このような見地から、最近では、単結晶シリコン基板の
代わりにＳＯＩ（Silicon On Insulator）基板上に半導
体集積回路を形成する方法が用いられるようになってき
た。
構造のものが提案されているが、絶縁層上のシリコン層
に各種デバイスを形成する方が、寄生容量を低減できし
かもデバイス間の分離を完全に行うことができるなど、
単結晶シリコン基板に作り込むよりも、デバイス特性や
デバイス間分離の点で有利であることが知られている。
このような見地から、最近では、単結晶シリコン基板の
代わりにＳＯＩ（Silicon On Insulator）基板上に半導
体集積回路を形成する方法が用いられるようになってき
た。
【０００３】さて、このようなＳＯＩ基板を製造する場
合、 大別してＳＩＭＯＸ（Separation by Implanted O
Xygen）によるものと貼り合わせによるものとがある。
まず、ＳＩＭＯＸ基板の製造方法について説明すると、
この方法は、単結晶シリコン基板の所定の深さに酸素イ
オンを打ち込んで酸素の高濃度層を形成する。そして、
１３００℃程度の高温で数時間に亘ってアニール処理を
行い、これにより前述した酸素の高濃度層を電気絶縁性
を有した埋込酸化膜に変化させる。引き続き、シリコン
基板表面に形成されたアニール酸化膜を除去することに
より、シリコン基板の厚さ方向の途中に埋込酸化層を形
成し、その上に所定の厚さの単結晶シリコン層を持った
ＳＯＩ基板を作成する。
合、 大別してＳＩＭＯＸ（Separation by Implanted O
Xygen）によるものと貼り合わせによるものとがある。
まず、ＳＩＭＯＸ基板の製造方法について説明すると、
この方法は、単結晶シリコン基板の所定の深さに酸素イ
オンを打ち込んで酸素の高濃度層を形成する。そして、
１３００℃程度の高温で数時間に亘ってアニール処理を
行い、これにより前述した酸素の高濃度層を電気絶縁性
を有した埋込酸化膜に変化させる。引き続き、シリコン
基板表面に形成されたアニール酸化膜を除去することに
より、シリコン基板の厚さ方向の途中に埋込酸化層を形
成し、その上に所定の厚さの単結晶シリコン層を持った
ＳＯＩ基板を作成する。
【０００４】つぎに貼り合わせによるＳＯＩ基板の製造
方法について説明する。なお、貼り合わせによるＳＯＩ
基板の製造方法には２通りの方法がある。まず、ＳＯＩ
基板の第１の製造方法について説明する。２枚の単結晶
シリコン基板を用意し、シリコン基板の一方を酸化して
表面に酸化膜を形成する。そして、この酸化膜を挟むよ
うに他方のシリコン基板を重ねて貼り合わせ、基板表面
から順に酸化膜、第１の単結晶シリコン層、酸化膜（埋
込酸化膜）、第２の単結晶シリコン層（基板シリコン）
による構造を作る。その後、酸化膜を研磨除去し、第１
の単結晶シリコン層を研磨して薄層化し、基板表面から
順に表面単結晶シリコン層、埋込酸化膜、基板シリコン
による構造を形成する。
方法について説明する。なお、貼り合わせによるＳＯＩ
基板の製造方法には２通りの方法がある。まず、ＳＯＩ
基板の第１の製造方法について説明する。２枚の単結晶
シリコン基板を用意し、シリコン基板の一方を酸化して
表面に酸化膜を形成する。そして、この酸化膜を挟むよ
うに他方のシリコン基板を重ねて貼り合わせ、基板表面
から順に酸化膜、第１の単結晶シリコン層、酸化膜（埋
込酸化膜）、第２の単結晶シリコン層（基板シリコン）
による構造を作る。その後、酸化膜を研磨除去し、第１
の単結晶シリコン層を研磨して薄層化し、基板表面から
順に表面単結晶シリコン層、埋込酸化膜、基板シリコン
による構造を形成する。
【０００５】また、前述した研磨後にAcuThinTh プロセ
ス（1993 IEEE SOI Conference Proc.,1993,pp.66-67を
参照）を追加実施することにより、基板表面から順に表
面単結晶シリコン層、埋込酸化膜、基板シリコン層によ
る構造を形成する方法もある。
ス（1993 IEEE SOI Conference Proc.,1993,pp.66-67を
参照）を追加実施することにより、基板表面から順に表
面単結晶シリコン層、埋込酸化膜、基板シリコン層によ
る構造を形成する方法もある。
【０００６】つぎに、貼り合わせによるＳＯＩ基板の第
２の製造方法について説明する。この製造方法において
は、前述したような研磨は用いない（特開平５−２１１
１２８号公報、M.Bruel,Electronics Lett.,1995,Vol.3
1,pp.1201-1203を参照）。この方法では、まず第１段階
で、酸化した単結晶シリコン基板に水素イオンまたは希
ガスのイオンを打ち込み注入し、この基板中に微小な気
泡を形成する。そして、第２段階では、この基板をもう
一つの単結晶シリコン基板に密着させる。第３段階は、
密着させた基板を熱処理し、気泡部分で２つの基板に分
離し、基板表面から順に表面単結晶シリコン層、埋込酸
化膜、基板シリコンによる構造を形成する。
２の製造方法について説明する。この製造方法において
は、前述したような研磨は用いない（特開平５−２１１
１２８号公報、M.Bruel,Electronics Lett.,1995,Vol.3
1,pp.1201-1203を参照）。この方法では、まず第１段階
で、酸化した単結晶シリコン基板に水素イオンまたは希
ガスのイオンを打ち込み注入し、この基板中に微小な気
泡を形成する。そして、第２段階では、この基板をもう
一つの単結晶シリコン基板に密着させる。第３段階は、
密着させた基板を熱処理し、気泡部分で２つの基板に分
離し、基板表面から順に表面単結晶シリコン層、埋込酸
化膜、基板シリコンによる構造を形成する。
【０００７】以上のようにしてＳＯＩ基板が製造される
のであるが、酸化膜上に形成される単結晶シリコン層
は、この部分に形成されるＭＯＳトランジスタを含むＬ
ＳＩのような半導体デバイスのの特性を左右するもので
あるため、その厚さを正確に定めることが必要である。
のであるが、酸化膜上に形成される単結晶シリコン層
は、この部分に形成されるＭＯＳトランジスタを含むＬ
ＳＩのような半導体デバイスのの特性を左右するもので
あるため、その厚さを正確に定めることが必要である。
【０００８】この酸化膜上の形成される単結晶シリコン
層の厚さを正確に定めるために、犠牲酸化法と称される
ものが提案されている。この犠牲酸化法とは、ＳＯＩ基
板の既知の表面単結晶シリコン層厚とデバイス設計上の
所望の層厚との差分に相当する厚さの表面単結晶シリコ
ン層を、熱酸化によって熱酸化膜に変えてからこの熱酸
化膜のみを除去する方法である。そして、この犠牲酸化
法は、制御性および再現性に優れているため広く一般に
使用されている。
層の厚さを正確に定めるために、犠牲酸化法と称される
ものが提案されている。この犠牲酸化法とは、ＳＯＩ基
板の既知の表面単結晶シリコン層厚とデバイス設計上の
所望の層厚との差分に相当する厚さの表面単結晶シリコ
ン層を、熱酸化によって熱酸化膜に変えてからこの熱酸
化膜のみを除去する方法である。そして、この犠牲酸化
法は、制御性および再現性に優れているため広く一般に
使用されている。
【０００９】しかし、この犠牲酸化法を用いると、ＳＯ
Ｉ基板中に形成されるデバイス、特に、ＭＯＳトランジ
スタにおいてソース−ドレイン間の漏れ電流が多くな
り、好ましいものではなかった。
Ｉ基板中に形成されるデバイス、特に、ＭＯＳトランジ
スタにおいてソース−ドレイン間の漏れ電流が多くな
り、好ましいものではなかった。
【００１０】図７を用いていま少し具体的に説明する。
図７は、ＳＩＭＯＸ基板の表面単結晶シリコン層中にｎ
型のＭＯＳトランジスタを形成した場合の例を示してい
る。これらの図において、基板シリコン１上には埋込酸
化膜２が形成され、さらにその上にはソース領域８とド
レイン領域９とボディ領域１０とが形成されているシリ
コン半導体領域が形成されている。この半導体領域は、
シリコン酸化膜のような素子分離領域３によって囲まれ
ており、ソース領域８にはソース電極１６が接続され、
ドレイン領域９にはドレイン電極１７が接続されてい
る。ボディ領域１０上にはゲートシリコン酸化膜５を介
してゲート電極６が形成され、その上にはシリコン酸化
膜７とＰＳＧ膜１５が形成されている。この例では、ソ
ース電極１６は接地されており、ドレイン電極１７は正
電源に接続され、ゲート電極６は、正のバイアスが与え
られている。
図７は、ＳＩＭＯＸ基板の表面単結晶シリコン層中にｎ
型のＭＯＳトランジスタを形成した場合の例を示してい
る。これらの図において、基板シリコン１上には埋込酸
化膜２が形成され、さらにその上にはソース領域８とド
レイン領域９とボディ領域１０とが形成されているシリ
コン半導体領域が形成されている。この半導体領域は、
シリコン酸化膜のような素子分離領域３によって囲まれ
ており、ソース領域８にはソース電極１６が接続され、
ドレイン領域９にはドレイン電極１７が接続されてい
る。ボディ領域１０上にはゲートシリコン酸化膜５を介
してゲート電極６が形成され、その上にはシリコン酸化
膜７とＰＳＧ膜１５が形成されている。この例では、ソ
ース電極１６は接地されており、ドレイン電極１７は正
電源に接続され、ゲート電極６は、正のバイアスが与え
られている。
【００１１】このような構成のｎ型のＭＯＳトランジス
タは以下のようにして製作される。ＳＩＭＯＸ基板上の
表面単結晶シリコン層を犠牲酸化法によって表面から１
３２ｎｍの深さまで熱酸化膜に変えた後、この熱酸化膜
を除去し、残存した５０ｎｍの表面単結晶シリコン層に
ｎ型のＭＯＳトランジスタを含むトランジスタ群を製作
する。なお、この例で作られるＭＯＳトランジスタのゲ
ート長は０．２５μｍであり、ノーマリーオフ型の電気
特性が得られるように設計されている。
タは以下のようにして製作される。ＳＩＭＯＸ基板上の
表面単結晶シリコン層を犠牲酸化法によって表面から１
３２ｎｍの深さまで熱酸化膜に変えた後、この熱酸化膜
を除去し、残存した５０ｎｍの表面単結晶シリコン層に
ｎ型のＭＯＳトランジスタを含むトランジスタ群を製作
する。なお、この例で作られるＭＯＳトランジスタのゲ
ート長は０．２５μｍであり、ノーマリーオフ型の電気
特性が得られるように設計されている。
【００１２】ところで、犠牲酸化法によって作られたＳ
ＯＩ基板中に製作されたＬＳＩデバイスの漏れ電流は増
大し易いことが知られている。例えば、ＬＳＩデバイス
を構成するＭＯＳトランジスタのゲート長を０．５μｍ
程度以下にすると、ソース−ドレイン間の漏れ電流（以
下、Ｓ／Ｄ漏れ電流という）は特に増大し易い。その結
果、ＬＳＩデバイスのスタンバイ電流も増加する。
ＯＩ基板中に製作されたＬＳＩデバイスの漏れ電流は増
大し易いことが知られている。例えば、ＬＳＩデバイス
を構成するＭＯＳトランジスタのゲート長を０．５μｍ
程度以下にすると、ソース−ドレイン間の漏れ電流（以
下、Ｓ／Ｄ漏れ電流という）は特に増大し易い。その結
果、ＬＳＩデバイスのスタンバイ電流も増加する。
【００１３】図８は、ＳＩＭＯＸ基板の表面単結晶シリ
コン層中に製作された図７に係るｎ型のＭＯＳトランジ
スタ群（約２万個のＭＯＳトランジスタを並列接続した
デバイス）におけるドレイン電流−ドレイン電圧特性を
示すグラフである。同図において、図８（ａ）は大きな
Ｓ／Ｄ漏れ電流が発生した場合のドレイン電流−ドレイ
ン電圧特性を示し、図８（ｂ）は正常な場合のドレイン
電流−ドレイン電圧特性を示している。なお、両図にお
ける犠牲酸化はともに１１５０℃で実施されている。
コン層中に製作された図７に係るｎ型のＭＯＳトランジ
スタ群（約２万個のＭＯＳトランジスタを並列接続した
デバイス）におけるドレイン電流−ドレイン電圧特性を
示すグラフである。同図において、図８（ａ）は大きな
Ｓ／Ｄ漏れ電流が発生した場合のドレイン電流−ドレイ
ン電圧特性を示し、図８（ｂ）は正常な場合のドレイン
電流−ドレイン電圧特性を示している。なお、両図にお
ける犠牲酸化はともに１１５０℃で実施されている。
【００１４】
【発明が解決しようとする課題】ここで、図８（ａ），
（ｂ）のゲート電圧ＶG ＝０（Ｖ）のときの特性を比較
してみると、図８（ａ）においては図８（ｂ）よりも大
きなドレイン電流が流れていることがわかる。すなわ
ち、図８（ａ）に係るＳＩＭＯＸ基板は低電力用ＬＳＩ
に適用することができないことがわかる。それ故、本発
明の主目的は、ＳＯＩ基板の上に形成されるＭＯＳトラ
ンジスタのソース・ドレーン間の漏れ電流を抑制するこ
とのできるＳＯＩ基板の製造方法を提供することにあ
る。また、本発明の他の目的は、ＳＯＩ基板中に発生す
る積層欠陥を除去することのできるＳＯＩ基板の製造方
法を提供するにある。
（ｂ）のゲート電圧ＶG ＝０（Ｖ）のときの特性を比較
してみると、図８（ａ）においては図８（ｂ）よりも大
きなドレイン電流が流れていることがわかる。すなわ
ち、図８（ａ）に係るＳＩＭＯＸ基板は低電力用ＬＳＩ
に適用することができないことがわかる。それ故、本発
明の主目的は、ＳＯＩ基板の上に形成されるＭＯＳトラ
ンジスタのソース・ドレーン間の漏れ電流を抑制するこ
とのできるＳＯＩ基板の製造方法を提供することにあ
る。また、本発明の他の目的は、ＳＯＩ基板中に発生す
る積層欠陥を除去することのできるＳＯＩ基板の製造方
法を提供するにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本発明者は、ＳＯＩ基板上にＭＯＳトランジ
スタを形成したときに生じるＳ／Ｄ漏れ電流は、ＳＯＩ
基板上内の絶縁膜上に単結晶シリコン層を所定の厚さに
形成する際、積層欠陥が発生しており、これが原因であ
ることを突き止めた。
るために、本発明者は、ＳＯＩ基板上にＭＯＳトランジ
スタを形成したときに生じるＳ／Ｄ漏れ電流は、ＳＯＩ
基板上内の絶縁膜上に単結晶シリコン層を所定の厚さに
形成する際、積層欠陥が発生しており、これが原因であ
ることを突き止めた。
【００１６】上述した積層欠陥について、図４を用いて
具体的に説明する。すなわち、図４に示されるＭＯＳト
ランジスタは、ＳＯＩ基板の絶縁膜、すなわち埋込酸化
膜上の表面単結晶シリコン層を犠牲酸化法によって所定
の厚さに調整し、所定厚さの表面単結晶シリコン層にＭ
ＯＳトランジスタを形成したものである。
具体的に説明する。すなわち、図４に示されるＭＯＳト
ランジスタは、ＳＯＩ基板の絶縁膜、すなわち埋込酸化
膜上の表面単結晶シリコン層を犠牲酸化法によって所定
の厚さに調整し、所定厚さの表面単結晶シリコン層にＭ
ＯＳトランジスタを形成したものである。
【００１７】図４（ａ）は、ゲート長が０．２５μｍの
ＭＯＳトランジスタの平面構造を示しており、図４
（ｂ）は、図４（ａ）のＡ−Ａ線断面のうち、積層欠陥
の生じている箇所（Ｓ／Ｄ漏れ電流が生じている箇所）
のみを示している。なお、図４（ｂ）は、透過電子顕微
鏡によって得たものであり、積層欠陥を特定するため
に、液晶法（Liquid Crystal Analysis法，”Hiatt,IRP
S,1981,pp130-133”）が用いられた。
ＭＯＳトランジスタの平面構造を示しており、図４
（ｂ）は、図４（ａ）のＡ−Ａ線断面のうち、積層欠陥
の生じている箇所（Ｓ／Ｄ漏れ電流が生じている箇所）
のみを示している。なお、図４（ｂ）は、透過電子顕微
鏡によって得たものであり、積層欠陥を特定するため
に、液晶法（Liquid Crystal Analysis法，”Hiatt,IRP
S,1981,pp130-133”）が用いられた。
【００１８】さて、図４（ｂ）から明らかなように、ボ
ディ領域１０中には、Ｓ／Ｄ漏れ電流箇所に相当しかつ
結晶欠陥の一つである積層欠陥１８が明瞭に示されてい
る。この積層欠陥１８は、図４（ａ）において、ボディ
領域１０中をソース８からドレイン９まで貫通している
（破線で示される）。ゲート長を短くしてソース８−ド
レイン９間の距離を短くすると、積層欠陥１８がボディ
領域１０を貫通する確率はさらに高くなる。
ディ領域１０中には、Ｓ／Ｄ漏れ電流箇所に相当しかつ
結晶欠陥の一つである積層欠陥１８が明瞭に示されてい
る。この積層欠陥１８は、図４（ａ）において、ボディ
領域１０中をソース８からドレイン９まで貫通している
（破線で示される）。ゲート長を短くしてソース８−ド
レイン９間の距離を短くすると、積層欠陥１８がボディ
領域１０を貫通する確率はさらに高くなる。
【００１９】また、ソース８−ドレイン９間の距離を短
くすると、ソース８およびドレイン９に存在する高濃度
不純物（ｎ型のＭＯＳトランジスタの場合はリンまたは
ひ素、ｐ型のトランジスタの場合はボロン）が積層欠陥
１８を介して相互に拡散し易くなる。すなわち、積層欠
陥１８は、ボディ１０内にソース８からドレイン９に至
る低抵抗通路を形成し、Ｓ／Ｄ漏れ電流の原因であると
考えられる。
くすると、ソース８およびドレイン９に存在する高濃度
不純物（ｎ型のＭＯＳトランジスタの場合はリンまたは
ひ素、ｐ型のトランジスタの場合はボロン）が積層欠陥
１８を介して相互に拡散し易くなる。すなわち、積層欠
陥１８は、ボディ１０内にソース８からドレイン９に至
る低抵抗通路を形成し、Ｓ／Ｄ漏れ電流の原因であると
考えられる。
【００２０】以上述べた解析に基づき、本発明は、ＳＯ
Ｉ基板の表面単結晶シリコン層を所定の厚さに調整する
ために使用される犠牲酸化の工程で生じた積層欠陥が、
表面単結晶シリコン層に形成されるＭＯＳトランジスタ
のＳ／Ｄ漏れ電流の原因であるという事実に基づき、Ｓ
／Ｄ漏れ電流の発生を防止するものである。
Ｉ基板の表面単結晶シリコン層を所定の厚さに調整する
ために使用される犠牲酸化の工程で生じた積層欠陥が、
表面単結晶シリコン層に形成されるＭＯＳトランジスタ
のＳ／Ｄ漏れ電流の原因であるという事実に基づき、Ｓ
／Ｄ漏れ電流の発生を防止するものである。
【００２１】ここで上述した積層欠陥ができるメカニズ
ムについて検討してみると、積層欠陥は、熱酸化、すな
わち、犠牲酸化を行う過程において熱酸化層が表面単結
晶シリコン層の厚み方向に形成されるようになると、酸
化膜を作るときに余剰なシリコンが発生し、この余剰シ
リコンが単結晶シリコン中の比較的安定な場所に入り込
んで落ち着くことによって生じると考えられる。
ムについて検討してみると、積層欠陥は、熱酸化、すな
わち、犠牲酸化を行う過程において熱酸化層が表面単結
晶シリコン層の厚み方向に形成されるようになると、酸
化膜を作るときに余剰なシリコンが発生し、この余剰シ
リコンが単結晶シリコン中の比較的安定な場所に入り込
んで落ち着くことによって生じると考えられる。
【００２２】この結晶欠陥の過程を、もう少し掘り下げ
て考えると、積層欠陥が生じるためには、 (A) 単結晶シリコン中またはその表面に微小な発生核が
存在すること。 (B) 単結晶シリコン中に過剰の格子間シリコン原子が存
在し、かつ(A)の微小な発生核に捕獲されるのに十分な
格子間原子が存在すること。 (C) 格子間シリコン原子が、上記発生核に捕獲されるこ
とにより、系が熱化学的に安定になること。 また、積層欠陥が消滅しないためには、 (D) 格子間シリコン原子が、上記発生核または積層欠陥
に捕獲されていることが熱化学的に安定であること。
て考えると、積層欠陥が生じるためには、 (A) 単結晶シリコン中またはその表面に微小な発生核が
存在すること。 (B) 単結晶シリコン中に過剰の格子間シリコン原子が存
在し、かつ(A)の微小な発生核に捕獲されるのに十分な
格子間原子が存在すること。 (C) 格子間シリコン原子が、上記発生核に捕獲されるこ
とにより、系が熱化学的に安定になること。 また、積層欠陥が消滅しないためには、 (D) 格子間シリコン原子が、上記発生核または積層欠陥
に捕獲されていることが熱化学的に安定であること。
【００２３】以上のことを考慮して、本発明者は、積層
欠陥を生じないような環境を酸化膜上に形成される表面
単結晶シリコン層に作ることにより、この表面単結晶シ
リコン層に形成されるＭＯＳトランジスタのＳ／Ｄ漏れ
電流の発生を抑制する手法を考えた。
欠陥を生じないような環境を酸化膜上に形成される表面
単結晶シリコン層に作ることにより、この表面単結晶シ
リコン層に形成されるＭＯＳトランジスタのＳ／Ｄ漏れ
電流の発生を抑制する手法を考えた。
【００２４】それ故、本発明の一実施態様によれば、第
１の単結晶シリコン層と、この上に配置される絶縁層
と、この上に配置される第２の単結晶シリコン層とを備
えたＳＯＩ基板を使用し、前記第２の単結晶シリコン層
の表面を熱酸化した後熱酸化された表面を除去して、前
記第２の単結晶シリコン層を所定の厚さに調整するよう
にした工程を含むＳＯＩ基板の製造方法において、所定
の厚さに前記第２の単結晶シリコン層を調整する工程
は、アニール処理によって前述した熱酸化に基づき発生
する積層欠陥を修復する工程を含むようにしたことを特
徴とするＳＯＩ基板の製造方法が提供される。
１の単結晶シリコン層と、この上に配置される絶縁層
と、この上に配置される第２の単結晶シリコン層とを備
えたＳＯＩ基板を使用し、前記第２の単結晶シリコン層
の表面を熱酸化した後熱酸化された表面を除去して、前
記第２の単結晶シリコン層を所定の厚さに調整するよう
にした工程を含むＳＯＩ基板の製造方法において、所定
の厚さに前記第２の単結晶シリコン層を調整する工程
は、アニール処理によって前述した熱酸化に基づき発生
する積層欠陥を修復する工程を含むようにしたことを特
徴とするＳＯＩ基板の製造方法が提供される。
【００２５】
【発明の実施の形態】次に図面を使って本発明を詳細に
説明する。図１ないし図３は、本発明に係るＳＯＩ基板
を製造する方法の実施の形態をそれぞれ示している。
説明する。図１ないし図３は、本発明に係るＳＯＩ基板
を製造する方法の実施の形態をそれぞれ示している。
【００２６】まず、図１（ａ）に示される製造方法につ
いて説明する。図１（ａ０）において、ベースとなる基
板シリコン１と埋込酸化膜２と表面単結晶シリコン層４
とによって形成されたＳＯＩ基板Ｓを、公知のＳＩＭＯ
Ｘまたは貼り合わせの技術を使って形成する。
いて説明する。図１（ａ０）において、ベースとなる基
板シリコン１と埋込酸化膜２と表面単結晶シリコン層４
とによって形成されたＳＯＩ基板Ｓを、公知のＳＩＭＯ
Ｘまたは貼り合わせの技術を使って形成する。
【００２７】図１（ａ１）において、このＳＯＩ基板Ｓ
を犠牲酸化する。なお、この犠牲酸化の方法として、公
知の種々の方法がある。この犠牲酸化の方法として、た
とえば、１２３０℃より低い温度でありかつ乾燥酸素を
主成分に含む雰囲気中で実施するか、または、１３００
℃より低い温度でありかつ水蒸気を主成分とする雰囲気
中で実施するか、または、１３００℃より低い温度で酸
素と水素とを酸化処理路内で燃焼（以下、水素燃焼酸化
という）させることによって実施する。
を犠牲酸化する。なお、この犠牲酸化の方法として、公
知の種々の方法がある。この犠牲酸化の方法として、た
とえば、１２３０℃より低い温度でありかつ乾燥酸素を
主成分に含む雰囲気中で実施するか、または、１３００
℃より低い温度でありかつ水蒸気を主成分とする雰囲気
中で実施するか、または、１３００℃より低い温度で酸
素と水素とを酸化処理路内で燃焼（以下、水素燃焼酸化
という）させることによって実施する。
【００２８】上述した犠牲酸化により、表面単結晶シリ
コン層４の一部は熱酸化されて表面熱酸化膜１１が形成
される。この表面酸化膜１１の厚さを、残りの表面単結
晶シリコン層４の厚さが所望値になるように調整する。
この調整は、現在の技術ではかなり精度よく行うことが
できるようになっている。なお、この犠牲酸化によって
基板シリコン１の一部も酸化され、表面熱酸化膜１２が
形成されるがこの部分は本発明に関係しない部分であ
る。
コン層４の一部は熱酸化されて表面熱酸化膜１１が形成
される。この表面酸化膜１１の厚さを、残りの表面単結
晶シリコン層４の厚さが所望値になるように調整する。
この調整は、現在の技術ではかなり精度よく行うことが
できるようになっている。なお、この犠牲酸化によって
基板シリコン１の一部も酸化され、表面熱酸化膜１２が
形成されるがこの部分は本発明に関係しない部分であ
る。
【００２９】図１（ａ２）において、１２３０℃以上で
ありかつシリコンの融点未満の温度で不活性ガスを主成
分とする雰囲気中で高温熱処理であるアニール処理を行
う。このアニール処理は本発明によって特徴づけられる
部分である。すなわち、格子間シリコン原子が積層欠陥
または積層欠陥発生核に捕獲されていることが熱化学的
に不安定になるように、前記温度でアニール処理し、こ
れによって、前述した犠牲酸化によって表面単結晶シリ
コン層内に生じた積層欠陥を消滅させる。なお、このア
ニール処理は、１２３０℃以上であれば工程中に処理温
度を変えてもよい。
ありかつシリコンの融点未満の温度で不活性ガスを主成
分とする雰囲気中で高温熱処理であるアニール処理を行
う。このアニール処理は本発明によって特徴づけられる
部分である。すなわち、格子間シリコン原子が積層欠陥
または積層欠陥発生核に捕獲されていることが熱化学的
に不安定になるように、前記温度でアニール処理し、こ
れによって、前述した犠牲酸化によって表面単結晶シリ
コン層内に生じた積層欠陥を消滅させる。なお、このア
ニール処理は、１２３０℃以上であれば工程中に処理温
度を変えてもよい。
【００３０】図１（ａ３）において、表面熱酸化膜１
１，１２を除去する。その後、ＭＯＳトランジスタある
いはＭＯＳトランジスタを含むＬＳＩデバイスを、この
ＳＯＩ基板中に製造する。なお、ＭＯＳトランジスタあ
るいはＬＳＩデバイスの製造は、例えば文献 （Ohno et
al., IEEE Trans. Electron Devices, 1995, vol.42,p
p1481-1486）で公開された方法を用いる。
１，１２を除去する。その後、ＭＯＳトランジスタある
いはＭＯＳトランジスタを含むＬＳＩデバイスを、この
ＳＯＩ基板中に製造する。なお、ＭＯＳトランジスタあ
るいはＬＳＩデバイスの製造は、例えば文献 （Ohno et
al., IEEE Trans. Electron Devices, 1995, vol.42,p
p1481-1486）で公開された方法を用いる。
【００３１】次に、図１（ｂ）に示される製造方法につ
いて説明する。まず図１（ｂ０）において、図１（ａ
０）の工程と同様に基板シリコン１と埋込酸化膜２と表
面単結晶シリコン層４とによって形成されたＳＯＩ基板
Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
いて説明する。まず図１（ｂ０）において、図１（ａ
０）の工程と同様に基板シリコン１と埋込酸化膜２と表
面単結晶シリコン層４とによって形成されたＳＯＩ基板
Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００３２】図１（ｂ１）に示される部分は、本発明に
よって特徴づけられる部分であり、このＳＯＩ基板Ｓを
犠牲酸化する工程である。この犠牲酸化の工程は、犠牲
酸化工程で発生する格子間シリコン原子が積層欠陥発生
核に捕獲されることが、熱化学的に不安定になるような
高温領域、すなわち、１２３０℃以上でありかつシリコ
ンの融点未満の温度範囲内で乾燥酸素を主成分とする雰
囲気中で実施するか、または、１３００℃以上でありか
つシリコンの融点未満の温度範囲内で水蒸気を主成分と
する雰囲気中で実施するか、または、１３００℃以上で
ありかつシリコンの融点未満の温度範囲内で水素燃焼酸
化させて実施する。これにより、表面単結晶シリコン層
４の一部を酸化して表面熱酸化膜１１を形成する。な
お、この犠牲酸化によって基板シリコン１の一部も酸化
され、表面熱酸化膜１２が形成されるがこの部分は本発
明に関係しない部分である。
よって特徴づけられる部分であり、このＳＯＩ基板Ｓを
犠牲酸化する工程である。この犠牲酸化の工程は、犠牲
酸化工程で発生する格子間シリコン原子が積層欠陥発生
核に捕獲されることが、熱化学的に不安定になるような
高温領域、すなわち、１２３０℃以上でありかつシリコ
ンの融点未満の温度範囲内で乾燥酸素を主成分とする雰
囲気中で実施するか、または、１３００℃以上でありか
つシリコンの融点未満の温度範囲内で水蒸気を主成分と
する雰囲気中で実施するか、または、１３００℃以上で
ありかつシリコンの融点未満の温度範囲内で水素燃焼酸
化させて実施する。これにより、表面単結晶シリコン層
４の一部を酸化して表面熱酸化膜１１を形成する。な
お、この犠牲酸化によって基板シリコン１の一部も酸化
され、表面熱酸化膜１２が形成されるがこの部分は本発
明に関係しない部分である。
【００３３】また、ＳＯＩ基板としてＳＩＭＯＸ基板を
使用した場合、この基板の表面にアニール酸化膜が既に
形成されていることがあるが、このアニール酸化膜を除
去せずに図１（ｂ１）の工程を実施してもよい。表面熱
酸化膜１１の厚さは残存した表面単結晶シリコン層４の
厚さが所望値になるように調整する。
使用した場合、この基板の表面にアニール酸化膜が既に
形成されていることがあるが、このアニール酸化膜を除
去せずに図１（ｂ１）の工程を実施してもよい。表面熱
酸化膜１１の厚さは残存した表面単結晶シリコン層４の
厚さが所望値になるように調整する。
【００３４】図１（ｂ２）において、表面熱酸化膜１
１，１２を除去する。その後、ＭＯＳトランジスタある
いはＬＳＩデバイスをこの基板中に製造する。ＭＯＳト
ランジスタあるいはＬＳＩデバイスの製造は、図１
（ａ）に示される製造方法の場合と同様に行われる。
１，１２を除去する。その後、ＭＯＳトランジスタある
いはＬＳＩデバイスをこの基板中に製造する。ＭＯＳト
ランジスタあるいはＬＳＩデバイスの製造は、図１
（ａ）に示される製造方法の場合と同様に行われる。
【００３５】次に、図２（ｃ）に示される製造方法につ
いて説明する。まず、図２（ｃ０）において、図１（ａ
０）の工程と同様に基板シリコン１と埋込酸化膜２と表
面単結晶シリコン層４とによって形成されたＳＯＩ基板
Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
いて説明する。まず、図２（ｃ０）において、図１（ａ
０）の工程と同様に基板シリコン１と埋込酸化膜２と表
面単結晶シリコン層４とによって形成されたＳＯＩ基板
Ｓを、ＳＩＭＯＸまたは貼り合わせによって作成する。
【００３６】図２（ｃ１）は、本発明によって特徴づけ
られる部分であり、ＳＯＩ基板Ｓを１０００℃以上であ
りかつシリコンの融点未満の温度範囲内で水素を主成分
とする雰囲気中で熱処理であるアニール処理を実施す
る。このアニール処理により、単結晶シリコン中または
その表面に存在する微小な積層欠陥発生核数を減らすも
のである。
られる部分であり、ＳＯＩ基板Ｓを１０００℃以上であ
りかつシリコンの融点未満の温度範囲内で水素を主成分
とする雰囲気中で熱処理であるアニール処理を実施す
る。このアニール処理により、単結晶シリコン中または
その表面に存在する微小な積層欠陥発生核数を減らすも
のである。
【００３７】図２（ｃ２）において、このＳＯＩ基板の
表面単結晶シリコン層４の犠牲酸化を酸素を主成分に含
む雰囲気中で実施するか、または、水蒸気を主成分とす
る雰囲気中で実施するか、または、水素燃焼酸化によっ
て実施する。これにより、表面単結晶シリコン層４の一
部を酸化し、表面熱酸化膜１１を形成する。この酸化膜
厚は残存した表面単結晶シリコン層４の厚さが所望値に
なるように調整する。なお、この犠牲酸化によって基板
シリコン１の一部も酸化され、表面熱酸化膜１２が形成
されるがこの部分は本発明に関係しない部分である。
表面単結晶シリコン層４の犠牲酸化を酸素を主成分に含
む雰囲気中で実施するか、または、水蒸気を主成分とす
る雰囲気中で実施するか、または、水素燃焼酸化によっ
て実施する。これにより、表面単結晶シリコン層４の一
部を酸化し、表面熱酸化膜１１を形成する。この酸化膜
厚は残存した表面単結晶シリコン層４の厚さが所望値に
なるように調整する。なお、この犠牲酸化によって基板
シリコン１の一部も酸化され、表面熱酸化膜１２が形成
されるがこの部分は本発明に関係しない部分である。
【００３８】図２（ｃ３）において、表面熱酸化膜１
１，１２を除去する。その後、ＭＯＳトランジスタある
いはＬＳＩデバイスをこの基板中に製造する。なお、Ｍ
ＯＳトランジスタあるいはＬＳＩデバイスの製造は、図
１（ａ）に示される製造方法の場合と同様に行われる。
１，１２を除去する。その後、ＭＯＳトランジスタある
いはＬＳＩデバイスをこの基板中に製造する。なお、Ｍ
ＯＳトランジスタあるいはＬＳＩデバイスの製造は、図
１（ａ）に示される製造方法の場合と同様に行われる。
【００３９】なお、図２（ｃ２）に示される犠牲酸化の
工程は、１２３０℃より低い温度でありかつ乾燥酸素を
主成分に含む雰囲気中で実施するか、または、１３００
℃より低い温度でありかつ水蒸気を主成分とする雰囲気
中で実施するか、または、１３００℃より低い温度で酸
素と水素とを酸化処理路内で水素燃焼酸化させることに
よって実施すると、より効果的である。また、図１
（ｂ）に示される製造方法から明らかなように、図２
（ｃ２）の工程における犠牲酸化を、１２３０℃以上で
ありかつシリコンの融点未満の温度範囲内で酸素を主成
分とする雰囲気中で実施するか、または、１３００℃以
上でありかつシリコンの融点未満の温度範囲内で水蒸気
を主成分とする雰囲気中で実施するか、または、１３０
０℃以上でありシリコンの融点未満の温度範囲内で水素
燃焼酸化を実施してもよい。
工程は、１２３０℃より低い温度でありかつ乾燥酸素を
主成分に含む雰囲気中で実施するか、または、１３００
℃より低い温度でありかつ水蒸気を主成分とする雰囲気
中で実施するか、または、１３００℃より低い温度で酸
素と水素とを酸化処理路内で水素燃焼酸化させることに
よって実施すると、より効果的である。また、図１
（ｂ）に示される製造方法から明らかなように、図２
（ｃ２）の工程における犠牲酸化を、１２３０℃以上で
ありかつシリコンの融点未満の温度範囲内で酸素を主成
分とする雰囲気中で実施するか、または、１３００℃以
上でありかつシリコンの融点未満の温度範囲内で水蒸気
を主成分とする雰囲気中で実施するか、または、１３０
０℃以上でありシリコンの融点未満の温度範囲内で水素
燃焼酸化を実施してもよい。
【００４０】次に、図２（ｄ）に示される製造方法につ
いて説明する。図２（ｄ０）において、図１（ａ０）の
工程と同様に基板シリコン１と埋込酸化膜２と表面単結
晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、
ＳＩＭＯＸまたは貼り合わせによって作成する。
いて説明する。図２（ｄ０）において、図１（ａ０）の
工程と同様に基板シリコン１と埋込酸化膜２と表面単結
晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、
ＳＩＭＯＸまたは貼り合わせによって作成する。
【００４１】図２（ｄ１）および（ｄ２）は本発明によ
って特徴づけられる部分であり、まず図２（ｄ１）にお
いて、このＳＯＩ基板Ｓに第１の犠牲酸化を実施する。
第１の犠牲酸化は１２３０℃以上でありかつシリコンの
融点未満の温度範囲内で酸素を主成分とする雰囲気中で
実施するか、または、１３００℃以上でありかつシリコ
ンの融点未満の温度範囲内で水蒸気を主成分とする雰囲
気中で実施するか、または、１３００℃以上でありかつ
シリコンの融点未満の温度範囲内で水素燃焼酸化を実施
し、表面単結晶シリコン層４の一部を酸化し、表面熱酸
化膜１１を形成する。この第１の犠牲酸化は、犠牲酸化
工程で発生する格子間シリコン原子が積層欠陥発生核に
捕獲されることが、熱化学的に不安定になるような高温
領域で行われる。なお、この犠牲酸化によって基板シリ
コン１の一部も酸化され、表面熱酸化膜１２が形成され
るがこの部分は本発明に関係しない部分である。
って特徴づけられる部分であり、まず図２（ｄ１）にお
いて、このＳＯＩ基板Ｓに第１の犠牲酸化を実施する。
第１の犠牲酸化は１２３０℃以上でありかつシリコンの
融点未満の温度範囲内で酸素を主成分とする雰囲気中で
実施するか、または、１３００℃以上でありかつシリコ
ンの融点未満の温度範囲内で水蒸気を主成分とする雰囲
気中で実施するか、または、１３００℃以上でありかつ
シリコンの融点未満の温度範囲内で水素燃焼酸化を実施
し、表面単結晶シリコン層４の一部を酸化し、表面熱酸
化膜１１を形成する。この第１の犠牲酸化は、犠牲酸化
工程で発生する格子間シリコン原子が積層欠陥発生核に
捕獲されることが、熱化学的に不安定になるような高温
領域で行われる。なお、この犠牲酸化によって基板シリ
コン１の一部も酸化され、表面熱酸化膜１２が形成され
るがこの部分は本発明に関係しない部分である。
【００４２】なお、前記第１の犠牲酸化は、１２３０℃
未満でかつ酸素を主成分とする雰囲気中で実施するか、
または、１３００℃未満でありかつ水蒸気を主成分とす
る雰囲気中で実施するか、または、１３００℃未満で水
素燃焼酸化を実施し、引き続き１２３０℃以上でありか
つシリコンの融点未満の温度範囲内で不活性ガスを主成
分とする雰囲気中で高温熱処理するアニール処理を行っ
てもよい。このアニール処理は、１２３０℃以上であれ
ば工程中に処理温度を変えてもよい。このアニール処理
は、格子間シリコン原子が積層欠陥または積層欠陥発生
核に捕獲されていることが、熱化学的に不安定になるよ
うな高温とし、この温度でアニール処理することで、前
述した犠牲酸化によって表面単結晶シリコン層内に生じ
た積層欠陥を消滅させることを目的としている。
未満でかつ酸素を主成分とする雰囲気中で実施するか、
または、１３００℃未満でありかつ水蒸気を主成分とす
る雰囲気中で実施するか、または、１３００℃未満で水
素燃焼酸化を実施し、引き続き１２３０℃以上でありか
つシリコンの融点未満の温度範囲内で不活性ガスを主成
分とする雰囲気中で高温熱処理するアニール処理を行っ
てもよい。このアニール処理は、１２３０℃以上であれ
ば工程中に処理温度を変えてもよい。このアニール処理
は、格子間シリコン原子が積層欠陥または積層欠陥発生
核に捕獲されていることが、熱化学的に不安定になるよ
うな高温とし、この温度でアニール処理することで、前
述した犠牲酸化によって表面単結晶シリコン層内に生じ
た積層欠陥を消滅させることを目的としている。
【００４３】図２（ｄ２）において、表面単結晶シリコ
ン層４の第２の犠牲酸化を１２３０℃より低い温度であ
りかつ酸素を主成分とする雰囲気中で実施するか、また
は、１３００℃より低い温度で水蒸気を主成分とする雰
囲気中で実施するか、または、１３００℃より低い温度
で水素燃焼酸化を実施する。その結果、第２の犠牲酸化
の速度は第１の犠牲酸化の速度よりも遅くなるため、第
２の犠牲酸化時に単位時間当たりに表面単結晶シリコン
層４中に放出される格子間シリコン原子の個数は減少
し、積層欠陥の発生が抑制される。
ン層４の第２の犠牲酸化を１２３０℃より低い温度であ
りかつ酸素を主成分とする雰囲気中で実施するか、また
は、１３００℃より低い温度で水蒸気を主成分とする雰
囲気中で実施するか、または、１３００℃より低い温度
で水素燃焼酸化を実施する。その結果、第２の犠牲酸化
の速度は第１の犠牲酸化の速度よりも遅くなるため、第
２の犠牲酸化時に単位時間当たりに表面単結晶シリコン
層４中に放出される格子間シリコン原子の個数は減少
し、積層欠陥の発生が抑制される。
【００４４】このように、第２の犠牲酸化によって第１
の犠牲酸化に引き続き表面単結晶シリコン層４の一部を
酸化し、表面熱酸化膜１１の厚さを厚くすることができ
る。なお、この表面酸化膜厚の合計は残存した表面単結
晶シリコン層４の厚さが所望値になるように調整する。
の犠牲酸化に引き続き表面単結晶シリコン層４の一部を
酸化し、表面熱酸化膜１１の厚さを厚くすることができ
る。なお、この表面酸化膜厚の合計は残存した表面単結
晶シリコン層４の厚さが所望値になるように調整する。
【００４５】図２（ｄ３）において、表面熱酸化膜１
１，１２を除去する。その後、トランジスタあるいはＬ
ＳＩデバイスをＳＯＩ基板中に製造する。トランジスタ
あるいはＬＳＩデバイスの製造は、製造方法（ａ）と同
様に行われる。なお、図１（ｂ）の製造方法から明らか
なように、第２の犠牲酸化を、１２３０℃以上でありか
つシリコンの融点未満の温度範囲内で酸素を主成分とす
る雰囲気中で実施するか、または、１３００℃以上であ
りかつシリコンの融点未満の温度範囲内で水蒸気を主成
分とする雰囲気中で実施するか、または、１３００℃以
上でありシリコンの融点未満の温度範囲内で水素燃焼酸
化を実施してもよい。
１，１２を除去する。その後、トランジスタあるいはＬ
ＳＩデバイスをＳＯＩ基板中に製造する。トランジスタ
あるいはＬＳＩデバイスの製造は、製造方法（ａ）と同
様に行われる。なお、図１（ｂ）の製造方法から明らか
なように、第２の犠牲酸化を、１２３０℃以上でありか
つシリコンの融点未満の温度範囲内で酸素を主成分とす
る雰囲気中で実施するか、または、１３００℃以上であ
りかつシリコンの融点未満の温度範囲内で水蒸気を主成
分とする雰囲気中で実施するか、または、１３００℃以
上でありシリコンの融点未満の温度範囲内で水素燃焼酸
化を実施してもよい。
【００４６】次に、図３（ｅ）に示される製造方法につ
いて説明する。図３（ｅ０）において、図１（ａ０）の
工程と同様に基板シリコン１と埋込酸化膜２と表面単結
晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、
ＳＩＭＯＸまたは貼り合わせによって作成する。
いて説明する。図３（ｅ０）において、図１（ａ０）の
工程と同様に基板シリコン１と埋込酸化膜２と表面単結
晶シリコン層４とによって形成されたＳＯＩ基板Ｓを、
ＳＩＭＯＸまたは貼り合わせによって作成する。
【００４７】図３（ｅ１）において、このＳＯＩ基板上
に化学的気相成長法によりシリコン酸化膜を堆積させ、
シリコン酸化膜１３を形成する。
に化学的気相成長法によりシリコン酸化膜を堆積させ、
シリコン酸化膜１３を形成する。
【００４８】図３（ｅ２）において、表面単結晶シリコ
ン層４の犠牲酸化を、１２３０℃より低い温度であり酸
素を主成分とする雰囲気中で実施するか、または、１３
００℃より低い温度であり水蒸気を主成分とする雰囲気
中で実施するか、または、１３００℃より低い温度で水
素燃焼酸化を実施する。その結果、この犠牲酸化時に単
位時間当たりに表面単結晶シリコン層４中に放出される
格子間シリコン原子の個数は抑制することができ、積層
欠陥の発生を防止することができる。なお、この犠牲酸
化によって基板シリコン１の一部も酸化され、表面熱酸
化膜１２が形成されるがこの部分は本発明に関係しない
部分である。
ン層４の犠牲酸化を、１２３０℃より低い温度であり酸
素を主成分とする雰囲気中で実施するか、または、１３
００℃より低い温度であり水蒸気を主成分とする雰囲気
中で実施するか、または、１３００℃より低い温度で水
素燃焼酸化を実施する。その結果、この犠牲酸化時に単
位時間当たりに表面単結晶シリコン層４中に放出される
格子間シリコン原子の個数は抑制することができ、積層
欠陥の発生を防止することができる。なお、この犠牲酸
化によって基板シリコン１の一部も酸化され、表面熱酸
化膜１２が形成されるがこの部分は本発明に関係しない
部分である。
【００４９】これにより、表面単結晶シリコン層４の一
部を酸化し、ＳＯＩ基板表面のシリコン酸化膜１３を厚
くし、残存した表面単結晶シリコン層４の厚さが所望値
になるようにし、シリコン酸化膜１４を形成する。
部を酸化し、ＳＯＩ基板表面のシリコン酸化膜１３を厚
くし、残存した表面単結晶シリコン層４の厚さが所望値
になるようにし、シリコン酸化膜１４を形成する。
【００５０】図３（ｅ３）において、表面熱酸化膜１２
およびシリコン酸化膜１４を除去する。その後、ＭＯＳ
トランジスタあるいはＬＳＩデバイスをＳＯＩ基板中に
製造する。ＭＯＳトランジスタあるいはＬＳＩデバイス
の製造は、製造方法（図１（ａ））と同様に行われる。
およびシリコン酸化膜１４を除去する。その後、ＭＯＳ
トランジスタあるいはＬＳＩデバイスをＳＯＩ基板中に
製造する。ＭＯＳトランジスタあるいはＬＳＩデバイス
の製造は、製造方法（図１（ａ））と同様に行われる。
【００５１】なお、図１（ｂ）の製造方法から明らかな
ように、犠牲酸化を、１２３０℃以上でありかつシリコ
ンの融点未満の温度範囲内で酸素を主成分とする雰囲気
中で実施するか、または、１３００℃以上でありかつシ
リコンの融点未満の温度範囲内で水蒸気を主成分とする
雰囲気中で実施するか、または、１３００℃以上であり
シリコンの融点未満の温度範囲内で水素燃焼酸化を実施
してもよい。
ように、犠牲酸化を、１２３０℃以上でありかつシリコ
ンの融点未満の温度範囲内で酸素を主成分とする雰囲気
中で実施するか、または、１３００℃以上でありかつシ
リコンの融点未満の温度範囲内で水蒸気を主成分とする
雰囲気中で実施するか、または、１３００℃以上であり
シリコンの融点未満の温度範囲内で水素燃焼酸化を実施
してもよい。
【００５２】
【実施例】以上述べた図１（ａ），（ｂ）、図２
（ｃ），（ｄ）、図３（ｅ）に示される製造方法を用い
た実験結果について説明する。
（ｃ），（ｄ）、図３（ｅ）に示される製造方法を用い
た実験結果について説明する。
【００５３】［図１（ａ）に示される製造方法を適用し
た実験例］ （１）ＳＯＩ基板の製造工程：直径１５０ｍｍのＳＩＭ
ＯＸ基板を用いた。単結晶シリコン基板に加速エネルギ
ーを１８０ｋｅＶ、注入量を４×１０17ｃｍ-2として酸
素イオンを注入し、その後１３５０℃で約４時間、アル
ゴンに約０．５％の酸素を添加した雰囲気中でのアニー
ル処理等を実施して埋込酸化膜２を形成した。さらにそ
の後、基板表面に形成されたアニール酸化膜等を除去
し、基板表面から順に表面単結晶シリコン層４、埋込酸
化膜２、基板シリコン１の構造を実現した。
た実験例］ （１）ＳＯＩ基板の製造工程：直径１５０ｍｍのＳＩＭ
ＯＸ基板を用いた。単結晶シリコン基板に加速エネルギ
ーを１８０ｋｅＶ、注入量を４×１０17ｃｍ-2として酸
素イオンを注入し、その後１３５０℃で約４時間、アル
ゴンに約０．５％の酸素を添加した雰囲気中でのアニー
ル処理等を実施して埋込酸化膜２を形成した。さらにそ
の後、基板表面に形成されたアニール酸化膜等を除去
し、基板表面から順に表面単結晶シリコン層４、埋込酸
化膜２、基板シリコン１の構造を実現した。
【００５４】（２）犠牲酸化の工程：縦型電気炉を用
い、７５０℃で酸化炉内に装填した。その後、ＳＯＩ基
板を含む炉内温度を１１５０℃まで昇温し、その後、１
００％酸素雰囲気中で基板を酸化した。なお、装填なら
びに昇温は１０％酸素を含む窒素雰囲気で実施した。酸
化後、炉内を１００％窒素雰囲気として、７５０℃まで
降温し、その後この基板を炉内から取り出した。この場
合の表面熱酸化膜１１，１２の膜厚は２３７ｎｍで、残
存する表面単結晶シリコン層４の膜厚は、６２ｎｍであ
った。
い、７５０℃で酸化炉内に装填した。その後、ＳＯＩ基
板を含む炉内温度を１１５０℃まで昇温し、その後、１
００％酸素雰囲気中で基板を酸化した。なお、装填なら
びに昇温は１０％酸素を含む窒素雰囲気で実施した。酸
化後、炉内を１００％窒素雰囲気として、７５０℃まで
降温し、その後この基板を炉内から取り出した。この場
合の表面熱酸化膜１１，１２の膜厚は２３７ｎｍで、残
存する表面単結晶シリコン層４の膜厚は、６２ｎｍであ
った。
【００５５】（３）高温アニールの工程：炭化珪素製基
板支持台および炉体を有する縦型電気炉を用い、基板を
１３５０℃で約４時間に亘って、約０．５％酸素を含む
アルゴン雰囲気中でアニール処理した。基板の装填およ
び取り出し温度は８５０℃とした。
板支持台および炉体を有する縦型電気炉を用い、基板を
１３５０℃で約４時間に亘って、約０．５％酸素を含む
アルゴン雰囲気中でアニール処理した。基板の装填およ
び取り出し温度は８５０℃とした。
【００５６】（４）酸化膜除去の工程：フッ化アンモニ
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１１，１２を除去した。上記のように
熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジ
スタ群（約２万個のＭＯＳトランジスタを並列接続した
デバイス）の電気特性は以下の通りであった。
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１１，１２を除去した。上記のように
熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジ
スタ群（約２万個のＭＯＳトランジスタを並列接続した
デバイス）の電気特性は以下の通りであった。
【００５７】（５）Ｓ／Ｄ漏れ電流：図６（ａ）は本発
明に係る正常なドレイン電流−ドレイン電圧特性を有し
たＭＯＳトランジスタ群の様子をＳＯＩ基板内における
面内分布の一例で示している。同図の「○」は正常なド
レイン電流−ドレイン電圧特性を示したＭＯＳトランジ
スタ群を示す。「×」は異常に大きなＳ／Ｄ漏れ電流が
発生したＭＯＳトランジスタ群である。
明に係る正常なドレイン電流−ドレイン電圧特性を有し
たＭＯＳトランジスタ群の様子をＳＯＩ基板内における
面内分布の一例で示している。同図の「○」は正常なド
レイン電流−ドレイン電圧特性を示したＭＯＳトランジ
スタ群を示す。「×」は異常に大きなＳ／Ｄ漏れ電流が
発生したＭＯＳトランジスタ群である。
【００５８】図６（ｂ）は工程（３）において高温アニ
ール工程のみ実施しなかった場合の正常なドレイン電流
−ドレイン電圧特性を有したＭＯＳトランジスタ群の様
子をＳＯＩ基板内での面内分布の一例で示している。な
お、同図中の記号の意味は図６（ａ）の場合と同様であ
る。
ール工程のみ実施しなかった場合の正常なドレイン電流
−ドレイン電圧特性を有したＭＯＳトランジスタ群の様
子をＳＯＩ基板内での面内分布の一例で示している。な
お、同図中の記号の意味は図６（ａ）の場合と同様であ
る。
【００５９】図６（ａ）と図６（ｂ）とを比較すると、
図６（ａ）の方が圧倒的に正常なＭＯＳトランジスタ群
の個数が多いことわかる。すなわち、表面単結晶シリコ
ン層４の膜厚調整用熱処理方法として本発明を適用すれ
ば、Ｓ／Ｄ漏れ電流を大幅に低減でき、デバイスの歩留
まりを向上させることができることがわかる。
図６（ａ）の方が圧倒的に正常なＭＯＳトランジスタ群
の個数が多いことわかる。すなわち、表面単結晶シリコ
ン層４の膜厚調整用熱処理方法として本発明を適用すれ
ば、Ｓ／Ｄ漏れ電流を大幅に低減でき、デバイスの歩留
まりを向上させることができることがわかる。
【００６０】図５は、ドレイン電圧ＶD ＝２Ｖ、ゲート
電圧ＶG ＝−０．５Ｖでの本実施例で製造した前記デバ
イスのＳ／Ｄ漏れ電流値を横軸に、そのＳ／Ｄ漏れ電流
値より小さい電流値を示したデバイスの割合を縦軸にし
て表したものである。同図から明らかなように、本実施
例（ａ）（破線のグラフ）は、従来の熱処理方法で製造
したデバイスの場合（実線のグラフ）に比べて、異常に
大きなＳ／Ｄ漏れ電流値を示したデバイスの割合が大幅
に低減していることがわかる。
電圧ＶG ＝−０．５Ｖでの本実施例で製造した前記デバ
イスのＳ／Ｄ漏れ電流値を横軸に、そのＳ／Ｄ漏れ電流
値より小さい電流値を示したデバイスの割合を縦軸にし
て表したものである。同図から明らかなように、本実施
例（ａ）（破線のグラフ）は、従来の熱処理方法で製造
したデバイスの場合（実線のグラフ）に比べて、異常に
大きなＳ／Ｄ漏れ電流値を示したデバイスの割合が大幅
に低減していることがわかる。
【００６１】（６）積層欠陥：図１（ａ）に示される製
造工程で製造したＳＯＩ基板の表面単結晶シリコン層４
中の積層欠陥の有無を下記の手順で評価し、表面単結晶
シリコン層４中では積層欠陥が完全に除去されているこ
とを確認した。すなわち、前記工程（４）の酸化膜除去
後に、常圧気相成長炉を用いて表面単結晶シリコン層上
にエピタキシャルシリコン層を１０５０℃で約１μｍ成
長させた。その後、フッ酸：硝酸：酢酸：純水の容積比
２：１５：２：４の化学エッチング液で表面単結晶シリ
コン層の一部をエッチング（エッチング膜厚は約０．５
μｍ）して積層欠陥密度を測定した。なお、この測定に
は光学顕微鏡を用いた。
造工程で製造したＳＯＩ基板の表面単結晶シリコン層４
中の積層欠陥の有無を下記の手順で評価し、表面単結晶
シリコン層４中では積層欠陥が完全に除去されているこ
とを確認した。すなわち、前記工程（４）の酸化膜除去
後に、常圧気相成長炉を用いて表面単結晶シリコン層上
にエピタキシャルシリコン層を１０５０℃で約１μｍ成
長させた。その後、フッ酸：硝酸：酢酸：純水の容積比
２：１５：２：４の化学エッチング液で表面単結晶シリ
コン層の一部をエッチング（エッチング膜厚は約０．５
μｍ）して積層欠陥密度を測定した。なお、この測定に
は光学顕微鏡を用いた。
【００６２】その結果、積層欠陥に起因したエッチピッ
ト（積層欠陥が存在している場合には、その領域にエッ
チピットが発生する）は観察されず、前述したように、
表面単結晶シリコン層４中には積層欠陥が完全に消滅し
ていることを確認した。なお、前記工程（３）の高温ア
ニール工程に限って実施せず、それを除いた製造工程を
同一として製造したＳＯＩ基板についても、同様に積層
欠陥密度を評価したところ、６００個〜１０００個／ｃ
ｍ2 で高密度に存在していた。
ト（積層欠陥が存在している場合には、その領域にエッ
チピットが発生する）は観察されず、前述したように、
表面単結晶シリコン層４中には積層欠陥が完全に消滅し
ていることを確認した。なお、前記工程（３）の高温ア
ニール工程に限って実施せず、それを除いた製造工程を
同一として製造したＳＯＩ基板についても、同様に積層
欠陥密度を評価したところ、６００個〜１０００個／ｃ
ｍ2 で高密度に存在していた。
【００６３】［図１（ｂ）に示される製造方法を適用し
た実験例］ （１）ＳＯＩ基板の製造工程：図１（ａ）に示される製
造方法の製造工程を適用した実験例と同様に製造したＳ
ＩＭＯＸ基板を用いた。
た実験例］ （１）ＳＯＩ基板の製造工程：図１（ａ）に示される製
造方法の製造工程を適用した実験例と同様に製造したＳ
ＩＭＯＸ基板を用いた。
【００６４】（２）犠牲酸化の工程：炭化珪素製基板支
持台および炉体を有する縦型電気炉を用い、８５０℃で
酸化炉内に装填した。引き続き、ＳＯＩ基板を含む炉内
温度を１３５０℃まで昇温し、その後、酸素約７０％、
アルゴン約３０％の雰囲気中で、引き続き１００％酸素
雰囲気中で合計約６時間に亘ってこの基板を酸化した。
この酸化後、炉内温度を８５０℃まで降温し、その後こ
の基板を炉内から取り出した。この場合の表面熱酸化膜
１１，１２の膜厚は６４０ｎｍで、残存する表面単結晶
シリコン層４の膜厚は、６２ｎｍであった。
持台および炉体を有する縦型電気炉を用い、８５０℃で
酸化炉内に装填した。引き続き、ＳＯＩ基板を含む炉内
温度を１３５０℃まで昇温し、その後、酸素約７０％、
アルゴン約３０％の雰囲気中で、引き続き１００％酸素
雰囲気中で合計約６時間に亘ってこの基板を酸化した。
この酸化後、炉内温度を８５０℃まで降温し、その後こ
の基板を炉内から取り出した。この場合の表面熱酸化膜
１１，１２の膜厚は６４０ｎｍで、残存する表面単結晶
シリコン層４の膜厚は、６２ｎｍであった。
【００６５】（３）酸化膜除去の工程：フッ化アンモニ
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１１，１２を除去した。上記のように
熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジ
スタ群（約２万個のＭＯＳトランジスタを並列接続した
デバイス）の電気特性は下記の通りであった。
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１１，１２を除去した。上記のように
熱処理を施したＳＯＩ基板中に形成したＭＯＳトランジ
スタ群（約２万個のＭＯＳトランジスタを並列接続した
デバイス）の電気特性は下記の通りであった。
【００６６】（４）Ｓ／Ｄ漏れ電流：図６（ｃ）は正常
なドレイン電流−ドレイン電圧特性を有したＭＯＳトラ
ンジスタ群の様子をＳＯＩ基板内での面内分布の一例で
示している。なお、同図中の記号の意味は図６（ａ）の
場合と同様である。図６（ｃ）と図６（ｂ）との比較で
明らかなように、図６（ｃ）の方が圧倒的に正常なＭＯ
Ｓトランジスタ群の個数が多いことわかる。すなわち、
表面単結晶シリコン層４の膜厚調整用熱処理方法として
本発明を適用すれば、Ｓ／Ｄ漏れ電流を大幅に低減で
き、デバイスの歩留まりを向上させることができる。ま
た、図５からも明らかなように、同図中の本実施例
（ｂ）（一点鎖線のグラフ）の場合には、従来の熱処理
方法で製作したデバイスの場合（実線のグラフ）に比べ
て、異常に大きなＳ／Ｄ漏れ電流値を示したデバイスの
割合が大幅に低減した。
なドレイン電流−ドレイン電圧特性を有したＭＯＳトラ
ンジスタ群の様子をＳＯＩ基板内での面内分布の一例で
示している。なお、同図中の記号の意味は図６（ａ）の
場合と同様である。図６（ｃ）と図６（ｂ）との比較で
明らかなように、図６（ｃ）の方が圧倒的に正常なＭＯ
Ｓトランジスタ群の個数が多いことわかる。すなわち、
表面単結晶シリコン層４の膜厚調整用熱処理方法として
本発明を適用すれば、Ｓ／Ｄ漏れ電流を大幅に低減で
き、デバイスの歩留まりを向上させることができる。ま
た、図５からも明らかなように、同図中の本実施例
（ｂ）（一点鎖線のグラフ）の場合には、従来の熱処理
方法で製作したデバイスの場合（実線のグラフ）に比べ
て、異常に大きなＳ／Ｄ漏れ電流値を示したデバイスの
割合が大幅に低減した。
【００６７】（５）積層欠陥：製造方法（図２（ｂ））
で製造したＳＯＩ基板の表面単結晶シリコン層中４の積
層欠陥の有無を製造方法（図１（ａ））を適用した実験
例で述べたと同様な手順で評価し、該表面単結晶シリコ
ン層中には積層欠陥は発生していないことを確認した。
で製造したＳＯＩ基板の表面単結晶シリコン層中４の積
層欠陥の有無を製造方法（図１（ａ））を適用した実験
例で述べたと同様な手順で評価し、該表面単結晶シリコ
ン層中には積層欠陥は発生していないことを確認した。
【００６８】［図２（ｃ）に示される製造方法を適用し
た実験例］ （１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））
を適用した実験例と同様に製造したＳＩＭＯＸ基板を用
いた。 （２）水素アニールの工程：常圧水素処理炉内の炭化珪
素製サセプター上にＳＩＭＯＸ基板を室温で装填した。
その後、１１００℃まで昇温し、水素雰囲気中で３０分
保持することで、この基板にアニール処理を施した。
た実験例］ （１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））
を適用した実験例と同様に製造したＳＩＭＯＸ基板を用
いた。 （２）水素アニールの工程：常圧水素処理炉内の炭化珪
素製サセプター上にＳＩＭＯＸ基板を室温で装填した。
その後、１１００℃まで昇温し、水素雰囲気中で３０分
保持することで、この基板にアニール処理を施した。
【００６９】（３）犠牲酸化の工程：製造方法（図１
（ａ））の犠牲酸化で使用した炉と同一縦型電気炉を用
い、同一条件の犠牲酸化を実施した。この場合の表面熱
酸化膜１１，１２の膜厚は２３７ｎｍで、残存する表面
単結晶シリコン層４の膜厚は、６０ｎｍであった。 （４）酸化膜除去の工程：フッ化アンモニウムとフッ酸
との混合液またはフッ酸の希釈液を用いて、表面熱酸化
膜１１，１２を除去した。
（ａ））の犠牲酸化で使用した炉と同一縦型電気炉を用
い、同一条件の犠牲酸化を実施した。この場合の表面熱
酸化膜１１，１２の膜厚は２３７ｎｍで、残存する表面
単結晶シリコン層４の膜厚は、６０ｎｍであった。 （４）酸化膜除去の工程：フッ化アンモニウムとフッ酸
との混合液またはフッ酸の希釈液を用いて、表面熱酸化
膜１１，１２を除去した。
【００７０】（５）積層欠陥：製造方法（図２（ｃ））
で製造したＳＯＩ基板の表面単結晶シリコン層中の積層
欠陥の有無を製造方法（図１（ａ））を適用した実験例
で述べたのと同様な手順で評価した。その結果を表１に
示す。比較のため、水素アニールに限って実施せず、そ
れを除いた製造工程を同一とした場合の表面単結晶シリ
コン層４中の積層欠陥密度についても同表中に示す。
で製造したＳＯＩ基板の表面単結晶シリコン層中の積層
欠陥の有無を製造方法（図１（ａ））を適用した実験例
で述べたのと同様な手順で評価した。その結果を表１に
示す。比較のため、水素アニールに限って実施せず、そ
れを除いた製造工程を同一とした場合の表面単結晶シリ
コン層４中の積層欠陥密度についても同表中に示す。
【００７１】同表から明らかなように、本発明を適用す
れば、表面単結晶シリコン層４中の積層欠陥は１０００
℃で３０分の水素アニールで、従来の約１／１０に、１
１００℃で３０分の水素アニールで約１／３０にそれぞ
れ低減できた。さらに、１１００℃で水素アニール時間
を１２０分とすると、積層欠陥の発生をほぼ完全に防止
できた。なお、原子間力顕微鏡の解析から、表面単結晶
シリコン層４の凹凸度は水素アニールで約２０％向上し
たのを確認した。一方、９００℃で３０分の水素アニー
ルでは、積層欠陥密度は、５００〜８００個／ｃｍ2 で
あり、９００℃以下では、水素アニールの積層欠陥密度
低減効果は、ほとんど見られなかった。
れば、表面単結晶シリコン層４中の積層欠陥は１０００
℃で３０分の水素アニールで、従来の約１／１０に、１
１００℃で３０分の水素アニールで約１／３０にそれぞ
れ低減できた。さらに、１１００℃で水素アニール時間
を１２０分とすると、積層欠陥の発生をほぼ完全に防止
できた。なお、原子間力顕微鏡の解析から、表面単結晶
シリコン層４の凹凸度は水素アニールで約２０％向上し
たのを確認した。一方、９００℃で３０分の水素アニー
ルでは、積層欠陥密度は、５００〜８００個／ｃｍ2 で
あり、９００℃以下では、水素アニールの積層欠陥密度
低減効果は、ほとんど見られなかった。
【００７２】
【表１】
【００７３】［図２（ｄ）に示される製造方法を適用し
た実験例］ （１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））
を適用した実験例と同様に製造したＳＩＭＯＸ基板を用
いた。 （２）第１の犠牲酸化の工程：炭化珪素製基板支持台お
よび炉体を有する縦型電気炉を用い、８５０℃で酸化炉
内に装填した。その後、ＳＯＩ基板を含む炉内温度を１
３５０℃まで昇温し、その後、酸素約７０％、アルゴン
約３０％の雰囲気中で約３時間に亘って基板を酸化し
た。この酸化後、炉内温度を８５０℃まで降温し、その
後この基板を炉内から取り出した。この場合の表面熱酸
化膜１１，１２の膜厚は４３０ｎｍであった。
た実験例］ （１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））
を適用した実験例と同様に製造したＳＩＭＯＸ基板を用
いた。 （２）第１の犠牲酸化の工程：炭化珪素製基板支持台お
よび炉体を有する縦型電気炉を用い、８５０℃で酸化炉
内に装填した。その後、ＳＯＩ基板を含む炉内温度を１
３５０℃まで昇温し、その後、酸素約７０％、アルゴン
約３０％の雰囲気中で約３時間に亘って基板を酸化し
た。この酸化後、炉内温度を８５０℃まで降温し、その
後この基板を炉内から取り出した。この場合の表面熱酸
化膜１１，１２の膜厚は４３０ｎｍであった。
【００７４】（３）第２の犠牲酸化の工程：製造方法
（図１（ａ））の犠牲酸化で使用した炉と同一の縦型電
気炉を用い、１１００℃で約１２時間の犠牲酸化を実施
した。この結果、表面熱酸化膜１１，１２の膜厚は６４
０ｎｍで、残存する表面単結晶シリコン層４の膜厚は、
６２ｎｍであった。なお、この場合の表面単結晶シリコ
ン層４の酸化速度の最大値は、第１の犠牲酸化を実施し
ない場合に比べて、１桁以上小さくできた。
（図１（ａ））の犠牲酸化で使用した炉と同一の縦型電
気炉を用い、１１００℃で約１２時間の犠牲酸化を実施
した。この結果、表面熱酸化膜１１，１２の膜厚は６４
０ｎｍで、残存する表面単結晶シリコン層４の膜厚は、
６２ｎｍであった。なお、この場合の表面単結晶シリコ
ン層４の酸化速度の最大値は、第１の犠牲酸化を実施し
ない場合に比べて、１桁以上小さくできた。
【００７５】（４）酸化膜除去の工程：フッ化アンモニ
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１１，１２を除去した。 （５）積層欠陥：製造方法（図２（ｄ））で製造したＳ
ＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無
を製造方法（図１（ａ））を適用した実験例で述べたと
同様な手順で評価した。その結果、積層欠陥密度は２０
個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止で
きた。
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１１，１２を除去した。 （５）積層欠陥：製造方法（図２（ｄ））で製造したＳ
ＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無
を製造方法（図１（ａ））を適用した実験例で述べたと
同様な手順で評価した。その結果、積層欠陥密度は２０
個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止で
きた。
【００７６】［図３（ｅ）に示される製造方法を適用し
た実験例］ （１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））
を適用した実験例と同様に製造したＳＩＭＯＸ基板を用
いた。 （２）酸化膜堆積：減圧化学気相成長炉を用いて、ＳＩ
ＭＯＸ基板上にシリコン酸化膜１３を７３０℃で約４０
０ｎｍ堆積した。 （３）犠牲酸化の工程：製造方法（図１（ａ））の犠牲
酸化で使用した炉と同一の縦型電気炉を用い、１１００
℃で約１２時間の犠牲酸化を実施した。
た実験例］ （１）ＳＯＩ基板の製造工程：製造方法（図１（ａ））
を適用した実験例と同様に製造したＳＩＭＯＸ基板を用
いた。 （２）酸化膜堆積：減圧化学気相成長炉を用いて、ＳＩ
ＭＯＸ基板上にシリコン酸化膜１３を７３０℃で約４０
０ｎｍ堆積した。 （３）犠牲酸化の工程：製造方法（図１（ａ））の犠牲
酸化で使用した炉と同一の縦型電気炉を用い、１１００
℃で約１２時間の犠牲酸化を実施した。
【００７７】（４）酸化膜除去の工程：フッ化アンモニ
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１２およびシリコン酸化膜１４を除去
した。 （５）積層欠陥：製造方法（図３（ｅ））で製造したＳ
ＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無
を製造方法（図１（ａ））を適用した実験例で述べたの
と同様の手順で評価した。その結果、積層欠陥密度は２
０個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止
できた。なお、本発明の場合には、犠牲酸化工程におい
て特別な高温アニール処理炉を必要としない利点があ
る。
ウムとフッ酸との混合液またはフッ酸の希釈液を用い
て、表面熱酸化膜１２およびシリコン酸化膜１４を除去
した。 （５）積層欠陥：製造方法（図３（ｅ））で製造したＳ
ＯＩ基板の表面単結晶シリコン層４中の積層欠陥の有無
を製造方法（図１（ａ））を適用した実験例で述べたの
と同様の手順で評価した。その結果、積層欠陥密度は２
０個／ｃｍ2 未満で、積層欠陥の発生をほぼ完全に防止
できた。なお、本発明の場合には、犠牲酸化工程におい
て特別な高温アニール処理炉を必要としない利点があ
る。
【００７８】
【発明の効果】以上説明したように、本発明によるＳＯ
Ｉ基板の製造方法を用いれば、犠牲酸化の際に発生する
積層欠陥を修復し、これにより、酸化膜上の単結晶シリ
コン層に形成されるＭＯＳトランジスタのソース・ドレ
ーン間漏れ電流を大幅に低減させることができる。
Ｉ基板の製造方法を用いれば、犠牲酸化の際に発生する
積層欠陥を修復し、これにより、酸化膜上の単結晶シリ
コン層に形成されるＭＯＳトランジスタのソース・ドレ
ーン間漏れ電流を大幅に低減させることができる。
【図１】 本発明の一つの実施の形態による加工工程を
示すＳＯＩ基板の部分断面図である。
示すＳＯＩ基板の部分断面図である。
【図２】 本発明の他の実施の形態による加工工程を示
すＳＯＩ基板の部分断面図である。
すＳＯＩ基板の部分断面図である。
【図３】 本発明の他の実施の形態による加工工程を示
すＳＯＩ基板の部分断面図である。
すＳＯＩ基板の部分断面図である。
【図４】 （ａ）はゲート長が０．２５μｍであるＭＯ
Ｓトランジスタの平面構造を示す説明図であり、（ｂ）
は図４（ａ）のＡ−Ａ線における積層欠陥の生じた箇所
の部分断面図である。
Ｓトランジスタの平面構造を示す説明図であり、（ｂ）
は図４（ａ）のＡ−Ａ線における積層欠陥の生じた箇所
の部分断面図である。
【図５】 ドレイン電流ＶD ＝２（Ｖ），ゲート電圧Ｖ
G ＝−０．５（Ｖ）におけるデバイスのＳ／Ｄ漏れ電流
値を横軸、このＳ／Ｄ漏れ電流値よりも小さな電流値を
示したデバイスの割合を縦軸に示したグラフである。
G ＝−０．５（Ｖ）におけるデバイスのＳ／Ｄ漏れ電流
値を横軸、このＳ／Ｄ漏れ電流値よりも小さな電流値を
示したデバイスの割合を縦軸に示したグラフである。
【図６】 ＭＯＳトランジスタ群の様子をＳＯＩ基板内
における面内分布の一例として示す説明図である。
における面内分布の一例として示す説明図である。
【図７】 ＳＩＭＯＸ基板の表面単結晶シリコン層中に
製作されたｎ型のＭＯＳトランジスタの構造を示す断面
図である。
製作されたｎ型のＭＯＳトランジスタの構造を示す断面
図である。
【図８】は、ＳＩＭＯＸ基板の表面単結晶シリコン基板
中に製作されたｎ型のＭＯＳトランジスタ群のドレイン
電流−ドレイン電圧特性を示すグラフである。
中に製作されたｎ型のＭＯＳトランジスタ群のドレイン
電流−ドレイン電圧特性を示すグラフである。
１…基板シリコン、２…埋め込み酸化膜、４…表面単結
晶シリコン層、１１，１２…表面熱酸化膜、１３，１４
…シリコン酸化膜。
晶シリコン層、１１，１２…表面熱酸化膜、１３，１４
…シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 信二 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 酒井 徹志 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 植木 武美 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 門 勇一 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 竹田 忠雄 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (12)
- 【請求項１】 第１の単結晶シリコン層と、この上に配
置される絶縁層と、この上に配置される第２の単結晶シ
リコン層とを備えたＳＯＩ基板を使用し、前記第２の単
結晶シリコン層の表面を熱酸化した後熱酸化された表面
を除去して、前記第２の単結晶シリコン層を所定の厚さ
に調整するようにした工程を含むＳＯＩ基板の製造方法
において、所定の厚さに前記第２の単結晶シリコン層を
調整する工程は、アニール処理によって前述した熱酸化
に基づき発生する積層欠陥を修復する工程を含むように
したことを特徴とするＳＯＩ基板の製造方法。 - 【請求項２】 前記修復工程は、熱酸化する工程の後に
実行されることを特徴とする請求項１記載のＳＯＩ基板
の製造方法。 - 【請求項３】 前記修復工程は、１２３０℃以上であり
シリコンの融点未満の温度範囲において、不活性ガスを
主成分とする雰囲気中で行われることを特徴とする請求
項２記載のＳＯＩ基板の製造方法。 - 【請求項４】 前記修復工程は、前述した熱酸化する工
程に含まれており、１２３０℃以上でありシリコンの融
点未満の温度範囲において、乾燥酸素を主成分とする雰
囲気中で行われることを特徴とする請求項１記載のＳＯ
Ｉ基板の製造方法。 - 【請求項５】 前記修復工程は、熱酸化する工程に含ま
れており、１３００℃以上でありシリコンの融点未満の
温度範囲において、水蒸気を主成分とする雰囲気中で行
われることを特徴とする請求項１記載のＳＯＩ基板の製
造方法。 - 【請求項６】 前記修復工程は、１３００℃以上であり
シリコンの融点未満の温度範囲において、酸素と水素と
を燃焼させる雰囲気中で行われることを特徴とする請求
項１記載のＳＯＩ基板の製造方法。 - 【請求項７】 前記修復工程は、熱酸化する工程の前に
実行され、１０００℃以上でありシリコンの融点未満の
温度範囲において、水素を主成分とする雰囲気中で行わ
れることを特徴とする請求項１記載のＳＯＩ基板の製造
方法。 - 【請求項８】 前記修復工程は、前述した熱酸化工程の
後に追加の熱酸化工程を含むことを特徴とする請求項１
記載のＳＯＩ基板の製造方法。 - 【請求項９】 前記追加の熱酸化工程は、１２３０℃よ
り低い温度で、乾燥酸素を主成分とする雰囲気中で行わ
れることを特徴とする請求項８記載のＳＯＩ基板の製造
方法。 - 【請求項１０】 前記追加の熱酸化工程は、１３００℃
より低い温度で、水蒸気を主成分とする雰囲気中で行わ
れることを特徴とする請求項８記載のＳＯＩ基板の製造
方法。 - 【請求項１１】 前記追加の熱酸化工程は、１３００℃
より低い温度で、酸素と水素とを燃焼させる雰囲気中で
行われることを特徴とする請求項８記載のＳＯＩ基板の
製造方法。 - 【請求項１２】 前記修復工程は、前述した熱酸化する
工程の前に実行され、シリコン酸化膜を堆積する工程で
あることを特徴とする請求項１記載のＳＯＩ基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17162097A JP3660469B2 (ja) | 1996-07-05 | 1997-06-27 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17630496 | 1996-07-05 | ||
| JP8-176304 | 1996-07-05 | ||
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