JP2015233137A - 半導体基板のための反応性硬化プロセス - Google Patents

半導体基板のための反応性硬化プロセス Download PDF

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Abstract

【課題】半導体基板上で、ケイ素、窒素、水素及び/又は酸素を含む流動性の誘電体膜の、低温で均一性の良い硬化プロセスを提供する。【解決手段】反応性硬化プロセスは、約300Torr以下のプロセスチャンバにおける圧力で、過酸化水素を含有する雰囲気に露出することによって実施する。過酸化水素分子の滞留時間は約5分以下にする。硬化プロセス温度は約500℃以下にする。【選択図】図1

Description

本開示は、半導体処理、より特には、反応性硬化プロセスに関する。
酸化環境は一般に半導体処理に使用される。例えば、酸化環境は、半導体基板上の材料を硬化するための酸素を供給するために使用され得る。これらの酸化環境は、従来的に含まれる酸素、蒸気、またはオゾンを有する。プロセスパラメータおよび材料が変化すると、変化しているパラメータおよび材料によって示される課題を満たす酸化環境でのプロセスの開発についての継続した必要性が存在する。
いくつかの実施形態において、半導体処理のための方法が提供される。プロセスチャンバにおける半導体基板はHを含有する雰囲気に露出される。露出の間、プロセスチャンバにおける圧力は約300Torr以下である。いくつかの実施形態において、圧力は約150Torr以下である。
いくつかの実施形態において、半導体基板がプロセスチャンバに提供される、半導体処理のための方法が提供される。半導体基板をH雰囲気に露出するためにH種がプロセスチャンバ内に流動される。H種をプロセスチャンバ内に流動させるのと同時に、ガスがプロセスチャンバから排出される。流量、チャンバ圧力およびチャンバ温度の条件は、反応チャンバにおけるH種の平均滞留時間が約5分未満、または約2分未満であるように設定される。
いくつかの実施形態において、半導体基板上で半導体デバイスを製造する方法が提供される。その方法は、低酸素含有膜を形成させるために、酸素を加えずに、炭素を含まないケイ素源および遠隔NHプラズマを使用して基板上に流動可能な誘電体膜を堆積させるステップを含む。低酸素含有膜を有する基板はプロセスチャンバにロードされる。低酸素含有膜を硬化するために基板は過酸化水素に露出される。いくつかの実施形態において、基板を過酸化水素に露出するステップは、基板のロードが完了してから約25分以内、または約8分以内に実施される。いくつかの実施形態において、低酸素含有膜は約10%未満、約3%未満、または約1%未満の酸素を有し得る。
過酸化水素雰囲気への露出は、酸素を半導体基板上の材料に加えるため、例えば流動可能な誘電材料の反応性硬化を提供するために利用され得る。
過酸化水素および蒸気のそれぞれを用いて300℃で硬化される流動可能な誘電体膜のFTIR走査を示す。 過酸化水素および蒸気のそれぞれを用いて400℃で硬化される流動可能な誘電体膜のFTIR走査を示す。 過酸化水素および蒸気のそれぞれを用いて500℃で硬化される流動可能な誘電体膜のFTIR走査を示す。 過酸化水素および蒸気による硬化についての硬化温度の関数として流動可能な誘電体膜の密度のグラフを示す。 硬化温度の関数として3つの異なる種類の流動可能な誘電材料の密度のグラフを示す。 ガス放出によって引き起こされる重合の欠陥を有する流動可能な誘電材料の走査電子顕微鏡写真(SEM)を示す。 アニール温度の関数としてSi−H結合およびダングリングボンドの密度のグラフを示す。 アニールしなかった膜とアニールした膜についてのウェットエッチング速度比(WERR)を比較したグラフを示す。
半導体デバイスの製造は、半導体基板またはウェーハ上での材料の硬化を含み得る。反応性硬化プロセスにおいて、化学種は材料から除去されてもよく、いくつかの化学種がまた、これらの材料に添加されてもよい。いくつかの硬化プロセスは、大気圧にてプロセスチャンバにおいて半導体基板を酸化環境に露出することによって実施され得る。半導体基板上の材料との適合性および材料への損傷に対する保護などの種々の要因に起因して、硬化材料のために低温、例えば約500℃未満、または約400℃未満、またはさらに約300℃未満を使用することが望まれ得る。しかしながら、硬化プロセスのための温度が減少すると、酸化環境における酸化種の反応性もまた、減少し得、酸素、オゾンおよび/または水などの従来の酸化剤は十分に反応し得ないことが見出されている。
過酸化水素、Hは、硬化プロセスにおける使用のため、特に低温酸化環境を使用したこれらの硬化のために酸素、蒸気、またはオゾンより高い効果的な反応性を提供する。過酸化水素を使用した硬化は約500℃以下の温度で反応性であり得る。しかしながら、酸化環境を確立するための過酸化水素の使用は許容できない不均質の硬化の結果を引き起こすことが見出されている。
慣例的に、処理を容易にするために、硬化プロセスは大気圧で実施されている。理論によって限定されないが、このような圧力は不均質の硬化の結果を実際に引き起こし得ることが見出されている。これは、いくつかの従来の酸化剤と比較して、H分子の比較的制限された寿命と共に、過酸化水素の比較的高い反応性に起因すると考えられる。
有利にも、いくつかの実施形態において、高度に均一の硬化の結果が過酸化水素を使用して達成され得る。いくつかの実施形態において、硬化は、約300Torr以下、約150Torr以下、または約100Torrを含む、約125以下のプロセスチャンバにおける圧力で、プロセスチャンバにおいて半導体基板を、過酸化水素を含む雰囲気に露出することによって実施され得る。いくつかの実施形態において、プロセスチャンバにおける特定の過酸化水素分子の滞留時間、または平均時間(分子が導入される時間と、次いで分子がプロセスチャンバから除去される時間の間の時間)は、約5分以下、約2分以下、または約1分以下である。いくつかの実施形態において、基板は低酸素含有量の流動可能な誘電体膜を含み得、過酸化水素を含む雰囲気への露出が、基板をプロセスチャンバ内に完全にロードした後およびシステムを硬化圧力にポンプダウンした後、例えばロードが完了してから約25分以内、約15分以内、または約8分以内に直接実施される。いくつかの実施形態において、上記の圧力および/または滞留時間に関して、硬化プロセス温度は、約500℃以下、約400℃以下、または約300℃以下に設定され得るが、約50℃、約100℃、または約150℃よりも高い。有益には、いくつかの実施形態において、過酸化水素雰囲気は、5%1シグマ以下、2%1シグマ以下、または好ましくは1%1シグマ以下の不均一性を有する屈折率およびエッチング速度などの膜特性で、ウェーハ上に高度の均一性を提供する硬化の結果を提供する。
硬化プロセスは、種々の種類のプロセスチャンバで実施され得、大量のバッチプロセスチャンバにおいて特定の利点を有する。いくつかの実施形態において、バッチプロセスチャンバは、20以上、50以上、または100以上の半導体基板を収容するように構成され得る。
理論によって限定されないが、本明細書に開示されている、低圧力および/または短い滞留時間は種々の利点を提供できると考えられる。例えば、低圧力の第1の利点は、過酸化水素種がより迅速かつ自由にプロセスチャンバを通して移動できる低圧で、過酸化水素種の残留時間がより短くなり得ることである。結果として、プロセスチャンバにおける過酸化水素の分圧に対する過酸化物種の分解の影響は減少し、過酸化水素種のより高い濃度およびより均一な分布がプロセスチャンバの容積を通して確立され得る。
低いプロセス圧力およびプロセスチャンバを通る過酸化水素種の迅速な動きの第2の利点は、気相における全ての化学種の移動も迅速であり得ることである。高レベルでの反応性過酸化水素の拡散移動だけでなく、硬化される材料種から出ていく窒素含有種などの化学種の移動もある。したがって、出ていく種の効果的な分圧は、材料に直接隣接する雰囲気において低く、より効果的な硬化およびこれらの種の除去を生じる。バッチプロセスチャンバにおける改良された拡散移動に起因して、より短い基板のピッチ(プロセスチャンバに保持される基板間の距離)が適用され得、プロセスチャンバにおいて大きなバッチサイズを生じ、それにより、硬化の均一性の結果に影響を与えずに製造効率を改良する。
低い硬化圧力の第3の利点は、過酸化水素の効果的な圧力が、高いプロセスチャンバの圧力での硬化におけるより高く設定され得ることである。過酸化水素の熱分解は発熱反応であり、分解反応の場合、反応によって放出される熱の量に起因する気体の熱膨張と併せて、Hの分解が気体分子の数の増加を50%生じ得るので(2H→2HO+O)、リアクタの圧力は実質的に増加する。したがって、いくつかの実施形態によって提供される低いプロセス圧力は従来の圧力で実施される硬化プロセスより安全であり得る。
いくつかの実施形態において、例えば、露出された膜が過酸化水素による硬化および次いでアニールに供されるように、過酸化水素による硬化に続いて、高温でのアニールが行われ得る。基板が不活性ガス雰囲気中で収容されるように、アニールは、好ましくは、不活性ガス中で行われる。いくつかの実施形態において、過酸化水素による硬化は約500℃以下で実施され、アニールは例えば500℃超の高温で実施される。より好ましくは、過酸化水素による硬化は約300℃以下で実施され、アニールは約400〜800℃の高温で実施される。いくつかの実施形態において、露出された膜がアニール後に過酸化水素による硬化に供されるように、アニールに続いて、別の過酸化水素による硬化が行われ得る。理論によって制限されないが、アニールは、有益には、膜から水素を除去し、下層の基板を酸化せずに、過酸化水素により硬化された膜の密度をさらに改良すると考えられる。また、理論によって制限されないが、膜は、アニール後の酸化について増加した感受性を示し得、アニール後の過酸化水素による硬化の実施はこの増加した感受性を考慮して有益であり得ると考えられる。
いくつかの実施形態において、アニールは、不活性ガスおよび酸素、例えばごくわずかまたは微量の酸素を含む雰囲気中で実施され得る。不活性ガスアニールの温度および時間に応じて、これらの温度および時間にて酸素の制限された反応性に起因して下層の基板を顕著に酸化させずに酸素が許容され得る。
いくつかの実施形態において、基板は、約10分〜約10時間、約20分〜約6時間、または約30分〜約3時間のプロセス時間の過酸化水素による硬化の間、Hに露出される。
源容器に由来するHの濃度は時間と共に変化し得ることは理解される。いくつかの実施形態において、本出願の関連出願:METHOD AND SYSTEM FOR DELIVERING HYDROGEN PEROXIDE TO A SEMICONDUCTOR PROCESSING CHAMBERという発明の名称で、2014年3月5日に出願された米国仮特許出願第61/972,005号(その全開示は本明細書に参照により組み込まれる)に記載されている供給システムを使用してHはプロセスチャンバに提供される。仮特許出願に説明されているように、Hは、プロセスチャンバの上流の液体として計量され得、次いで液体はエバポレータで蒸発され得、プロセスチャンバ内に流れる。蒸発は、例えば、Hを蒸発させるのに十分であり、Hの沸点未満でもある、約120℃以下、または約120℃〜約40℃、または約100℃〜約60℃の温度で行われる。このような蒸発温度は、プロセスチャンバに由来するHの濃度の高レベルの一貫性を提供することが見出されている。いくつかの実施形態において、エバポレータと処理チャンバとの間の蒸気供給ラインには加熱器が設けられてもよく、例えば、エバポレータの温度と同等またはそれより高い温度に加熱される。いくつかの実施形態において、蒸気供給ラインにはフィルタが設けられてもよく、フィルタは、例えば、エバポレータと同等またはそれより高い温度に加熱されてもよい。フィルタは>30nmの除去格付けを有してもよく、これは粒径に関するフィルタの有効性の尺度である。このようなフィルタは、硬化した半導体基板上での粒子の発生を減少させ得ることが見出されている。
過酸化水素系の硬化プロセスは、流動可能な誘電材料を硬化するのに特定の利点を有し得ることが理解される。いくつかの用途において、このような流動可能な誘電材料は膜として堆積されてもよく、半導体デバイスにおける構造を継ぎ目なく隙間を埋めるために使用されてもよい。一例として、堆積される流動可能な誘電体膜は、ケイ素、窒素、水素および/または酸素を含んでもよく、使用される前駆体に応じて、炭素も含んでもよい。いくつかの場合、膜は、NHのプラズマ、例えば遠隔プラズマと共に、ケイ素および窒素を含む前駆体を使用した化学蒸着または原子層堆積によって形成され得る。ケイ素および窒素を含む前駆体の例は、炭素を含まない前駆体である、トリ−シリルアミン(TSA)である。このような炭素を含まない前駆体を用いて、得られる膜は炭素を含有しないか、または残留の微量の炭素のみを含有する。他のシリル−アミンまたはアミノ−シランもまた、使用されてもよい。流動可能な誘電体膜の堆積の間、酸素が、比較的多い成膜直後の酸素含有量を有する膜を形成するために加えられてもよい。比較的多い成膜直後の酸素含有量を有する膜はまた、堆積プロセスによりクラスター化され、堆積後すぐに実施されるオゾン硬化によって形成されてもよい。あるいは、比較的少ない成膜直後の酸素含有量を有する膜を形成するために、膜は、堆積の間、プロセスチャンバ内に酸素を供給せずに堆積されてもよい。このような代替において、プロセスチャンバに存在するおよび/または堆積の間に使用される気体中の残留酸素としての残留酸素の取り込みに起因して低い酸素含有量を有する膜が得られ得る。低酸素含有量の膜は、約10%未満、約3%未満、または約1%未満の酸素を有してもよい。堆積後、膜が比較的低い酸素含有量を有しようと、比較的高い酸素含有量を有しようと、高い密度および良好な質を有する膜を得るために、膜はいくつかの実施形態において酸素含有雰囲気、過酸化水素含有雰囲気中で硬化されることを必要とし得る。
いくつかの実施形態において、流動可能な誘電材料は、本明細書に開示されているものなどの反応性硬化を実施することによって二酸化ケイ素の材料を形成するように修飾されてもよい。反応硬化の間、材料から出ていった炭素、水素および窒素ならびに酸素(誘電材料が既に酸素を含有している場合、追加の酸素)が材料に供給される。半導体基板上の電子デバイスの温度制限および温度感受性に起因して、反応性硬化は、好ましくは、約500℃未満、または約400℃未満、またはさらに約300℃未満の温度で実施される。
実験
さらに以下に説明するように、硬化プロセスについての種々の図面の実験はそれぞれ、過酸化水素および他の酸化剤を利用している。硬化プロセスは、アルメレ、オランダのASM International N.V.から入手可能なA412(商標)垂直炉で実施した。この炉は、ウェーハボートに保持される基板と共に、300mmの直径を有する150個の大量の半導体基板またはウェーハを収容できるプロセスチャンバを有する。本明細書に説明されているように、米国仮特許出願第61/972,005号に記載されている過酸化水素供給システムを使用してHをプロセスチャンバに提供した。
他に特定しない限り、堆積の間、酸素を加えずに流動可能な誘電体膜を堆積させた。NH遠隔プラズマと組み合わせてトリ−シリルアミン(TSA)を使用して膜をCVDによって堆積させた。
成膜直後の膜を、蒸気または過酸化水素を含有する雰囲気中で硬化プロセスに供し、異なるバッチの基板を用いて、300℃、400℃および500℃のそれぞれの温度で各々6時間、硬化プロセスに供した。ウェーハボートにウェーハをロードし、ウェーハボートをプロセスチャンバにロードした。プロセスチャンバを300℃に加熱し、ウェーハボートのロードの間、酸素流をプロセスチャンバを通して適用した。硬化のために蒸気または過酸化水素流のスイッチをオンにした場合、酸素流のスイッチをオフにした。本明細書に説明されているように、いくつかの硬化のために、プロセスチャンバを300℃より高い温度に加熱し、酸化ガスをリアクタに供給している間、温度を安定化させた。蒸気による硬化のためのプロセスチャンバの圧力は大気圧であり、Hについては100Torrであった。
図1、2、および3は、過酸化水素および酸化剤を有する蒸気を使用して300℃、400℃および500℃のそれぞれで行った硬化プロセス後の流動可能な誘電体膜のFTIRスペクトルを示す。300℃および400℃(図1および2)において、蒸気アニールは約890cm−1にてSiO−H結合ピークを減少させるのに有効ではなかったが、蒸気アニールは約960cm−1にてSi−N結合ピークを除去するのに有効であった。500℃にて、蒸気および過酸化水素でアニールした膜のFTIRスペクトルは同様であった。
図1〜3の膜の密度を図4に示す。過酸化水素による硬化について、300℃の低さの硬化温度について比較的高い膜密度を既に得た。500℃まで温度を増加させると、密度はさらに増加する。他方で、300℃での蒸気による硬化は、同じ温度でHによる硬化より実質的に低い密度(約17%低下)を生じる。500℃まで硬化温度を増加させた後にのみ、蒸気および過酸化水素での硬化後、膜の密度は同等になった。
図5において、過酸化水素における300℃での硬化時間の関数として膜密度を3つの異なるセットの試料について示す。第1の試料セットは、実験結果を図1〜4に示した試料と同じ条件下で堆積した、比較的低い、成膜直後の酸素含有量を有する流動可能な誘電体である。第2および第3の試料セットは第1の試料セットと同じ条件下で堆積した流動可能な誘電体であったが、第2および第3のセットは堆積直後でH硬化前にO硬化を受け、したがってH硬化の前に比較的高い酸素含有量を有した。さらに、図5に示されるように、第1および第2のセットに関して、インサイチュプレコンディショニングを適用した。これは、チャンバ内へのボートのロードの間、および該当する場合、硬化温度がロード温度より高い場合、硬化温度への加熱の間、酸素流がプロセスチャンバを介して適用されたことを意味する。2つの異なる種類の膜の間の硬化挙動の目立った相違が観察された:低い酸素含有量を有する流動可能な誘電体膜は、所望の最大密度をほぼ達成し、300℃での硬化の2時間後のみ、硬化プロセスを完了するようであるのに対して、H硬化前にO硬化を受けた流動可能な誘電体膜に関して、2時間後にH硬化は完了せず(すなわち、同様の密度に到達しなかった)、同じ密度を達成するのに6時間の硬化を必要とした。さらに、ボートのロードの間の酸素の存在または非存在は膜密度に対して有意な効果を有するようである:高い酸素含有量を有する膜について、膜密度は、ボートが酸素を加えられながらロードされる場合と比較して、ボードが酸素を加えられずに炉内にロードされる場合、低い。
アニールをしていない低い酸素含有量を有する成膜直後の流動可能な誘電体膜の密度は測定できないが、別の実験において、蒸気での6時間の硬化後の密度を図4に示し、1.83g/cmにて低くなることが見出された。成膜直後の低酸素含有量の膜の密度はさらに低くなり得ると考えられる。成膜直後の高酸素含有量を有する流動可能な誘電体の密度は、最初は、成膜直後の低酸素含有材料の密度より高い(周囲空気への数時間の露出後、約2.04g/cm)が、成膜直後の高酸素含有材料は、成膜直後の低酸素含有材料と比較して、最大密度を達成するのに長い硬化時間を依然として必要とする。したがって、これは有益であり得、流動可能な誘電体膜が、成膜直後の低酸素濃度で堆積し、膜の堆積とHによる硬化との間に、Oによる硬化などの他の硬化を実施せずに、酸素含有量を増加させ、膜の密度および質を増加させるために過酸化水素に露出された場合、短い硬化時間を提供できることが見出された。さらに、炉内への試料のロードの間に酸素流を提供することは有益であるようである。
300℃にて30分などの長い安定化時間、または窒素流もしくは窒素流と酸素流の混合物下での高い硬化温度により、過酸化水素流がこのような遅延をせずに開始したプロセスと比較して、低い膜密度および/または長い硬化時間が生じたことが見出された。したがって、いくつかの実施形態において、不必要な遅延をせずにプロセスチャンバにおける基板のロードの完了の直後に過酸化水素流のスイッチをオンにする。いくつかの実施形態において、過酸化水素は、プロセスチャンバにおける基板のロードを完了してから約25分以内、約15分以内、または約8分以内でプロセスチャンバ内に流れる。
図6は、炉内への試料のロードおよび400℃への硬化温度の上昇が、酸素ガスを意図的に加えずに、N雰囲気中で実施された条件下で成膜直後の低酸素含有量を有する流動可能な誘電体膜の表面に形成された欠陥の走査電子顕微鏡写真である。このような欠陥は、プロセスチャンバ内に試料をロードし、酸化雰囲気中で、例えば、いくつかの実施形態に従って、プロセスチャンバを通る酸素流を用いて、硬化温度に上昇させることによって回避され得る。
上記のプロセス条件に関して、使用されるリアクタの容量(約160リットル)および300℃のプロセス温度を想定して、リアクタ中のガスの滞留時間は約44秒であった。例示的なプロセスにおいて、以下の条件を使用した:
流 5slm
O流 7slm
流 1.6slm
圧力 100Torr
温度 100℃〜500℃
実験の別のセットにおいて、膜をH硬化に供した後、流動可能な誘電体膜をアニールする効果の調査を行った。特に、水素含有量およびダングリングボンドの密度に対する、およびエッチング耐性に対する不活性ガスアニールの効果を調査した。図7はアニール温度の関数としてSi−H結合およびダングリングボンドの密度のグラフを示す。Si−H密度は水素含有量を示すと理解される。
流動可能な誘電体膜を200℃にて2時間、H硬化に供した。次いで温度をアニール温度に増加させ、膜を、アニール温度にて0.5時間、N中でアニールした。図7を参照して、約400℃から開始して水素含有量は減少し、約650℃からダングリングボンドの数は増加し始めることを見ることができる。約400℃〜約800℃の範囲のアニール温度は通常、低酸素含有量を提供した。H硬化およびアニールの両方の間、流動可能な誘電体膜を露出し、H硬化とアニールとの間、あらゆる他の処理(堆積またはエッチング)に供さなかったことは理解される。
図8は、アニールしなかった膜とアニールした膜についての湿潤エッチング速度比(WEER)を比較したグラフを示す。アニールは不活性ガス雰囲気中で550℃にて行った。湿潤エッチング速度比(WERR)を求めた。WERRは、評価(アニールした流動可能な誘電体膜)の下での膜の湿潤エッチング速度と、同じエッチング条件下での熱酸化シリコンの湿潤エッチング速度の比であると理解される。有益には、40%のWERRの減少を得た。
本明細書に開示される実施形態に対する種々の修飾および改良がなされてもよいことは理解される。いくつかの実施形態において、短い滞留時間を提供することによって、プロセスチャンバにおける分解に起因するH濃度の減少は妨げられ、H濃度は比較的高いレベルのままである。高温にて、過酸化水素はより急速に分解し、好ましい滞留時間はより短くなり得ることが理解される。短い滞留時間は、低い圧力ならびに/または多い気体および蒸気の流れにより達成され得る。低い圧力はまた、H分圧を減少させ、それによって硬化プロセスの反応性を減少させる。いくつかの用途において、リアクタに供給される気体混合物の1Torr未満のH分圧は効果的な硬化に十分ではあり得ないことが見出された。リアクタに供給される気体混合物のH分圧は、好ましくは、約1Torr以上、より好ましくは約3Torr以上、より好ましくは約10Torr以上であり、いくつかの実施形態において最大で約60Torrであってもよい。プロセス温度に応じて、反応硬化プロセスが最も効果的であるリアクタ圧力が存在し得る。いくつかの実施形態において、約150℃〜約350℃の温度範囲で、約50〜約200Torrの範囲の圧力が特に効果的であることが見出された。一例において、プロセス圧力は約100Torrであってもよい。いくつかの実施形態において、約50℃〜150℃を含む、温度範囲の下端において、最大で約300Torrまでの圧力が使用され得る。
いくつかの実施形態において、プロセスチャンバにおける圧力は所望の硬化圧力まで減少し得る。硬化工程の間、硬化圧力は実質的に一定のままであっても、変化してもよい。硬化圧力で過酸化水素の流れを開始する前に、プロセスチャンバを基準圧力に排気することにより、効果的な硬化に対して有害な作用があることが見出された。好ましくは、流動可能な誘電体は、過酸化水素の流れが開始する前に、10Torr未満の圧力に露出されず、より好ましくは、50Torr未満の圧力に露出されない。いくつかの実施形態において、硬化圧力は100Torrであり、流動可能な誘電体は、過酸化水素に露出される前に、100Torr未満の低い圧力に露出されない。
いくつかの実施形態において、リアクタ温度は硬化の開始時に低レベルに設定され得るのに対して、硬化圧力は比較的高くてもよい。比較的高い圧力は流動可能な誘電材料内への反応種の拡散を促すのに対して、比較的低い温度は上側膜の上部が硬化の初期段階で閉鎖することを防ぐと考えられる。硬化過程の間、温度は、より完全な硬化を達成するために増加でき、一方、圧力は減少できる。したがって、プロセス条件は一定ではないが、硬化の間に動的に調整され得ることが理解される。
いくつかの他の実施形態において、半導体基板に配置され、比較的低い酸素濃度を有する流動可能な誘電材料は、リアクタ内にウェーハをロードしている間、および/または第1の硬化温度に加熱している間、酸化ガスに露出され得る。酸化ガスは、水、酸素、過酸化水素、またはオゾンであってもよい。酸化ガスは図6に示されるように欠陥の発生を防ぐのに有効であると考えられる。理論によって限定されないが、流動可能な誘電材料の成分は材料から蒸発または拡散し得ると考えられる。これらの成分の重合は気相で生じ得、ウェーハ表面上に再堆積され、図6に示される欠陥として観察される、より大きな種を生成する。酸化ガスの添加は、誘電材料から気相内に出ていく種の重合を防ぐと考えられる。これは、データがオーバーロードされるKLA−TencorのSP3粒子計数器を用いた粒子測定によって証明され、非常に高い欠陥濃度を示し、流動可能な誘電材料が、酸素の意図される添加を必要とせずに、N雰囲気中でロードされた成膜直後の低い酸素濃度を有すると観察された。チャンバのロードおよび加熱の間、酸素の流れがプロセスチャンバに供給される場合、検出された欠陥の数は非常に低いレベルまで減少したことが見出された。
いくつかの実施形態において、成膜直後の低い酸素濃度を有する流動可能な誘電材料を有する半導体基板が、約300℃未満、約200℃未満、約100℃未満、またはさらに約65℃未満(しかし室温より高い)の比較的低いロード温度にてプロセスチャンバ内にロードされ得る。過酸化水素による硬化はこの低い温度で開始され、一定の時間の後に、プロセスチャンバ温度は必要とされる硬化温度まで増加され得る。理論によって制限されることを望まずに、減少したロード温度は十分に低くでき、誘電材料から種の顕著な拡散または蒸発は発生し得ず、したがって欠陥は形成されない。酸化硬化雰囲気がプロセスチャンバにおいて確立されると、プロセスチャンバ温度は、欠陥を形成する危険性なく、ロード温度から硬化温度まで増加し得る。
いくつかの実施形態において、流動可能な誘電材料を有する半導体基板は、硬化時間後、約100Torr以下、または約10Torr以下、または約1Torr以下の低圧力真空に露出され得る。半導体基板は循環モードにおいて低圧力に露出され得、基板が反応性過酸化水素種に露出される場合、低圧力の時間は高圧力の硬化時間に変えられる。低圧力露出は誘電材料から除去することが必要な種の流出を高めることができる。いくつかの実施形態において、プロセスチャンバ内への過酸化水素の流れは、低圧力への露出の間、継続し得ると理解される。
いくつかの実施形態において、さらなる酸化ガスが過酸化水素ガスに加えられてもよい。このような酸化ガスの非限定的な例は、オゾン、酸素、水、およびそれらの組み合わせを含む。さらなる酸化ガスが一定の分圧でプロセスチャンバに提供されてもよく、または分圧は、硬化の間、動的に変化してもよい。いくつかの実施形態において、さらなる酸化ガスを過酸化水素ガスに加えること以外に、さらなる酸化ガスが、連続して、および過酸化水素ガスと交互に半導体基板に提供されてもよい。例えば、過酸化水素およびさらなる酸化ガスが、異なる時間にて次々に半導体基板に流れる、硬化サイクルが実施されてもよく、次いでそのサイクルは反復されてもよい。理論によって限定されないが、いくつかの適用において、1つの酸化ガスが硬化プロセスの一態様において効果的であってもよく、別の酸化ガスが硬化プロセスの別の態様において効果的であってもよいと考えられる。例えば、FTIRグラフ(図1〜3)は、蒸気が、低温度でさえも、流動可能な誘電材料から窒素を除去するのに効果的であり得るのに対して、過酸化水素が、材料からSiO−H結合を除去するのに、より効果的であり得ることを示す。
いくつかの他の実施形態において、成膜直後の低酸素濃度で流動可能な誘電体膜を使用することによって、ならびに/またはプロセスチャンバ内に流動可能な誘電体膜を含有する半導体基板のロードの間、および加熱の間、酸素を提供することによって、ならびに/または硬化圧力未満の圧力への半導体基板の露出を回避することによって、過酸化水素による硬化時間は減少できるが、高い膜の質を提供する。いくつかの実施形態において、硬化時間は、約4時間、約3時間未満、または約2時間未満であってもよい。いくつかの実施形態において、このような硬化時間は、約2.075g/cm以上、または約2.10g/cm以上の膜密度を提供できる。
いくつかの実施形態において、流動可能な誘電材料から炭素および窒素の除去を向上させるために硬化に水素が加えられてもよい。
いくつかの実施形態において、窒素は、過酸化水素への露出の間、プロセスチャンバに加えられず、またはいくつかの場合、窒素は硬化プロセスの任意の部分から存在しない。窒素ガスは、アルゴンなどの異なる不活性ガス、または酸素、蒸気もしくはオゾンなどの酸化ガスに置き換えられてもよい。窒素ガスが酸化ガスに置き換えられる、このような実施形態において、過酸化水素のためのキャリアガスが酸化ガスに置き換えられる。
本明細書に開示される実施形態は、有益には、流動可能な誘電材料を硬化するために適用され得るが、本明細書に開示される硬化プロセスはまた、酸素を種々の他の材料に提供するために適用され得ることは理解される。例えば、硬化プロセスは、ケイ素、ゲルマニウムまたはIII−V半導体を酸化するため、または低い質の二酸化ケイ素膜などの低い質の膜を硬化するために適用されてもよい。
いくつかの実施形態において、硬化プロセスは、ケイ素材料、ゲルマニウム材料、またはIII−V半導体材料を堆積するためのプロセスと組み合わせて提供されてもよい。例えば、硬化プロセスは循環方式で堆積に組み込まれてもよく:薄膜(例えば、1Å〜10Å厚)の堆積後、硬化プロセスが比較的低い温度で堆積膜を酸化するために適用されてもよく、所望の厚さの酸化膜が形成されるまで、堆積および硬化工程は反復されてもよい。例えば、5Åがケイ素前駆体としてトリシラン(Si)を使用して390℃にて堆積されてもよく、膜は、例えば0.5時間〜6時間、例えば200℃〜400℃の範囲の温度にて過酸化水素への露出によって酸化されてもよい。この温度範囲の下方部分(200℃〜300℃)において、酸化速度は蒸気の酸化速度より高いことが見出された。ケイ素について、酸化速度は比較的低くてもよいが、GeおよびII−V半導体について、酸化速度は高く、酸化について過酸化水素を使用した開示される硬化プロセスは、比較的低い温度にて比較的高い質の酸化物を形成する利点を有する。この低い温度の酸化物形成は、ゲルマニウムおよびIII−V酸化物などの、比較的低い熱安定性を有する酸化物を有する材料について有意な利点を提供する。
いくつかの実施形態において、Hへの基板の露出が第1の温度で実施され、続いて、第1の温度より高い、第2の温度にて不活性ガス中でアニールが行われる。例えば、第1の温度は500℃以下であってもよく、第2の温度は500℃超であってもよい。
したがって、種々の省略、付加および修飾が、本発明の範囲から逸脱せずに上記のプロセスおよび構造に対してなされてもよいことは、当業者によって理解される。実施形態の特定の特徴の種々の組み合わせまたは副組み合わせおよび態様が説明の範囲内でなされてもよく、それは本発明の範囲内のままであることが意図される。開示される実施形態の種々の特徴および態様は、適切に互いに組み合わされてもよく、置換されてもよい。全てのこのような修飾および変更は、添付の特許請求の範囲に定義されるように本発明の範囲内に含まれると意図される。

Claims (30)

  1. プロセスチャンバにおける半導体基板を、Hを含有する雰囲気に露出するステップと、
    前記基板を露出しながら、約300Torr以下にて前記プロセスチャンバに圧力を提供するステップと
    を含む、半導体処理のための方法。
  2. 前記圧力が約150Torr以下である、請求項1に記載の方法。
  3. 前記プロセスチャンバにおけるHの分圧が約1〜100Torrである、請求項1に記載の方法。
  4. 前記プロセスチャンバが、前記半導体基板を露出している間、約50℃〜約500℃のプロセス温度である、請求項1に記載の方法。
  5. 前記プロセスチャンバにおけるHの滞留時間が約5分以下である、請求項1に記載の方法。
  6. 流動可能な誘電体膜が前記基板上に堆積される、請求項1に記載の方法。
  7. 前記誘電体膜が、ケイ素、窒素、酸素および/または水素を含む膜である、請求項6に記載の方法。
  8. 前記雰囲気が水素をさらに含み、前記半導体基板を露出するステップが、前記誘電体膜から窒素を取り除く、請求項6に記載の方法。
  9. 前記プロセスチャンバの上流の液体としてHを計量するステップと、
    前記液体をエバポレータで蒸発させるステップと、
    蒸発したHを前記プロセスチャンバ内に流動させるステップと
    をさらに含み、前記液体を蒸発させている間、前記エバポレータは120℃以下の温度に維持される、請求項1に記載の方法。
  10. 前記雰囲気はHと異なる1種以上の追加の酸化種をさらに含み、前記追加の酸化種はオゾン、酸素、およびHOからなる群から選択される、請求項1に記載の方法。
  11. 前記プロセスチャンバ内の圧力を硬化圧力に減少させるために前記プロセスチャンバを排気するステップであって、前記プロセスチャンバは、前記半導体基板の露出を開始する前に50Torr未満に排気されない、ステップをさらに含む、請求項1に記載の方法。
  12. 前記半導体基板を前記プロセスチャンバにロードしている間、および/または前記半導体基板を加熱している間、前記半導体基板をOに露出するステップをさらに含み、前記半導体基板のロードが比較的低いプロセスチャンバ温度で実施され、前記プロセスチャンバ温度は前記半導体基板の露出を開始した後に増加する、請求項1に記載の方法。
  13. 前記半導体基板を露出している間、前記プロセスチャンバに酸化ガスを循環的に交互に提供するステップをさらに含み、
    前記酸化ガスを循環的に交互に提供するステップは複数のサイクルを実施することを含み、各サイクルは、前記半導体基板を、過酸化水素を含む第1の酸化ガスならびに蒸気、オゾン、および酸素からなる群から選択される1種以上のガスを含む第2の酸化ガスに連続して露出することを含む、請求項1に記載の方法。
  14. プロセスチャンバに半導体基板を提供するステップと、
    前記半導体基板をH雰囲気に露出するために前記プロセスチャンバ内にH種を流動させるステップと、
    前記プロセスチャンバからガスを排気するステップであって、流量、チャンバ圧力、およびチャンバ温度の条件は、前記プロセスチャンバ内のH種の平均滞留時間が約5分未満になるように設定される、ステップと
    を含む、半導体処理のための方法。
  15. 前記流量、チャンバ圧力およびチャンバ温度の条件は、反応チャンバ内のH種の平均滞留時間が約2分未満になるように設定される、請求項14に記載の方法。
  16. 種を前記プロセスチャンバ内に流動させる前に、半導体基板上に誘電材料を堆積させるステップであって、前記半導体基板をH雰囲気に露出することにより、前記誘電材料を硬化させる、ステップをさらに含む、請求項14に記載の方法。
  17. 種を流動させている間、前記プロセスチャンバの圧力を硬化圧力に減少させるステップであって、H種を流動させる前に、前記半導体基板を、硬化圧力を超える圧力のみに露出する、ステップをさらに含む、請求項16に記載の方法。
  18. 前記半導体基板を提供するステップが、前記半導体基板を前記プロセスチャンバ内にロードすることを含み、
    前記半導体基板をロードしている間、前記プロセスチャンバに酸化ガスを流動させるステップをさらに含む、請求項14に記載の方法。
  19. 前記プロセスチャンバが、20以上の基板を収容するように構成されるバッチプロセスチャンバである、請求項14に記載の方法。
  20. 前記半導体基板を連続してアニールするステップをさらに含む、請求項14に記載の方法。
  21. 前記半導体基板をアニールするステップが不活性ガス雰囲気中で実施される、請求項14に記載の方法。
  22. 前記プロセスチャンバ内にH種を流動させるステップが300℃以下で実施され、前記半導体基板をアニールするステップが400〜800℃にて実施される、請求項14に記載の方法。
  23. 前記基板をアニールした後、前記半導体基板をH雰囲気に露出するために前記プロセスチャンバ内にH種を流動させるステップと、
    前記プロセスチャンバからガスを排気するステップと
    をさらに含み、前記プロセスチャンバにおけるH種の平均滞留時間が約5分未満である、請求項14に記載の方法。
  24. 半導体基板上で半導体デバイスを製造する方法であって、
    低酸素含有膜を形成させるために、酸素を加えずに、炭素を含まないケイ素源および遠隔NHプラズマを使用して基板上に流動可能な誘電体膜を堆積させるステップと、
    前記低酸素含有膜を有する基板をプロセスチャンバにロードするステップと、
    前記低酸素含有膜を硬化するために前記基板を過酸化水素に露出するステップと
    を含む、方法。
  25. 前記基板を過酸化水素に露出するステップが、前記基板のロードを完了してから約25分以内に実施される、請求項24に記載の方法。
  26. 前記炭素を含まないケイ素源がシリル−アミノまたはアミノ−シランである、請求項24に記載の方法。
  27. 前記プロセスチャンバに前記基板をロードしている間、酸素を前記プロセスチャンバに流動させるステップをさらに含む、請求項24に記載の方法。
  28. 前記基板を過酸化水素に露出するステップが、前記プロセスチャンバ内で硬化圧力にて実施され、前記基板を露出するまで硬化圧力以上にプロセスチャンバ圧力を維持しながら、前記基板をロードした後、前記プロセスチャンバを排気するステップをさらに含む、請求項24に記載の方法。
  29. 前記プロセスチャンバにおける過酸化水素種の滞留時間が約5分以下である、請求項24に記載の方法。
  30. 前記基板を過酸化水素に露出するステップが、前記基板を過酸化水素に露出する前に、前記基板を他の硬化に露出せずに実施される、請求項24に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019175920A (ja) * 2018-03-27 2019-10-10 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
JP2020522881A (ja) * 2017-06-02 2020-07-30 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 基板に堆積された膜の品質改善

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017171817A1 (en) * 2016-03-31 2017-10-05 Intel Corporation Flowable dielectrics from vapor phase precursors
TW202107528A (zh) * 2019-04-30 2021-02-16 美商得昇科技股份有限公司 氫氣輔助的大氣自由基氧化
KR20210021420A (ko) 2019-08-16 2021-02-26 삼성전자주식회사 저유전체 물질 층을 포함하는 반도체 소자 형성 방법
KR20230162897A (ko) * 2021-03-30 2023-11-29 램 리써치 코포레이션 기판 프로세싱의 인 시츄 막 어닐링

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63111632A (ja) * 1986-10-23 1988-05-16 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション 二酸化シリコン層の安定化方法
JPH1074922A (ja) * 1996-07-05 1998-03-17 Nippon Telegr & Teleph Corp <Ntt> Soi基板の製造方法
JP2002164345A (ja) * 2000-11-28 2002-06-07 Tokyo Electron Ltd 成膜方法
WO2008010546A1 (fr) * 2006-07-20 2008-01-24 Hitachi Kokusai Electric Inc. Procédé de fabrication de dispositif semiconducteur et appareil de traitement de substrat
JP2013501384A (ja) * 2009-08-06 2013-01-10 アプライド マテリアルズ インコーポレイテッド 非炭素流動性cvdプロセスを使用する酸化ケイ素の形成
JP2013513235A (ja) * 2009-12-02 2013-04-18 アプライド マテリアルズ インコーポレイテッド 非炭素ラジカル成分cvd膜向けの酸素ドーピング
JP2013515355A (ja) * 2009-12-21 2013-05-02 アプライド マテリアルズ インコーポレイテッド 流動性cvd処理から形成された誘電体材料上で実行される湿式酸化処理
JP2013517616A (ja) * 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
WO2013077321A1 (ja) * 2011-11-21 2013-05-30 株式会社日立国際電気 半導体装置の製造装置、半導体装置の製造方法及び記録媒体
WO2013094680A1 (ja) * 2011-12-20 2013-06-27 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および気化装置
WO2014007924A1 (en) * 2012-07-02 2014-01-09 Applied Materials, Inc. Low-k dielectric damage repair by vapor-phase chemical exposure
WO2014017638A1 (ja) * 2012-07-27 2014-01-30 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
JP2014507797A (ja) * 2011-01-07 2014-03-27 アプライド マテリアルズ インコーポレイテッド ラジカル蒸気cvd

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874367A (en) 1992-07-04 1999-02-23 Trikon Technologies Limited Method of treating a semi-conductor wafer
JP3291227B2 (ja) 1997-11-28 2002-06-10 大陽東洋酸素株式会社 過酸化水素蒸気による処理システムにおける過酸化水素蒸気濃度検出方法及びその装置
JP3392789B2 (ja) 1999-09-14 2003-03-31 三菱重工業株式会社 熱酸化方法およびその装置
DE19960333C2 (de) * 1999-12-15 2002-12-19 Tetra Laval Holdings & Finance Vorrichtung zum Herstellen eines Gasgemisches und deren Verwendung
JP2001230246A (ja) 2000-02-17 2001-08-24 Mitsubishi Heavy Ind Ltd 半導体の熱酸化方法および熱酸化装置
US6492283B2 (en) 2000-02-22 2002-12-10 Asm Microchemistry Oy Method of forming ultrathin oxide layer
US6759081B2 (en) 2001-05-11 2004-07-06 Asm International, N.V. Method of depositing thin films for magnetic heads
US6562735B1 (en) 2001-12-11 2003-05-13 Lsi Logic Corporation Control of reaction rate in formation of low k carbon-containing silicon oxide dielectric material using organosilane, unsubstituted silane, and hydrogen peroxide reactants
US6905939B2 (en) 2002-02-27 2005-06-14 Applied Materials, Inc. Process for forming silicon oxide material
WO2004027849A1 (ja) 2002-09-20 2004-04-01 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US20060165904A1 (en) 2005-01-21 2006-07-27 Asm Japan K.K. Semiconductor-manufacturing apparatus provided with ultraviolet light-emitting mechanism and method of treating semiconductor substrate using ultraviolet light emission
EP1790758A1 (en) 2005-11-25 2007-05-30 Interuniversitair Microelektronica Centrum ( Imec) Atomic layer deposition (ald) method for producing a high quality layer
US20060286306A1 (en) 2005-06-17 2006-12-21 Asm Japan K.K. Method of producing advanced low dielectric constant film by UV light emission
US20070009673A1 (en) 2005-07-06 2007-01-11 Asm Japan K.K. Insulation film and method for manufacturing same
JP2008010441A (ja) * 2006-06-27 2008-01-17 Toshiba Corp シリコン酸化膜の形成方法
US7718553B2 (en) 2006-09-21 2010-05-18 Asm Japan K.K. Method for forming insulation film having high density
US20080220619A1 (en) 2007-03-09 2008-09-11 Asm Japan K.K. Method for increasing mechanical strength of dielectric film by using sequential combination of two types of uv irradiation
US7781352B2 (en) 2007-06-06 2010-08-24 Asm Japan K.K. Method for forming inorganic silazane-based dielectric film
US7501292B2 (en) 2007-07-19 2009-03-10 Asm Japan K.K. Method for managing UV irradiation for curing semiconductor substrate
JP2009084625A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 原料ガスの供給システム及び成膜装置
US20090093135A1 (en) 2007-10-04 2009-04-09 Asm Japan K.K. Semiconductor manufacturing apparatus and method for curing material with uv light
US20090093134A1 (en) 2007-10-05 2009-04-09 Asm Japan K.K Semiconductor manufacturing apparatus and method for curing materials with uv light
US7651959B2 (en) 2007-12-03 2010-01-26 Asm Japan K.K. Method for forming silazane-based dielectric film
US7622369B1 (en) 2008-05-30 2009-11-24 Asm Japan K.K. Device isolation technology on semiconductor substrate
US20090305515A1 (en) 2008-06-06 2009-12-10 Dustin Ho Method and apparatus for uv curing with water vapor
US8765233B2 (en) 2008-12-09 2014-07-01 Asm Japan K.K. Method for forming low-carbon CVD film for filling trenches
JP2012060000A (ja) 2010-09-10 2012-03-22 Toshiba Corp シリコン酸化膜の製造装置
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
MX2014011521A (es) * 2012-03-28 2015-01-16 Rasirc Inc Metodo de suministro de un gas de proceso a partir de una solucion multi-componente.
WO2014014511A1 (en) 2012-07-16 2014-01-23 Rasirc Method, system, and device for delivery of high purity hydrogen peroxide
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63111632A (ja) * 1986-10-23 1988-05-16 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション 二酸化シリコン層の安定化方法
JPH1074922A (ja) * 1996-07-05 1998-03-17 Nippon Telegr & Teleph Corp <Ntt> Soi基板の製造方法
JP2002164345A (ja) * 2000-11-28 2002-06-07 Tokyo Electron Ltd 成膜方法
WO2008010546A1 (fr) * 2006-07-20 2008-01-24 Hitachi Kokusai Electric Inc. Procédé de fabrication de dispositif semiconducteur et appareil de traitement de substrat
JP2013501384A (ja) * 2009-08-06 2013-01-10 アプライド マテリアルズ インコーポレイテッド 非炭素流動性cvdプロセスを使用する酸化ケイ素の形成
JP2013513235A (ja) * 2009-12-02 2013-04-18 アプライド マテリアルズ インコーポレイテッド 非炭素ラジカル成分cvd膜向けの酸素ドーピング
JP2013515355A (ja) * 2009-12-21 2013-05-02 アプライド マテリアルズ インコーポレイテッド 流動性cvd処理から形成された誘電体材料上で実行される湿式酸化処理
JP2013517616A (ja) * 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
JP2014507797A (ja) * 2011-01-07 2014-03-27 アプライド マテリアルズ インコーポレイテッド ラジカル蒸気cvd
WO2013077321A1 (ja) * 2011-11-21 2013-05-30 株式会社日立国際電気 半導体装置の製造装置、半導体装置の製造方法及び記録媒体
WO2013094680A1 (ja) * 2011-12-20 2013-06-27 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および気化装置
WO2014007924A1 (en) * 2012-07-02 2014-01-09 Applied Materials, Inc. Low-k dielectric damage repair by vapor-phase chemical exposure
WO2014017638A1 (ja) * 2012-07-27 2014-01-30 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020522881A (ja) * 2017-06-02 2020-07-30 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 基板に堆積された膜の品質改善
JP7184810B2 (ja) 2017-06-02 2022-12-06 アプライド マテリアルズ インコーポレイテッド 基板に堆積された膜の品質改善
JP7184810B6 (ja) 2017-06-02 2022-12-16 アプライド マテリアルズ インコーポレイテッド 基板に堆積された膜の品質改善
JP2019175920A (ja) * 2018-03-27 2019-10-10 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム

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