JP2726488B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関するもので、特
に半導体集積回路における電極取り出し方法を改良した
製造方法に係るものである。
（従来の技術） 半導体集積回路における電極取り出し技術として、ダ
イレクト・コンタクト技術が知られている。第３図は、
ダイレクト・コンタクト技術を用いて製造された従来の
半導体集積回路の部分断面図で、例えばスタティクRA
M、マスクROM等の集積回路の構成素子であるMOSトラン
ジスタ（MOS FET）のドレイン部分を抜き出して示すも
のである。この装置は、Ｐ型基板31の主表面に露出する
ドレイン領域となるＮ型拡散領域32を形成した後、基板
31上に絶縁膜33を堆積し、この絶縁膜33の表面から該膜
を通り拡散領域32に達する開口部を形成する。更にCVD
法（化学的気相成長法）により全面に多結晶シリコン層
を堆積し、これをパターニングして配線層34を形成す
る。
しかしこの方法では、多結晶シリコンの配線層34とド
レイン領域32との間の電気的抵抗即ちコンタクト抵抗を
十分に低減させることは困難である。
そこで、従来では前記電気的抵抗を一層低減できるも
のとして、第４図の断面図に示すような工程の方法が提
案されている。即ち第４図（ａ）に示すように、Ｐ型基
板41の表面に露出するドレイン領域となるＮ型拡散領域
42を形成した後、基板41上に絶縁膜43を堆積し、この絶
縁膜43の表面からドレイン領域42に達する開口部45を形
成する。次に第４図（ｂ）に示すように、選択エピタキ
シャル成長法により上記開口部45内を、Ｎ型不純物が導
入された単結晶シリコン層46で埋める。この後、第４図
（ｃ）に示すように、全面に多結晶シリコン層を堆積
し、これをパターニングして配線層44を形成する。
このような方法によれば、不純物が導入された低抵抗
の単結晶シリコン層46が介在するため、配線層44とドレ
イン領域42との間の電気的抵抗を低減させることができ
る。
しかし、選択エピタキシャル成長法により単結晶シリ
コン層を形成することは、絶縁膜上のシリコンの析出防
止や、析出したシリコンの除去が問題となる。即ち、反
応ガス濃度や温度等の選択成長条件のパラメータや、反
応室内の清浄度が十分に管理された理想的な状態では、
絶縁膜上のシリコンの析出は問題にならないレベルとな
る。
しかし、連続して選択エピタキシャル成長を行なう
と、この理想的な状態が維持できなくなる場合がある。
このような場合には絶縁膜上にシリコンが析出する。更
に析出したシリコン上に多結晶シリコンが堆積され、突
出部を形成するが、この突出部の平坦化又は除去が困難
である。これら析出したシリコン等により、配線間の短
絡等の不良が発生し、半導体装置の製造歩留りが著しく
低下する。
又第５図は、前記選択エピタキシャル成長法を用いて
製造された従来の他の半導体装置の部分断面図である。
この半導体装置はダイナミックRAM等で、第５図は、そ
の構成素子であるMOSトランジスタのドレイン部分を抜
き出して示すものである。Ｐ型基板51の表面に露出する
Ｎ型拡散領域（ドレイン領域）52を形成した後、基板51
上にシリコン酸化膜53a及びBPSG膜（ボロン・リン・シ
リコンガラス膜）53bを順次堆積する。次にこれらシリ
コン酸化膜53a及びBPSG膜53bに対して開口部を形成し、
更に選択エピタキシャル成長法により上記開口部内を不
純物が導入された単結晶シリコン層56で埋める。この
後、アルミニウムとシリコンの合金層を堆積し、これを
パターニングして配線層54を形成する。
この方法は、前記第４図に示す方法と同様、ドレイン
領域52と配線層54との間の電気的抵抗を低減させる効果
は大きいが、ほぼ同じ問題点がある。即ち選択エピタキ
シャル成長法により、開口部内を単結晶シリコン層56で
埋め込む工程の際に、数μｍのダストがBPSG膜の表面に
付着する。このダストの発生源は、エピタキシャル成長
装置の内壁に堆積しているシリコンの薄膜や、装置の内
壁を構成している石英即ちシリコン酸化膜自体である。
通常、選択エピタキシャル成長は減圧された容器内で行
なわれるため、空気の排気、供給の際に、上記シリコン
の薄膜やシリコン酸化膜が剥がれて舞い易く、それがBP
SG膜53bの表面に付着する。尚且つ、選択エピタキシャ
ル成長中は基板を900℃程度に加熱するため、BPSG膜53b
が溶解し、その表面に付着したダストはより一層強固に
膜中若しくは膜上に固着することになる。従って単結晶
シリコン層56の選択エピタキシャル成長に引き続くアル
ミニウムとシリコンの合金層の堆積の際に、下地膜であ
るBPSG膜53bに強固に付着したダストは配線層54の不良
例えば層間短絡や断線等を増大させる。
一般的には配線間隔の1/10以上の粒径のダストは配線
不良等を引き起こすといわれており、素子の集積化が増
大するにつれて深刻な問題となっている。
（発明が解決しようとする課題） これまで述べたように、拡散領域から電極を取り出す
方法のうち、ダイレクト・コンタクト技術はコンタクト
部の電気的抵抗を十分低減させることが難しい。他方、
拡散領域上の層間絶縁層を開口し、選択気相成長法によ
り、開口部にシリコン層を埋め込んだ後、配線層を形成
する電極取り出し方法は、前記問題点を解決することが
でき、特に素子の微細化に伴い、多用されるようになっ
ている。しかし従来の技術では、選択気相成長法により
開口部にシリコン層を形成する時、絶縁膜上にシリコン
の析出や、ダストの付着等があり、これにより、層間短
絡等の配線不良が発生し、製造歩留りが低下するという
欠点がある。
本発明は、上記のような事情を考慮してなされたもの
であり、その目的は、絶縁膜上の析出シリコン及び付着
ダスト等による配線不良を減少させ、製造歩留りの低下
を防止できる半導体装置の製造方法を提供することであ
る。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置の製造方法は、シリコン半導体
基板の主表面から不純物を選択的に拡散し、前記主表面
に露出する不純物拡散領域を形成する工程と、前記半導
体基板の主表面上に絶縁膜を形成する工程と、この絶縁
膜の表面から該膜を通り前記拡散領域に達する開口部を
形成する工程と、選択気相成長法により前記開口部内に
シリコン半導体層を選択的に成長させた後、前記絶縁膜
表面を機械化学研磨法により研磨して、選択気相成長の
際に絶縁膜上に析出したシリコンもしくは付着したダス
トを除去する工程と、前記絶縁膜表面を上記機械化学研
磨法に付帯して洗浄する工程と、前記絶縁膜表面に設け
られ且つ前記シリコン半導体層に接する配線層を形成す
る工程とを、具備することを特徴とする。
なお上記の半導体基板の主面上に形成する絶縁膜は、
実質的に不純物を含まないシリコン酸化膜（SiO2）、リ
ンやボロンを不純物として含むシリコン酸化膜（PSG又
はBPSG）、シリコン窒化膜、及びこれらの積層絶縁膜で
あることが望ましい。又シリコン半導体層は、単結晶シ
リコン層又は多結晶シリコン層であることが望ましい。
上記本発明の半導体装置の製造方法において、絶縁膜
表面を研磨する工程は、シリコンを選択的に研磨する機
械化学研磨法を用いることである。
（作用） 本発明の方法では、選択気相成長法により開口部にシ
リコン半導体層を形成した後に、絶縁膜表面の研磨を行
なう。これにより選択気相成長の際に絶縁膜上に析出し
たシリコンや付着したダストの除去が行なわれる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。
第１図（ａ）ないし（ｅ）は、この発明を、スタティ
クRAM、マスクROM等の製造に適用した場合、構成素子で
あるMOSトランジスタの製造工程を抜き出して順次示す
断面図である。
先ず第１図（ａ）に示すように、通常のLOCOS法によ
り例えば比抵抗が１Ω・cmのＰ型シリコン半導体基板１
に素子分離領域のフィールド酸化膜７を選択的に形成す
る。フィールド酸化膜７に囲まれた素子領域内の基板表
面にゲート酸化膜８及び多結晶シリコン層で構成された
ゲート電極９を形成する。更にフィールド酸化膜７とゲ
ート電極９とをマスクに用いたイオン注入法若しくは拡
散法により、基板１の主表面から不純物を選択的に拡散
し、主表面に露出するＮ型拡散領域からなるソース領域
2s、ドレイン領域2dを形成する。次にCVD法（化学的気
相成長法により、全面にシリコン酸化膜3aを例えば3000
Åの厚みで堆積し、更にその上にBPSG膜（ボロン・リン
・シリコンガラス膜）3bを例えば7000Åの厚みで堆積す
る。そして、この後、上記BPSG膜3bの表面をPOCl3の雰
囲気中で、例えば950℃で60分間アニールすることによ
り表面を平坦化する。
次に同図（ｂ）に示すように、上記BPSG膜3b上にＢ
（ホウ素）やＰ（リン）等の不純物を含まないシリコン
酸化膜3cを、CVD法により例えば1000Åの厚みで堆積す
る。
次に同図（ｃ）に示すように、周知のPEP工程（写真
蝕刻工程）により、上記シリコン酸化膜3c、BPSG膜3b、
及びシリコン酸化膜3aからなる積層絶縁膜３の表面から
該膜３を通り、上記ソース領域2s、ドレイン領域2dのそ
れぞれの表面に達する開口部（コンタクトホール又はス
ルーホールと呼ばれる）5s,5dをRIE（反応性イオンエッ
チング）法により形成する。
次に同図（ｄ）に示すように、選択エピタキシャル成
長法により、上記ソースコンタクトホール5s及びドレイ
ンコンタクトホール5dの内部を、不純物がドープされた
単結晶シリコン層6s及び6dで埋める。この時の選択成長
条件は、例えばH2ガスを100／分、SiH2Cl2ガスを400m
l/分、HClガスを１／分、ドーピングガスとしてのPH3
ガスを10ml/分、それぞれの流量で反応室に供給し、反
応室の全圧力は100Torrの減圧状態とし、且つ反応室の
温度を900℃に設定した。900℃の温度で選択エピタキシ
ャル成長を行なうと、ドーピングガス中に含まれる不純
物のＰ（リン）は基板１にも拡散され、拡散層とのコン
タクト抵抗を下げる。
単結晶シリコン層6s,6d形成後、絶縁膜３表面を研磨
する。第２図はこの研磨工程の説明図である。基板全体
（ウェーハ）21を研磨プレート23に貼り付け、研磨布22
の貼られた回転定盤20の上で研磨する。この時の研磨圧
は、220g/cm2である。又研磨材は、粒径が0.01μｍの酸
化シリコン粒子を溶かし込んだ主成分がNH4OHのpH＝10.
5のアルカリ溶液を用意し、このアルカリ溶液と水とを
容積比で1:5に混合したものを使用した。又研磨時間は1
0分とする。以上の条件の場合、シリコン（Si）の研磨
量が約１μｍに対して、酸化シリコン（SiO2）のそれは
０ないし0.05μｍと僅かである。
次に基板全体を周波数0.9MHz、出力500Wの超音波洗浄
を行なう。なお、洗浄液としては純水等が使用可能であ
る。
次に同図（ｅ）に示すように、全面に約１％のシリコ
ンを含むアルミニウムからなる合金層を、例えば7000Å
の厚みに堆積し、これをパターニングして前記コンタク
トホールに埋め込まれた単結晶シリコン層6s及び6dのそ
れぞれの表面と電気的に接続されたソース配線層4s及び
ドレイン配線層4dを形成する。
ところで、上記の選択エピタキシャル成長条件によ
り、コンタクトホール内部に単結晶シリコン層を埋め込
む際、シリコン酸化膜3c上に堆積するシリコン粒子或い
はシリコンが主体の副生成物等のダストは約１μｍ前後
の大きさである。しかるに前述のように研磨工程は、シ
リコンを選択的に研磨する機械化学研磨であり、研磨量
はシリコンに対しては非常に大きいが、シリコン酸化膜
は殆ど研磨されない。そのため、実質的に絶縁膜上のシ
リコン粒子或いはダストのみが除去されることとなる。
従って、配線層形成のためAl−Si合金層を堆積する際
に、下地膜であるシリコン酸化膜3cに付着したシリコン
粒子やダストが原因で発生する配線の短絡等の不良を減
少させることができる。
例えば、1.2μｍの設計基準（デザインルール）で配
線層を形成した場合、従来方法では配線工程の歩留りが
88％であったものが、この実施例の方法では98％以上に
向上した。
なおこの実施例では、BPSG膜3bのアニール後にシリコ
ン酸化膜3cを堆積しているが、これは要するに、研磨時
に、シリコンよりも研磨される割合が小さい物質であれ
ば使用できる。例えばPSG（リンシリケートガラス）
膜、SiN（窒化シリコン）膜等でもよい。更にはシリコ
ン酸化膜3cを積層しなくても、本実施例では差支えな
い。即ちPSG膜、BPSG膜等は、選択エピタキシャル成長
工程時に、温度によっては溶解し、シリコン粒子の付着
が強固なものとなるが、シリコンを選択的に研磨する本
発明の機械化学研磨法により容易に除去できる。
なお、本発明は、上記実施例に限定されるものでな
く、種々の変形が可能であることはいうまでもない。例
えば上記実施例では、MOSトランジスタをＰ型の基板内
に形成する場合について説明したが、これはＮ型基板内
に設けられたＰウェル領域内に形成するようにしてもよ
い。更に実施例ではＮチャネルMOSトランジスタを製造
する場合について説明したが、ＰチャネルMOSトランジ
スタの製造にも容易に実施することができる。
又この実施例では、MOSトランジスタを構成素子とす
るスタティクRAM、マスクROM等の半導体装置の製造方法
に本発明を適用した場合について述べたが、これに限定
されない。即ち絶縁膜を間に挟む配線層と拡散領域（能
動領域）とが、選択的気相成長させたシリコン半導体層
によって接続される電極引き出し構造を具備するその他
の半導体装置の製造方法にも本発明の製造方法は適用で
きる。
更に上記実施例では、選択成長したシリコン半導体層
に対する不純物のドーピングをPH3ガスを用いて行なう
場合について説明したが、これはその他の方法、例えば
選択成長後にイオン注入等の方法を用いて不純物のドー
ピングを行なうようにしてもよい。
［発明の効果］ 本発明においては、選択気相成長法により開口部内に
シリコン半導体層を選択的に成長させた後、絶縁膜表面
を研磨するので、絶縁膜上の析出シリコン及び付着ダス
ト等は、ほぼ完全に除去される。従って本発明により、
析出シリコン等に起因する配線不良を大幅に減少させ、
製造歩留りの低下を防止できる半導体装置の製造方法を
提供できる。
【図面の簡単な説明】
第１図は本発明の半導体装置の製造方法の一実施例を工
程順に示す断面図、第２図は研磨工程の説明図、第３図
は従来の半導体装置の断面図、第４図は他の従来の半導
体装置の製造工程を示す断面図、第５図は更に他の従来
の半導体装置の断面図である。 1,31,41,51……Ｐ型シリコン半導体基板、2s,2d,32,42,
52……Ｎ型拡散領域、３,33,43,53……絶縁膜、3a,3c,5
3a……シリコン酸化膜、3b,53b……BPSG膜、4s,4d,34,4
4,54……配線層、5s,5d,45……開口部、6s,6d,46,56…
…シリコン半導体層、７……フィールド酸化膜、８……
ゲート酸化膜、９……ゲート電極。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン半導体基板の主表面から不純物を
    選択的に拡散し、前記主表面に露出する不純物拡散領域
    を形成する工程と、前記半導体基板の主表面上に絶縁膜
    を形成する工程と、この絶縁膜の表面から該膜を通り前
    記拡散領域に達する開口部を形成する工程と、選択気相
    成長法により前記開口部内にシリコン半導体層を選択的
    に成長させた後、前記絶縁膜表面を機械化学研磨法によ
    り研磨して、選択気相成長の際に絶縁膜上に析出したシ
    リコンもしくは付着したダストを除去する工程と、前記
    絶縁膜表面を上記機械化学研磨法に付帯して洗浄する工
    程と、前記絶縁膜表面に設けられ且つ前記シリコン半導
    体層に接する配線層を形成する工程とを、具備すること
    を特徴とする半導体装置の製造方法。
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